JP2024078453A - 接地された成型相互接続を用いる電子デバイスパッケージｅｍｉシールディング - Google Patents

接地された成型相互接続を用いる電子デバイスパッケージｅｍｉシールディング Download PDF

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Abstract

【課題】ＥＭＩシールディングを備える電子デバイスを提供する。【解決手段】電子デバイス３００は、マルチレベルパッケージ基板１２０と、フリップチップの半導体ダイ１１０と、成型パッケージ構造１０８と、第１の基板側部１３６に沿って互いから離間されている第１、第２の導電性パッド１２１と、第２の基板側部１３８に沿って露出され、第２の導電性パッドに電気的に結合される底部側金属パッド又は導電性基板端子１３１と、を含む。半導体ダイは、第１の基板側部に取り付けられ、対向する第１、第２のダイ側部と、第１のダイ側部に沿ったダイ端子１１１と、を有し、ダイ端子は、第１の導電性パッドに電気的に結合される。成型パッケージ構造は、パッケージ側部１１４と、パッケージ側部に沿った金属シールド１０９と、成型パッケージ構造を介して延在し、金属シールドを第２の導電性パッドに電気的に結合する導電性パッケージビア１０７と、を有する。【選択図】図３Ｂ

Description

ボールグリッドアレイ（ＢＧＡ）及びチップスケールパッケージ（ＣＳＰ又はＷＣＳＰ）電子デバイスは、小さなパッケージサイズを小さな設置面積及び多数のＩ／Ｏと組み合わせる。このようなパッケージにおけるスイッチング速度及び電力密度が増加するにつれて、電磁干渉（ＥＭＩ）の問題が大きくなる。ＥＭＩ問題に対する一つの手法は、接地された蓋又はスパッタシールド金属をパッケージの頂部及び側部周辺に用いることだが、これらの手法は高価であり、複数のプロセス工程及び材料コストが追加される。
一態様において、電子デバイスが、マルチレベルパッケージ基板と、半導体ダイと、成型パッケージ構造とを含み、マルチレベルパッケージ基板は、対向する第１及び第２の基板側部と、第１の基板側部に沿って互いから離間されている第１及び第２の導電性パッドと、第２の基板側部に沿って露出され、第２の導電性パッドに電気的に結合される導電性基板端子とを含む。半導体ダイは、第１の基板側部に取り付けられ、対向する第１及び第２のダイ側部と、第１のダイ側部に沿ったダイ端子とを有し、ダイ端子は、第１の導電性パッドに電気的に結合される。成型パッケージ構造は、パッケージ側部と、パッケージ側部に沿った金属シールドと、成型パッケージ構造を介して延在し、金属シールドを第２の導電性パッドに電気的に結合する導電性パッケージビアとを有する。
別の態様において、電子デバイスを製作する或る方法が、半導体ダイのダイ端子がマルチレベルパッケージ基板の第１の導電性パッドに電気的に結合される状態で、半導体ダイをマルチレベルパッケージ基板の第１の基板側部に取り付けることと、半導体ダイと第１の基板側部の一部との上に成型パッケージ構造を形成することと、マルチレベルパッケージ基板の第２の導電性パッド又はマルチレベルパッケージ基板の第２の導電性パッドの上の導電性材料を露出させるため、成型パッケージ構造を介して穴を形成することと、成形パッケージ構造を介して延在し、第２の導電性パッド又は第２の導電性パッドの上の導電性材料に接する導電性パッケージビアを形成するため、当該穴を導電性材料で充填することと、成型パッケージ構造のパッケージ側部に沿って金属シールドを形成することとを含み、金属シールドは導電性パッケージビアと接する。
頂部側シールドとシールド接地接続のための貫通成型ビアとを備える、電子デバイスの上面斜視図である。
図１の電子デバイスの上面図である。
図１及び図１Ａの電子デバイスの部分断面側面図である。
頂部側シールドと、シールド接地接続のための貫通成型ビアと、半導体ダイの上の第２のビアとを備える、別の電子デバイスの上面斜視図である。
図２の電子デバイスの上面図である。
図２及び図２Ａの電子デバイスの部分断面側面図である。
頂部側シールドと、シールド接地接続のための貫通成型ビアと、パッケージシールドを半導体ダイのダイシールドに接続する第２のビアとを備える、別の電子デバイスの上面斜視図である。
図３の電子デバイスの上面図である。
図３及び図３Ａの電子デバイスの部分断面側面図である。
電子デバイスを製作する方法のフローチャートである。
半導体ダイ上に裏面シールドを形成するためのプロセスを経る半導体ダイの側面図である。
マルチレベルパッケージ基板の第１の基板側部にフリップチップ取り付けされる半導体ダイの部分断面側面図である。
裏面シールドがマルチレベルパッケージ基板の第１の基板側部にフリップチップ取り付けされた、別の半導体ダイの部分断面側面図である。
図７のマルチレベルパッケージ基板の第１の基板側部上の導電性パッドにはんだボールを取り付けるボール取付けプロセスを経る電子デバイスの部分断面側面図である。
図７Ａのマルチレベルパッケージ基板の第１の基板側部上の導電性パッドにはんだボールを取り付けるボール取付けプロセスを経る電子デバイスの部分断面側面図である。
図７のマルチレベルパッケージ基板の第１の基板側部上の導電性パッドに導電性金属ペーストを堆積させる印刷堆積プロセスを経る電子デバイスの部分断面側面図である。
図７Ａのマルチレベルパッケージ基板の第１の基板側部上の導電性パッドに導電性金属ペーストを堆積させる印刷堆積プロセスを経る電子デバイスの部分断面側面図である。
図８の半導体ダイ及びマルチレベルパッケージ基板上に成型パッケージ構造を形成する成型プロセスを経る電子デバイスの部分断面側面図である。
図８Ａの半導体ダイ及びマルチレベルパッケージ基板上に成型パッケージ構造を形成する成型プロセスを経る電子デバイスの部分断面側面図である。
図９の半導体ダイ及びマルチレベルパッケージ基板上に成型パッケージ構造を形成する成型プロセスを経る電子デバイスの部分断面側面図である。
図９Ａの半導体ダイ及びマルチレベルパッケージ基板上に成型パッケージ構造を形成する成型プロセスを経る電子デバイスの部分断面側面図である。
図１０の成型パッケージ構造に第１のビアホールを形成するレーザアブレーションプロセスを経る電子デバイスの部分断面側面図である。
図１０Ａの成型パッケージ構造に第１のビアホールを形成するレーザアブレーションプロセスを経る電子デバイスの部分断面側面図である。
図１０Ｂの成型パッケージ構造に第１のビアホールを形成するレーザアブレーションプロセスを経る電子デバイスの部分断面側面図である。
図１０Ｃの成型パッケージ構造に第１のビアホールを形成するレーザアブレーションプロセスを経る電子デバイスの部分断面側面図である。
図１１の半導体ダイの上の成型パッケージ構造に第２のビアホールを形成するレーザアブレーションプロセスを経る電子デバイスの部分断面側面図である。
図１１Ａの半導体ダイの上の成型パッケージ構造に第２のビアホールを形成するレーザアブレーションプロセスを経る電子デバイスの部分断面側面図である。
図１１Ｂの半導体ダイの上の成型パッケージ構造に第２のビアホールを形成するレーザアブレーションプロセスを経る電子デバイスの部分断面側面図である。
図１１Ｃの半導体ダイの上の成型パッケージ構造に第２のビアホールを形成するレーザアブレーションプロセスを経る電子デバイスの部分断面側面図である。
マルチレベルパッケージ基板の第１の基板側部上の導電性パッドに接続される導電性パッケージビアを形成する堆積プロセスを経る、図１～図１Ｂの電子デバイスの部分断面側面図である。
マルチレベルパッケージ基板の第１の基板側部上の導電性パッドに接続される導電性パッケージビアと半導体ダイの上の第２の導電性ビアとを形成する堆積プロセスを経る、図２～図２Ｂの電子デバイスの部分断面側面図である。
マルチレベルパッケージ基板の第１の基板側部上の導電性パッドに接続される導電性パッケージビアと半導体ダイのダイシールドに接続される第２の導電性ビアとを形成する堆積プロセスを経る、図３～図３Ｂの電子デバイスの部分断面側面図である。
導電性パッケージビアに接続される金属シールドを形成する堆積プロセスを経る、図１～図１Ｂの電子デバイスの部分断面側面図である。
導電性パッケージビアと半導体ダイの上の第２の導電性ビアとに接続される金属シールドを形成する堆積プロセスを経る、図２～図２Ｂの電子デバイスの部分断面側面図である。
導電性パッケージビアと、第２の導電性ビアと、導体ダイのダイシールドとに接続される金属シールドを形成する堆積プロセスを経る、図３～図３Ｂの電子デバイスの部分断面側面図である。
図１４のマルチレベルパッケージ基板の第２の基板側部にはんだボールを取り付けるボール取付けプロセスを経る、図１～図１Ｂの電子デバイスの部分断面側面図である。
図１４Ａのマルチレベルパッケージ基板の第２の基板側部にはんだボールを取り付けるボール取付けプロセスを経る、図２～図２Ｂの電子デバイスの部分断面側面図である。
図１４Ｂのマルチレベルパッケージ基板の第２の基板側部にはんだボールを取り付けるボール取付けプロセスを経る、図３～図３Ｂの電子デバイスの部分断面側面図である。
金属ペーストでシルクスクリーン印刷された矩形基板パッドを有する別の例示のマルチレベルパッケージ基板の上面図である。
成型、レーザアブレーション、及び成形化合物における矩形穴への導電性材料の堆積の後の、図１６のマルチレベルパッケージ基板の上面図である。
図面において、同様の参照数字は一貫して同様の要素を指し、様々な特徴は必ずしも一定の縮尺で描かれているとは限らない。また、「結合する」という用語は、間接的又は直接的な電気又は機械接続或いはその組合せを含む。例えば、第１のデバイスが第２のデバイスに結合するか又は第２のデバイスと結合される場合、その接続は、直接電気接続、又は一つ又は複数の介在するデバイス及び接続を介した間接電気接続によるものとし得る。様々な回路、システム、及び／又は構成要素の一つ又は複数の動作特性を、回路要素が給電され動作しているときに様々な構造の構成及び／又は相互接続から生じる機能の文脈で下記に説明する。特に明記されていない限り、或る値の前の「約」、「ほぼ」、又は「実質的に」は、記載されている値の±１０パーセントを意味する。
記載されている例には、既存の製作装置を用いて費用対効果の高いＥＭＩ性能を向上させるために、マルチレベルパッケージ基板の接地又はその他の基準にシールドを接続する貫通成型ビア（ｔｈｒｏｕｇｈ ｍｏｌｄ ｖｉａ：ＴＭＶ）を備えるシールドを提供する、電子デバイス及びデバイス製造方法が含まれる。例示の実装は、接地されたシールドを用いて３～５倍のＥＭＩによるＥＭＩ放射を是認し得、記載されているシールドの例は、接地された蓋や、デバイスの頂部及び側部に沿うスパッタリングされたＥＭＩシールド材よりも、生成コストが低い。特定の例において、フリップチップボールグリッドアレイ（ＦＣＢＧＡ）、フリップチップＣＳＰ（ＦＣＣＳＰ）、又はフリップチップウェハレベルＣＳＰ（ＦＣＷＣＳＰ）製造ラインの標準装置を用いてビアホールがアブレーションされ得る。貫通成型ビアのためのマルチレベルパッケージ基板パッド接続は、頂部側ＢＧＡによって、又は既存の装置を用いて頂部基板層上に金属ペーストをスクリーニング印刷又は他の堆積を施すことによって、強化され得る。特定の実施例における統合されたシールドは、標準的な蓋のない解決策と比較して熱性能も向上し、パッケージの蓋を形成する付加的なコストなしにシールドを提供する例を示している。一例において、金属シールドは、ＥＭＩ性能を改善するための電界低減に加えて、磁界低減を強化するための鉄金属材料を含み得る。
図１～図１Ｂは、電子デバイス１００の一例を示し、電子デバイス１００は、成型パッケージ構造１０８の頂部側１１４に沿って延在する頂部側シールド１０９と、成型パッケージ構造１０８を介して延在する一つ又は複数の貫通成型ビア１０７とを備える。一例において、ビア１０７は、銅又はその他の熱伝導性及び電気伝導性の金属材料であるか、又は銅又はその他の熱伝導性及び電気伝導性の金属材料を含む。一例において、ビア１０７は、直径が約３５～４８μｍのほぼ円形である。他の例において、ビア１０７は、細長い楕円形又は矩形などの、異なる形状又はプロフィールを有し得る（例えば、下記の図１６及び図１６Ａ）。図１は上面斜視図を示し、図１Ａは上面図を示し、図１Ｂは、電子デバイス１００の部分断面側面図を示す。一例における成形パッケージ構造１０８は、プラスチック又はその他の成形化合物であるか、又はプラスチック又はその他の成形化合物を含む。電子デバイス１００は、それぞれ、対向する第１及び第２の（例えば、底部及び頂部の）側１０１及び１０２を含み、それぞれ、横方向の第３、第４、第５、及び第６の側１０３、１０４、１０５、及び１０６を含む、概して矩形の形状を有する。一例において、電子デバイス１００はＷＣＳＰパッケージ構造を有する。一例において、電子デバイスは、ホスト印刷回路基板（ＰＣＢ、図示せず）への接続のための底部側はんだボール１３４（図１Ｂ）を備える、ＢＧＡ構造を有する。３次元空間における例示の位置又は方位の電子デバイス１００を図１～図１Ｂに示す。３次元空間は、第１の方向Ｘ、垂直な（直交する）第２の方向Ｙ、並びに第１の方向Ｘ及び第２の方向Ｙのそれぞれに垂直な（直交する）第３の方向Ｚを有する。これらのそれぞれの方向の任意の二つに沿った構造又は特徴は、互いに直交する。図示の方位において、それぞれの第１の側１０１及び第２の側１０２は、第３の方向Ｚに沿って互いに離間されており、それぞれの第３の側１０３及び第４の側１０４は、第１方向Ｘに沿って互いに離間されており、それぞれの第５の側１０５及び第６の側１０６は、第２の方向Ｙに沿って互いに離間される。
電子デバイス１００は、マルチレベルパッケージ基板１２０の第１の基板側部１３６にフリップチップ取り付けされる半導体ダイ１１０を含む。半導体ダイ１１０は、対向する（例えば底部と頂部の）第１及び第２のダイ側部と、第１のダイ側部に沿ったダイ端子１１１（図１Ｂ）とを有する。ダイ端子１１１は、例えば、導電性はんだによってマルチレベルパッケージ基板１２０の第１の導電性パッド１１２（図１Ｂ）に電気的に結合され、少なくとも一つの電子構成要素（例えば、トランジスタ、ダイオード、コンデンサ、抵抗器、インダクタなど）、又は一つ又は複数の回路（図示せず）に配される複数の構成要素を含む。他の例において、電子デバイス１００は、第２のダイ、受動構成要素、変圧器など（図示せず）などの、マルチレベルパッケージ基板１２０の頂部側導電性パッドにはんだ付けされる、一つ又は複数の付加的な電子構成要素を含む。
図１Ｂに最も良く示されているように、マルチレベルパッケージ基板１２０は、対向する（例えば、頂部及び底部の）第１の基板側部１３６及び第２の基板側部１３８を有し、それぞれの第１の導電性パッド１１２及び第２の導電性パッド１２１は、第１の基板側部１３６に沿って互いから離間される。マルチレベルパッケージ基板１２０は、任意の数のレベルを含み得、これらのレベルは、導電性特徴（例えば、アルミニウム、銅、ＳＡＣ３０５などであるか、又はアルミニウム、銅、ＳＡＣ３０５などを含む金属、又は、その他の導電性金属、或いはこれらの組み合わせ）と、積層された誘電体層、又は有機材料などの絶縁体層とを備える。マルチレベルパッケージ基板１２０のパターン化された導電性トレース及びビアは、信号及び電力の引き回しと、一つ又は複数の電気回路を形成する電気的相互接続とを提供し、半導体ダイ１１０の一つ又は複数の構成要素構成要素を含み得る。
図示したマルチレベルパッケージ基板１２０は、第１の又は頂部レベルのパターン化されたはんだマスク層１２２を含む。はんだマスク層１２２は、第１の導電性パッド１１２及び第２の導電性パッド１２１の周りの開口を含む、特定の構造の周りの開口を有する。頂部又は第１のレベルは、積層誘電体又は絶縁体層１２３を含み、導電性パッド１１２及び１２１並びにはんだマスク層１２２は、絶縁体層１２３の頂部側に形成される。
マルチレベルパッケージ基板１２０の第２の（例えば、中間）レベルが、絶縁体層１２６の頂部側のパターン化された導電性トレース層１２５を備えるコア誘電体又は絶縁体層１２６を含み、第１のレベルは、トレース層１２５の導電性トレースと、第１のレベルの導電性特徴（例えば、導電性基板パッド１１２及び１２１）との間を延在する導電性金属ビア１２４を含む。導電性金属ビア１２７は、コア層１２６を介して延在して、パターン化された導電性トレース層１２５の選択部分を、コア層１２６の底部側のトレース層１２８のパターン化された導電性金属特徴に相互接続する。
この例における第３のレベルが、パターン化された導電性トレース層１２５とコア層１２６の底部側との上を延在する、別の誘電体又は絶縁体層１２９を含む。導電性金属ビア１３０が、誘電体又は絶縁体層１２９を介して延在して、トレース層１２８のパターン化された導電性金属特徴の選択部分と、ビア１３０の底部側の選択部分、及び誘電体又は絶縁体層１２９上に形成される底部側金属パッド又は導電性基板端子１３１とを相互接続する。マルチレベルパッケージ基板１２０の底部又は第２の側１３８は、例えば、導電性基板端子１３１のそれぞれに対するはんだボール１３４の取付けを容易にするために、導電性基板端子１３１の特定のもののための開口を備える、パターン化されたはんだマスク層１３２を有する。導電性基板端子１３１及び関連する底部側はんだボール１３４は、第２の基板側部１３８に沿って露出され、マルチレベルパッケージ基板１２０の導電性引き回しトレースのセット及びビアによって第２の導電性パッド１２１に電気的に結合される。
成型パッケージ構造１０８は、半導体ダイ１１０と、第１の基板側部１３６の一部とを囲む。金属シールド１０９は、頂部パッケージ側部１１４の全部又は一部に沿って延在する。一例において、金属シールドは、銅又はその他の熱伝導性及び電気伝導性の金属であるか、又は銅又はその他の熱伝導性及び電気伝導性の金属を含む。一例において、金属シールド１０９は、第３の方向Ｚに沿って約１５μｍの厚みを有する。導電性パッケージビア１０７は、成形パッケージ構造１０８を介して第３の方向Ｚに沿って延在し、金属シールド１０９を第２の導電性パッド１２１に電気的に結合する。一例において、第２の導電性パッド１２１は、マルチレベルパッケージ基板１２０のパターン化された導電性トレース及びビアを介して、一つ又は複数の底部側端子１３１及び関連するはんだボール１３４に電気的に結合される。これにより、金属シールド１０９を、ホストＰＣＢ（図示せず）の回路接地又はその他の電気基準ノードに電気的に接続し得る。シールド１０９、貫通成型ビア１０７、及びマルチレベルパッケージ基板１２０を介する接続は、電子デバイス１００からの電界放射を低減する電気シールドを提供する。また、シールド１０９、貫通成型ビア１０７、及びマルチレベルパッケージ基板１２０を介する接続は、半導体ダイ１１０及びその他の含まれる電子構成要素からの熱除去を促進することによって熱性能を高め、ホストＰＣＢへの熱経路を提供する。一実装において、熱伝達をさらに助けるために、金属シールド１０９の露出した頂部側に外部ヒートシンクを取り付けてもよい。一例において、金属シールド（１０９）は銅であるか銅を含む。さらなる例において、金属シールド（１０９）は、電子デバイス１００からの磁界放射を低減するのに役立つフェライト又は鉄金属材料であるか又は鉄金属材料を含む。
図示した例におけるマルチレベルパッケージ基板１２０は、第２の導電性パッド１２１の複数のインスタンスを含み、第２の導電性パッド１２１の各インスタンスは、マルチレベルパッケージ基板１２０のパターン化された導電性トレース及びビアを介して、導電性基板端子１３１、１３４に電気的に結合される。成形パッケージ構造１０８は、導電性パッケージビア１０７の複数のインスタンスを有し、導電性パッケージビア１０７の各インスタンスは、成形パッケージ構造１０８を介して延在し、金属シールド１０９を第２の導電性パッド１２１に電気的に結合する。複数の貫通成型ビア１０７、及びシールド１０９への関連する接続を設けることにより、熱除去の利点が強化されるだけでなく、ＥＭＩ低減に関してシールド性能がさらに強化される。
図１～図１Ｂの例において、半導体ダイ１１０は、電子デバイス１００の内部領域に位置し、半導体ダイ１１０は、四つの横方向側部１０３～１０６から離間される。この例において、導電性パッケージビア１０７の第１のインスタンスが、半導体ダイ１１０と第１の横方向側部１０３から離間され、これらの間にあり、導電性パッケージビア１０７の第２のインスタンスが、半導体ダイ１１０と第２の横方向側部１０４から離間され、これらの間にあり、導電性パッケージビア１０７の第３のインスタンスが、半導体ダイ１１０と第３の横方向側部１０５から離間され、これらの間にあり、導電性パッケージビア１０７の第４のインスタンスが、半導体ダイ１１０と第４の横方向側部１０６から離間され、これらの間にある。これにより、半導体ダイ１１０の横方向シールド構造囲いがつくられ、ＥＭＩ放射の低減及び抑制に役立ち、電子デバイス１００の四つの横方向側部１０３～１０６すべてに沿った横方向の熱除去が提供される。他の実装において、横方向シールド構成要素は、細長く、例えば、図１６及び図１６Ａに関連して下記にさらに図示及び説明するように、半導体ダイ１１０を用いて内部をより完全に囲むようにさらなる横方向シールド構造が設けられる。
図２～図２Ｂはそれぞれ、頂部側シールド１０９と、シールド接地接続のための一つ又は複数の貫通成型ビア１０７と、図１～図１Ｂに関連して上述した他の同様に番号付けされた構造及び特徴を備える、別の電子デバイス２００の斜視図、上面図、及び側断面図を示す。また、図２～図２Ｂの電子デバイス２００における成型パッケージ構造１０８は、金属シールド１０９に接し、半導体ダイ１１０の第２のダイ側部に向かって成形パッケージ構造１０８内に延在する、一つ又は複数の第２の導電性ビア２１４を有する。一例において、第２の導電性ビア２１４は、第２のダイ側部から離間される。図２～図２Ｂにおける成型パッケージ構造１０８は、第２の導電性ビア２１４の複数のインスタンスを有し、第２の導電性ビア２１４の各インスタンスは、金属シールド１０９に接し、第２のダイ側部に向かって成形パッケージ構造１０８内に延在し、第２の導電性ビア２１４の各インスタンスは、第２のダイ側部から離間される。第２の導電性ビア２１４は、半導体ダイ１１０の裏面から熱を取り出すのに役立つ熱伝導性構造を提供することによって、熱性能を強化する。
図３～図３Ｂはそれぞれ、頂部側シールド１０９と、シールド接地接続のための貫通成型ビア１０７と、図１～図２Ｂに関連して上述した他の同様に番号付けされた構造及び特徴を備える、さらに別の例示の電子デバイス３００の斜視図、上面図、及び側断面図を示す。この例において、半導体ダイ１１０は、第２のダイ側部に沿って第２の金属シールド３１２（例えば、銅又はアルミニウムのダイシールド）を有し、第２の導電性ビア２１４は、成型パッケージ構造１０８を介して延在し、頂部金属シールド１０９を第２の金属シールド３１２に電気的に結合する。図示の例において、成形パッケージ構造１０８は、第２の導電性ビア２１４の複数のインスタンスを有し、第２の導電性ビア２１４の各インスタンスは、成形パッケージ構造１０８を介して延在し、金属シールド１０９を第２の金属シールド３１２に電気的に結合する。
ここで図４～図１５Ｂを参照すると、図４は、電子デバイスを製造する方法４００を示し、図５～図１５Ｂは、例示の電子デバイス１００、２００、及び３００の製作の間の方法４００の様々な実装を示す。一実装において、方法４００は、図４の４０１において半導体ダイ上に導電性金属シールドを形成することを含む。図５は、堆積プロセス５００を実施することを含む一例を示し、このプロセスでは、銅又はその他の適切な導電性金属を半導体ダイ１１０の第２のダイ側部上に堆積させて、図３～図３Ｂの電子デバイス３００に関連して上述した第２の金属シールド３１２を形成する。一実装において、堆積プロセス５００は、ダイ個片化前のウェハ処理中に実施される。他の実装において、（例えば、上述の電子デバイス１００又は２００を製作するために）４０１におけるダイシールド形成は省かれる。
図４の４０２～４１４の処理は、一例において、個々の完成した電子デバイスが４１６においてパネルアレイ構造から分離される前に、同時に処理される単位領域の複数の行及び列を備えるパネルアレイにおいて実施される。図４の方法４００は、４０２においてマルチレベルパッケージ基板の第１の基板側部に半導体ダイを取り付けることを含む。図６は、上述の図１～図２Ｂの電子デバイス１００及び２００の製作の間の一例を示す。この例は、半導体ダイ１１０のダイ端子１１１が、例えばはんだ接続によって、マルチレベルパッケージ基板１２０の第１の導電性パッド１１２に電気的に結合された状態で、半導体ダイ１１０をマルチレベルパッケージ基板１２０の第１の基板側部１３６に取り付けるフリップチップダイ取付けプロセス６００を実施することを含む。
図７は、上述の図３～図３Ｂの電子デバイス３００の製造の間の図４の４０２におけるダイ取付け処理の別の例を示す。この例は、半導体ダイ１１０のダイ端子１１１が、例えばはんだ接続によって、マルチレベルパッケージ基板１２０の第１の導電性パッド１１２に電気的に結合された状態で、裏面シールドされた半導体ダイ１１０をマルチレベルパッケージ基板１２０の第１の基板側部１３６に取り付けるフリップチップダイ取付けプロセス７００を実施することを含む。
一例における方法４００は、４０８において成形パッケージ構造１０８を形成する前に、図４の４０５又は４０６において、マルチレベルパッケージ基板の第１の基板側部の導電性パッド上に、はんだボール、又は金属ペースト、或いはその他の導電性金属材料を形成することを含む。他の実装において、４０５又は４０６におけるはんだボール又は金属ペースト或いはその他の導電性金属材料の付加が省かれ、方法４００は４０８における成形に進む。４０５において取り付けられたはんだボール、又は４０６において堆積された金属材料は、マルチレベルパッケージ基板の導電性パッドと、後に形成される貫通成型ビアの導電性金属との間の金属相互接続を提供する。４０５及び４０６における処理が省かれる実装において、後に形成される金属ビア材料は、マルチレベルパッケージ基板の第１の基板側部上の導電性パッドと直接機械的及び電気的に接する。
一例における４０５において、この方法は、第２の導電性パッド１２１にはんだボールを取り付けることを含む。図８及び図８Ａは、図４の４０５における、はんだボール取付け処理の二つの例を示す。図８の例は、上述の図１～図２Ｂの電子デバイス１００及び２００の製造の間の一例を示し、マルチレベルパッケージ基板１２０の第１の基板側部１３６上の第２の導電性パッド１２１にはんだボール８０２を取り付ける取付けプロセス８００を実施することを含む。図８Ａは、裏面シールドされた半導体ダイ１１０を備える上述の図３～図３Ｂの電子デバイス３００の製造の間の図４の４０５におけるボール取付け処理の別の例を示す。この例は、マルチレベルパッケージ基板１２０の第１の基板側部１３６上の第２の導電性パッド１２１にはんだボール８０２を取り付けるボール取付けプロセス８００を実施することを含む。
図４の４０６における別の実装において、この方法は、成形パッケージ構造１０８を形成する前に、マルチレベルパッケージ基板１２０の第２の導電性パッド１２１上に導電性ペーストを堆積させることを含む。図９及び９Ａは、図４の４０６における導電性ペースト堆積処理の二つの例を示す。図９の例は、上述の図１～図２Ｂの電子デバイス１００及び２００の製作の間の一例を示し、この例は、マルチレベルパッケージ基板１２０の第１の基板側部１３６上の第２の導電性パッド１２１上に導電性金属ペースト９０２を堆積させる堆積プロセス９００を実施することを含む。図９Ａは、裏側シールドされた半導体ダイ１１０を備える上述の図３～図３Ｂの電子デバイス３００の製作の間の、図４の４０６における導電性ペースト堆積処理の別の例を示す。この例は、マルチレベルパッケージ基板１２０の第１の基板側部１３６上の第２の導電性パッド１２１上に導電性金属ペースト９０２を堆積させる堆積プロセス９００を実施することを含む。
図４の方法４００は、工程４０８において、半導体ダイと第１の基板側部１３６の一部との上に成形パッケージ構造を形成することで継続する。図１０及び図１０Ａは、第２の導電性基板パッド１２１上にはんだボール８０２を有する上述の電子デバイス１００、２００、及び３００の製作の間の４０８における成型処理の例示の実装を示す。図１０は、電子デバイス１００及び２００の製作の間の一例を示し、この例は、半導体ダイ１１０と、図８のマルチレベルパッケージ基板１２０の第１の基板側部１３６の一部との上に成型パッケージ構造１０８を形成する成型プロセス１０００を実施することを含む。図１０Ａは、電子デバイス３００の製作の間の別の例を示し、この例は、半導体ダイ１１０と、図８Ａのマルチレベルパッケージ基板１２０の第１の基板側部１３６の一部との上に成型パッケージ構造１０８を形成する成型プロセス１０００を実施することを含む。
図１０Ｂ及び図１０Ｃは、第２の導電性基板パッド１２１上に導電性はんだ９０２を有する電子デバイス１００、２００、及び３００の製作の間の４０８における成型処理のさらなる例示の実装を示す。図１０Ｂは、図９の半導体ダイ１１０とマルチレベルパッケージ基板１２０の第１の基板側部１３６の一部との上に成型パッケージ構造１０８を形成する成型プロセス１０００を実施することを含む一例を示す。図１０Ｃは、図９Ａの半導体ダイ１１０とマルチレベルパッケージ基板１２０の第１の基板側部１３６の一部との上に成型パッケージ構造１０８を形成する成型プロセス１０００を実施することを含む別の例を示す。
方法４００は、図４の４１０において、成形パッケージ構造１０８を介して第１のビアホールを形成して、それぞれの第２の導電性パッド１２１又は導電性材料（例えば、はんだボール８０２、導電性ペースト９０２など）を露出させることで継続する。図１１及び図１１Ａは、第２の導電性基板パッド１２１上にはんだボール８０２を有する上述の電子デバイス１００、２００、及び３００の製作の間の、４１０におけるビアホール形成処理の例示の実装を示す。図１１Ｂ及び図１１Ｃは、第２の導電性基板パッド１２１上に導電性金属ペースト９０２を有する上述の電子デバイス１００、２００、及び３００の製作の間の、４１０におけるビアホール形成処理の例示の実装を示す。別の例において、４１０におけるビアホールの形成により、マルチレベルパッケージ基板１２０の第１の基板側部１３６に沿ってそれぞれの第２の導電性パッド１２１が露出される。レーザアブレーション、化学的エッチング、又はこれらの組み合わせの一つ又は複数を含む、任意の適切な材料除去プロセス技術及び工程を用いて、４１０においてビアホールを形成し得る。
図１１は、電子デバイス１００及び２００の製作の間の一例を示し、この例は、成型パッケージ構造１０８を介して穴１１０２を形成して、図１０のマルチレベルパッケージ基板１２０のそれぞれの第２の導電性パッド１２１の上の導電性材料（例えば、はんだボール）８０２を露出させるレーザアブレーションプロセス１１００を実施することを含む。図１１Ａは、電子デバイス３００の製作の間の別の例を示し、この例は、成型パッケージ構造１０８を介して穴１１０２を形成して、図１０Ａのマルチレベルパッケージ基板１２０のそれぞれの第２の導電性パッド１２１の上の導電性材料（例えば、はんだボール）８０２を露出させるレーザアブレーションプロセス１１００を実施することを含む。図１１Ｂは、電子デバイス１００及び２００の製作の間の別の例を示し、この例は、成型パッケージ構造１０８を介して穴１１０２を形成して、図１０Ｂのマルチレベルパッケージ基板１２０のそれぞれの第２の導電性パッド１２１の上の導電性材料（例えば、堆積された導電性ペースト）９０２を露出させるレーザアブレーションプロセス１１００を実施することを含む。図１１Ｃは、電子デバイス３００の製作の間の別の例を示し、この例は、成型パッケージ構造１０８を介して穴１１０２を形成して、図１０Ｃのマルチレベルパッケージ基板１２０のそれぞれの第２の導電パッド１２１の上の導電性材料（例えば、堆積された導電性ペースト）９０２を露出させるレーザアブレーションプロセス１１００を実施することを含む。
幾つかの例において（例えば、上述の電子デバイス２００及び３００の形成において）、方法４００は、半導体ダイ１１０の上に第２のビアホールを形成するための４１１における処理を含む。一例において、第２のビアホールは、第１のビアホール１１０２を形成するために用いられるプロセス１１００によって形成され得る。他の実装において、図４の４１１における第２のビアホールを形成するために、別個の材料除去プロセス（例えば、レーザアブレーション、エッチングなど）を用いることができる。
図１２及び図１２Ａは、第２の導電性基板パッド１２１上にはんだボール８０２を有する上述の電子デバイス２００及び３００の製作の間の、４１１における第２のビアホール形成処理の例示の実装を示す。図１２Ｂ及び図１２Ｃは、第２の導電性基板パッド１２１上に導電性金属ペースト９０２を有する上述の電子デバイス２００及び３００の製作の間の、４１１における第２のビアホール形成処理の例示の実装を示す。図１２は、電子デバイス２００の製作の間の一例を示し、この例は、シールドされていない半導体ダイ１１０の上の成形パッケージ構造１０８を介して第２のビアホール１２０２を形成する第２のレーザアブレーションプロセス１２００を（又は上述の図１１Ａの第１のレーザアブレーションプロセス１１００を継続して）実施することを含む。この例において、第２のビアホール１２０２の底部は、半導体ダイ１１０の第２のダイ側部から離間されている。図１２Ａは、電子デバイス３００の製作の間の別の例を示し、この例は、第２のビアホール１２０２を形成するレーザアブレーションプロセス１２００を（又は第１のレーザアブレーションプロセス１１００を継続して）実施することを含み、第２のビアホール１２０２は、成形パッケージ構造１０８を介して延在し、ダイシールド３１２の頂部側のそれぞれの部分を露出させる。
図１２Ｂは、電子デバイス２００の製作の間の別の例を示し、この例は、第２のビアホール１２０２が、シールドされていない半導体ダイ１１０の第２のダイ側部から離間された状態で、半導体ダイ１１０の上の成形パッケージ構造１０８を介して第２のビアホール１２０２を形成する第２のレーザアブレーションプロセス１２００を（又は第１のレーザアブレーションプロセス１１００を継続して）実施することを含む。図１２Ｃは、電子デバイス３００の製作の間の別の例を示し、この例は、第２のビアホール１２０２を形成するレーザアブレーションプロセス１２００を（又は第１のレーザアブレーションプロセス１１００を継続して）実施することを含み、第２のビアホール１２０２は、成形パッケージ構造１０８を介して延在し、ダイシールド３１２の頂部側のそれぞれの部分を露出させる。
方法４００は、図４の４１２において、ビアホール１１０２を導電性金属（例えば、銅、アルミニウム、又はその他の導電性金属であるか、或いは銅、アルミニウム、又はその他の導電性金属を含む）で充填して導電性ビア１０７を形成することで継続し、導電性ビア１０７は、成形パッケージ構造１０８を介して延在し、第２の導電性パッド１２１のそれぞれ、又はマルチレベルパッケージ基板１２０の第２の導電性パッド１２１の上の導電性材料８０２、９０２に接する。特定の実装において（例えば、電子デバイス２００及び３００の製作の間）、４１２におけるビアホール充填は、第２のビアホール１２０２も充填して、第２の導電性ビア２１４を形成する。図１３は、上述の図１～図１Ｂの電子デバイス１００の製作の間の４１２におけるビアホール充填の一例を示す。この例は、第１のビアホール１１０２を導電性材料で充填して導電性パッケージビア１０７を形成する堆積プロセス１３００を実施することを含み、導電性パッケージビア１０７は、成形パッケージ構造１０８を介して延在し、はんだボール８０２のそれぞれ、導電性ペースト９０２に接するか、又はマルチレベルパッケージ基板１２０のそれぞれの第２の導電性パッド１２１に直接接する。
図１３Ａは、電子デバイス２００の製作の間の別の例を示し、この例は、第１のビアホール１１０２を導電性材料で充填して、導電性パッケージビア１０７を形成する堆積プロセス１３００を実施することを含み、導電性パッケージビア１０７は、成型パッケージ構造１０８を介して延在し、はんだボール８０２のそれぞれ、導電性ペースト９０２に接するか、又はマルチレベルパッケージ基板１２０の第２の導電性パッド１２１に直接接する。この例における堆積プロセス１３００はまた、第２のビアホール１２０２を充填して、半導体ダイ１１０の第２のダイ側部に向かって延在するがそこから離間される第２の導電性ビア２１４を形成する。
図１３Ｂは、図３～図３Ｂの電子デバイス３００の製作の間の別の例を示す。この例は、第１のビアホール１１０２を導電性材料で充填して、導電性パッケージビア１０７を形成する堆積プロセス１３００を実施することを含み、第１のビアホール１１０２は、成形パッケージ構造１０８を介して延在し、はんだボール８０２のそれぞれ、導電性ペースト９０２に接するか、又はマルチレベルパッケージ基板１２０の第２の導電性パッド１２１に直接接する。この例における堆積プロセス１３００はまた、第２のビアホール１２０２を充填して、半導体ダイ１１０のダイシールド３１２まで在する第２の導電性ビア２１４を形成する。
方法４００は、図４の４１４において金属シールド１０９を形成することで継続する。一例において、４１４における処理は、４１２において用いられた堆積プロセスを継続する。別の実装において、４１４において別個の堆積プロセスを用いて金属シールド１０９を形成する。一実装において、４１４におけるシールド形成は、銅、アルミニウム、又はその他の導電性金属であるか、或いは銅、アルミニウム、又はその他の導電性金属を含む金属材料を堆積することを含む。これらの又は別の例において、４１４におけるシールド形成は、例えば、磁界（例えば、Ｈ磁界）放射に対するＥＭＩ性能を高めるために、鉄金属であるか又は鉄金属を含む金属材料を堆積することを含む。
図１４は、上述の図１～図１Ｂの電子デバイス１００の製作の間の４１４におけるシールド形成の一例を示す。この例は、金属シールド１０９が導電性パッケージビア１０７の頂部に接する状態で、成型パッケージ構造１０８の頂部パッケージ側部１１４に沿って金属シールド１０９を形成する堆積プロセス１４００を実施すること（又は前の堆積プロセス１３００を継続すること）を含む。図１４Ａは、電子デバイス２００の製作の間の別の例を示し、この例は、金属シールド１０９が導電性パッケージビア１０７の頂部及び第２のビア２１４の頂部に接する状態で、成型パッケージ構造１０８の頂部パッケージ側部１１４に沿って金属シールド１０９を形成する堆積プロセス１４００を実施すること（又はビアホール充填堆積プロセス１３００を継続すること）を含む。図１４Ｂは、電子デバイス３００の製作の間のさらなる例を示し、この例は、ダイシールド３１２への接続を形成するため、金属シールド１０９が導電性パッケージビア１０７の頂部及び第２のビア２１４の頂部に接する状態で、成型パッケージ構造１０８の頂部パッケージ側部１１４に沿って金属シールド１０９を形成する堆積プロセス１４００を実施すること（又はビアホール充填堆積プロセス１３００を継続すること）を含む。
方法４００は、図４の４１５において、マルチレベルパッケージ基板の底部側にはんだボールを取り付けることで継続する。図１５は、上述の図１～図１Ｂの電子デバイス１００の製造の間の一例を示し、この例は、図１４のマルチレベルパッケージ基板１２０の第２の基板側部１３８にはんだボール１３４を取り付けるボール取付けプロセス１５００を実施することを含む。図１５Ａは、上述の図２～図２Ｂの電子デバイス２００の製作の間の、図４の４１５におけるボール取付け処理の別の例を示す。この例は、図１４Ａのマルチレベルパッケージ基板１２０の第２の基板側部１３８にはんだボール１３４を取り付けるボール取付けプロセス１５００を実施することを含む。図１５Ｂは、上述の図３～図３Ｂの電子デバイス３００の製造の間の、図４の４１５におけるボール取付け処理の別の例を示す。この例は、図１４Ｂのマルチレベルパッケージ基板１２０の第２の基板側部１３８にはんだボール１３４を取り付けるボール取付けプロセス１５００を実施することを含む。
一例において、方法４００は、図４の４１６において、４０２～４１４における前の処理がパネルアレイにおいて実施される場合におけるパッケージ分離で継続する。この場合、レーザ切断、エッチング、鋸切断、又はその他の分離プロセスが、個々の完成した電子デバイス（例えば、１００、２００、又は３００）をパネルアレイ構造から分離する４１６として実施される。完成し分離された電子デバイスは、次いで、出荷されるか、又は最終デバイステストプロセス（図示せず）に提供され得る。
図１６及び図１６Ａは、熱除去を強化し、ＥＭＩ性能上の利点のためのシールドの向上を促進するため、マルチレベルパッケージ基板が細長い矩形の基板パッドを有する、代替の例の上面図を示す。図１６は、半導体ダイ１６１０（例えば、任意選択で導電性裏側シールド１６１２を有する）がマルチレベルパッケージ基板１６２０の頂部側にフリップチップ取付けされた後の、パネルアレイ構造の単位領域における予想される電子デバイスの別の例示のマルチレベルパッケージ基板１６２０の上面図を示す。この例におけるマルチレベルパッケージ基板１６２０は、導電性金属ペースト９０２でシルクスクリーン印刷された細長い矩形の導電性基板パッドを有し、はんだマスク層１６２２が、導電性金属ペースト９０２でシルクスクリーン印刷された導電性基板パッドの端から離間された開口を有する。図１６Ａは、導電性の第１のビア１６０７及び導電性の第２のビア１６１４を形成するため、成形パッケージ構造１６０８を形成する（例えば、上述の図４の４０８における）成形、レーザアブレーションによるビアホール形成（例えば、４１０及び４１１）、及び成形化合物内の矩形及び楕円形の穴への導電性金属の堆積（例えば、４１２）後の単位面積を示す。
特許請求の範囲内で、記載された例における改変が可能であり、他の実装が可能である。

Claims (20)

  1. 電子デバイスであって、
    対向する第１及び第２の基板側部と、前記第１の基板側部に沿って互いから離間されている第１及び第２の導電性パッドと、前記第２の基板側部に沿って露出され、前記第２の導電性パッドに電気的に結合される導電性基板端子とを含むマルチレベルパッケージ基板と、
    前記第１の基板側部に取り付けられ、対向する第１及び第２のダイ側部と、前記第１のダイ側部に沿ったダイ端子とを有する半導体ダイであって、前記ダイ端子が前記第１の導電性パッドに電気的に結合される、前記半導体ダイと、
    前記半導体ダイと前記第１の基板側部の一部とを囲む成型パッケージ構造と、
    を含み、
    前記成型パッケージ構造が、パッケージ側部と、前記パッケージ側部に沿った金属シールドと、前記成型パッケージ構造を介して延在し、前記金属シールドを前記第２の導電性パッドに電気的に結合する導電性パッケージビアとを有する、
    電子デバイス。
  2. 請求項１に記載の電子デバイスであって、前記成型パッケージ構造が第２の導電性ビアを有し、前記第２の導電性ビアが、前記金属シールドに接し、前記第２のダイ側部に向かって前記成型パッケージ構造内に延在する、電子デバイス。
  3. 請求項２に記載の電子デバイスであって、
    前記半導体ダイが、前記第２のダイ側部に沿った第２の金属シールドを有し、
    前記第２の導電性ビアが、前記成形パッケージ構造を介して延在し、前記金属シールドを前記第２の金属シールドに電気的に結合する、
    電子デバイス。
  4. 請求項３に記載の電子デバイスであって、前記成形パッケージ構造が、前記第２の導電ビアの複数のインスタンスを有し、前記第２の導電ビアの各インスタンスが、前記成形パッケージ構造を介して延在し、前記金属シールドを前記第２の金属シールドに電気的に結合する、電子デバイス。
  5. 請求項４に記載の電子デバイスであって、
    前記マルチレベルパッケージ基板が、前記第２の導電性パッドの複数のインスタンスを有し、
    前記第２の導電性パッドの各インスタンスが、前記導電性基板端子に電気的に結合され、
    前記成型パッケージ構造が、前記導電性パッケージビアの複数のインスタンスを有し、
    前記導電性パッケージビアの各インスタンスが、前記成形パッケージ構造を介して延在し、前記金属シールドを前記第２の導電性パッドに電気的に結合する、
    電子デバイス。
  6. 請求項２に記載の電子デバイスであって、前記第２の導電性ビアが、前記第２のダイ側部から離間されている、電子デバイス。
  7. 請求項６に記載の電子デバイスであって、
    前記成型パッケージ構造が、前記第２の導電性ビアの複数のインスタンスを有し、
    前記第２の導電性ビアの各インスタンスが、前記金属シールドに接し、前記第２のダイ側部に向かって前記成形パッケージ構造内に延在し、
    前記第２の導電性ビアの各インスタンスが、第２のダイ側部から離間されている、
    電子デバイス。
  8. 請求項７に記載の電子デバイスであって、
    前記マルチレベルパッケージ基板が、前記第２の導電性パッドの複数のインスタンスを有し、
    前記第２の導電性パッドの各インスタンスが、前記導電性基板端子に電気的に結合され、
    前記成型パッケージ構造が、前記導電性パッケージビアの複数のインスタンスを有し、
    前記導電性パッケージビアの各インスタンスが、前記成形パッケージ構造を介して延在し、前記金属シールドを前記第２の導電性パッドに電気的に結合する、
    電子デバイス。
  9. 請求項２に記載の電子デバイスであって、
    前記マルチレベルパッケージ基板が、前記第２の導電性パッドの複数のインスタンスを有し、
    前記第２の導電性パッドの各インスタンスが、前記導電性基板端子に電気的に結合され、
    前記成型パッケージ構造が、前記導電性パッケージビアの複数のインスタンスを有し、
    前記導電性パッケージビアの各インスタンスが、前記成形パッケージ構造を介して延在し、前記金属シールドを前記第２の導電性パッドに電気的に結合する、
    電子デバイス。
  10. 請求項１に記載の電子デバイスであって、
    前記マルチレベルパッケージ基板が、前記第２の導電性パッドの複数のインスタンスを有し、
    前記第２の導電性パッドの各インスタンスが、前記導電性基板端子に電気的に結合され、
    前記成型パッケージ構造が、前記導電性パッケージビアの複数のインスタンスを有し、
    前記導電性パッケージビアの各インスタンスが、前記成形パッケージ構造を介して延在し、前記金属シールドを前記第２の導電性パッドに電気的に結合する、
    電子デバイス。
  11. 請求項１０に記載の電子デバイスであって、
    前記電子デバイスが、対向する底部側及び頂部側と、四つの側部とを有し、
    前記半導体ダイが、前記四つの側部から離間されており、
    前記導電性パッケージビアの第１のインスタンスが、前記半導体ダイ及び前記第１の側部から離間され、前記半導体ダイと前記第１の側部との間にあり、
    前記導電性パッケージビアの第２のインスタンスが、前記半導体ダイ及び前記第２の側部から離間され、前記半導体ダイと前記第２の側部との間にあり、
    前記導電性パッケージビアの第３のインスタンスが、前記半導体ダイ及び前記第３の側部から離間され、前記半導体ダイと前記第３の側部との間にあり、
    前記導電性パッケージビアの第４のインスタンスが、前記半導体ダイ及び前記第４から離間され、前記半導体ダイと前記第４の側部との間にある、
    電子デバイス。
  12. 請求項１に記載の電子デバイスであって、前記金属シールドが、フェライト金属材料を含む、電子デバイス。
  13. 電子デバイスを製作する方法であって、前記方法が、
    半導体ダイのダイ端子がマルチレベルパッケージ基板の第１の導電性パッドに電気的に結合される状態で、前記半導体ダイを前記マルチレベルパッケージ基板の第１の基板側部に取り付けることと、
    前記半導体ダイと前記第１の基板側部の一部との上に成型パッケージ構造を形成することと、
    前記マルチレベルパッケージ基板の第２の導電性パッドを、又は前記マルチレベルパッケージ基板の前記第２の導電性パッドの上の導電性材料を露出させるため、前記成型パッケージ構造を介する穴を形成することと、
    前記成形パッケージ構造を介して延在し前記第２の導電性パッドに又は前記第２の導電性パッドの上の前記導電性材料に接する導電性パッケージビアを形成するため、前記穴を導電性材料で充填することと、
    前記導電性パッケージビアに接する金属シールドを前記成型パッケージ構造のパッケージ側部に沿って形成することと、
    を含む、方法。
  14. 請求項１３に記載の方法であって、さらに、
    前記第２のダイ側部に向かって前記成形パッケージ構造内に第２の穴を形成することと、
    前記第２のダイ側部に向かって前記成形パッケージ構造内に延在する第２の導電性ビアを形成するため、前記第２の穴を導電性材料で充填することと、
    を含み、
    前記金属シールドが前記第２の導電性ビアに接する、方法。
  15. 請求項１４に記載の方法であって、前記第２のダイ側部に沿って第２の金属シールドを形成することをさらに含み、
    前記第２の穴を形成することが、前記第２の金属シールドの一部を露出させ、
    前記第２の穴を前記導電性材料で充填することが、前記成形パッケージ構造を介して延在し前記金属シールドを前記第２の金属シールドに電気的に結合する前記第２の導電性ビアを形成する、方法。
  16. 請求項１４に記載の方法であって、
    前記第２の穴を形成することが、前記第２のダイ側部を露出させず、
    前記第２の穴を前記導電性材料で充填することが、前記第２のダイ側部から離間された前記第２の導電性ビアを形成する、方法。
  17. 請求項１４に記載の方法であって、前記穴を形成することと前記第２の穴を形成することが、レーザアブレーションプロセスを実施することを含む、方法。
  18. 請求項１３に記載の方法であって、前記穴を形成することが、レーザアブレーションプロセスを実施することを含む、方法。
  19. 請求項１４に記載の方法であって、前記成型パッケージ構造を形成する前に、前記マルチレベルパッケージ基板の前記第２の導電性パッドにはんだボールを取り付ける取付けプロセスを実施することをさらに含み、
    前記成型パッケージ構造を介して前記穴を形成することが、前記はんだボールの一部を露出させ、
    前記穴を前記導電性材料で充填することが、前記成形パッケージ構造を介して延在し前記はんだボールに接する前記導電性パッケージビアを形成する、方法。
  20. 請求項１４に記載の方法であって、前記成型パッケージ構造を形成する前に、前記マルチレベルパッケージ基板の前記第２の導電性パッド上に導電性ペーストを堆積させる堆積プロセスを実施することをさらに含み、
    前記成型パッケージ構造を介して前記穴を形成することが、前記導電性ペーストの一部を露出させ、
    前記穴を前記導電性材料で充填することが、前記成形パッケージ構造を介して延在し前記導電性ペーストに接する前記導電性パッケージビアを形成する、方法。
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