TW202414694A - 半導體元件 - Google Patents

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張豐願
余和哲
陳又豪
盧以謙
林璟伊
志純 李
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Abstract

半導體元件包括透過複數個第一凸塊耦合到重佈線結構的積體被動元件，半導體元件具有複數個第二凸塊設置相對於複數個第一凸塊，其中複數個第一凸塊和第二凸塊是熱連接和/或電連接的，因此能進一步熱和/或電連接於半導體元件內或包括半導體元件。

Description

具有相對銲錫凸塊的積體被動元件的半導體結構
無
半導體元件在各行各業的若干應用和設備中無處不在。如個人電腦、手機和可穿戴裝置等消費類電子設備可能包括複數個半導體元件。同樣地，如儀器、車輛和自動化系統等工業產品經常包括大量的半導體元件。隨著半導體製造的進步及半導體持續用於新的應用使半導體性能、成本、可靠性等要求越來越高。
這些半導體元件是透過前端製程(front end of line, FEOL)和後端製程(back end of line, BEOL)的組合製造的，前者製造半導體(例如矽)裸晶片，後者將這些裸晶片中的一個或複數個封裝成可與其他裝置連接的半導體元件。例如可以封裝結合複數個半導體裸晶片，並配置連接到印刷電路板或其他互連基板上，進一步增加半導體元件的熱密度。
元件小型化的實體需求和日益增長的連線性正在推動半導體元件密度的增加。現代封裝技術，例如堆疊封裝(package on package, PoP)、扇出型封裝(fan out packaging, FOP)等，正在推動小型化、互通和其他改進。一些這種密度增加的熱效應可以透過各種製程改進來緩解包括裸晶片小型化、材料選擇、低電壓操作等。雖然這些方法使用了複雜的技術，但還需要進一步的改進來推動技術的發展。
無
以下揭示案提供眾多不同的實施例或示例以實現所提供標的物的不同特徵。下文描述組件和排列的具體實例以簡化本揭示案。這些當然僅是實例，非旨在限制。例如下文描述中，在第二特徵之上或上方形成第一特徵，可包括第一特徵和第二特徵形成直接接觸的實施例，也可包括在第一特徵和第二特徵之間形成額外特徵，使兩者不直接接觸的實施例。此外，本揭示案可能重複各種實例中的參考符號和/或字母。這種重複是為了簡單和清晰，其自身不指定所討論的各種實施例和/或配置之間的關係。
再者，本文可能使用諸如「在...下面」、「在...之下」、「下部」、「在...之上」、「上部」、「頂部」、「底部」等等的空間相對術語，以便於描述所示圖式中一個元件或特徵與另一個(或複數個)元件或特徵的關係。除了圖中描繪的方向之外，空間相對術語旨在涵蓋元件在使用或操作中的不同方向。裝置可能以其他方式定向(旋轉90度或其他方向)，而本文使用的空間相對術語同樣可以相應地解釋。
積體被動元件(integrated passive device, IPD)可被包括於半導體元件中。這些IPD可替代各種矽內/金屬化特徵或與各種矽內/金屬化特徵並存。例如，IPD可以為半導體元件貢獻相對較大的電容或電感(例如用於電壓調節目的、濾波器等)。日益複雜和密集的半導體元件封裝可受益於此類IPD的加入，因為半導體元件持續需要嚴格的電壓調節和絕緣(例如RF與數位電路等類比電路之間的絕緣，或是時脈和各種收發器等高速信號之間的絕緣)，在半導體耦合的基板(例如，印刷電路板(printed circuit board, PCB))周圍加入IPD可以最小化半導體元件的z高度，並最小化數據信號或電源輸送網路(power delivery networks, PDN)傳輸的距離。當信號或電源在基板(例如PCB)和半導體元件之間傳遞時，這可能是特別有益的，例如PDN向半導體元件提供電源電壓，或高速收發器透過PCB通信耦合到半導體元件。
在半導體元件中加入IPD，或在半導體元件和基板之間加入IPD，可取代基板和半導體元件之間的其它連接。例如，散熱墊可能會變小、半導體元件和基板之間的各種I/O可能會減小、端子間距可能會減小，或者半導體元件可能會變大，這在一些應用中可能是不良的。然而，可以配置IPD在基板和半導體元件之間以提供額外的連接。例如，IPD可以提供至少一種熱連接或電連接。IPD可以透過第一側的銲錫凸塊耦合到半導體元件，並透過第二側(與第一側相對)額外的銲錫凸塊連接到PCB。在一些具體實施方式中，銲錫凸塊可以是電絕緣但熱連接的，以便允許熱能從半導體元件流入PCB(反之亦然)。在其它實施方式中，至少一些第一側的銲錫凸塊可以電連接到至少一些第二側的銲錫凸塊。例如，銲錫凸塊可以在基板和半導體元件之間傳遞一個或複數個信號(例如PCB的源極供電電壓(voltage source supply,VSS)到半導體元件的VSS。
在一些實施例中，可以根據各種標準選擇使信號通過IPD。例如，可以根據與VSS的接近程度選擇電雜訊信號，這可能改善其他信號的信號完整性。或者，除此之外，可以根據對干擾信號的回彈來選擇信號(例如，雜訊共集極電壓(votalge common collector, VCC)也通過IPD並可與其他信號耦合)。再者，可根據半導體元件上的需要的位置選擇信號，(例如，在靠近IPD位置的半導體元件的半導體裸晶片上加入收發器，使收發器信號可以通過IPD)。此外，透過IPD傳遞信號可以使信號得到調節，例如使用濾波器。因此，具有相對銲錫凸塊的IPD的半導體元件可以同時提高其PDN性能和熱性能。這種改進使PDN從半導體元件的其它端子(例如球柵陣列封裝(ball grid array, BGA)球、插針網格陣列封裝(pin grid array, PGA)插針、導線等)連接顯得多餘。移除這些端子可以實現更小的封裝，簡化或去除扇出型結構等。或者，除此之外，可以重新利用這些端子以實現額外的I/O，電力輸送等。
IPD包括被動元件(例如電阻器、電感器、變壓器、二極體等)。例如，IPD可以包括金屬繞組或其它圖案、矽晶片(chip)(本文中也稱為裸晶片(die))、信號或電源濾波器、保險絲等。下圖將提到深溝槽電容器(deep trench capacitor, DTC)IPD包括矽和圖案化金屬元件，並且說明許多其他IPD類型。因此，對DTC IPD的重複引用不應被解釋為限制。本領域具有通常知識者會理解，許多其他IPD可以被本文明確揭示的那些IPD取代。例如一些IPD可能不包括矽晶片或重佈線結構。此外，一些IPD可能包括下文所述凸塊以外的端子。例如，IPD可以包括沿著一表面的接地墊。
根據一些實施例，第1A圖至第1D圖示出DTC IPD100的各種截面圖。如第1A圖所示，DTC IPD100包括矽晶片101，相對於z軸 99沿著DTC IPD100的上表面有活性表面101a。矽晶片101的活性表面包括第一電極層、介電層和第二電極層。第一電極層是陽極層。第二電極層為陰極層。所述介電層沿著活性表面101a的配置在兩個電極之間。配置半導體的活性表面以最大化表面積(例如非平面、狹窄、深的溝槽)，這一個或這些溝槽被稱為DTC110。
DTC110的每一者連接到DTC接地端112與DTC供電端114，DTC接地端112連接到第一電極層(即陽極)，DTC供電端114連接到第二電極層(即陰極)。複數個DTC110沿著活性表面101a形成。複數個DTC供電端114的至少一些分別連接複數個第一凸塊150的至少一者，或複數個第二凸塊102的至少一者，分別沿著DTC IPD100的第一表面100a和第二表面100b設置。同樣地，複數個DTC接地端112中的至少一些連接第一凸塊150的至少一者和第二凸塊102的至少一者，這可能可使供電電流或接地電流通過IPD100。
在所描繪的實施例中，第二凸塊102藉由複數個矽穿孔(through silicon via, TSV106)穿過矽晶片101連接到活性表面101a。TSV106包括如銅的導電芯。TSV106可以藉由形成穿孔於矽晶片101形成，例如深反應離子蝕刻(deep reactive ion etching, DRIE)、雷射鑽孔或另一種蝕刻製程。一些實施例可能形成穿孔穿過矽晶片101的兩個表面。一些實施例可能形成穿孔(例如盲孔)僅穿過矽晶片101的一個表面，在這種情況下，可接著使用背面薄化製程沿著附加表面暴露穿孔，可在各種製程操作中執行，例如，在用導電材料填充穿孔之前或之後。在一些具體實施方式中，穿孔的表面可以覆蓋一層絕緣層，絕緣層包括一層或多層二氧化矽(SiO 2)、氮化矽(Si 3N 4)、氮氧化矽(SiON)或另一種可以藉由沉積製程沉積的絕緣層，例如物理氣相沉積(physical vapor deposition, PVD)或化學氣相沉積(chemical vapor deposition, CVD)。然後填充導電芯於穿孔中。在一些具體實施方式中，填充穿孔可能導致矽晶片101表面的材料殘餘(例如，銅或鋁)。在這樣的實施方式中，諸如化學機械平坦化的平坦化製程可用於除去多餘的銅(例如，半導體晶片表面留下銅或二氧化矽等的平坦化表面等)。在一些具體實施方式中，TSV106可以透過一個或複數個中間結構連接到第二凸塊102，例如，沿著矽晶片101的活性表面101a對面的第二表面101b 設置的一個或複數個下部IPD端子104。
所示實施例中，第一凸塊150設置在第二凸塊102的對面，並連接到半導體晶片的活性表面101a。如第1A圖所示，這些連接是透過IPD重佈線結構實現的，此結構包括複數個DTC接地端112，DTC接地端112(又稱為第一穿孔)電連接到矽晶片101活性表面101a和第一導電元件層120。複數個第二穿孔122將第一導電元件層120電連接到第二導電元件層130，依次透過中間穿孔132連接複數個第一凸塊150和沿著DTC IPD100的上表面(又稱第一表面100a)設置的上部IPD端子134。絕緣層218(例如樹脂、聚合物、氧化物等)將第一導電元件層120與第二導電元件層130電絕緣，絕緣層218包括用於穿孔的開口，如上所述，穿孔選擇性連接DTC IPD100的各個層。其它實施例可能有附加的或較少的導電元件層。例如，一些實施例有零層、一層或三層。有多層的實施例可以有不同材料組成的層。例如一個三層的實施例包括兩個銅層和一個鋁層。
接著參考第1B圖。其揭示了第1A圖中DTC IPD100從正z軸 99自上而下的視圖，其中繪製了沿著活性表面101a設置的選定元件平面及第一導電元件層120。圖中DTC IPD100的DTC110連接到第一導電元件層120包括接地總線126和供電總線128。所描繪的實施例進一步揭示了複數個第一TSV106a連接到接地總線126和第二凸塊102。為了更好地說明第一TSV106a，儘管所描繪的TSV之間的接觸面積有限，在其它實施例中，第一TSV106a的全周長可以與接地總線126接觸。在一些具體實施方式中，第一凸塊150和第二凸塊102之間可能沒有接地連接。例如，某些採用RF電路或需要絕緣的半導體元件(例如，交流耦合元件)可能不包括接地連接、供電連接等。儘管四個TSV被描繪為透過下部IPD端子104連接到第二凸塊的每一者，一些實施例可以採用不同數量的TSV。例如，多行或多列的TSV可以連接到每個凸塊。此外，相對於矽晶片101的TSV密度(例如，TSV區域或導電TSV區域)可能是根據TSV的直徑和密度。IPD的一些實施例可有超過3%的密度，例如，約5%、約7%或約10%。這種含有較少金屬和較多非金屬(例如SiO 2)的實施例可能有較低的熱阻和電阻。
圖中複數個第二TSV106b連接到第一導電元件層120。可配置第二TSV106b和導電元件傳遞信號，例如一對差分信號、一個數字信號、一個模擬信號等。同樣地，複數個第三TSV106c被描繪為傳遞附加信號。圖中示出了連接到供電總線128的複數個第四TSV106d。在一些替代實施例中，所有凸塊都連接到DTC110。
接著參考第1C圖。其揭示了DTC IPD100自上而下的附加視圖，分別揭示DTC IPD100的IPD第一表面100a的選定元件和第二導電元件層130。沿著IPD第一表面100a設置複數個上部IPD端子，連接第一凸塊150。例如，上部IPD端子可以覆蓋在IPD第一表面100a上或設置在開口內，因此是在包括IPD第一表面100a的絕緣層上部中。第一上部IPD端子134a可以透過供電總線或其它中間連接連到第二凸塊。在所描繪的實施例中，這些連接未被示出，因為這些連接緊挨著所描繪的第一上部IPD端子134a的下方。其它實施例可包括較大的導電元件。例如，在一些具體實施方式中，第二導電元件層130的大多數可以是導電供電元件(即電源平面)，其可以有利地提高PDN性能和屏蔽其它信號，或者可以形成連接到電源電壓的各種結構(例如，電阻器、電感器等)，從而可以有利地改善PDN、濾波信號等。由於類似的原因，其與上部IPD端子134e-134f的連接未描述，但是在一些實施例中，可以包括與接地層的連接，保護走線，各種電路等。所描述的連接包括第二TSV106b與第二上部IPD端子134b和第三上部IPD端子134c的連接及第三TSV106c與第四上部IPD端子134d的連接。
應當注意的是，儘管所描繪的實施例包括單排第一凸塊150和第二凸塊102，這種描述並不旨在限制。實際上，許多實施例可以包括形成多列的多行凸塊(例如，網格)，並可偏移交替行或列以形成偏移網格。這樣可以增加凸塊的密度，同時保持凸塊之間的最小間距。本領域具有通常知識者會理解，各種IPD包括許多凸塊、墊等圖案，以將IPD黏附到各種基板、重佈線結構、半導體晶片等上。第1D圖描繪了第一凸塊150和第二凸塊102的一種投影示意圖，其中至少一些第一凸塊150與第二凸塊102重疊。如圖所示，第二凸塊102有較大的尺寸(例如，直徑)，第一凸塊150有更高的密度。其它實施例可以採用各種尺寸、形狀、密度、材料等的凸塊。
第2圖示出了根據一些實施例的半導體元件的截面圖。IPD100設置在基板202和重佈線結構210之間。所述IPD透過複數個第一凸塊150電性上和機械上連接到重佈線結構210，並且透過複數個第二凸塊102電性上和機械上連接到基板202。複數個第三凸塊204也設置在基板202和重佈線結構210之間。這些第三凸塊204與IPD100橫向間隔，並且還可以被配置成以電性和機械方式附著到每個基板202和重佈線結構210上。例如，第三凸塊可以是BGA球，並且可以被配置成附著在襯底定義的阻焊層(solder mask defined, SMD)或非阻焊層定義的焊盤(例如，PCB或中間封裝基板)上及附著在球下冶金圖案(under-ball metallurgy pattern, UBM)或其它重佈線結構210的端子上。在其他具體實施方式中，第三凸塊可包括另一導電端子，例如翼形引線(gull-wind leads)、引線框、端子引腳等。
IPD100可以包括各種電感器、電阻器、電容器等。這些元件與半導體元件的PDN的更多元件一同調節半導體元件的一個或複數個電源電壓或接地。所描述的重佈線結構包括第一導電元件層212、第二導電元件層214及兩者之間的絕緣層218。此絕緣層電絕緣導電元件。所述絕緣層可包括聚合物如聚苯並噁唑(polybenzoxazole, PBO)、聚醯亞胺、雙氯聯苯等，氮化物如氮化矽等，氧化物如氧化矽、磷矽酸鹽玻璃(phosphoSilicate glass, PSG)、硼矽酸鹽玻璃(boron-doped phosphosilicate glass, BSG)、摻硼磷酸矽酸鹽玻璃(boron-doped phosphoSilicate glass, BPSG)等。絕緣層可以包括在絕緣層的開口處形成的複數個穿孔216，穿孔在第一導電元件層212和第二導電元件層214之間提供連接。例如，穿孔可能形成電性、機械和/或熱連接。
半導體元件還包括半導體晶片230，其沿著與IPD100相對的重佈線結構210的上表面設置。圖中，在第二導電元件層214和半導體晶片230之間設置了一層附加絕緣材料。描繪了將第二導電元件層214連接到半導體晶片230的穿孔。這些穿孔可以攜帶電源和接地電壓到半導體晶片230的各種端子引腳。在一些具體實施方式中，端子引腳可以獨立地連接到第二導電元件層214。或者，複數個端子引腳可以透過金屬化層、穿孔等進行橋接，從而鞏固連接的數量並簡化重佈線層。可選地或另外地，穿孔可以向半導體晶片230傳送各種數據、時脈或其它信號。PDN或其它信號可以來自或連接到基板202(例如，透過IPD、透過第三凸塊等)。
複數個穿孔結構(有時稱為直通層間穿孔(Through-Interlayer-Via, TIV240)或直通整合扇出型封裝穿孔(Through-InFO-Via, TIV))沿著z軸 99遍佈半導體元件。如同連接半導體晶片230的第二導電元件層214的穿孔，TIV240可以攜帶各種PDN和非PDN信號。例如記憶體元件270(例如DRAM、SRAM、FLASH、HBM)沿著TIV240的上表面設置(例如，透過導電端子242連接到TIV，例如銲錫凸塊)可能需要一個或複數個接地或電源電壓及各種I/O。這些信號可以由TIV240傳遞。例如，TIV240可以在半導體晶片230和記憶體元件270之間連接數據、位址和時脈信號。
半導體晶片230、記憶體元件270、各種穿孔和半導體元件的導電元件可以使用大量的功率，從而產生大量的熱能。例如，半導體晶片230可以是高功率處理器晶圓，記憶體元件270可以是DRAM元件，半導體元件的各種導電元件和穿孔可以產生熱能作為來自各種PDN和非PDN信號的傳輸損耗。這樣的半導體元件可以使用數十或數百瓦的功率，從而產生數十或數百瓦的熱能。在一些具體實施方式中，熱能可以透過各種接面消散，例如半導體元件中至少一部分的空氣封裝接面和另一部分的散熱器封裝接面等。IPD100可以代表一個附加的接面將熱能從半導體元件散熱到基板202。因此可以優化IPD的設計以最小化第一凸塊150和第二凸塊102之間的熱阻。
為了最大化相對IPD凸塊的熱性能，可優化其組成包括透過導熱材料的選擇來散熱及選擇導電材料的以最大限度地減少由IPD100和基板202和/或重佈線結構210之間電阻(例如，對電源和接地電流)產生的額外熱能。例如，可以選擇銅、鋁、銀、石墨烯、錫和各種合金或其它的組合。此外，IPD的幾何形狀可以根據散熱的優化來定義。例如，第一凸塊150和第二凸塊102可以被放置以最小化透過IPD100的橫向熱流(即沿著垂直於z軸的平面)。在一個實施例中，第一凸塊150的至少一部分沿著z軸 99重疊於第二凸塊102的一部分。同樣地，IPD100的至少一部分可以與半導體晶片230重疊，從而最大限度地減少必須行進的z距離。例如，IPD100和 半導體晶片230可以沿著z軸 99完全重疊，或者IPD100的第一部分可以與半導體晶片230的一部分重疊，而IPD100墊的第二部分與TIV240重疊(例如，為了最小化從基板202通過IPD100到記憶體元件270的接地和供電電流的橫向流動)。
此外，由於許多IPD包括電感器、電容器或電阻器，本領域具有通常知識者將瞭解，這種元件的特性可以被設計成最小化產熱，並最大化導熱。例如，高值電容器可以透過最小化紋波電流來最小化產生的熱能，並且增加電極尺寸可以降低通過IPD的熱阻(例如，鋁或銅電極可以取代IPD內的SiO 2以降低熱阻，即使在不需要較大的電極的情況下)。出於類似的原因，低電阻電感器可以同時降低產熱並提高導熱性。
還可以優化重佈線結構210以導熱。例如，導電元件可能有最小的 z 高度(用於沿著z 軸傳遞熱能和電流)，或有最大化的 z 高度(用於橫向傳遞熱能和電流)。一些實施例包括具有複數個厚度(即z高度)的複數個重佈線層。此外，大的層(例如，接地層和電源層)可以同時使電阻最小化和導熱最大化。對於更包括重佈線結構的IPD，可以採用類似的方法。此外，可以根據其熱性能選擇底部填充，以進一步降低熱阻。
現在參考第3圖。可以將IPD(即第一IPD3100a、第二IPD3100b)設置在半導體元件的兩個重佈線結構之間，而不是在基板和重佈線結構之間。或是將IPD同時設置在兩個重佈線結構之間及基板和重佈線結構之間。在所描述的實施例中，複數個BGA球3004將基板3002連接到第一重佈線結構3010。一些實施例可能包括不同的電性端子，將基板3002連接到第一重佈線結構3010。這些不同的電性端子可替代BGA球3004或與BGA球3004同時並存。第一重佈線結構3010可以在基板、第一IPD3100a和第二IPD3100b之間傳遞複數個信號(例如電源、接地、I/O等)。例如，第一重佈線結構3010可以包括含接地層的第一導電元件層3012、包括電源層的第二導電元件層3014、連接第一導電元件層3012的複數個穿孔或其它電性端子、第二導電元件層3014、BGA球3004、第一IPD3100a和第二IPD3100b。
配置第二重佈線結構3210在複數個IPD上。第二重佈線結構包括被絕緣層隔開的第三導電元件層3212和第四導電元件層3214，絕緣層包括開口，開口可以包括穿孔，用以選擇性耦合第三導電元件到第四導電元件上。一個或複數個這樣的穿孔還可以將第三導電元件連接到複數個IPD的電性端子，並連接到半導體晶片3300，如此各種信號(例如，PDN信號或非PDN信號)透過複數個IPD或從複數個IPD透過第二重佈線結構3210連接到沿第二重佈線結構3210上表面設置的半導體晶片3300。將IPD放置在半導體裸晶片的附近以便調節連接到半導體晶片的各種信號，例如高速收發器信號、電源和接地層。
所描述的實施例還包括複數個附著於重佈線結構的TIV及設置在半導體晶片3300上方的記憶體元件3700，使複數個IPD、半導體晶片和記憶體元件皆可被連接，其可包括與例如第2圖所示的記憶體元件270和半導體晶片230相似或不相似的互連。一些實施例包括附加的TIV以在第一重佈線結構3010和第二重佈線結構3210之間傳遞信號。
第4圖包括根據一些實施例製造半導體元件的示例方法的流程圖。例如，方法4000中描述的至少一些操作可製造出如第5A圖到第5D圖所示的半導體元件。所揭示的方法4000為非限制性示例，並且可以在第4圖的方法4000之前、期間和之後提供附加操作。此外，有些操作在本文中僅簡要描述，然而本領域具有通常知識者會理解，所揭示的操作可以與本揭示案的其它方法一起執行，或者與本領域公知的其它方法一起執行。例如，本領域具有通常知識者會理解，從操作環境中抽出顆粒物可以在所揭示的製程步驟之前，而沒有任何明確的揭示。此外，所揭示操作順序並非旨在限制，某些操作可以以不同的順序執行，並且還可以透過適當的修改對進一步的操作進行排序。
方法4000從操作4002開始，放置第一半導體晶片在載體基板上。操作4004，耦合重佈線結構到半導體晶片。操作4006，耦合被動元件到重佈線結構。操作4008，耦合封裝基板到被動元件。操作4010，從半導體元件上移除載體基板。
參考操作4002，載體基板可以是玻璃、陶瓷、高分子材料或其組合。例如，可以沉積如裸晶片貼裝黏合劑或光熱轉換釋放層的一脫黏層在硼矽酸鹽玻璃體上，有利於載體基板脫離暫時耦合層，同時在後續加工步驟中最大限度地減少熱膨脹和收縮。放置一半導體晶片在載體基板上(例如透過拾取和放置機器的操作)可包括將半導體晶片連接到中間層(例如黏合劑層或上述之脫黏層)。
參考操作4004，在半導體裸晶片上形成包括絕緣材料導電元件的交替層的一重佈線結構。例如，透過模塑、旋塗、沉積、CVD、PVD或其它本領域具有通常知識者已知的製程形成第一絕緣層。選擇性地除去(例如，透過使用光刻膠的圖案化製程，透過機械鑽孔，激光燒蝕等)第一絕緣層以形成複數個開口暴露出導電端子，這些導電端子附著在(或可以是)半導體晶片的金屬化層。之後將金屬置於絕緣層，且在第一絕緣層的開口內(例如，透過電鍍、CVD、PVD、澆注等電鍍製程)，以形成與半導體晶片之間的連接，通過絕緣層中的開口，到第一絕緣層上方的第一組導電元件。之後可以除去多餘的金屬(例如透過選擇性蝕刻製程)以形成所需的互連圖案。如果這些互連的厚度(即z高度)超過所需厚度或表面粗糙度超過所需粗糙度，則化學機械研磨(chemical mechanical polishing, CMP)或化學機械拋光(chemical mechanical grinding, CMG)這類的平坦化製程可將這些金屬平坦化。
或者，可在不需導電元件層的地方形成絕緣層之後再放置金屬，以避免導電元件層一部份的金屬被去除(例如蝕刻)。可以形成諸如絕緣層和導電元件層的交替的附加層，直到達到互連圖案的所需層數。類似的方法可用於形成本揭示案的其它實施例的各種重佈線結構，如IPD的重佈線結構等。
參考操作4006，被動元件(即IPD)被連接到重佈線結構上。例如，被動元件可以與拾取放置機一起放置，放置在阻焊層、凸塊、焊膏或其它黏合劑等上，之後可能暴露於高溫(例如，緊接在操作4006之後)。操作4006還可以包括子操作：將第二凸塊黏附到重佈線結構(或IPD上)；將第一凸塊黏附到IPD(或封裝基板上)或以其他方式形成IPD與半導體元件或封裝基板之間的連接。
參考操作4008，耦合封裝基板到IPD。此封裝基板可以包括IPD底面的扇出連接及半導體元件的其它導電端子(例如，TIV、C4凸塊等)。在一些具體實施方式中，封裝基板可以在IPD上形成。在其它具體實施方式中，封裝基板可以預製，並放置在IPD上。封裝基板可以包括(或可以配置成接收)導電元件以附著封裝基板到工作基板上。例如，封裝基板可以包括(或可以配置成接收)BGA球、PGA引腳、LGA焊盤等。
在操作4010中，載體基板可以透過本領域已知的任何方法移除(例如，用膠帶黏合或剪切、機械或化學研磨或拋光、透過紫外光(例如，雷射)沿重佈線結構設置的脫黏表面照射等)。
根據一些實施例，第5A圖、第5B圖、第5C圖和第5D圖示出了半導體元件形成過程中間階段的截面圖。此揭示的各種元件可提供關於所提供圖表之結構或製造的進一步細節。作為非限制性示例，第4圖的方法4000描述了可用於實現所描繪的實施例的各種製程步驟。
第5A圖描繪了放置在載體基板上的半導體晶片5300及具有第一導電元件層2410和第二導電元件層2420的重佈線結構5400，其中每一導電元件層是設置在開口處具有穿孔的兩個絕緣層之間，使半導體晶片和與載體基板C5相對的重佈線結構的第一表面5400a之間形成導電路徑。
現在參考第5B圖，IPD透過複數個第二凸塊5102連接到重佈線結構的第一表面5400a。第一封裝劑5900(例如包括樹脂、聚合物、其它成型化合物等)封裝IPD5100。如第5B圖所示，第一封裝劑5900可以覆蓋與重佈線結構的第一表面5400a相對的IPD5100的表面。可以選擇性地除去此第一封裝劑5900以形成與IPD的附加的電連接(例如，透過研磨、切割、拋光、選擇性蝕刻、鑽孔等)。或此外可以在使用第一封裝劑5900之前與IPD進行附加的電連接。
如第5C圖所示，由複數個第一凸塊5150與IPD形成附加的電連接，依序黏附在封裝基板5002上，如圖所示有複數個BGA球5004黏附在其上。第5D圖描繪了相同的半導體元件，其中載體基板已移除，且已形成第二封裝劑(例如，保護劑)在半導體晶片上。
在本揭示案的一個方面揭示了一種半導體元件。半導體元件包括重佈線結構和沿著重佈線結構的一側設置的被動元件。此被動元件具有沿著第一側設置的複數個第一凸塊、沿著與第一側相對的第二側設置的複數個第二凸塊及與第一被動元件橫向間隔的複數個第三凸塊。
在本揭示案的另一方面揭示了一種半導體元件。此半導體元件包括被動元件。此被動元件透過複數個第一凸塊實體且電連接到封裝基板，並透過複數個第二凸塊連向重佈線結構，其中，重佈線結構上方設置有半導體晶片。
在本揭示案的又另一方面揭示了製造半導體元件的方法。此方法包括：在載體基板上放置半導體晶片；將重佈線結構耦合到半導體元件上；將被動元件耦合到半導體晶片對面的重佈線結構上；被動元件藉由複數個第二凸塊耦合到封裝基板；移除載體基板。
如本文所用，術語「約」和「近似」通常表示所述值的正負10%。例如，大約0.5將包括0.45和0.55，大約10將包括9至11，約1000將包括900至1100。
前文概述了幾個實施例的特徵，以便本領域具有通常知識者可以更好地理解本揭示案的各個方面。本領域具有通常知識者應當理解，他們可以輕易使用本揭示案內容作為設計或修改其它製程和結構的基礎，以執行與本文介紹實施例相同的目的和/或實現相同的優點。本領域具有通常知識者還應認識到，這種等同的結構並不背離本揭示案的精神和範圍，並且他們可以在不背離本揭示案的精神和範圍的情況下對本文進行各種更改、替換和變更。
C5:載體基板 100:IPD 100a:第一表面 100b:第二表面 101:矽晶片 101a:活性表面 101b:第二表面 102:第二凸塊 104:下部IPD端子 106:TSV 106a:第一TSV 106b:第二TSV 106c:第三TSV 106d:第四TSV 110:DTC 112:DTC接地端 114:DTC供電端 120:第一導電元件層 122:第二穿孔 126:接地總線 128:供電總線 130:第二導電元件層 132:中間穿孔 134:上部IPD端子 134a:第一上部IPD端子 134b:第二上部IPD端子 134c:第三上部IPD端子 134d:第四上部IPD端子 150:第一凸塊 202:基板 204:第三凸塊 210:重佈線結構 212:第一導電元件層 214:第二導電元件層 216:穿孔 218:絕緣層 230:半導體晶片 240:TIV 242:導電端子 270:記憶體元件 2410:第一導電元件層 2420:第二導電元件層 3002:基板 3004:BGA球 3100a:第一IPD 3100b:第二IPD 3012:第一導電元件層 3014:第二導電元件層 3010:第一重佈線結構 3210:第二重佈線結構 3212:第三導電元件層 3214:第四導電元件層 3300:半導體晶片 3700:記憶體元件 4000:方法 4002:操作 4004:操作 4006:操作 4008:操作 4010:操作 5002:封裝基板 5004:BGA球 5100:IPD 5102:第二凸塊 5150:第一凸塊 5300:半導體晶片 5400:重佈線結構 5400a:第一表面 5900:第一封裝劑
本揭示案的各方面參照以下說明書內容並配合附加圖式閱讀可得到較清楚的理解。需要注意的是，根據行業的標準慣例，各種特徵並未按比例繪製。事實上，為了討論的清晰，可以任意增加或減少各種特徵的尺寸。 第1A圖、第1B圖、第1C圖和第1D圖示出根據一些實施例的DTC IPD的截面圖。 第2圖示出根據一些實施例的半導體元件的截面圖。 第3圖示出根據一些實施例的另一半導體元件的截面圖。 第4圖示出根據一些實施例製造半導體元件的實例方法流程圖。 第5A圖、第5B圖、第5C圖和第5D圖示出根據一些實施例製造半導體元件的中間階段截面圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
100:IPD
102:第二凸塊
150:第一凸塊
202:基板
204:第三凸塊
210:重佈線結構
212:第一導電元件層
214:第二導電元件層
216:穿孔
218:絕緣層
230:半導體晶片
240:TIV
242:導電端子
270:記憶體元件

Claims (20)

  1. 一種半導體元件，包括： 一重佈線結構，具有彼此相對的一第一側與一第二側； 一第一被動元件，設置於該重佈線結構的該第一側，其中該第一被動元件包括複數個第一凸塊與複數個第二凸塊，分別設置於該第一被動元件的一第一側與一第二側；以及 複數個第三凸塊，與該第一被動元件橫向間隔。
  2. 如請求項1所述之半導體元件，其中至少一些的該些第三凸塊圍繞著該第一被動元件。
  3. 如請求項1所述之半導體元件，進一步包括一封裝基板，其中該第一被動元件藉由該些第二凸塊耦合到該封裝基板。
  4. 如請求項3所述之半導體元件，進一步包括一第一半導體晶片，設置於該重佈線結構的該第二側。
  5. 如請求項4所述之半導體元件，其中由該第一半導體晶片產生的至少一些熱能通過該重佈線結構，然後通過該第一被動元件的該些第一凸塊與該些第二凸塊，並向該封裝基板散去。
  6. 如請求項4所述之半導體元件，進一步包括一第二半導體晶片，設置於該第一半導體晶片的一第一側，該第一半導體晶片的該第一側與面向該重佈線結構的該第一半導體晶片的該第二側相對。
  7. 如請求項6所述之半導體元件，其中該第二半導體晶片包括一記憶體元件。
  8. 如請求項1所述之半導體元件，進一步包括一第二被動元件，橫向鄰接該第一被動元件。
  9. 如請求項8所述之半導體元件，其中該第二被動元件包括複數個第三凸塊與複數個第四凸塊，分別設置於該第二被動元件的一第一側與一第二側。
  10. 如請求項8所述之半導體元件，其中該第一被動元件和該第二被動元件各自包括： 一基板；以及 複數個穿孔結構，延伸通過該基板，其中該些穿孔結構被分別配置以電耦合到該些第一凸塊的至少一者與該些第二凸塊的至少一者。
  11. 如請求項10所述之半導體元件，其中該些穿孔結構的至少一者被配置以提供一電源電壓。
  12. 一種半導體元件，包括： 一封裝基板； 一被動元件，藉由複數個第一凸塊實體耦合及電耦合到該封裝基板上； 一重佈線結構，設置於該被動元件上，其中該被動元件藉由複數個第二凸塊實體耦合及電耦合到該重佈線結構；以及 一第一半導體晶片，設置於該重佈線結構上方。
  13. 如請求項12所述之半導體元件，其中由該第一半導體晶片產生的至少一些熱能通過該重佈線結構，然後通過該些第一凸塊和該些第二凸塊，並向該封裝基板散去。
  14. 如請求項12所述之半導體元件，其中該些第一凸塊有一第一直徑，該些第二凸塊有一第二直徑，且該第一直徑實質上大於該第二直徑。
  15. 如請求項12所述之半導體元件，其中該被動元件至少有一部分與該第一半導體晶片的一部分垂直重疊。
  16. 如請求項12所述之半導體元件，進一步包括一第二半導體晶片，設置於該第一半導體晶片上方並電耦合到該重佈線結構，其中該第二半導體晶片包括一記憶體元件。
  17. 如請求項12所述之半導體元件，其中該被動元件具有一第一區域，該第一半導體晶片具有一第二區域，且該第一區域與該第二區域實質上相似。
  18. 一種製造半導體元件的形成方法，包括： 將一半導體晶片放置於一載體基板上； 於一重佈線結構的一第一側，將該重佈線結構耦合到該半導體晶片； 於該重佈線結構的相對的一第二側，將一被動元件藉由複數個第一凸塊耦合到該重佈線結構上； 將一封裝基板藉由複數個第二凸塊耦合到該被動元件；以及 移除該載體基板。
  19. 如請求項18所述之方法，其中由半導體晶片產生的至少一些熱能通過該重佈線結構，然後通過該些第一凸塊和該些第二凸塊，並向該封裝基板散去。
  20. 如請求項18所述之方法，其中該些第一凸塊具有一第一直徑，該些第二凸塊具有一第二直徑，且該第二直徑實質上大於該第一直徑。
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