JP2024053671A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】オフ時の高耐圧を確保しつつオン抵抗を低下させた半導体装置を提供する。
【解決手段】本発明は、第１導電型半導体層１１の表面側に配置された第１の第２導電型ウェル１３ａと、第１導電型半導体層１１の表面側に配置された第２の第２導電型ウェル１３ｂ～１３ｇと、ソース又はドレインの第１の第１導電型不純物拡散層１４と、第１の第１導電型不純物拡散層１４と隣接して配置された第２導電型不純物拡散層２１と、第１導電型半導体層１１上に配置されドレイン又はソースのコンタクト不純物拡散層１５と、第２の第２導電型ウェル１３ｂ～１３ｇに配置され、コンタクト不純物拡散層１５側に位置する一つ以上の第１導電型半導体層１１を含む分割領域１１ｂと、第１導電型半導体層１１の上に配置されたゲート絶縁膜１６と、ゲート絶縁膜１６上に配置されたゲート電極１７を有する半導体装置である。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関する。

図４は、従来の半導体装置の一部を平面方向に切断した断面図である。
図４に示すように、従来の半導体装置としてのダブルリサーフ又はトリプルリサーフ構造のＭＯＳはＰ型半導体基板（図示せず）を有し、このＰ型半導体基板の表面側にＮ型ウェル１１が形成されている。Ｎ型ウェル１１の表面側にはソース側の第１のＰ型ウェル１２ａ及びドレイン側の第２のＰ型ウェル１２ｂが形成されている。Ｐ型ウェル１２ａの表面側にはソースとしてのＮ型不純物拡散層（図示せず）が形成されており、Ｎ型ウェル１１上にはドレインのＮ型不純物拡散層（図示せず）が形成されている。このＮ型不純物拡散層は、平面視において第２のＰ型ウェル１２ｂに対して第１のＰ型ウェル１２ａと反対側に配置されている。ソースとしてのＮ型不純物拡散層と第２のＰ型ウェル１２ｂとの間のＮ型ウェル１１の上にはゲート絶縁膜（図示せず）が形成されており、このゲート絶縁膜上にはゲート電極（図示せず）が形成されている。これに関連する技術が特許文献１に開示されている。

ところで、上記の従来の半導体装置では、第１のＰ型ウェル１２ａと第２のＰ型ウェル１２ｂの各々の不純物濃度は同一であるため、オフ時の高耐圧を確保しつつオン抵抗を十分に低下させることは困難である。

特開２０１７－２２６７８号公報

本発明の種々の態様は、オフ時の高耐圧を確保しつつオン抵抗を低下させた半導体装置又はその製造方法を提供することを目的とする。

以下に本発明の種々の態様について説明する。

［１］第１導電型半導体層と、
前記第１導電型半導体層の表面側に配置された第１の第２導電型ウェルと、
前記第１導電型半導体層の表面側に配置された第２の第２導電型ウェルと、
前記第１の第２導電型ウェル１３ａの表面側に配置されたソース又はドレインの第１の第１導電型不純物拡散層と、
前記第１の第２導電型ウェルの表面側に配置され、前記第１の第１導電型不純物拡散層と隣接して配置された第２導電型不純物拡散層と、
前記第１導電型半導体層上に配置され、前記第２の第２導電型ウェルに対して前記第１の第２導電型ウェルと反対側に配置されたドレイン又はソースのコンタクト不純物拡散層と、
前記第２の第２導電型ウェルに配置され、前記コンタクト不純物拡散層側に位置する一つ以上の前記第１導電型半導体層を含む分割領域と、
前記ソース又はドレインの第１の第１導電型不純物拡散層と第２の第２導電型ウェとの間の前記第１導電型半導体層の上に配置されたゲート絶縁膜と、
前記ゲート絶縁膜上に配置されたゲート電極と、
を有することを特徴とする半導体装置。

本発明の一態様に係る上記［１］の半導体装置によれば、ドレイン又はソースのコンタクト不純物拡散層側に配置された分割領域を形成することにより、第２の第２導電型ウェルのドレイン又はソース側の濃度を低減することができる。これにより、第２の第２導電型ウェルにおけるドレイン又はソース側の第１導電型半導体層１１の濃度を高めることができ、その結果、オン抵抗を低下させることができる。これとともに、オフ状態において、第２の第２導電型ウェルにおけるドレイン又はソース側の分割領域に多数のＮ型のキャリアが残存することになり、Ｎ型のキャリアが多数存在するドレイン端部近傍で電界が緩和するため、オフ時の高耐圧を確保することが可能となる。

［２］上記［１］において、
前記第２の第２導電型ウェル及び前記分割領域の上には第２の第１導電型不純物拡散層が配置されていることを特徴とする半導体装置。

［３］上記［１］又は［２］において、
前記第１の第２導電型ウェルと前記第２の第２導電型ウェルは、同一工程により不純物が導入された同一の不純物濃度であることを特徴とする半導体装置。

本発明の一態様に係る上記［３］の半導体装置によれば、第１の第２導電型ウェルと第２の第２導電型ウェルが、同一工程により不純物が導入された同一の不純物濃度であるため、工程数を増加させることなく、オン抵抗を低下させることができ、オフ時の高耐圧を確保することが可能となる。

［４］上記［１］又は［２］において、
第１導電型半導体層の下に配置された第２導電型半導体層であることを特徴とする半導体装置。

［５］上記［１］又は［２］において、
前記第２の第２導電型ウェル及び前記分割領域の上には絶縁膜が配置されていることを特徴とする半導体装置。

［６］上記［５］において、
前記絶縁膜上には配線が配置されていることを特徴とする半導体装置。

［７］上記［１］又は［２］において、
前記分割領域は前記第２の第２導電型ウェルに複数配置されており、
前記コンタクト不純物拡散層に近い側に位置する分割領域の幅は、前記コンタクト不純物拡散層から遠い側に位置する分割領域の幅より広いことを特徴とする半導体装置。

本発明の一態様に係る上記［７］の半導体装置によれば、コンタクト不純物拡散層に近い側に位置する分割領域の幅を、コンタクト不純物拡散層に遠い側に位置する分割領域の幅より広くすることで、コンタクト不純物拡散層に近い側の第２の第２導電型ウェルの不純物濃度を、コンタクト不純物拡散層に遠い側の第２の第２導電型ウェルの不純物濃度より低くすることができる。これにより、第２の第２導電型ウェルにおけるドレイン又はソース側の第１導電型半導体層の濃度を高めることができ、その結果、オン抵抗を低下させることができる。これとともに、オフ状態において、第２の第２導電型ウェルにおけるドレイン又はソース側の分割領域に多数のＮ型のキャリアが残存することになり、Ｎ型のキャリアが多数存在するドレイン端部近傍で電界が緩和するため、オフ時の高耐圧を確保することが可能となる。

［８］第１導電型半導体層に第２導電型不純物を導入することにより、前記第１導電型半導体層に第１の第２導電型ウェル及び第２の第２導電型ウェルを形成する工程（ａ）と、
前記第１の第２導電型ウェル及び前記第１導電型半導体層に第１導電型不純物を導入することにより、前記第１の第２導電型ウェルの表面側にソース又はドレインの第１の第１導電型不純物拡散層を形成すると同時に、前記第１導電型半導体層の表面側に、前記第２の第２導電型ウェルの前記第１の第２導電型ウェルと反対側に位置するドレイン又はソースのコンタクト不純物拡散層を形成する工程（ｂ）と、
前記ソース又はドレインの第１の第１導電型不純物拡散層の端部上及びこの端部と前記第２の第２導電型ウェルとの間の上にゲート絶縁膜を形成する工程（ｃ）と、
前記ゲート絶縁膜上にゲート電極を形成する工程（ｄ）と、
を有し、
前記第２の第２導電型ウェルには、前記コンタクト不純物拡散層側に位置する一つ以上の前記第１導電型半導体層を含む分割領域が形成されていることを特徴とする半導体装置の製造方法。

本発明の一態様に係る上記［８］の半導体装置の製造方法によれば、工程（ａ）により第１導電型半導体層に第２導電型不純物を導入することにより、前記第１導電型半導体層に第１の第２導電型ウェル及び第２の第２導電型ウェルを形成する。この際、第２の第２導電型ウェルには、コンタクト不純物拡散層側に位置する一つ以上の第１導電型半導体層を含む分割領域が形成されている。これにより、上記の一つの工程（ａ）により第２の第２導電型ウェルのドレイン又はソース側の濃度を低減することができる。つまり、工程数を増やすことなく、第２の第２導電型ウェルのドレイン又はソース側の濃度を低減することができる。よって、第２の第２導電型ウェルにおけるドレイン又はソース側の第１導電型半導体層１１の濃度を高めることができ、その結果、オン抵抗を低下させることができる。これとともに、Ｎ型のキャリアが多数存在するドレイン端部近傍で電界が緩和するため、オフ時の高耐圧を確保することが可能となる。

本発明の種々の態様によれば、オフ時の高耐圧を確保しつつオン抵抗を低下させた半導体装置又はその製造方法を提供することができる。

本発明の一態様に係る半導体装置の一部を平面方向に切断した断面図である。 図１に示す半導体装置のＡ－Ａ'部を切断した部分に相当する断面図である。 図２に示す半導体装置の変形例を示す断面図である。 従来の半導体装置の一部を平面方向に切断した断面図である。

以下では、本発明の実施形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（第１の実施形態）
図１は、本発明の一態様に係る半導体装置の一部を平面方向に切断した断面図である。詳細には、図１は、第１導電型半導体層（例えばＮ型ウェル）１１、第１の第２導電型ウェル（例えば第１のＰ型ウェル）１３ａ、及び第２の第２導電型ウェル（例えば第２のＰ型ウェル）１３ｂ～１３ｇの平面形状を示している。図２は、図１に示す半導体装置のＡ－Ａ'部を切断した部分に相当する断面図である。

図２に示すように、この半導体装置は、トリプルリサーフ構造のＭＯＳであって、第２導電型の半導体基板１０を有している。第１導電型は例えばＰ型であり、この半導体基板はＰ型半導体基板（例えばＰ型シリコン基板(Pbulk))１０である。

Ｐ型半導体基板（「第２導電型半導体層」ともいう。）１０の表面側には第１導電型半導体層１１が形成されている。この第１導電型半導体層１１はＮ型ウェルである。このＮ型ウェル１１の表面側には第１の第２導電型ウェル１３ａ及び第２の第２導電型ウェル１３ｂ～１３ｇが形成されている。第１の第２導電型ウェル１３ａは第１のＰ型ウェルであり、第２の第２導電型ウェル１３ｂ～１３ｇは第２のＰ型ウェルである。第１のＰ型ウェル１３ａと第２のＰ型ウェル１３ｂとの間にはＮ型ウェル１１からなる分離領域１１ａが形成されている。

第２のＰ型ウェル１３ｂ～１３ｇには一つ以上の分割領域１１ｂが形成されている。この分割領域１１ｂは、第２のＰ型ウェル１３ｂ～１３ｇのコンタクト不純物拡散層１５側に位置している。また分割領域１１ｂは、その幅が短いと第２のＰ型ウェル１３ｂ～１３ｇの各々の不純物がサイドへ熱拡散することで第２のＰ型ウェル１３ｂ～１３ｇの少なくとも一つが隣の第２のＰ型ウェルに接触していてもよいし、第２のＰ型ウェル１３ｂ～１３ｇが互いに接触しなくてもよい。なお、図２では、第２のＰ型ウェル１３ｂ～１３ｇが互いに接触しない分割領域１１ｂを示しており、この場合は第２のＰ型ウェル１３ｂ～１３ｇにスリット状の分割領域１１ｂが形成されることになる。

第１のＰ型ウェル１３ａの表面側にはソース又はドレインの第１の第１導電型不純物拡散層(NSD)１４が形成されており、この第１の第１導電型不純物拡散層１４はＮ型不純物拡散層（例えばＮ型ソース拡散層）である。また第１のＰ型ウェル１３ａの表面側には第２導電型不純物拡散層２１が形成されており、この第２導電型不純物拡散層２１は例えばＰ型不純物拡散層である。このＰ型不純物拡散層２１は第１の第１導電型不純物拡散層（Ｎ型ソース拡散層）１４と隣接して配置されている。Ｎ型ソース拡散層１４及びＰ型不純物拡散層２１の上にはソース・バックゲート電極３２ｂが形成されている。

第１の第１導電型不純物拡散層（Ｎ型ソース拡散層）１４と第２のＰ型ウェル１３ｂとの間の第１のＮ型ウェル１１の上にはゲート絶縁膜１６が形成されている。このゲート絶縁膜１６上にはゲート電極１７が形成されている。このゲート電極１７は配線３２ｃに電気的に接続されている。

また、Ｎ型ウェル１１の表面側にはドレイン又はソースの第１導電型のコンタクト不純物拡散層１５が形成されている。この第１導電型のコンタクト不純物拡散層１５はＮ型不純物拡散層（例えばＮ型ドレインコンタクト層）である。このＮ型不純物拡散層１５は、第２の第２導電型ウェル（第２のＰ型ウェル）１３ｂ～１３ｇに対して第１の第２導電型ウェル（第１のＰ型ウェル）１３ａと反対側に配置されている。Ｎ型不純物拡散層１５上には配線（例えばドレイン配線）３２ａが形成されており、ドレイン配線３２ａはＮ型不純物拡散層１５及び配線２０と電気的に接続されている。

第２の第２導電型ウェル１３ｂ～１３ｇ、分割領域１１ｂ及びＮ型ウェル１１の上には第２の第１導電型不純物拡散層１８が配置されている。この第２の第１導電型不純物拡散層１８は例えばＮ型不純物拡散層である。Ｎ型不純物拡散層１８はＮ型不純物拡散層１５と隣接して配置されている。

このＮ型不純物拡散層１８は、ドリフト部分の表面電界を均一化させるための所謂トリプルリサーフ構造を構成する層である。

図２に示すように、第２の第２導電型ウェル１３ｂ～１３ｇ及び前記分割領域１１ｂの上には絶縁膜１９が形成されており、この絶縁膜１９は例えばＳｉＯ_２膜等のフィールド酸化膜である。

絶縁膜１９上には配線２０が形成されている。この配線２０は、図２の紙面に対して垂直な方向に延び、リングを形成している。

ゲート電極１７及び絶縁膜１９の上には層間絶縁膜２９が形成されている。この層間絶縁膜２９、配線３２ａ，３２ｃ及びバックゲート電極３２ｂの上には窒化シリコン膜（P-SiN）３３が形成されている。窒化シリコン膜３３上には保護膜としてのポリイミド膜(PI)３４が形成されている。

本実施形態によれば、コンタクト不純物拡散層１５側に配置された分割領域１１ｂを形成することにより、第２のＰ型ウェル１３ｂ～１３ｇのドレイン側の濃度を低減することができる。これにより、第２のＰ型ウェル１３ｂ～１３ｇにおけるドレイン側の第１のＮ型ウェル１１の濃度を高めることができ、その結果、オン抵抗を低下させることができる。これとともに、オフ状態において、第２のＰ型ウェル１３ｂ～１３ｇにおけるドレイン側の分割領域１１ｂに多数のＮ型のキャリアが残存することになり、Ｎ型のキャリアが多数存在するドレイン端部近傍で電界が緩和するため、オフ時の高耐圧を確保することが可能となる（図１，２参照）。

なお、本実施形態では、第２の第２導電型ウェル１３ｂ～１３ｇに形成された複数の分割領域１１ｂの幅を均一に形成しているが、これに限定されるものではなく、図３に示すように、コンタクト不純物拡散層１５に近い側に位置する分割領域１１ｂの幅を、コンタクト不純物拡散層１５から遠い側に位置する分割領域１１ｂの幅より広くするように変更して実施することも可能である。

図３に示す変形例によれば、コンタクト不純物拡散層１５に近い側に位置する分割領域１１ｂの幅を、コンタクト不純物拡散層１５に遠い側に位置する分割領域の幅より広くすることで、コンタクト不純物拡散層１５に近い側の第２のＰ型ウェル１３ｂ～１３ｇの不純物濃度を、コンタクト不純物拡散層１５に遠い側の第２のＰ型ウェル１３ｂ～１３ｇの不純物濃度より低くすることができる。これにより、第２のＰ型ウェル１３ｂ～１３ｇにおけるドレイン側の第１のＮ型ウェル１１の濃度を高めることができ、その結果、オン抵抗を低下させることができる。これとともに、オフ状態において、第２のＰ型ウェル１３ｂ～１３ｇにおけるドレイン側の分割領域１１ｂに多数のＮ型のキャリアが残存することになり、Ｎ型のキャリアが多数存在するドレイン端部近傍で電界が緩和するため、オフ時の高耐圧を確保することが可能となる。

（第２の実施形態）
本発明の一態様に係る半導体装置の製造方法について説明する。この半導体装置の製造方法は、工程（ａ）から工程（ｄ）を有する。

まず、工程（ａ）について説明する。
図２に示すように、第１導電型半導体層（例えばＮ型ウェル）１１に第２導電型不純物（例えばＰ型不純物）を導入することにより、Ｎ型ウェル１１に第１の第２導電型ウェル（例えば第１のＰ型ウェル）１３ａ及び第２の第２導電型ウェル（例えば第２のＰ型ウェル）１３ｂ～１３ｇを形成する。

次に、工程（ｂ）について説明する。
第１のＰ型ウェル１３ａ及びＮ型ウェル１１に第１導電型不純物（例えばＮ型不純物）を導入することにより、第１の第２導電型ウェル１３ａの表面側にソース又はドレインの第１の第１導電型不純物拡散層（例えばＮ型ソース拡散層）１４を形成すると同時に、Ｎ型ウェル１１の表面側に、第２のＰ型ウェル１３ｂ～１３ｇに対して第１のＰ型ウェル１３ａと反対側に位置するドレイン又はソースのコンタクト不純物拡散層（例えばＮ型ドレインコンタクト層）１５を形成する。

第２のＰ型ウェル１３ｂ～１３ｇには、コンタクト不純物拡散層１５側に位置する一つ以上のスリット状のＮ型ウェル１１を含む分割領域１１ｂが形成されている。図２では、分割領域１１ｂは複数形成されている。分割領域11bはドット・市松模様にパターン形成されることもあり得る。

また、第１のＰ型ウェル１３ａと第２のＰ型ウェル１３ｂ～１３ｇは、同一工程により不純物が導入された同一の不純物濃度で形成されている。

次に、工程（ｃ）について説明する。
Ｎ型ソース拡散層１４の端部上及びこの端部と第２のＰ型ウェル１３ｂ～１３ｇとの間の上にゲート絶縁膜１６を形成す。このゲート絶縁膜１６は例えば酸化シリコン膜からなるゲート酸化膜であり、Ｎ型ウェル１１は例えばシリコン基板に形成されたものである。

次に、工程（ｄ）について説明する。
ゲート絶縁膜１６上にゲート電極１７を形成する。このゲート電極１７は、例えばポリシリコンによって形成されている。

本実施形態によれば、第１のＰ型ウェル１３ａと第２のＰ型ウェル１３ｂ～１３ｇが、同一工程により不純物が導入された同一の不純物濃度であるため、工程数を増加させることなく、オン抵抗を低下させることができ、オフ時の高耐圧を確保することが可能となる。詳細には、工程（ａ）によりＮ型ウェル１１にＰ型不純物を導入することにより、Ｎ型ウェル１１に第１のＰ型ウェル１３ａ及び第２のＰ型ウェル１３ｂ～１３ｇを形成する。この際、第２のＰ型ウェル１３ｂ～１３ｇには、コンタクト不純物拡散層１５側に位置する一つ以上のＮ型ウェル１１を含む分割領域１１ｂが形成されている。これにより、上記の一つの工程（ａ）により第２のＰ型ウェル１３ｂ～１３ｇのドレイン側の濃度を低減することができる。つまり、工程数を増やすことなく、第２のＰ型ウェル１３ｂ～１３ｇのドレイン側の濃度を低減することができる。よって、第２のＰ型ウェル１３ｂ～１３ｇにおけるドレイン側のＮ型ウェル１１の濃度を高めることができ、その結果、オン抵抗を低下させることができる。これとともに、Ｎ型のキャリアが多数存在するドレイン端部近傍で電界が緩和するため、オフ時の高耐圧を確保することが可能となる。

１０ 第２導電型半導体層
１１ 第１導電型半導体層
１１ｂ 分割領域
１３ａ 第１の第２導電型ウェル
１３ｂ～１３ｇ 第２の第２導電型ウェル
１４ 第１の第１導電型不純物拡散層
１５ コンタクト不純物拡散層
１６ ゲート絶縁膜
１７ ゲート電極
１８ 第２の第１導電型不純物拡散層
１９ 絶縁膜
２０ 配線
２１ 第２導電型不純物拡散層

Claims (8)

1. 第１導電型半導体層と、
   前記第１導電型半導体層の表面側に配置された第１の第２導電型ウェルと、
   前記第１導電型半導体層の表面側に配置された第２の第２導電型ウェルと、
   前記第１の第２導電型ウェルの表面側に配置されたソース又はドレインの第１の第１導電型不純物拡散層と、
   前記第１の第２導電型ウェルの表面側に配置され、前記第１の第１導電型不純物拡散層と隣接して配置された第２導電型不純物拡散層と、
   前記第１導電型半導体層上に配置され、前記第２の第２導電型ウェルに対して前記第１の第２導電型ウェルと反対側に配置されたドレイン又はソースのコンタクト不純物拡散層と、
   前記第２の第２導電型ウェルに配置され、前記コンタクト不純物拡散層側に位置する一つ以上の前記第１導電型半導体層を含む分割領域と、
   前記ソース又はドレインの第１の第１導電型不純物拡散層と第２の第２導電型ウェルとの間の前記第１導電型半導体層の上に配置されたゲート絶縁膜と、
   前記ゲート絶縁膜上に配置されたゲート電極と、
   を有することを特徴とする半導体装置。
2. 請求項１において、
   前記第２の第２導電型ウェル及び前記分割領域の上には第２の第１導電型不純物拡散層が配置されていることを特徴とする半導体装置。
3. 請求項１又は２において、
   前記第１の第２導電型ウェルと前記第２の第２導電型ウェルは、同一工程により不純物が導入された同一の不純物濃度であることを特徴とする半導体装置。
4. 請求項１又は２において、
   前記第１導電型半導体層の下に配置された第２導電型半導体層であることを特徴とする半導体装置。
5. 請求項１又は２において、
   前記第２の第２導電型ウェル及び前記分割領域の上には絶縁膜が配置されていることを特徴とする半導体装置。
6. 請求項５において、
   前記絶縁膜上には配線が配置されていることを特徴とする半導体装置。
7. 請求項１又は２において、
   前記分割領域は前記第２の第２導電型ウェルに複数配置されており、
   前記コンタクト不純物拡散層に近い側に位置する分割領域の幅は、前記コンタクト不純物拡散層から遠い側に位置する分割領域の幅より広いことを特徴とする半導体装置。
8. 第１導電型半導体層に第２導電型不純物を導入することにより、前記第１導電型半導体層に第１の第２導電型ウェル及び第２の第２導電型ウェルを形成する工程（ａ）と、
   前記第１の第２導電型ウェル及び前記第１導電型半導体層に第１導電型不純物を導入することにより、前記第１の第２導電型ウェルの表面側にソース又はドレインの第１の第１導電型不純物拡散層を形成すると同時に、前記第１導電型半導体層の表面側に、前記第２の第２導電型ウェルの前記第１の第２導電型ウェルと反対側に位置するドレイン又はソースのコンタクト不純物拡散層を形成する工程（ｂ）と、
   前記ソース又はドレインの第１の第１導電型不純物拡散層の端部上及びこの端部と前記第２の第２導電型ウェルとの間の上にゲート絶縁膜を形成する工程（ｃ）と、
   前記ゲート絶縁膜上にゲート電極を形成する工程（ｄ）と、
   を有し、
   前記第２の第２導電型ウェルには、前記コンタクト不純物拡散層側に位置する一つ以上の前記第１導電型半導体層を含む分割領域が形成されていることを特徴とする半導体装置の製造方法。

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