JP2024048871A - 出力電位切替回路 - Google Patents

Abstract

【課題】汎用半導体モジュールを用いてマルチレベルインバータに適用される出力電位切替回路を構成する。【解決手段】出力電位切替回路（３０）は、マルチレベルインバータに適用され、マルチレベルの電位を入力し、出力電位をマルチレベルの電位のいずれか１つに切り替える。出力電位切替回路は、第１ダイオード（４２）が逆並列接続された第１スイッチング（４１）素子と、第２ダイオード（４４）が逆並列接続された第２スイッチング素子（４３）と、第１スイッチング素子の正極端子が接続されたＰ端子と、第１スイッチング素子の負極端子及び第２スイッチング素子の正極端子が接続されたＯ端子と、第２スイッチング素子の負極端子が接続されたＮ端子とを備える半導体モジュール（４０Ａ、４０Ｂ）、を複数備え、１つの半導体モジュール（４０Ａ）のＰ端子と、他の１つの半導体モジュール（４０Ｂ）のＯ端子とが接続されている。【選択図】 図４

Description

本発明は、マルチレベルインバータに適用される出力電位切替回路に関する。

従来、３レベルインバータに適用される半導体モジュールにおいて、直流電源のＰＮ間に接続されるＩＧＢＴの直列接続回路と、この直列接続回路の直列接続点と直流電源の中性点との間に接続する交流スイッチ素子とを、１つのパッケージに内蔵したものがある（特許文献１参照）。こうした構成によれば、配線インダクタンスの低減と装置の低価格化を実現することができるとしている。

特開２００８－１９３７７９号公報

ところで、特許文献１に記載の半導体モジュール（出力電位切替回路）を生産するためには、専用の半導体モジュールを開発し、新たな生産ラインを立ち上げる必要がある。このため、半導体モジュールを生産するための総コストが高くなるおそれがある。

本発明は、上記課題を解決するためになされたものであり、その主たる目的は、汎用半導体モジュールを用いてマルチレベルインバータに適用される出力電位切替回路を構成することにある。

上記課題を解決するための第１の手段は、
マルチレベルインバータに適用され、マルチレベルの電位を入力し、出力電位を前記マルチレベルの電位のいずれか１つに切り替える出力電位切替回路（３０、３０Ａ）であって、
第１ダイオード（４２）が逆並列接続された第１スイッチング素子（４１）と、第２ダイオード（４４）が逆並列接続された第２スイッチング素子（４３）と、前記第１スイッチング素子の正極端子が接続されたＰ端子と、前記第１スイッチング素子の負極端子及び前記第２スイッチング素子の正極端子が接続されたＯ端子と、前記第２スイッチング素子の負極端子が接続されたＮ端子とを備える半導体モジュール（４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）、を複数備え、
１つの前記半導体モジュール（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｐ端子と、他の１つの前記半導体モジュール（４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｏ端子とがそれぞれ接続されている。

上記構成によれば、出力電位切替回路は、マルチレベルインバータに適用され、マルチレベルの電位を入力し、出力電位を前記マルチレベルの電位のいずれか１つに切り替える。

ここで、出力電位切替回路は、第１ダイオードが逆並列接続された第１スイッチング素子と、第２ダイオードが逆並列接続された第２スイッチング素子と、前記第１スイッチング素子の正極端子が接続されたＰ端子と、前記第１スイッチング素子の負極端子及び前記第２スイッチング素子の正極端子が接続されたＯ端子と、前記第２スイッチング素子の負極端子が接続されたＮ端子とを備える半導体モジュール（以下、「汎用半導体モジュール」という）、を複数備えている。汎用半導体モジュールは、３相の２レベルインバータ等に汎用され、１相分の回路を構成する半導体モジュールである。

そして、１つの前記半導体モジュール（以下、「第１半導体モジュール」という）の前記Ｐ端子と、他の１つの前記半導体モジュール（以下、「第２半導体モジュール」という）の前記Ｏ端子とがそれぞれ接続されている。このため、例えば出力電位切替回路が第１半導体モジュール及び第２半導体モジュールのみで構成されている場合、第２半導体モジュールのＰ端子に正極電位を入力し、第２半導体モジュールのＮ端子に中性点電位を入力し、第１半導体モジュールのＮ端子に負極電位を入力し、第１，第２半導体モジュールのスイッチング素子を操作することにより、第１半導体モジュールのＯ端子から出力される出力電位を正極電位、中性点電位、及び負極電位のいずれか１つに切り替えることができる。したがって、汎用半導体モジュールを用いてマルチレベルインバータに適用される出力電位切替回路を構成することができる。

なお、第２半導体モジュール（１つの前記半導体モジュール）のＰ端子に他の１つの前記半導体モジュール（以下、「第３半導体モジュール」という）の前記Ｏ端子が接続されている場合は、第３半導体モジュールのＰ端子に正極電位を入力し、第３半導体モジュールのＮ端子に第１中間電位を入力し、第２半導体モジュールのＮ端子に第２中間電位を入力し、第１半導体モジュールのＮ端子に負極電位を入力することにより、４レベルインバータに適用される出力電位切替回路を構成することができる。同様にして、さらに汎用半導体モジュールを追加することにより、５レベル以上のインバータに適用される出力電位切替回路も構成することができる。

第２の手段では、前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部（４９ａ）に前記Ｐ端子、前記Ｎ端子、及び前記Ｏ端子がこの順で並んで配置され、前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏逆向きで板厚方向に重ねて配置されている。

上記構成によれば、前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向しているため、前記１つの前記半導体モジュールの前記Ｐ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とを接続しやすくなる。さらに、前記１つの前記半導体モジュールのＰ端子に電流が流れる方向と、前記他の１つの前記半導体モジュールのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。しかも、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏逆向きで板厚方向に重ねて配置されているため、複数の半導体モジュールの配置スペースを小さくすることができる。

第３の手段では、前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｐ端子、前記Ｎ端子、及び前記Ｏ端子がこの順で並んで配置され、前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向きで板厚方向に並べて配置されている。

上記構成によれば、前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向しているため、前記１つの前記半導体モジュールの前記Ｐ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とを接続しやすくなる。さらに、前記１つの前記半導体モジュールのＰ端子に電流が流れる方向と、前記他の１つの前記半導体モジュールのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。

第４の手段では、前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｐ端子、前記Ｎ端子、及び前記Ｏ端子がこの順で並んで配置され、前記１つの前記半導体モジュールの前記Ｐ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とが隣り合うように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向きで、前記Ｐ端子、前記Ｎ端子、及び前記Ｏ端子の並び方向に並べて配置されている。

上記構成によれば、前記１つの前記半導体モジュールの前記Ｐ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とが隣り合っているため、前記１つの前記半導体モジュールの前記Ｐ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とを接続しやすくなる。さらに、前記１つの前記半導体モジュールのＰ端子に電流が流れる方向と、前記他の１つの前記半導体モジュールのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。

第５の手段では、前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｐ端子、前記Ｏ端子、及び前記Ｎ端子がこの順で並んで配置され、前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向き又は表裏逆向きで板厚方向に並べて配置されている。

上記構成によれば、前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向しているため、前記１つの前記半導体モジュールの前記Ｐ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とを接続しやすくなる。さらに、前記１つの前記半導体モジュールのＰ端子に電流が流れる方向と、前記他の１つの前記半導体モジュールのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。

具体的には、第６の手段のように、前記Ｎ端子に前記マルチレベルの電位のうち最も低い電位が入力される前記半導体モジュールの前記Ｏ端子が回転電機の１つの相コイルに接続され、前記マルチレベルの電位のうち前記１つの前記半導体モジュールの前記Ｎ端子に入力される電位よりも高い電位が、前記他の１つの前記半導体モジュールの前記Ｎ端子にそれぞれ入力される、といった構成を採用することができる。こうした構成によれば、回転電機の１つの相コイルに１つの出力電位切替回路を対応させて、回転電機の１つの相コイルに出力される電位をマルチレベルの電位に切り替えることができる。

第７の手段は、
マルチレベルインバータに適用され、マルチレベルの電位を入力し、出力電位を前記マルチレベルの電位のいずれか１つに切り替える出力電位切替回路（５０、５０Ａ）であって、
第１ダイオード（４２）が逆並列接続された第１スイッチング素子（４１）と、第２ダイオード（４４）が逆並列接続された第２スイッチング素子（４３）と、前記第１スイッチング素子の正極端子が接続されたＰ端子と、前記第１スイッチング素子の負極端子及び前記第２スイッチング素子の正極端子が接続されたＯ端子と、前記第２スイッチング素子の負極端子が接続されたＮ端子とを備える半導体モジュール（４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）、を複数備え、
１つの前記半導体モジュール（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｎ端子と、他の１つの前記半導体モジュール（４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｏ端子とがそれぞれ接続されている。

上記構成によれば、第１の手段と同様に、出力電位切替回路は汎用半導体モジュールを複数備えている。そして、１つの前記半導体モジュール（以下、「第１半導体モジュール」という）の前記Ｎ端子と、他の１つの前記半導体モジュール（以下、「第２半導体モジュール」という）の前記Ｏ端子とがそれぞれ接続されている。このため、例えば出力電位切替回路が第１半導体モジュール及び第２半導体モジュールのみで構成されている場合、第１半導体モジュールのＰ端子に正極電位を入力し、第２半導体モジュールのＰ端子に中性点電位を入力し、第２半導体モジュールのＮ端子に負極電位を入力し、第１，第２半導体モジュールのスイッチング素子を操作することにより、第１半導体モジュールのＯ端子から出力される出力電位を正極電位、中性点電位、及び負極電位のいずれか１つの電位に切り替えることができる。したがって、汎用半導体モジュールを用いてマルチレベルインバータに適用される出力電位切替回路を構成することができる。

なお、第２半導体モジュール（１つの前記半導体モジュール）のＮ端子に他の１つの前記半導体モジュール（以下、「第３半導体モジュール」という）の前記Ｏ端子を接続されている場合は、第１半導体モジュールのＰ端子に正極電位を入力し、第２半導体モジュールのＰ端子に第１中間電位を入力し、第３半導体モジュールのＰ端子に第２中間電位を入力し、第３半導体モジュールのＮ端子に負極電位を入力することにより、４レベルインバータに適用される出力電位切替回路を構成することができる。同様にして、さらに汎用半導体モジュールを追加することにより、５レベル以上のインバータに適用される出力電位切替回路も構成することができる。

第８の手段では、前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部（４９ａ）に前記Ｎ端子、前記Ｐ端子、及び前記Ｏ端子がこの順で並んで配置され、前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏逆向きで板厚方向に重ねて配置されている。

上記構成によれば、前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向しているため、前記１つの前記半導体モジュールの前記Ｎ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とを接続しやすくなる。さらに、前記１つの前記半導体モジュールのＮ端子に電流が流れる方向と、前記他の１つの前記半導体モジュールのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。しかも、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏逆向きで板厚方向に重ねて配置されているため、複数の半導体モジュールの配置スペースを小さくすることができる。

第９の手段では、前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｎ端子、前記Ｐ端子、及び前記Ｏ端子がこの順で並んで配置され、前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向きで板厚方向に並べて配置されている。

上記構成によれば、前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向しているため、前記１つの前記半導体モジュールの前記Ｎ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とを接続しやすくなる。さらに、前記１つの前記半導体モジュールのＮ端子に電流が流れる方向と、前記他の１つの前記半導体モジュールのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。

第１０の手段では、前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｎ端子、前記Ｐ端子、及び前記Ｏ端子がこの順で並んで配置され、前記１つの前記半導体モジュールの前記Ｎ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とが隣り合うように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向きで、前記Ｎ端子、前記Ｐ端子、及び前記Ｏ端子の並び方向に並べて配置されている。

上記構成によれば、前記１つの前記半導体モジュールの前記Ｎ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とが隣り合っているため、前記１つの前記半導体モジュールの前記Ｎ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とを接続しやすくなる。さらに、前記１つの前記半導体モジュールのＮ端子に電流が流れる方向と、前記他の１つの前記半導体モジュールのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。

第１１の手段では、前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｐ端子、前記Ｏ端子、及び前記Ｎ端子がこの順で並んで配置され、前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向き又は表裏逆向きで板厚方向に並べて配置されている。

上記構成によれば、前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向しているため、前記１つの前記半導体モジュールの前記Ｎ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とを接続しやすくなる。さらに、前記１つの前記半導体モジュールのＮ端子に電流が流れる方向と、前記他の１つの前記半導体モジュールのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。

具体的には、第１２の手段のように、前記Ｐ端子に前記マルチレベルの電位のうち最も高い電位が入力される前記半導体モジュールの前記Ｏ端子が回転電機の１つの相コイルに接続され、前記マルチレベルの電位のうち前記１つの前記半導体モジュールの前記Ｐ端子に入力される電位よりも低い電位が、前記他の１つの前記半導体モジュールの前記Ｐ端子にそれぞれ入力される、といった構成を採用することができる。こうした構成によれば、回転電機の１つの相コイルに１つの出力電位切替回路を対応させて、回転電機の１つの相コイルに出力される電位をマルチレベルの電位に切り替えることができる。

第１３の手段は、
マルチレベルインバータに適用され、マルチレベルの電位を入力し、出力電位を前記マルチレベルの電位のいずれか１つに切り替える出力電位切替回路（３０、３０Ａ、５０、５０Ａ）であって、
第１ダイオード（４２）が逆並列接続された第１スイッチング素子（４１）と、第２ダイオード（４４）が逆並列接続された第２スイッチング素子（４３）と、前記第１スイッチング素子の正極端子が接続されたＰ端子と、前記第１スイッチング素子の負極端子及び前記第２スイッチング素子の正極端子が接続されたＯ端子と、前記第２スイッチング素子の負極端子が接続されたＮ端子とを備える半導体モジュール（４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）、を複数備え、
前記第１ダイオード、前記第１スイッチング素子、前記第２ダイオード、及び前記第２スイッチング素子のみを素子として備え、他の素子を備えていない。

上記構成によれば、第１の手段と同様に、出力電位切替回路は汎用半導体モジュールを複数備えている。例えば、１つの前記半導体モジュール（以下、「第１半導体モジュール」という）の前記Ｐ端子と、他の１つの前記半導体モジュール（以下、「第２半導体モジュール」という）の前記Ｏ端子とをそれぞれ接続することにより、第１の手段と同様の作用効果を奏することができる。また、第１半導体モジュールの前記Ｎ端子と、第２半導体モジューの前記Ｏ端子とをそれぞれ接続することにより、第７の手段と同様の作用効果を奏することができる。さらに、出力電位切替回路は、前記第１ダイオード、前記第１スイッチング素子、前記第２ダイオード、及び前記第２スイッチング素子のみを素子として備え、他の素子を備えていない。したがって、汎用半導体モジュールに含まれる素子以外の素子を必要とせずに出力電位切替回路を構成することができる。

パワーカードの回路構成を示す模式図。 パワーカードの正面を示す模式図。 パワーカードの上面を示す模式図。 第１実施形態の３レベルインバータに適用される出力電位切替回路を示す回路図。 パワーカードの配置を示す平面図。 第１実施形態の出力電位切替回路及びその周辺構成を示す回路図。 スイッチング素子切替時の電流の流れを示す回路図。 ５レベルインバータに適用される出力電位切替回路を示す回路図。 パワーカードの配置の変更例を示す平面図。 パワーカードの配置の他の変更例を示す平面図。 パワーカードの変更例の正面を示す模式図。 パワーカードの配置の他の変更例を示す平面図。 第２実施形態の３レベルインバータに適用される出力電位切替回路を示す回路図。 パワーカードの正面を示す模式図。 パワーカードの配置を示す平面図。 第２実施形態の出力電位切替回路及びその周辺構成を示す回路図。 スイッチング素子切替時の電流の流れを示す回路図。 ５レベルインバータに適用される出力電位切替回路を示す回路図。 パワーカードの配置の変更例を示す平面図。 パワーカードの配置の他の変更例を示す平面図。 パワーカードの配置の他の変更例を示す平面図。 パワーカードの回路構成の変更例を示す模式図。 従来の３レベルインバータ及びその周辺構成を示す回路図。

（第１実施形態）
以下、車両に搭載される直流電源と回転電機との間で電力を変換する３レベルインバータ（マルチレベルインバータ）に適用される出力電位切替回路に具現化した第１実施形態について、図面を参照しつつ説明する。車両は、電気自動車やハイブリッド自動車等である。回転電機は、モータ、発電機、ＭＧ（Motor Generator）等である。

図２３は、従来の３レベルインバータ及びその周辺構成を示す回路図である。電池１１の電圧Ｖｈが、コンデンサＣ１，Ｃ２により電圧Ｖｈ／２ずつに分圧されてインバータ１２０へ供給される。これにより、コンデンサＣ１，Ｃ２は３レベルの電位を出力する直流電源１３として機能する。ここでは、コンデンサＣ１の正極側の電位を正極電位Ｖｐ、コンデンサＣ２の負極側の電位を負極電位Ｖｎ、コンデンサＣ１の負極側とコンデンサＣ２の正極側との接続点（中性点Ｍ）の電位を中性点電位Ｖｍとしている。

正極電位Ｖｐと負極電位Ｖｎとの間には、ダイオードを逆並列接続したＭＯＳＦＥＴの直列接続回路が３相分接続されている。すなわち、Ｕ相用の直列接続回路１６０はダイオード１１２を逆並列接続したＭＯＳＦＥＴ１１１からなる上アームとダイオード１１４を逆並列接続したＭＯＳＦＥＴ１１３からなる下アームとの直列接続回路で構成されている。Ｖ相用の直列接続回路１６１はダイオード１２２を逆並列接続したＭＯＳＦＥＴ１２１からなる上アームとダイオード１２４を逆並列接続したＭＯＳＦＥＴ１２３からなる下アームとの直列接続回路で構成されている。Ｗ相用の直列接続回路１６２はダイオード１３２を逆並列接続したＭＯＳＦＥＴ１３１からなる上アームとダイオード１３４を逆並列接続したＭＯＳＦＥＴ１３３からなる下アームとの直列接続回路で構成されている。

各相の直列接続回路の上アームと下アームの直列接続点と中性点電位Ｖｍとの間には、ダイオードを逆並列接続したＭＯＳＦＥＴを逆直列接続した交流スイッチが接続されている。すなわち、Ｕ相用の直列接続回路１６０の直列接続点と直流電源１３の中性点Ｍとの間には、ダイオード１８２を逆並列接続したＭＯＳＦＥＴ１８１のソースとダイオード１８４を逆並列接続したＭＯＳＦＥＴ１８３のソースとが接続された構成の交流スイッチ回路１６３が接続されている。Ｖ相用の直列接続回路１６１の直列接続点と直流電源１３の中性点Ｍとの間には、ダイオード１８６を逆並列接続したＭＯＳＦＥＴ１８５のソースとダイオード１８８を逆並列接続したＭＯＳＦＥＴ１８７のソースとが接続された構成の交流スイッチ回路１６４が接続されている。Ｗ相用の直列接続回路１６２の直列接続点と直流電源１３の中性点Ｍとの間には、ダイオード１９０を逆並列接続したＭＯＳＦＥＴ１８９のソースとダイオード１９２を逆並列接続したＭＯＳＦＥＴ１９１のソースとが接続された構成の交流スイッチ回路１６５が接続されている。また、各直列接続回路１６０，１６１，１６２の直列接続点は交流出力となり、回転電機１２の各相コイル１２ｕ，１２ｖ，１２ｗに接続されている。

上記構成によれば、各直列接続回路１６０、１６１、１６２の直列接続点は、正極電位Ｖｐ、負極電位Ｖｎ、及び中性点電位Ｖｍを出力することが可能となるため、３レベルのインバータ出力となる。

本実施形態では、例えばＷ相用の直列接続回路１６２及び交流スイッチ回路１６５により構成される１相分の回路１７０を、２枚のパワーカードにより構成する。パワーカード（汎用半導体モジュール、半導体モジュール）は、３相の２レベルインバータ等に汎用され、１相分の回路を構成する半導体モジュールである。

図１は、パワーカード４０の回路構成を示す模式図である。パワーカード４０（２ｉｎ１モジュール）は、第１スイッチング素子４１、第１ダイオード４２、第２スイッチング素子４３、第２ダイオード４４、Ｐ端子、Ｏ端子、Ｎ端子、及びモールド樹脂４９等を備えている。第１スイッチング素子４１は、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor）等の半導体素子である。ここでは、ＩＧＢＴを例にして説明する。第１スイッチング素子４１には、第１ダイオード４２が逆並列接続されている。第２スイッチング素子４３には、第２ダイオード４４が逆並列接続されている。第１スイッチング素子４１のコレクタ（正極端子）には、Ｐ端子が接続されている。第１スイッチング素子４１のエミッタ（負極端子）には、第２スイッチング素子４３のコレクタ（正極端子）が接続されている。第１スイッチング素子４１のエミッタ及び第２スイッチング素子４３のコレクタは、Ｏ端子に接続されている。すなわち、第１スイッチング素子４１と第２スイッチング素子４３との直列接続点４５がＯ端子に接続されている。第２スイッチング素子４３のエミッタ（負極端子）には、Ｎ端子が接続されている。そして、第１スイッチング素子４１、第１ダイオード４２、第２スイッチング素子４３、及び第２ダイオード４４は、モールド樹脂４９（封止樹脂）により封止されている。

図２はパワーカード４０の正面を示す模式図であり、図３はパワーカード４０の上面を示す模式図である。モールド樹脂４９（パワーカード４０）は、矩形板状（板状）に形成されている。モールド樹脂４９（パワーカード４０）の１つの長辺に沿った端部４９ａ（所定方向の端部）に、Ｐ端子、Ｎ端子、Ｏ端子がこの順で並んで配置されている。Ｐ端子、Ｎ端子、及びＯ端子は、金属合金（導体）により矩形板状（板状、棒状）に形成されている。Ｐ端子、Ｎ端子、及びＯ端子は、モールド樹脂４９から外部に露出している。Ｐ端子及びＯ端子は、モールド樹脂４９の長手方向の両端部（両端部付近）にそれぞれ配置されている。Ｎ端子は、モールド樹脂４９の長手方向の中央部（中央部付近）に配置されている。

図４は、出力電位切替回路３０を示す回路図である。出力電位切替回路３０は、図２３の直列接続回路１６２及び交流スイッチ回路１６５により構成される１相分の回路１７０に相当する回路である。出力電位切替回路３０は、パワーカード４０としての第１パワーカード４０Ａ及び第２パワーカード４０Ｂを備えている。出力電位切替回路３０は、第１ダイオード４２、第１スイッチング素子４１、第２ダイオード４４、及び第２スイッチング素子４３のみ、すなわち各パワーカード４０Ａ，４０Ｂに含まれる各素子のみを素子として備え、他の素子を備えていない。第１パワーカード４０Ａ（第１半導体モジュール、１つの半導体モジュール）のＰ端子と、第２パワーカード４０Ｂ（第２半導体モジュール、他の１つの半導体モジュール）のＯ端子とが接続されている。

図５に示すように、第１パワーカード４０ＡのＰ端子が、第２パワーカード４０ＢのＯ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏逆向きで板厚方向に重ねて配置されている。具体的には、第１パワーカード４０Ａと第２パワーカード４０Ｂとが、各端子の配置された端部４９ａを同じ方向に向けて、表裏逆向きで隣り合うように配置されている。第１パワーカード４０Ａの正面視（板面に垂直な方向への投影）において、第１パワーカード４０Ａの外縁と第２パワーカード４０Ｂの外縁とが一致している。そして、破線の円で示すように、第１パワーカード４０ＡのＰ端子と第２パワーカード４０ＢのＯ端子とが接続されている。なお、第１パワーカード４０ＡのＮ端子と第２パワーカード４０ＢのＮ端子とが対向し、第１パワーカード４０ＡのＯ端子と第２パワーカード４０ＢのＰ端子とが対向している。

図６は、出力電位切替回路３０及びその周辺構成を示す回路図である。なお、図２３と同一とみなせる部分については、同一の符号を付すことにより説明を省略する。

第２パワーカード４０ＢのＰ端子に正極電位Ｖｐが入力され、第２パワーカード４０ＢのＮ端子に中性点電位Ｖｍが入力され、第１パワーカード４０ＡのＮ端子に負極電位Ｖｎが入力される。そして、出力電位切替回路３０は、３レベル（マルチレベル）インバータに適用され、３レベルの電位を入力し、回転電機１２の１つの相コイルへの出力電位Ｖｏを３レベルの電位のいずれか１つに切り替える。具体的には、第２パワーカード４０Ｂの第１スイッチング素子４１及び第１パワーカード４０Ａの第１スイッチング素子４１をＯＮにし、第２パワーカード４０Ｂの第２スイッチング素子４３及び第１パワーカード４０Ａの第２スイッチング素子４３をＯＦＦにすることにより、第１パワーカード４０ＡのＯ端子から出力電位Ｖｐが出力される。第２パワーカード４０Ｂの第２スイッチング素子４３及び第１パワーカード４０Ａの第１スイッチング素子４１をＯＮにし、第２パワーカード４０Ｂの第１スイッチング素子４１及び第１パワーカード４０Ａの第２スイッチング素子４３をＯＦＦにすることにより、第１パワーカード４０ＡのＯ端子から中性点電位Ｖｍが出力される。第１パワーカード４０Ａの第１スイッチング素子４１をＯＦＦにし、第１パワーカード４０Ａの第２スイッチング素子４３をＯＮにすることにより、第１パワーカード４０ＡのＯ端子から負極電位Ｖｎが出力される。

上記において、第２パワーカード４０ＢのＯ端子から電流が出て、第１パワーカード４０ＡのＰ端子へ電流が入る。このため、第２パワーカード４０ＢのＯ端子に電流が流れる方向と、第１パワーカード４０ＡのＰ端子に電流が流れる方向とが逆になる。そして、第１パワーカード４０ＡのＰ端子と、第２パワーカード４０ＢのＯ端子とが対向している。したがって、第２パワーカード４０ＢのＯ端子と第１パワーカード４０ＡのＰ端子との間に相互インダクタンスが発生し、第２パワーカード４０ＢのＯ端子及び第１パワーカード４０ＡのＰ端子のインダクタンスが低減される。

図７に示すように、第２パワーカード４０Ｂの第１スイッチング素子４１をＯＦＦ且つ第２スイッチング素子４３をＯＮ、且つ、第１パワーカード４０Ａの第１スイッチング素子４１をＯＮ且つ第２スイッチング素子４３をＯＦＦの状態から、第１パワーカード４０Ａの第１スイッチング素子４１をＯＦＦ且つ第２スイッチング素子４３をＯＮの状態に切り替える際には、矢印で示すサージ電流が流れる。ここで、第２パワーカード４０ＢのＯ端子及び第１パワーカード４０ＡのＰ端子のインダクタンスが低減されているため、このサージ電流を抑制することができる。また、第２パワーカード４０ＢのＮ端子に電流が流れる方向と、第１パワーカード４０ＡのＮ端子に電流が流れる方向とが逆になる。そして、図５に示すように、第１パワーカード４０ＡのＮ端子と、第２パワーカード４０ＢのＮ端子とが対向している。このため、第１パワーカード４０ＡのＮ端子及び第２パワーカード４０ＢのＮ端子のインダクタンスを低減することができ、サージ電流を抑制することができる。

図８は、５レベルインバータに適用される出力電位切替回路３０Ａを示す回路図である。出力電位切替回路３０Ａは、パワーカード４０としての第１パワーカード４０Ａ、第２パワーカード４０Ｂ、第３パワーカード４０Ｃ、及び第４パワーカード４０Ｄを備えている。出力電位切替回路３０Ａは、第１ダイオード４２、第１スイッチング素子４１、第２ダイオード４４、及び第２スイッチング素子４３のみ、すなわち各パワーカード４０Ａ～４０Ｄに含まれる各素子のみを素子として備え、他の素子を備えていない。

出力電位切替回路３０Ａは、５レベル（マルチレベル）インバータに適用され、５レベルの電位を入力し、回転電機１２の１つの相コイルへの出力電位Ｖｏを５レベルの電位のいずれか１つに切り替える。この場合、第１パワーカード４０Ａ（１つの半導体モジュール）のＰ端子と、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子とが接続されている。第２パワーカード４０Ｂ（１つの半導体モジュール）のＰ端子と、第３パワーカード４０Ｃ（他の１つの半導体モジュール）のＯ端子とが接続されている。第３パワーカード４０Ｃ（１つの半導体モジュール）のＰ端子と、第４パワーカード４０Ｄ（他の１つの半導体モジュール）のＯ端子とが接続されている。すなわち、１つのパワーカード４０（１つの半導体モジュール）のＰ端子と、他の１つのパワーカード４０（他の１つの半導体モジュール）のＯ端子とがそれぞれ接続されている。

この場合は、図５に点々で示すように、第２パワーカード４０Ｂ（１つの半導体モジュール）のＰ端子が、第３パワーカード４０Ｃ（他の１つの半導体モジュール）のＯ端子に対向するように、第２パワーカード４０Ｂと第３パワーカード４０Ｃとが表裏逆向きで板厚方向に重ねて配置されている。すなわち、第３パワーカード４０Ｃは、第１パワーカード４０Ａと表裏同じ向きで、第２パワーカード４０Ｂに板厚方向に重ねて配置されている。さらに、第３パワーカード４０Ｃ（１つの半導体モジュール）のＰ端子が、第４パワーカード４０Ｄ（他の１つの半導体モジュール）のＯ端子に対向するように、第３パワーカード４０Ｃと第４パワーカード４０Ｄとが表裏逆向きで板厚方向に重ねて配置されている。すなわち、第４パワーカード４０Ｄは、第２パワーカード４０Ｂと表裏同じ向きで、第３パワーカード４０Ｃに板厚方向に重ねて配置されている。

図８に示すように、第４パワーカード４０ＤのＰ端子に正極電位Ｖｐが入力され、第４パワーカード４０ＤのＮ端子に第１中性点電位Ｖｍ１が入力され、第３パワーカード４０ＣのＮ端子に第２中性点電位Ｖｍ２が入力され、第２パワーカード４０ＢのＮ端子に第３中性点電位Ｖｍ３が入力され、第１パワーカード４０ＡのＮ端子に負極電位Ｖｎが入力される（Ｖｐ＞Ｖｍ１＞Ｖｍ２＞Ｖｍ３＞Ｖｎ）。すなわち、Ｎ端子にマルチレベルの電位のうち負極電位Ｖｎ（最も低い電位）が入力される第１パワーカード４０ＡのＯ端子が回転電機１２の１つの相コイルに接続され、マルチレベルの電位のうち１つのパワーカード４０（１つの半導体モジュール）のＮ端子に入力される電位よりも高い電位が、他の１つのパワーカード４０（他の１つの半導体モジュール）のＮ端子に入力される。

また、図２３のＵ相用の直列接続回路１６０及び交流スイッチ回路１６３により構成される１相分の回路も、同様にして出力電位切替回路３０により構成することができる。図２３のＶ相用の直列接続回路１６１及び交流スイッチ回路１６４により構成される１相分の回路も、同様にして出力電位切替回路３０により構成することができる。Ｕ相分の出力電位切替回路３０と、Ｖ相分の出力電位切替回路３０と、Ｗ相分の出力電位切替回路３０との位置関係（配置）は任意である。

以上詳述した本実施形態は、以下の利点を有する。

・第１パワーカード４０Ａ（１つのパワーカード４０）のＰ端子と、第２パワーカード４０Ｂ（他の１つのパワーカード４０）のＯ端子とが接続されている。このため、第２パワーカード４０ＢのＰ端子に正極電位Ｖｐを入力し、第２パワーカード４０ＢのＮ端子に中性点電位Ｖｍを入力し、第１パワーカード４０ＡのＮ端子に負極電位Ｖｎを入力し、第１，第２パワーカード４０Ａ，４０Ｂのスイッチング素子４１，４３を操作することにより、第１パワーカード４０ＡのＯ端子から出力される出力電位Ｖｏを正極電位Ｖｐ、中性点電位Ｖｍ、及び負極電位Ｖｎのいずれか１つに切り替えることができる。したがって、汎用のパワーカード４０を用いて３レベルインバータに適用される出力電位切替回路３０を構成することができる。

・パワーカード４０を追加することにより、５レベルインバータ（４レベル以上のインバータ）に適用される出力電位切替回路３０Ａも構成することができる。

・第１パワーカード４０Ａ（１つのパワーカード４０）のＰ端子が、第２パワーカード４０Ｂ（他の１つのパワーカード４０）のＯ端子に対向しているため、第１パワーカード４０ＡのＰ端子と、第２パワーカード４０ＢのＯ端子とを接続しやすくなる。さらに、第１パワーカード４０ＡのＰ端子に電流が流れる方向と、第２パワーカード４０ＢのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。しかも、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏逆向きで板厚方向に重ねて配置されているため、複数のパワーカード４０の配置スペースを小さくすることができる。

・第２パワーカード４０Ｂの第１スイッチング素子４１をＯＦＦ且つ第２スイッチング素子４３をＯＮ、且つ、第１パワーカード４０Ａの第１スイッチング素子４１をＯＮ且つ第２スイッチング素子４３をＯＦＦの状態から、第１パワーカード４０Ａの第１スイッチング素子４１をＯＦＦ且つ第２スイッチング素子４３をＯＮの状態に切り替える際に、第２パワーカード４０ＢのＮ端子に電流が流れる方向と、第１パワーカード４０ＡのＮ端子に電流が流れる方向とが逆になる。そして、第１パワーカード４０ＡのＮ端子と、第２パワーカード４０ＢのＮ端子とが対向している。このため、第１パワーカード４０ＡのＮ端子及び第２パワーカード４０ＢのＮ端子のインダクタンスを低減することができ、サージ電流を抑制することができる。

・出力電位切替回路３０は、第１ダイオード４２、第１スイッチング素子４１、第２ダイオード４４、及び第２スイッチング素子４３のみを素子として備え、他の素子を備えていない。したがって、パワーカード４０に含まれる素子以外の素子を必要とせずに出力電位切替回路３０を構成することができる。

なお、第１実施形態を、以下のように変更して実施することもできる。第１実施形態と同一の部分については、同一の符号を付すことにより説明を省略する。

・図９に示すように、第１パワーカード４０Ａ（１つの半導体モジュール）のＰ端子が、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏同じ向きで板厚方向に並べて配置されていてもよい。具体的には、第１パワーカード４０Ａと第２パワーカード４０Ｂとが、各端子の配置された端部４９ａを同じ方向に向けて、表裏同じ向きで一部が重なる（隣り合う）ように配置されている。

上記構成によれば、第１パワーカード４０Ａ（１つの半導体モジュール）のＰ端子が、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子に対向しているため、第１パワーカード４０ＡのＰ端子と、第２パワーカード４０ＢのＯ端子とを接続しやすくなる。さらに、第１パワーカード４０ＡのＰ端子に電流が流れる方向（Ｐ端子から第１パワーカード４０Ａの内部へ）と、第２パワーカード４０ＢのＯ端子に電流が流れる方向（第２パワーカード４０Ｂの内部からＯ端子へ）とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。

また、図７に示すように、第２パワーカード４０Ｂの第１スイッチング素子４１をＯＦＦ且つ第２スイッチング素子４３をＯＮ、且つ、第１パワーカード４０Ａの第１スイッチング素子４１をＯＮ且つ第２スイッチング素子４３をＯＦＦの状態から、第１パワーカード４０Ａの第１スイッチング素子４１をＯＦＦ且つ第２スイッチング素子４３をＯＮの状態に切り替える際に、第２パワーカード４０ＢのＮ端子に電流が流れる方向と、第１パワーカード４０ＡのＮ端子に電流が流れる方向とが逆になる。このため、第１パワーカード４０ＡのＮ端子が、第２パワーカード４０ＢのＮ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏同じ向きで板厚方向に並べて配置されれば、第１パワーカード４０ＡのＮ端子及び第２パワーカード４０ＢのＮ端子のインダクタンスを低減することができ、サージ電流を抑制することができる。

・図１０に示すように、第１パワーカード４０Ａ（１つの半導体モジュール）のＰ端子と、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子とが隣り合うように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏同じ向きで、Ｐ端子、Ｎ端子、及びＯ端子の並び方向に並べて配置されていてもよい。具体的には、第１パワーカード４０Ａと第２パワーカード４０Ｂとが、各端子の配置された端部４９ａを同じ方向に向けて、表裏同じ向きで隣り合うように配置されている。

上記構成によれば、第１パワーカード４０Ａ（１つの半導体モジュール）のＰ端子と、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子とが隣り合っているため、第１パワーカード４０ＡのＰ端子と、第２パワーカード４０ＢのＯ端子とを接続しやすくなる。さらに、第１パワーカード４０ＡのＰ端子に電流が流れる方向（Ｐ端子から第１パワーカード４０Ａの内部へ）と、第２パワーカード４０ＢのＯ端子に電流が流れる方向（第２パワーカード４０Ｂの内部からＯ端子へ）とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。

・図１１に示すように、モールド樹脂４９（パワーカード４０）の１つの長辺に沿った端部４９ａ（所定方向の端部）に、Ｐ端子、Ｏ端子、Ｎ端子がこの順で並んで配置されていてもよい。Ｐ端子及びＮ端子は、モールド樹脂４９の長手方向の両端部（両端部付近）にそれぞれ配置されている。Ｏ端子は、モールド樹脂４９の長手方向の中央部（中央部付近）に配置されている。

そして、図１２に示すように、第１パワーカード４０Ａ（１つの半導体モジュール）のＰ端子が、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏同じ向きで板厚方向に並べて配置されていてもよい。具体的には、第１パワーカード４０Ａと第２パワーカード４０Ｂとが、各端子の配置された端部４９ａを同じ方向に向けて、表裏同じ向きで一部が重なる（隣り合う）ように配置されている。

上記構成によれば、第１パワーカード４０Ａ（１つの半導体モジュール）のＰ端子が、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子に対向しているため、第１パワーカード４０ＡのＰ端子と、第２パワーカード４０ＢのＯ端子とを接続しやすくなる。さらに、第１パワーカード４０ＡのＰ端子に電流が流れる方向（Ｐ端子から第１パワーカード４０Ａの内部へ）と、第２パワーカード４０ＢのＯ端子に電流が流れる方向（第２パワーカード４０Ｂの内部からＯ端子へ）とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。なお、第１パワーカード４０Ａ（１つの半導体モジュール）のＰ端子が、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏逆向きで板厚方向に並べて配置されていても、同様の作用効果を奏することができる。

（第２実施形態）
本実施形態では、図２３の直列接続回路１６２及び交流スイッチ回路１６５により構成される１相分の回路１７０に相当する回路を、図１３に示す出力電位切替回路５０により構成している。なお、第１実施形態と同一の部分については、同一の符号を付すことにより説明を省略する。

出力電位切替回路５０は、パワーカード４０としての第１パワーカード４０Ａ及び第２パワーカード４０Ｂを備えている。出力電位切替回路５０は、第１ダイオード４２、第１スイッチング素子４１、第２ダイオード４４、及び第２スイッチング素子４３のみ、すなわち各パワーカード４０Ａ，４０Ｂに含まれる各素子のみを素子として備え、他の素子を備えていない。第１パワーカード４０Ａ（第１半導体モジュール、１つの半導体モジュール）のＮ端子と、第２パワーカード４０Ｂ（第２半導体モジュール、他の１つの半導体モジュール）のＯ端子とが接続されている。

図１４に示すように、モールド樹脂４９（パワーカード４０）の１つの長辺に沿った端部４９ａ（所定方向の端部）に、Ｎ端子、Ｐ端子、Ｏ端子がこの順で並んで配置されている。Ｎ端子及びＯ端子は、モールド樹脂４９の長手方向の両端部（両端部付近）にそれぞれ配置されている。Ｐ端子は、モールド樹脂４９の長手方向の中央部（中央部付近）に配置されている。

図１５に示すように、第１パワーカード４０ＡのＮ端子が、第２パワーカード４０ＢのＯ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏逆向きで板厚方向に重ねて配置されている。具体的には、第１パワーカード４０Ａと第２パワーカード４０Ｂとが、各端子の配置された端部４９ａを同じ方向に向けて、表裏逆向きで隣り合うように配置されている。第１パワーカード４０Ａの正面視（板面に垂直な方向への投影）において、第１パワーカード４０Ａの外縁と第２パワーカード４０Ｂの外縁とが一致している。そして、破線の円で示すように、第１パワーカード４０ＡのＮ端子と第２パワーカード４０ＢのＯ端子とが接続されている。なお、第１パワーカード４０ＡのＰ端子と第２パワーカード４０ＢのＰ端子とが対向し、第１パワーカード４０ＡのＯ端子と第２パワーカード４０ＢのＮ端子とが対向している。

図１６に示すように、第１パワーカード４０ＡのＰ端子に正極電位Ｖｐが入力され、第２パワーカード４０ＢのＰ端子に中性点電位Ｖｍが入力され、第２パワーカード４０ＢのＮ端子に負極電位Ｖｎが入力される。そして、出力電位切替回路５０も、３レベルの電位を入力し、第１，第２パワーカード４０Ａ，４０Ｂのスイッチング素子４１，４３が操作されることにより、回転電機１２の１つの相コイルへの出力電位Ｖｏを３レベルの電位のいずれか１つに切り替える。

上記において、第２パワーカード４０ＢのＯ端子から電流が出て、第１パワーカード４０ＡのＮ端子へ電流が入る。このため、第２パワーカード４０ＢのＯ端子に電流が流れる方向と、第１パワーカード４０ＡのＮ端子に電流が流れる方向とが逆になる。そして、第１パワーカード４０ＡのＮ端子と、第２パワーカード４０ＢのＯ端子とが対向している。したがって、第２パワーカード４０ＢのＯ端子と第１パワーカード４０ＡのＮ端子との間に相互インダクタンスが発生し、第２パワーカード４０ＢのＯ端子及び第１パワーカード４０ＡのＮ端子のインダクタンスが低減される。

図１７に示すように、第２パワーカード４０Ｂの第１スイッチング素子４１をＯＮ且つ第２スイッチング素子４３をＯＦＦ、且つ、第１パワーカード４０Ａの第１スイッチング素子４１をＯＮ且つ第２スイッチング素子４３をＯＦＦの状態から、第１パワーカード４０Ａの第１スイッチング素子４１をＯＦＦ且つ第２スイッチング素子４３をＯＮの状態に切り替える際には、矢印で示すサージ電流が流れる。ここで、第２パワーカード４０ＢのＯ端子及び第１パワーカード４０ＡのＮ端子のインダクタンスが低減されているため、このサージ電流を抑制することができる。また、第１パワーカード４０ＡのＰ端子に電流が流れる方向と、第２パワーカード４０ＢのＰ端子に電流が流れる方向とが逆になる。そして、図１５に示すように、第１パワーカード４０ＡのＰ端子と、第２パワーカード４０ＢのＰ端子とが対向している。このため、第１パワーカード４０ＡのＰ端子及び第２パワーカード４０ＢのＰ端子のインダクタンスを低減することができ、サージ電流を抑制することができる。

図１８は、５レベルインバータに適用される出力電位切替回路５０Ａを示す回路図である。出力電位切替回路５０Ａは、パワーカード４０としての第１パワーカード４０Ａ、第２パワーカード４０Ｂ、第３パワーカード４０Ｃ、及び第４パワーカード４０Ｄを備えている。出力電位切替回路５０Ａは、第１ダイオード４２、第１スイッチング素子４１、第２ダイオード４４、及び第２スイッチング素子４３のみ、すなわち各パワーカード４０Ａ～４０Ｄに含まれる各素子のみを素子として備え、他の素子を備えていない。

出力電位切替回路５０Ａは、５レベル（マルチレベル）インバータに適用され、５レベルの電位を入力し、回転電機１２の１つの相コイルへの出力電位Ｖｏを５レベルの電位のいずれか１つに切り替える。この場合、第１パワーカード４０Ａ（１つの半導体モジュール）のＮ端子と、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子とが接続されている。第２パワーカード４０Ｂ（１つの半導体モジュール）のＮ端子と、第３パワーカード４０Ｃ（他の１つの半導体モジュール）のＯ端子とが接続されている。第３パワーカード４０Ｃ（１つの半導体モジュール）のＮ端子と、第４パワーカード４０Ｄ（他の１つの半導体モジュール）のＯ端子とが接続されている。すなわち、１つのパワーカード４０（１つの半導体モジュール）のＮ端子と、他の１つのパワーカード４０のＯ端子とがそれぞれ接続されている。

この場合は、図１５に点々で示すように、第２パワーカード４０Ｂ（１つの半導体モジュール）のＮ端子が、第３パワーカード４０Ｃ（他の１つの半導体モジュール）のＯ端子に対向するように、第２パワーカード４０Ｂと第３パワーカード４０Ｃとが表裏逆向きで板厚方向に重ねて配置されている。すなわち、第３パワーカード４０Ｃは、第１パワーカード４０Ａと表裏同じ向きで、第２パワーカード４０Ｂに板厚方向に重ねて配置されている。さらに、第３パワーカード４０Ｃ（１つの半導体モジュール）のＮ端子が、第４パワーカード４０Ｄ（他の１つの半導体モジュール）のＯ端子に対向するように、第３パワーカード４０Ｃと第４パワーカード４０Ｄとが表裏逆向きで板厚方向に重ねて配置されている。すなわち、第４パワーカード４０Ｄは、第２パワーカード４０Ｂと表裏同じ向きで、第３パワーカード４０Ｃに板厚方向に重ねて配置されている。

図１８に示すように、第１パワーカード４０ＡのＰ端子に正極電位Ｖｐが入力され、第２パワーカード４０ＢのＰ端子に第１中性点電位Ｖｍ１が入力され、第３パワーカード４０ＣのＰ端子に第２中性点電位Ｖｍ２が入力され、第４パワーカード４０ＤのＰ端子に第３中性点電位Ｖｍ３が入力され、第４パワーカード４０ＤのＰ端子に負極電位Ｖｎが入力される（Ｖｐ＞Ｖｍ１＞Ｖｍ２＞Ｖｍ３＞Ｖｎ）。すなわち、Ｐ端子にマルチレベルの電位のうち正極電位Ｖｐ（最も高い電位）が入力される第１パワーカード４０ＡのＯ端子が回転電機１２の１つの相コイルに接続され、マルチレベルの電位のうち１つのパワーカード４０（１つの半導体モジュール）のＰ端子に入力される電位よりも低い電位が、他の１つのパワーカード４０（他の１つの半導体モジュール）のＰ端子に入力される。

また、図２３のＵ相用の直列接続回路１６０及び交流スイッチ回路１６３により構成される１相分の回路も、同様にして出力電位切替回路５０により構成することができる。図２３のＶ相用の直列接続回路１６１及び交流スイッチ回路１６４により構成される１相分の回路も、同様にして出力電位切替回路５０により構成することができる。Ｕ相分の出力電位切替回路５０と、Ｖ相分の出力電位切替回路５０と、Ｗ相分の出力電位切替回路５０との位置関係（配置）は任意である。

以上詳述した本実施形態は、以下の利点を有する。

・第１パワーカード４０Ａ（１つのパワーカード４０）のＮ端子と、第２パワーカード４０Ｂ（他の１つのパワーカード４０）のＯ端子とが接続されている。このため、第１パワーカード４０ＡのＰ端子に正極電位Ｖｐを入力し、第２パワーカード４０ＢのＰ端子に中性点電位Ｖｍを入力し、第２パワーカード４０ＢのＮ端子に負極電位Ｖｎを入力し、第１，第２パワーカード４０Ａ，４０Ｂのスイッチング素子４１，４３を操作することにより、第１パワーカード４０ＡのＯ端子から出力される出力電位Ｖｏを正極電位Ｖｐ、中性点電位Ｖｍ、及び負極電位Ｖｎのいずれか１つに切り替えることができる。したがって、汎用のパワーカード４０を用いて３レベルインバータに適用される出力電位切替回路５０を構成することができる。

・パワーカード４０を追加することにより、５レベルインバータ（４レベル以上のインバータ）に適用される出力電位切替回路５０Ａも構成することができる。

・第１パワーカード４０Ａ（１つのパワーカード４０）のＮ端子が、第２パワーカード４０Ｂ（他の１つのパワーカード４０）のＯ端子に対向しているため、第１パワーカード４０ＡのＮ端子と、第２パワーカード４０ＢのＯ端子とを接続しやすくなる。さらに、第１パワーカード４０ＡのＮ端子に電流が流れる方向と、第２パワーカード４０ＢのＯ端子に電流が流れる方向とが逆になるため、これらの端子のインダクタンスを低減して損失を低減することができる。しかも、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏逆向きで板厚方向に重ねて配置されているため、複数のパワーカード４０の配置スペースを小さくすることができる。

・第２パワーカード４０Ｂの第１スイッチング素子４１をＯＮ且つ第２スイッチング素子４３をＯＦＦ、且つ、第１パワーカード４０Ａの第１スイッチング素子４１をＯＮ且つ第２スイッチング素子４３をＯＦＦの状態から、第１パワーカード４０Ａの第１スイッチング素子４１をＯＦＦ且つ第２スイッチング素子４３をＯＮの状態に切り替える際に、第１パワーカード４０ＡのＰ端子に電流が流れる方向と、第２パワーカード４０ＢのＰ端子に電流が流れる方向とが逆になる。そして、第１パワーカード４０ＡのＰ端子と、第２パワーカード４０ＢのＰ端子とが対向している。このため、第１パワーカード４０ＡのＰ端子及び第２パワーカード４０ＢのＰ端子のインダクタンスを低減することができ、サージ電流を抑制することができる。

・出力電位切替回路５０は、第１ダイオード４２、第１スイッチング素子４１、第２ダイオード４４、及び第２スイッチング素子４３のみを素子として備え、他の素子を備えていない。したがって、パワーカード４０に含まれる素子以外の素子を必要とせずに出力電位切替回路５０を構成することができる。

なお、第２実施形態を、以下のように変更して実施することもできる。第２実施形態と同一の部分については、同一の符号を付すことにより説明を省略する。

・図１９に示すように、第１パワーカード４０Ａ（１つの半導体モジュール）のＮ端子が、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏同じ向きで板厚方向に並べて配置されていてもよい。具体的には、第１パワーカード４０Ａと第２パワーカード４０Ｂとが、各端子の配置された端部４９ａを同じ方向に向けて、表裏同じ向きで一部が重なる（隣り合う）ように配置されている。こうした構成によれば、図９に準じた作用効果を奏することができる。

・図２０に示すように、第１パワーカード４０Ａ（１つの半導体モジュール）のＮ端子と、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子とが隣り合うように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏同じ向きで、Ｎ端子、Ｐ端子、及びＯ端子の並び方向に並べて配置されていてもよい。具体的には、第１パワーカード４０Ａと第２パワーカード４０Ｂとが、各端子の配置された端部４９ａを同じ方向に向けて、表裏同じ向きで隣り合うように配置されている。こうした構成によれば、図１０に準じた作用効果を奏することができる。

・図１１に示すように、モールド樹脂４９（パワーカード４０）の１つの長辺に沿った端部４９ａ（所定方向の端部）に、Ｐ端子、Ｏ端子、Ｎ端子がこの順で並んで配置されていてもよい。Ｐ端子及びＮ端子は、モールド樹脂４９の長手方向の両端部（両端部付近）にそれぞれ配置されている。Ｏ端子は、モールド樹脂４９の長手方向の中央部（中央部付近）に配置されている。

そして、図２１に示すように、第１パワーカード４０Ａ（１つの半導体モジュール）のＮ端子が、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏同じ向きで板厚方向に並べて配置されていてもよい。具体的には、第１パワーカード４０Ａと第２パワーカード４０Ｂとが、各端子の配置された端部４９ａを同じ方向に向けて、表裏同じ向きで一部が重なる（隣り合う）ように配置されている。こうした構成によれば、図１２に準じた作用効果を奏することができる。なお、第１パワーカード４０Ａ（１つの半導体モジュール）のＮ端子が、第２パワーカード４０Ｂ（他の１つの半導体モジュール）のＯ端子に対向するように、第１パワーカード４０Ａと第２パワーカード４０Ｂとが表裏逆向きで板厚方向に並べて配置されていても、同様の作用効果を奏することができる。

また、第１実施形態及びその変更例、並びに第２実施形態及びその変更例において、図２２に示すパワーカード６０を採用することもできる。パワーカード６０は、第１スイッチング素子４１、第１ダイオード４２、第２スイッチング素子４３、及び第２ダイオード４４を備え、Ｐ端子、第１スイッチング素子４１と第２スイッチング素子４３とを接続する配線、Ｏ端子、及びＮ端子を備えていない。そして、パワーカード６０の外部に、Ｐ端子、第１スイッチング素子４１と第２スイッチング素子４３とを接続する配線、Ｏ端子、及びＮ端子を設けることにより、パワーカード４０を構成してもよい。なお、第１スイッチング素子４１、第１ダイオード４２、第２スイッチング素子４３、及び第２ダイオード４４を備え、Ｐ端子、第１スイッチング素子４１と第２スイッチング素子４３とを接続する配線、Ｏ端子、及びＮ端子の少なくとも１つを備えていないパワーカードを採用することもできる。そして、そのパワーカードが備えていない部材を外部に設けることにより、パワーカード４０を構成してもよい。

なお、上記の各変更例を組み合わせて実施することもできる。

３０…出力電位切替回路、３０Ａ…出力電位切替回路、４０…パワーカード、４０Ａ…第１パワーカード、４０Ｂ…第２パワーカード、４０Ｃ…第３パワーカード、４０Ｄ…第４パワーカード、４１…第１スイッチング素子、４２…第１ダイオード、４３…第２スイッチング素子、４４…第２ダイオード、５０…出力電位切替回路、５０Ａ…出力電位切替回路。

Claims (13)

1. マルチレベルインバータに適用され、マルチレベルの電位を入力し、出力電位を前記マルチレベルの電位のいずれか１つに切り替える出力電位切替回路（３０、３０Ａ）であって、
   第１ダイオード（４２）が逆並列接続された第１スイッチング素子（４１）と、第２ダイオード（４４）が逆並列接続された第２スイッチング素子（４３）と、前記第１スイッチング素子の正極端子が接続されたＰ端子と、前記第１スイッチング素子の負極端子及び前記第２スイッチング素子の正極端子が接続されたＯ端子と、前記第２スイッチング素子の負極端子が接続されたＮ端子とを備える半導体モジュール（４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）、を複数備え、
   １つの前記半導体モジュール（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｐ端子と、他の１つの前記半導体モジュール（４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｏ端子とがそれぞれ接続されている、出力電位切替回路。
2. 前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部（４９ａ）に前記Ｐ端子、前記Ｎ端子、及び前記Ｏ端子がこの順で並んで配置され、
   前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏逆向きで板厚方向に重ねて配置されている、請求項１に記載の出力電位切替回路。
3. 前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｐ端子、前記Ｎ端子、及び前記Ｏ端子がこの順で並んで配置され、
   前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向きで板厚方向に並べて配置されている、請求項１に記載の出力電位切替回路。
4. 前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｐ端子、前記Ｎ端子、及び前記Ｏ端子がこの順で並んで配置され、
   前記１つの前記半導体モジュールの前記Ｐ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とが隣り合うように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向きで、前記Ｐ端子、前記Ｎ端子、及び前記Ｏ端子の並び方向に並べて配置されている、請求項１に記載の出力電位切替回路。
5. 前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｐ端子、前記Ｏ端子、及び前記Ｎ端子がこの順で並んで配置され、
   前記１つの前記半導体モジュールの前記Ｐ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向き又は表裏逆向きで板厚方向に並べて配置されている、請求項１に記載の出力電位切替回路。
6. 前記Ｎ端子に前記マルチレベルの電位のうち最も低い電位が入力される前記半導体モジュール（４０Ａ）の前記Ｏ端子が回転電機（１２）の１つの相コイルに接続され、前記マルチレベルの電位のうち前記１つの前記半導体モジュール（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｎ端子に入力される電位よりも高い電位が、前記他の１つの前記半導体モジュール（４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｎ端子にそれぞれ入力される、請求項１～５のいずれか１項に記載の出力電位切替回路。
7. マルチレベルインバータに適用され、マルチレベルの電位を入力し、出力電位を前記マルチレベルの電位のいずれか１つに切り替える出力電位切替回路（５０、５０Ａ）であって、
   第１ダイオード（４２）が逆並列接続された第１スイッチング素子（４１）と、第２ダイオード（４４）が逆並列接続された第２スイッチング素子（４３）と、前記第１スイッチング素子の正極端子が接続されたＰ端子と、前記第１スイッチング素子の負極端子及び前記第２スイッチング素子の正極端子が接続されたＯ端子と、前記第２スイッチング素子の負極端子が接続されたＮ端子とを備える半導体モジュール（４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）、を複数備え、
   １つの前記半導体モジュール（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｎ端子と、他の１つの前記半導体モジュール（４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｏ端子とがそれぞれ接続されている、出力電位切替回路。
8. 前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部（４９ａ）に前記Ｎ端子、前記Ｐ端子、及び前記Ｏ端子がこの順で並んで配置され、
   前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏逆向きで板厚方向に重ねて配置されている、請求項７に記載の出力電位切替回路。
9. 前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｎ端子、前記Ｐ端子、及び前記Ｏ端子がこの順で並んで配置され、
   前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向きで板厚方向に並べて配置されている、請求項７に記載の出力電位切替回路。
10. 前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｎ端子、前記Ｐ端子、及び前記Ｏ端子がこの順で並んで配置され、
    前記１つの前記半導体モジュールの前記Ｎ端子と、前記他の１つの前記半導体モジュールの前記Ｏ端子とが隣り合うように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向きで、前記Ｎ端子、前記Ｐ端子、及び前記Ｏ端子の並び方向に並べて配置されている、請求項７に記載の出力電位切替回路。
11. 前記半導体モジュールは、板状に形成され、前記半導体モジュールの所定方向の端部に前記Ｐ端子、前記Ｏ端子、及び前記Ｎ端子がこの順で並んで配置され、
    前記１つの前記半導体モジュールの前記Ｎ端子が、前記他の１つの前記半導体モジュールの前記Ｏ端子に対向するように、前記１つの前記半導体モジュールと前記他の１つの前記半導体モジュールとが表裏同じ向き又は表裏逆向きで板厚方向に並べて配置されている、請求項７に記載の出力電位切替回路。
12. 前記Ｐ端子に前記マルチレベルの電位のうち最も高い電位が入力される前記半導体モジュール（４０Ａ）の前記Ｏ端子が回転電機（１２）の１つの相コイルに接続され、前記マルチレベルの電位のうち前記１つの前記半導体モジュール（４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｐ端子に入力される電位よりも低い電位が、前記他の１つの前記半導体モジュール（４０Ｂ、４０Ｃ、４０Ｄ）の前記Ｐ端子にそれぞれ入力される、請求項７～１１のいずれか１項に記載の出力電位切替回路。
13. マルチレベルインバータに適用され、マルチレベルの電位を入力し、出力電位を前記マルチレベルの電位のいずれか１つに切り替える出力電位切替回路（３０、３０Ａ、５０、５０Ａ）であって、
    第１ダイオード（４２）が逆並列接続された第１スイッチング素子（４１）と、第２ダイオード（４４）が逆並列接続された第２スイッチング素子（４３）と、前記第１スイッチング素子の正極端子が接続されたＰ端子と、前記第１スイッチング素子の負極端子及び前記第２スイッチング素子の正極端子が接続されたＯ端子と、前記第２スイッチング素子の負極端子が接続されたＮ端子とを備える半導体モジュール（４０、４０Ａ、４０Ｂ、４０Ｃ、４０Ｄ）、を複数備え、
    前記第１ダイオード、前記第１スイッチング素子、前記第２ダイオード、及び前記第２スイッチング素子のみを素子として備え、他の素子を備えていない、出力電位切替回路。

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