JP2024042823A - スイッチ装置、電子機器、車両 - Google Patents

Abstract

【課題】ＰＳＵＢプロセスでのアクティブクランプ電圧を引き上げる。【解決手段】スイッチ装置１は、例えば、接地電圧ＧＮＤが印加されるＰ型半導体基板Ｐｓｕｂと、電源電圧ＶＢＢの印加端と出力電圧Ｖｏの印加端との間に接続されたスイッチ素子１０と、スイッチ素子１０のオン／オフ制御を行うドライバ３１と、スイッチ素子１０のオフ遷移時における出力電圧Ｖｏが接地電圧ＧＮＤよりもアクティブクランプ電圧Ｖｃｌｐ２（＝Ｖｚ＋Ｖｇｓ１）だけ低い下限電圧ＧＮＤ－Ｖｃｌｐ２以上に制限されるようにスイッチ素子１０を制御するアクティブクランプ回路３４と、を備える。【選択図】図６

Description

本開示は、スイッチ装置、及び、これを用いた電子機器並びに車両に関する。

本願出願人は、車載ＩＰＤ［intelligent power device］などのスイッチ装置に関してこれまでに数多くの新技術を提案している（例えば特許文献１を参照）。

特開２０２０－１０８１４２号公報

しかしながら、従来のスイッチ装置（特にＰ型半導体基板が用いられるＰＳＵＢプロセスのハイサイドスイッチＩＣ）では、アクティブクランプ電圧の生成手法について検討の余地があった。

例えば、本明細書中に開示されているスイッチ装置は、接地電圧が印加されるように構成されたＰ型半導体基板と、電源電圧の印加端と出力電圧の印加端との間に接続されたスイッチ素子と、前記スイッチ素子のオン／オフ制御を行うように構成されたドライバと、前記スイッチ素子のオフ遷移時における前記出力電圧が前記接地電圧よりもアクティブクランプ電圧だけ低い下限電圧以上に制限されるように前記スイッチ素子を制御するように構成されたアクティブクランプ回路と、を備える。

なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。

本開示によれば、ＰＳＵＢプロセスでのアクティブクランプ電圧を引き上げることのできるスイッチ装置、及びこれを用いた電子機器並びに車両を提供することが可能となる。

図１は、半導体集積回路装置の基本構成を示す図である。 図２は、ゲート制御部の第１構成例（ＮＳＵＢプロセス）を示す図である。 図３は、第１構成例におけるアクティブクランプ回路を示す図である。 図４は、第１構成例におけるアクティブクランプ動作を示す図である。 図５は、ゲート制御部の第２構成例（ＰＳＵＢプロセス、アクティブクランプ回路なし）を示す図である。 図６は、ゲート制御部の第３構成例（ＰＳＵＢプロセス、アクティブクランプ回路あり）を示す図である。 図７は、Ｐ型半導体基板に付随する寄生素子の一例を示す図である。 図８は、第３構成例におけるアクティブクランプ動作を示す図である。 図９は、車両の外観を示す図である。

＜半導体集積回路装置（基本構成）＞
図１は、半導体集積回路装置の基本構成を示す図である。本構成例の半導体集積回路装置１は、ＥＣＵ［electronic control unit］２からの指示に応じて電源電圧ＶＢＢの印加端と負荷３との間を導通／遮断する車載用ハイサイドスイッチＬＳＩ（＝車載ＩＰＤの一種）である。

なお、半導体集積回路装置１は、装置外部との電気的な接続を確立するための手段として、外部端子Ｔ１～Ｔ４を備えている。外部端子Ｔ１は、不図示のバッテリから電源電圧ＶＢＢ（例えば１２Ｖ）の供給を受け付けるための電源端子（ＶＢＢピン）である。外部端子Ｔ２は、負荷３（バルブランプ、リレーコイル、ソレノイド、発光ダイオード又はモータなど）を外部接続するための負荷接続端子又は出力端子（ＯＵＴピン）である。外部端子Ｔ３は、ＥＣＵ２から外部制御信号Ｓｉの外部入力を受け付けるための信号入力端子（ＩＮピン）である。外部端子Ｔ４は、ＥＣＵ２に状態報知信号Ｓｏを外部出力するための信号出力端子（ＳＥＮＳＥピン）である。なお、外部端子Ｔ４と接地端との間には、外部センス抵抗４が外付けされている。

さらに、半導体集積回路装置１は、その構成要素として、ＮＭＯＳＦＥＴ［N-channel type metal oxide semiconductor field effect transistor］１０と、出力電流監視部２０と、ゲート制御部３０と、制御ロジック部４０と、信号入力部５０と、内部電源部６０と、異常保護部７０と、出力電流検出部８０と、信号出力部９０と、を集積化して成る。

ＮＭＯＳＦＥＴ１０は、ドレインが外部端子Ｔ１に接続されてソースが外部端子Ｔ２に接続された高耐圧（例えば４２Ｖ耐圧）のパワートランジスタである。このように接続されたＮＭＯＳＦＥＴ１０は、電源電圧ＶＢＢの印加端から負荷３を介して接地端に至る電流経路を導通／遮断するためのスイッチ素子（ハイサイドスイッチ）として機能する。なお、ＮＭＯＳＦＥＴ１０は、ゲート駆動信号Ｇ１がハイレベルであるときにオンし、ゲート駆動信号Ｇ１がローレベルであるときにオフする。

また、ＮＭＯＳＦＥＴ１０は、オン抵抗Ｒｏｎが数十ｍΩとなるように素子を設計すればよい。ただし、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎが低いほど、外部端子Ｔ２の地絡（＝接地端又はこれに準ずる低電位端への短絡異常）が発生したときに過電流が流れやすくなり、異常発熱を生じやすくなる。従って、ＮＭＯＳＦＥＴ１０のオン抵抗Ｒｏｎを下げるほど、後述する過電流保護回路７１及び温度保護回路７３の重要性が高くなる。

出力電流監視部２０は、ＮＭＯＳＦＥＴ２１及び２２と、センス抵抗２３とを含み、ＮＭＯＳＦＥＴ１０に流れる出力電流Ｉｏに応じたセンス電圧Ｖｓ（＝センス信号に相当）を生成する。

ＮＭＯＳＦＥＴ２１及び２２は、いずれもＮＭＯＳＦＥＴ１０と同期駆動されるセンストランジスタであり、出力電流Ｉｏに応じたセンス電流Ｉｓ及びＩｓ２を生成する。ＮＭＯＳＦＥＴ１０とＮＭＯＳＦＥＴ２１及び２２とのサイズ比はｍ：１（ただしｍ＞１）である。従って、センス電流Ｉｓ及びＩｓ２は、出力電流Ｉｏを１／ｍに減じた大きさとなる。ＮＭＯＳＦＥＴ２１及び２２は、ＮＭＯＳＦＥＴ１０と同様、ゲート駆動信号Ｇ１がハイレベルであるときにオンしゲート駆動信号Ｇ１がローレベルであるときにオフする。

センス抵抗２３（抵抗値：Ｒｓ）は、ＮＭＯＳＦＥＴ２１のソースと外部端子Ｔ２との間に接続されており、センス電流Ｉｓに応じたセンス電圧Ｖｓ（＝Ｉｓ×Ｒｓ＋Ｖｏ、ただし、Ｖｏは外部端子Ｔ２に現れる出力電圧）を生成する電流／電圧変換素子である。

ゲート制御部３０は、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成してＮＭＯＳＦＥＴ１０（及びＮＭＯＳＦＥＴ２１並びに２２）のゲートに出力することにより、ＮＭＯＳＦＥＴ１０のオン／オフ制御を行う。なお、ゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにＮＭＯＳＦＥＴ１０を制御する機能を備えている。

制御ロジック部４０は、内部電源電圧Ｖｒｅｇの供給を受けてゲート制御信号Ｓ１を生成する。例えば、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されるので、制御ロジック部４０が動作状態となり、ゲート制御信号Ｓ１がハイレベル（＝Ｖｒｅｇ）となる。一方、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフさせるときの論理レベル）であるときには、内部電源部６０から内部電源電圧Ｖｒｅｇが供給されないので、制御ロジック部４０が非動作状態となり、ゲート制御信号Ｓ１がローレベル（＝ＧＮＤ）となる。また、制御ロジック部４０は、各種の異常保護信号（過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、温度保護信号Ｓ７３、及び、減電圧保護信号Ｓ７４）を監視している。なお、制御ロジック部４０は、上記した異常保護信号のうち、過電流保護信号Ｓ７１、オープン保護信号Ｓ７２、及び、温度保護信号Ｓ７３の監視結果に応じて出力切替信号Ｓ２を生成する機能も備えている。

信号入力部５０は、外部端子Ｔ３から外部制御信号Ｓｉの入力を受け付けて制御ロジック部４０及び内部電源部６０に伝達するシュミットトリガである。なお、外部制御信号Ｓｉは、例えば、ＮＭＯＳＦＥＴ１０をオンさせるときにハイレベルとなり、ＮＭＯＳＦＥＴ１０をオフさせるときにローレベルとなる。

内部電源部６０は、電源電圧ＶＢＢから所定の内部電源電圧Ｖｒｅｇを生成して半導体集積回路装置１の各部に供給する。なお、内部電源部６０の動作可否は、外部制御信号Ｓｉに応じて制御される。より具体的に述べると、内部電源部６０は、外部制御信号Ｓｉがハイレベルであるときに動作状態となり、外部制御信号Ｓｉがローレベルであるときに非動作状態となる。

異常保護部７０は、半導体集積回路装置１の各種異常を検出する回路ブロックであり、過電流保護回路７１と、オープン保護回路７２と、温度保護回路７３と、減電圧保護回路７４と、を含む。

過電流保護回路７１は、センス電圧Ｖｓの監視結果（＝出力電流Ｉｏの過電流異常が生じているか否か）に応じた過電流保護信号Ｓ７１を生成する。なお、過電流保護信号Ｓ７１は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

オープン保護回路７２は、出力電圧Ｖｏの監視結果（＝負荷３のオープン異常が生じているか否か）に応じたオープン保護信号Ｓ７２を生成する。なお、オープン保護信号Ｓ７２は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

温度保護回路７３は、半導体集積回路装置１（特にＮＭＯＳＦＥＴ１０周辺）の異常発熱を検出する温度検出素子（不図示）を含み、その検出結果（＝異常発熱が生じているか否か）に応じた温度保護信号Ｓ７３を生成する。なお、温度保護信号Ｓ７３は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

減電圧保護回路７４は、電源電圧ＶＢＢないしは内部電源電圧Ｖｒｅｇの監視結果（＝減電圧異常が生じているか否か）に応じた減電圧保護信号Ｓ７４を生成する。なお、減電圧保護信号Ｓ７４は、例えば、異常未検出時にローレベルとなり、異常検出時にハイレベルとなる。

出力電流検出部８０は、不図示のバイアス手段を用いて、ＮＭＯＳＦＥＴ２２のソース電圧と出力電圧Ｖｏとを一致させることにより、出力電流Ｉｏに応じたセンス電流Ｉｓ２（＝Ｉｏ／ｍ）を生成して信号出力部９０に出力する。

信号出力部９０は、出力切替信号Ｓ２に基づいてセンス電流Ｉｓ２（＝出力電流Ｉｏの検出結果に相当）と固定電圧Ｖ９０（＝異常フラグに相当、本図では明示せず）の一方を外部端子Ｔ４に選択出力する。センス電流Ｉｓ２が選択出力された場合には、状態報知信号Ｓｏとして、センス電流Ｉｓ２を外部センス抵抗４（抵抗値：Ｒ４）で電流／電圧変換した出力検出電圧Ｖ８０（＝Ｉｓ２×Ｒ４）がＥＣＵ２に伝達される。出力検出電圧Ｖ８０は、出力電流Ｉｏが大きいほど高くなり、出力電流Ｉｏが小さいほど低くなる。一方、固定電圧Ｖ９０が選択出力された場合には、状態報知信号Ｓｏとして、固定電圧Ｖ９０がＥＣＵ２に伝達される。なお、状態報知信号Ｓｏから出力電流Ｉｏの電流値を読み取る場合には、状態報知信号ＳｏをＡ／Ｄ［analog-to-digital］変換してやればよい。一方、状態報知信号Ｓｏから異常フラグを読み取る場合には、固定電圧Ｖ９０よりもやや低い閾値を用いて状態報知信号Ｓｏの論理レベルを判定してやればよい。

＜ゲート制御部（第１構成例）＞
図２は、ゲート制御部３０の第１構成例（＝Ｎ型半導体基板Ｎｓｕｂが用いられたＮＳＵＢプロセスの場合）を示す図である。本図のゲート制御部３０は、ゲートドライバ３１と、オシレータ３２と、チャージポンプ３３と、アクティブクランプ回路３４と、ＮＭＯＳＦＥＴ３５と、抵抗３６（抵抗値Ｒ３６）と、キャパシタ３７（容量値Ｃ３７）と、ツェナダイオード３８と、を含む。

なお、ＮＳＵＢプロセスの半導体集積回路装置１では、Ｎ型半導体基板Ｎｓｕｂに電源電圧ＶＢＢが印加される。

ゲートドライバ３１は、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）と外部端子Ｔ２（＝出力電圧Ｖｏの印加端）との間に接続されており、ゲート制御信号Ｓ１の電流能力を高めたゲート駆動信号Ｇ１を生成する。なお、ゲート駆動信号Ｇ１は、ゲート制御信号Ｓ１がハイレベルであるときにハイレベル（＝ＶＧ）となり、ゲート制御信号Ｓ１がローレベルであるときにローレベル（＝Ｖｏ）となる。

オシレータ３２は、所定周波数のクロック信号ＣＬＫを生成してチャージポンプ３３に出力する。なお、オシレータ３２の動作可否は、制御ロジック部４０からのイネーブル信号ＳＡに応じて制御される。

チャージポンプ３３は、クロック信号ＣＬＫを用いてフライングキャパシタを駆動することにより、電源電圧ＶＢＢよりも高い昇圧電圧ＶＧを生成してゲートドライバ３１に供給する昇圧部の一例である。なお、チャージポンプ３３の動作可否は、制御ロジック部４０からのイネーブル信号ＳＢに応じて制御される。

アクティブクランプ回路３４は、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端）とＮＭＯＳＦＥＴ１０のゲートとの間に接続されている。外部端子Ｔ２に誘導性の負荷３が接続されるアプリケーションでは、ＮＭＯＳＦＥＴ１０をオンからオフへ切り替える際、負荷３の逆起電力により、出力電圧Ｖｏが負電圧（Ｖｏ＜ＧＮＤ）となる。そのため、エネルギー吸収用にアクティブクランプ回路３４が設けられている。

ＮＭＯＳＦＥＴ３５のドレインは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３５のソースは、外部端子Ｔ２に接続されている。ＮＭＯＳＦＥＴ３５のゲートは、過電流保護信号Ｓ７１の印加端に接続されている。また、ＮＭＯＳＦＥＴ３５のドレイン・ゲート間には、抵抗３６とキャパシタ３７が直列に接続されている。

ツェナダイオード３８のカソードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８のアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８は、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝Ｇ１－Ｖｏ）を所定値以下に制限するクランプ素子として機能する。

本構成例のゲート制御部３０において、過電流保護信号Ｓ７１がハイレベルに立ち上げられると、ゲート駆動信号Ｇ１が定常時のハイレベル（＝ＶＧ）から所定の時定数τ（＝Ｒ３６×Ｃ３７）で引き下げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に低下していくので、出力電流Ｉｏに制限が掛けられる。一方、過電流保護信号Ｓ７１がローレベルに立ち下げられると、ゲート駆動信号Ｇ１が所定の時定数τで引き上げられていく。その結果、ＮＭＯＳＦＥＴ１０の導通度が徐々に上昇していくので、出力電流Ｉｏの制限が解除される。

このように、本構成例のゲート制御部３０は、過電流保護信号Ｓ７１に応じて出力電流Ｉｏを制限するようにゲート駆動信号Ｇ１を制御する機能を備えている。

図３は、第１構成例のゲート制御部３０におけるアクティブクランプ回路３４の一構成例を示す図である。本構成例のアクティブクランプ回路３４は、ｍ段（本図ではｍ＝２）のツェナダイオード列３４１と、ｎ段（本図ではｎ＝１）のダイオード列３４２と、ＮＭＯＳＦＥＴ３４３と、抵抗３４４及び３４５と、を含む。

ツェナダイオード列３４１のカソードとＮＭＯＳＦＥＴ３４３のドレインは、ＮＭＯＳＦＥＴ１０のドレインと共に、外部端子Ｔ１（＝電源電圧ＶＢＢの印加端に接続される第１端子に相当）に接続されている。ツェナダイオード列３４１のアノードは、ダイオード列３４２のアノードに接続されている。ダイオード列３４２のカソードと抵抗３４４の第１端は、いずれもＮＭＯＳＦＥＴ３４３のゲートに接続されている。ＮＭＯＳＦＥＴ３４３のソースと抵抗３４５の第１端は、いずれもＮＭＯＳＦＥＴ１０のゲート（＝ゲート駆動信号Ｇ１の印加端）に接続されている。ＮＭＯＳＦＥＴ１０のソースと抵抗３４４及び３４５それぞれの第２端は、いずれも外部端子Ｔ２（＝負荷３の第１端に接続される第２端子に相当）に接続されている。負荷３としては、コイルまたはソレノイドなどの誘導性負荷が接続され得る。

以下では、ＮＭＯＳＦＥＴ１０及び３４３それぞれのゲート・ソース間電圧をＶｇｓ１及びＶｇｓ２とし、ツェナダイオード列３４１の降伏電圧をｍＶｚとし、ダイオード列３４２の順方向降下電圧をｎＶｆとして、アクティブクランプ回路３４によるアクティブクランプ動作を説明する。

図４は、アクティブクランプ回路３４によるアクティブクランプ動作を示す図である。本図では、上から順に、外部制御信号Ｓｉ、出力電圧Ｖｏ及び出力電流Ｉｏが描写されている。なお、負荷３としては、誘導性負荷が接続されているものとする。

時刻ｔ１１において、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンするときの論理レベル）に立ち上げられると、ゲート駆動信号Ｇ１がハイレベルに立ち上がり、ＮＭＯＳＦＥＴ１０がオンする。従って、出力電流Ｉｏが流れ始め、出力電圧Ｖｏが電源電圧ＶＢＢ近傍まで上昇する。

その後、時刻ｔ１２において、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフするときの論理レベル）に立ち下げられると、ゲート駆動信号Ｇ１がローレベルに立ち下がり、ＮＭＯＳＦＥＴ１０がオフする。このとき、負荷３として接続された誘導性負荷（コイルまたはソレノイドなど）は、ＮＭＯＳＦＥＴ１０のオン期間に蓄えたエネルギーを放出するまで出力電流Ｉｏを流し続ける。その結果、出力電圧Ｖｏは、接地電圧ＧＮＤよりも低い負電圧まで低下する。

ただし、アクティブクランプ回路３４の働きにより、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧Ｖｇｓ１がＮＭＯＳＦＥＴ１０のオン閾値電圧Ｖｔｈ近傍に維持される。そのため、ＮＭＯＳＦＥＴ１０がフルオフすることはない。従って、出力電流Ｉｏは、ＮＭＯＳＦＥＴ１０を介して放電される。このとき、出力電圧Ｖｏは、電源電圧ＶＢＢよりもアクティブクランプ電圧Ｖｃｌｐ１（＝ｍＶｚ＋ｎＶｆ＋Ｖｇｓ１＋Ｖｇｓ２）だけ低い下限電圧ＶＢＢ－Ｖｃｌｐ１（例えばＶＢＢ－５０Ｖ）以上に制限される。

つまり、アクティブクランプ回路３４は、ＮＭＯＳＦＥＴ１０のオフ遷移時にＮＭＯＳＦＥＴ１０をフルオフさせないことで、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢＢ－Ｖｏ）を所定のアクティブクランプ電圧Ｖｃｌｐ１以下に制限する。

＜ゲート制御部（第２構成例）＞
図５は、ゲート制御部３０の第２構成例（＝Ｐ型半導体基板Ｐｓｕｂが用いられたＰＳＵＢプロセスの場合）を示す図である。本構成例のゲート制御部３０では、ＮＭＯＳＦＥＴ１０のオン／オフ制御を行うゲートドライバ３１の構成要素として、ＰＭＯＳＦＥＴ３１１と、ＮＭＯＳＦＥＴ３１２が明示されている。なお、本構成例のゲート制御部３０には、アクティブクランプ回路３４が設けられていない。

ＰＭＯＳＦＥＴ３１１のソースは、チャージポンプ３３の出力端（＝昇圧電圧ＶＧの印加端）に接続されている。ＰＭＯＳＦＥＴ３１１及びＮＭＯＳＦＥＴ３１２それぞれのドレインは、いずれもＮＭＯＳＦＥＴ１０のゲートに接続されている。ＮＭＯＳＦＥＴ３１２のソースは接地電圧ＧＮＤの印加端（＝Ｐ型半導体基板Ｐｓｕｂ）に接続されている。

なお、ＰＭＯＳＦＥＴ３１１がオン状態とされてＮＭＯＳＦＥＴ３１２がオフ状態とされているときには、ＰＭＯＳＦＥＴ３１１からＮＭＯＳＦＥＴ１０のゲートに至る電流経路に充電電流Ｉｃが流れるので、ＮＭＯＳＦＥＴ１０のゲート容量が充電される。その結果、ゲート駆動信号Ｇ１がハイレベルに立ち上げられる。

一方、ＰＭＯＳＦＥＴ３１１がオフ状態とされてＮＭＯＳＦＥＴ３１２がオン状態とされているときには、ＮＭＯＳＦＥＴ１０のゲートからＮＭＯＳＦＥＴ３１２に至る電流経路に放電電流Ｉｄが流れるので、ＮＭＯＳＦＥＴ１０のゲート容量が放電される。その結果、ゲート駆動信号Ｇ１がローレベルに立ち上げられる。

このように、ゲートドライバ３１は、ＮＭＯＳＦＥＴ１０のゲートを充電するように構成された充電経路（＝ＰＭＯＳＦＥＴ３１１を介して充電電流Ｉｃが流れる経路）と、ＮＭＯＳＦＥＴ１０のゲートを放電するように構成された放電経路（＝ＮＭＯＳＦＥＴ３１２を介して放電電流Ｉｄが流れる経路）と、を含む。

また、本構成例のゲート制御部３０では、先のツェナダイオード３８に代えてツェナダイオード３８ａ及び３８ｂが接続されている。ツェナダイオード３８ａのアノードは、ＮＭＯＳＦＥＴ１０のゲートに接続されている。ツェナダイオード３８ａのカソードは、ツェナダイオード３８ｂのカソードに接続されている。ツェナダイオード３８ｂのアノードは、ＮＭＯＳＦＥＴ１０のソースに接続されている。このように接続されたツェナダイオード３８ａ及び３８ｂは、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧（＝Ｇ１－Ｖｏ）を所定値以下に制限するクランプ素子として機能する。

ところで、ＰＳＵＢプロセスの半導体集積回路装置１では、ＮＭＯＳＦＥＴ１０のオフ遷移に伴って出力電圧ＶｏがＧＮＤ－Ｖｆ以下となったときに、Ｐ型半導体基板Ｐｓｕｂ（＝接地電圧ＧＮＤの印加端）から外部端子Ｔ２（＝出力電圧Ｖｏの印加端）に向けた電流が流れる。そのため、エネルギーを早急に吸収するためのクランプ電圧が低い。

＜ゲート制御部（第３構成例）＞
図６は、ゲート制御部３０の第３構成例を示す図である。本構成例のゲート制御部３０は、先出の第２構成例（図５）を基本としつつ、アクティブクランプ回路３９を備える。アクティブクランプ回路３９は、ツェナダイオード３９１と抵抗３９２を含む。

抵抗３９２の第１端は、ＮＭＯＳＦＥＴ１０のゲートに接続されている。抵抗３９２の第２端は、ツェナダイオード３９１のアノードに接続されている。ツェナダイオード３９１のカソードは、ＮＭＯＳＦＥＴ３１２のドレインに接続されている。

このように、ツェナダイオード３９１及び抵抗３９２は、ゲートドライバ３１の放電経路（＝放電電流Ｉｄが流れる経路）に設けられている。

本構成例のアクティブクランプ回路３９は、ＮＭＯＳＦＥＴ１０のオフ遷移時における出力電圧Ｖｏが接地電圧ＧＮＤよりもアクティブクランプ電圧Ｖｃｌｐ２（＝Ｖｚ＋Ｖｇｓ１、ただしＶｚはツェナダイオード３９１の降伏電圧）だけ低い下限電圧ＧＮＤ－Ｖｃｌｐ２以上に制限されるように、ＮＭＯＳＦＥＴ１０のゲート駆動信号Ｇ１を制御する。

すなわち、本構成例のアクティブクランプ回路３９は、先出のアクティブクランプ回路３４（図３）と異なり、Ｎ型半導体基板Ｎｓｕｂに印加される電源電圧ＶＢＢを基準としてアクティブクランプ電圧Ｖｃｌｐ１を設定するのではなく、Ｐ型半導体基板Ｐｓｕｂに印加される接地電圧ＧＮＤを基準としてアクティブクランプ電圧Ｖｃｌｐ２を設定する。

特に、本構成例のアクティブクランプ回路３９では、ゲートドライバ３１の放電経路にツェナダイオード３９１が挿入されている。従って、ツェナダイオード３９１の降伏電圧Ｖｚの分だけアクティブクランプ電圧Ｖｃｌｐ２が引き上げられる。

ただし、ツェナダイオード３９１の挿入には背反事象が伴う。第１の排反事象は、ツェナダイオード３９１を介する放電経路では、ゲート駆動信号Ｇ１がツェナダイオード３９１の順方向降下電圧Ｖｆまでしか下がらなくなるという点である。

そこで、本構成例のゲートドライバ３１は、上記の放電経路に加えて、別途新たに短絡回路３１３を含む。短絡回路３１３は、ＮＭＯＳＦＥＴ１０のオン／オフ制御に同期してＮＭＯＳＦＥＴ１０のゲート・ソース間を短絡する。本図に即して述べると、短絡回路３１３は、ＰＭＯＳＦＥＴ３１３ａと、ＮＭＯＳＦＥＴ３１３ｂと、抵抗３１３ｃ及び３１３ｄと、を含む。

抵抗３１３ｃの第１端は、電源電圧ＶＢＢの印加端（＝外部端子Ｔ１）に接続されている。抵抗３１３ｃの第２端は、ＰＭＯＳＦＥＴ３１３ａのソースとＮＭＯＳＦＥＴ３１３ｂのゲートに接続されている。ＰＭＯＳＦＥＴ３１３ａのドレインは、接地電圧ＧＮＤの印加端（＝Ｐ型半導体基板Ｐｓｕｂ）に接続されている。抵抗３１３ｄの第１端は、ＮＭＯＳＦＥＴ１０のゲートに接続されている。抵抗３１３ｄの第２端は、ＮＭＯＳＦＥＴ３１３ｂのドレインに接続されている。ＮＭＯＳＦＥＴ３１３ｂのソースは、出力電圧Ｖｏの印加端（＝外部端子Ｔ２）に接続されている。

ＰＭＯＳＦＥＴ３１３ａは、ＮＭＯＳＦＥＴ３１２と相補的にオン／オフ制御される。すなわち、ＮＭＯＳＦＥＴ３１２がオン状態であるときには、ＰＭＯＳＦＥＴ３１３ａがオフ状態となる。ＰＭＯＳＦＥＴ３１３ａがオフ状態であるときには、ＮＭＯＳＦＥＴ３１３ｂのゲート電圧が抵抗３１３ｃを介して電源電圧ＶＢＢまでプルアップされる。従って、ＮＭＯＳＦＥＴｂがオン状態となる。その結果、ＮＭＯＳＦＥＴ１０のゲート・ソース間が抵抗３１３ｄ及びＮＭＯＳＦＥＴ３１３ｂを介して短絡される。

このような短絡回路３１３の導入によれば、ゲート駆動信号Ｇ１を０Ｖまで引き下げることができる。従って、ＮＭＯＳＦＥＴ１０を確実にオフ状態とすることが可能となる。

また、ツェナダイオード３９１の挿入に伴う第２の背反事象としては、Ｐ型半導体基板Ｐｓｕｂに付随する寄生素子が動作する点である。以下、図７を参照しながら説明する。

図７は、Ｐ型半導体基板Ｐｓｕｂに付随する寄生素子の一例を示す図である。本図の半導体集積回路装置１は、Ｐ型半導体基板１０１と、Ｎ型半導体ウェル１０２と、高濃度Ｐ型半導体領域１０３と、高濃度Ｎ型半導体領域１０４と、を備える。

Ｐ型半導体基板１０１（＝先出のＰ型半導体基板Ｐｓｕｂに相当）には、接地電圧ＧＮＤが印加される。

Ｎ型半導体ウェル１０２は、Ｐ型半導体基板１０１に形成される。

高濃度Ｐ型半導体領域１０３は、Ｎ型半導体ウェル１０２に形成される。高濃度Ｐ型半導体領域１０３は、例えば、ツェナダイオード３９１のアノードに相当する。

高濃度Ｎ型半導体領域１０４は、Ｎ型半導体ウェル１０２において、高濃度Ｐ型半導体領域１０３を取り囲むように形成される。高濃度Ｎ型半導体領域１０４は、例えば、ツェナダイオード３９１のカソードに相当する。

また、半導体集積回路装置１には、Ｐ型半導体基板１０１をコレクタとし、高濃度Ｐ型半導体領域１０３をエミッタとし、Ｎ型半導体ウェル１０２及び高濃度Ｎ型半導体領域１０４をベースとするｐｎｐ型の寄生トランジスタＱ１が付随する。

そのため、ツェナダイオード３９１の順方向に放電電流Ｉｄが流れると、寄生トランジスタＱ１が動作する。その結果、高濃度Ｐ型半導体領域１０３からＰ型半導体基板１０１に向けて電流が流れる。

そこで、ツェナダイオード３９１の上流側（＝アノード側）には、上記電流を制限するための抵抗３９２を配置することが望ましい。

図８は、第２構成例のアクティブクランプ回路３４によるアクティブクランプ動作を示す図である。本図では、上から順に、外部制御信号Ｓｉ、出力電圧Ｖｏ及び出力電流Ｉｏが描写されている。なお、負荷３としては、誘導性負荷が接続されているものとする。

時刻ｔ２１において、外部制御信号Ｓｉがハイレベル（＝ＮＭＯＳＦＥＴ１０をオンするときの論理レベル）に立ち上げられると、ゲート駆動信号Ｇ１がハイレベルに立ち上がり、ＮＭＯＳＦＥＴ１０がオンする。従って、出力電流Ｉｏが流れ始め、出力電圧Ｖｏが電源電圧ＶＢＢ近傍まで上昇する。

その後、時刻ｔ２２において、外部制御信号Ｓｉがローレベル（＝ＮＭＯＳＦＥＴ１０をオフするときの論理レベル）に立ち下げられると、ゲート駆動信号Ｇ１がローレベルに立ち下がり、ＮＭＯＳＦＥＴ１０がオフする。このとき、負荷３として接続された誘導性負荷（コイルまたはソレノイドなど）は、ＮＭＯＳＦＥＴ１０のオン期間に蓄えたエネルギーを放出するまで出力電流Ｉｏを流し続ける。その結果、出力電圧Ｖｏは、接地電圧ＧＮＤよりも低い負電圧まで低下する。

ただし、アクティブクランプ回路３９の働きにより、ＮＭＯＳＦＥＴ１０のゲート・ソース間電圧Ｖｇｓ１がＮＭＯＳＦＥＴ１０のオン閾値電圧Ｖｔｈ近傍に維持される。そのため、ＮＭＯＳＦＥＴ１０がフルオフすることはない。従って、出力電流Ｉｏは、ＮＭＯＳＦＥＴ１０を介して放電される。このとき、出力電圧Ｖｏは、接地電圧ＧＮＤよりもアクティブクランプ電圧Ｖｃｌｐ２（＝Ｖｚ＋Ｖｇｓ１）だけ低い下限電圧ＧＮＤ－Ｖｃｌｐ２以上に制限される。

つまり、アクティブクランプ回路３９は、ＮＭＯＳＦＥＴ１０のオフ遷移時にＮＭＯＳＦＥＴ１０をフルオフさせないことで、ＮＭＯＳＦＥＴ１０のドレイン・ソース間電圧Ｖｄｓ（＝ＶＢＢ－Ｖｏ）を所定のアクティブクランプ電圧Ｖｃｌｐ２以下に制限する。

＜車両への適用＞
図９は、車両の外観を示す図である。本構成例の車両Ｘは、バッテリから電力供給を受けて動作する種々の電子機器を搭載している。

車両Ｘには、エンジン車のほか、電動車（ＢＥＶ［battery electric vehicle］、ＨＥＶ［hybrid electric vehicle］、ＰＨＥＶ／ＰＨＶ（plug-in hybrid electric vehicle／plug-in hybrid vehicle］、又は、ＦＣＥＶ／ＦＣＶ（fuel cell electric vehicle／fuel cell vehicle］などのｘＥＶ）も含まれる。

なお、先に説明した半導体集積回路装置１は、車両Ｘに搭載される電子機器のいずれにも組み込むことが可能である。

＜総括＞
以下では、上記で説明した種々の実施形態について総括的に述べる。

例えば、本明細書中に開示されているスイッチ装置は、接地電圧が印加されるように構成されたＰ型半導体基板と、電源電圧の印加端と出力電圧の印加端との間に接続されたスイッチ素子と、前記スイッチ素子のオン／オフ制御を行うように構成されたドライバと、前記スイッチ素子のオフ遷移時における前記出力電圧が前記接地電圧を基準として設定されるアクティブクランプ電圧以下に制限されるように前記スイッチ素子を制御するように構成されたアクティブクランプ回路と、を備える構成（第１の構成）とされている。

なお、上記第１の構成によるスイッチ装置において、前記アクティブクランプ回路は、前記スイッチ素子の前記オフ遷移時における前記出力電圧が前記接地電圧よりも低いときに前記スイッチ素子がフルオフ状態ではなくなるように前記スイッチ素子を制御する構成（第２の構成）としてもよい。

また、上記第１又は第２の構成によるスイッチ装置において、前記ドライバは、前記スイッチ素子の制御端を充電するように構成された充電経路と、前記スイッチ素子の制御端を放電するように構成された放電経路と、を含み、前記アクティブクランプ回路は、前記放電経路に設けられたツェナダイオードを含む構成（第３の構成）としてもよい。

また、上記第３の構成によるスイッチ装置において、前記アクティブクランプ回路は、前記スイッチ素子の制御端と前記ツェナダイオードとの間に接続された抵抗をさらに含む構成（第４の構成）としてもよい。

また、上記第１～第４いずれかの構成によるスイッチ装置において、前記ドライバは、前記スイッチ素子の前記オン／オフ制御に同期して前記スイッチ素子の制御端と前記出力電圧の印加端との間を短絡するように構成された短絡回路を更に含む構成（第５の構成）としてもよい。

また、上記第５の構成によるスイッチ装置において、前記短絡回路は、第１端が前記電源電圧の印加端に接続された第１抵抗と、第１端が前記スイッチ素子の制御端に接続された第２抵抗と、第１主電極が前記第１抵抗の第２端に接続されて第２主電極が前記Ｐ型半導体基板に接続された第１トランジスタと、第１主電極が前記出力電圧の印加端に接続されて第２主電極が前記第２抵抗の第２端に接続されて制御端が前記第１トランジスタの第１主電極に接続された第２トランジスタと、を含む構成（第６の構成）としてもよい。

また、上記第１～第６いずれかの構成によるスイッチ装置は、前記スイッチ素子の制御端と前記出力電圧の印加端との間に接続されたクランプ素子をさらに備える構成（第７の構成）としてもよい。

また、例えば、本明細書中に開示されている電子機器は、上記第１～第７いずれかの構成による半導体装置と、前記半導体装置に接続される負荷とを備える構成（第８の構成）とされている。

なお、上記第８の構成による電子機器において、前記負荷は誘導性負荷である構成（第９の構成）としてもよい。

また、例えば、本明細書中に開示されている車両は、上記第８又は第９の構成による電子機器を備える構成（第１０の構成）としてもよい。

＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきである。また、本開示の技術的範囲は、特許請求の範囲により規定されるものであって、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

１ 半導体集積回路装置（スイッチ装置）
２ ＥＣＵ
３ 負荷
４ 外部センス抵抗
１０ ＮＭＯＳＦＥＴ（スイッチ素子）
２０ 出力電流監視部
２１、２２ ＮＭＯＳＦＥＴ
２３ センス抵抗
３０ ゲート制御部
３１ ゲートドライバ
３１１ ＰＭＯＳＦＥＴ
３１２ ＮＭＯＳＦＥＴ
３１３ 短絡回路
３１３ａ ＰＭＯＳＦＥＴ
３１３ｂ ＮＭＯＳＦＥＴ
３１３ｃ、３１３ｄ 抵抗
３２ オシレータ
３３ チャージポンプ（昇圧部）
３４ アクティブクランプ回路
３４１ ツェナダイオード列
３４２ ダイオード列
３４３ ＮＭＯＳＦＥＴ
３４４、３４５ 抵抗
３５ ＮＭＯＳＦＥＴ
３６ 抵抗
３７ キャパシタ
３８、３８ａ、３８ｂ ツェナダイオード（クランプ素子）
３９ アクティブクランプ回路
３９１ ツェナダイオード
３９２ 抵抗
４０ 制御ロジック部
５０ 信号入力部
６０ 内部電源部
７０ 異常保護部
７１ 過電流保護回路
７２ オープン保護回路
７３ 温度保護回路
７４ 減電圧保護回路
８０ 出力電流検出部
９０ 信号出力部
１０１ Ｐ型半導体基板
１０２ Ｎ型半導体ウェル
１０３ 高濃度Ｐ型半導体領域
１０４ 高濃度Ｎ型半導体領域
Ｐｓｕｂ Ｐ型半導体基板
Ｑ１ 寄生トランジスタ
Ｔ１～Ｔ４ 外部端子
Ｘ 車両

Claims (10)

1. 接地電圧が印加されるように構成されたＰ型半導体基板と、
   電源電圧の印加端と出力電圧の印加端との間に接続されたスイッチ素子と、
   前記スイッチ素子のオン／オフ制御を行うように構成されたドライバと、
   前記スイッチ素子のオフ遷移時における前記出力電圧が前記接地電圧よりもアクティブクランプ電圧だけ低い下限電圧以上に制限されるように前記スイッチ素子を制御するように構成されたアクティブクランプ回路と、
   を備える、スイッチ装置。
2. 前記アクティブクランプ回路は、前記スイッチ素子の前記オフ遷移時における前記出力電圧が前記接地電圧よりも低いときに前記スイッチ素子がフルオフ状態ではなくなるように前記スイッチ素子を制御する、請求項１に記載のスイッチ装置。
3. 前記ドライバは、前記スイッチ素子の制御端を充電するように構成された充電経路と、前記スイッチ素子の制御端を放電するように構成された放電経路と、を含み、
   前記アクティブクランプ回路は、前記放電経路に設けられたツェナダイオードを含む、請求項１に記載のスイッチ装置。
4. 前記アクティブクランプ回路は、前記スイッチ素子の制御端と前記ツェナダイオードとの間に接続された抵抗をさらに含む、請求項３に記載のスイッチ装置。
5. 前記ドライバは、前記スイッチ素子の前記オン／オフ制御に同期して前記スイッチ素子の制御端と前記出力電圧の印加端との間を短絡するように構成された短絡回路をさらに含む、請求項１～４のいずれか一項に記載のスイッチ装置。
6. 前記短絡回路は、第１端が前記電源電圧の印加端に接続された第１抵抗と、第１端が前記スイッチ素子の制御端に接続された第２抵抗と、第１主電極が前記第１抵抗の第２端に接続されて第２主電極が前記Ｐ型半導体基板に接続された第１トランジスタと、第１主電極が前記出力電圧の印加端に接続されて第２主電極が前記第２抵抗の第２端に接続されて制御端が前記第１トランジスタの第１主電極に接続された第２トランジスタと、を含む、請求項５に記載のスイッチ装置。
7. 前記スイッチ素子の制御端と前記出力電圧の印加端との間に接続されたクランプ素子をさらに備える、請求項１～４のいずれか一項に記載のスイッチ装置。
8. 請求項１～４のいずれか一項に記載のスイッチ装置と、
   前記スイッチ装置に接続される負荷と、
   を備える、電子機器。
9. 前記負荷は、誘導性負荷である、請求項８に記載の電子機器。
10. 請求項８に記載の電子機器を備える、車両。

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