JP2024042305A - 磁気記憶装置 - Google Patents

Abstract

【課題】 隣接するメモリセルを適切に分離することが可能な磁気記憶装置を提供する。【解決手段】 実施形態に係る磁気記憶装置は、下部絶縁層４０と、下部絶縁層内に設けられた第１及び第２の下部導電部１０と、下部絶縁層上及び第１の下部導電部上に設けられ、第１の磁気抵抗効果素子３１と、第１のスイッチング素子３２と、第１の下部電極３３とが第２の方向に積層された第１のメモリセル３０と、下部絶縁層上及び第２の下部導電部上に設けられ、第２の磁気抵抗効果素子３１と、第２のスイッチング素子３２と、第２の下部電極３３とが第２の方向に積層された第２のメモリセル３０とを備え、第３の方向から見て、第１の下部導電部の第１の方向の幅は第１の下部電極の第１の方向の幅よりも狭く、第２の下部導電部の第１の方向の幅は第２の下部電極の第１の方向の幅よりも狭く、下部絶縁層は、第１のメモリセルと第２のメモリセルとの間の領域の下方に空所４５を有する。【選択図】図２Ａ

Description

本発明の実施形態は、磁気記憶装置に関する。

半導体基板上に磁気抵抗効果素子及びセレクタ（スイッチング素子）を含むメモリセルが集積化された磁気記憶装置が提案されている。

米国特許第１１０３７９９１号明細書

隣接するメモリセルを適切に分離することが可能な磁気記憶装置を提供する。

実施形態に係る磁気記憶装置は、下部絶縁層と、前記下部絶縁層内に設けられた第１の下部導電部と、前記下部絶縁層内に設けられ、前記第１の下部導電部と離間し、前記第１の下部導電部と第１の方向で隣接する第２の下部導電部と、前記下部絶縁層上及び前記第１の下部導電部上に設けられた第１のメモリセルであって、第１の磁気抵抗効果素子と、第１のスイッチング素子と、前記第１の下部導電部に接続された第１の下部電極とが、前記第１の方向と交差する第２の方向に積層された第１のメモリセルと、前記下部絶縁層上及び前記第２の下部導電部上に設けられ、前記第１のメモリセルと前記第１の方向で隣接する第２のメモリセルであって、第２の磁気抵抗効果素子と、第２のスイッチング素子と、前記第２の下部導電部に接続された第２の下部電極とが、前記第２の方向に積層された第２のメモリセルと、を備えた磁気記憶装置であって、前記第１及び第２の方向と交差する第３の方向から見て、前記第１の下部導電部の前記第１の方向の幅は前記第１の下部電極の前記第１の方向の幅よりも狭く、前記第２の下部導電部の前記第１の方向の幅は前記第２の下部電極の前記第１の方向の幅よりも狭く、前記下部絶縁層は、前記第１のメモリセルと前記第２のメモリセルとの間の領域の下方に空所を有する。

第１の実施形態に係る磁気記憶装置の基本的な構成を模式的に示した斜視図である。 第１の実施形態に係る磁気記憶装置の詳細な構成を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の詳細な構成を模式的に示した平面パターン図である。 第１の実施形態に係る磁気記憶装置の磁気抵抗効果素子の基本的な構成を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置のセレクタの基本的な構成を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置のセレクタの電流－電圧特性を模式的に示した図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第１の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第２の実施形態に係る磁気記憶装置の詳細な構成を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の詳細な構成を模式的に示した平面パターン図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した断面図である。 第２の実施形態に係る磁気記憶装置の製造方法の一部を模式的に示した平面図である。

以下、図面を参照して実施形態を説明する。

（第１の実施形態）
図１は、第１の実施形態に係る磁気記憶装置の基本的な構成を模式的に示した斜視図である。

図１に示した磁気記憶装置は、半導体基板（図示せず）を含む下部構造（図示せず）上に設けられており、それぞれがＸ方向に延伸する複数の下部配線１０と、それぞれがＹ方向に延伸する複数の上部配線２０と、複数の下部配線１０と複数の上部配線２０との間に設けられた複数のメモリセル３０とを含んでいる。

下部配線１０及び上部配線２０の一方はワード線に対応し、下部配線１０及び上部配線２０の他方はビット線に対応する。メモリセル３０は、互いに直列接続された磁気抵抗効果素子３１及びセレクタ（スイッチング素子）３２を含んでおり、磁気抵抗効果素子３１及びセレクタ３２はＺ方向に積層されている。

なお、Ｘ方向、Ｙ方向及びＺ方向は、互いに交差する方向である。より具体的には、Ｘ方向、Ｙ方向及びＺ方向は、互いに直交している。

図２Ａは、本実施形態に係る磁気記憶装置の詳細な構成を模式的に示した断面図（Ｙ方向及びＺ方向に対して平行な断面図）である。図２Ｂは、本実施形態に係る磁気記憶装置の詳細な構成を模式的に示した平面パターン図（Ｚ方向に対して平行な方向から見た平面パターン図）である。なお、図２Ｂでは、便宜上、図２Ａに示された構成の一部は省略されている。

図２Ａ及び図２Ｂに示した磁気記憶装置は、下部配線（下部導電部）１０、上部配線２０、メモリセル３０、下部絶縁層４０及び上部絶縁層５０を含んでいる。図２Ａでは、Ｙ方向で互いに隣接する２つの下部配線１０、及びＹ方向で互いに隣接する２つのメモリセル３０が示されている。図２Ｂでは、Ｙ方向で互いに隣接する２つの下部配線１０、及び２組のＹ方向で互いに隣接する２つのメモリセル３０が示されている。

各メモリセル３０は、下部絶縁層４０及び下部配線１０上に設けられ、磁気抵抗効果素子３１、セレクタ（スイッチング素子）３２、下部電極３３、中間電極３４、ハードマスク３５及び側壁絶縁層３６を含んでいる。磁気抵抗効果素子３１、セレクタ３２、下部電極３３、中間電極３４及びハードマスク３５はＺ方向に積層されており、セレクタ３２が磁気抵抗効果素子３１の下層側に設けられている。

図３は、磁気抵抗効果素子３１の基本的な構成を模式的に示した断面図である。

磁気抵抗効果素子３１は、ＭＴＪ（magnetic tunnel junction）素子であり、記憶層（第１の磁性層）３１ａ、参照層（第２の磁性層）３１ｂ及びトンネルバリア層（非磁性層）３１ｃを含んでいる。

記憶層３１ａは、可変の磁化方向を有する強磁性層である。可変の磁化方向とは、所定の書き込み電流に対して磁化方向が変わることを意味する。参照層３１ｂは、固定された磁化方向を有する強磁性層である。固定された磁化方向とは、所定の書き込み電流に対して磁化方向が変わらないことを意味する。トンネルバリア層３１ｃは、記憶層３１ａと参照層３１ｂとの間に設けられた絶縁層である。

記憶層３１ａの磁化方向が参照層３１ｂの磁化方向に対して平行である場合には、磁気抵抗効果素子３１は相対的に抵抗が低い低抵抗状態を呈する。記憶層３１ａの磁化方向が参照層３１ｂの磁化方向に対して反平行である場合には、磁気抵抗効果素子３１は相対的に抵抗が高い高抵抗状態を呈する。したがって、磁気抵抗効果素子３１は、その抵抗状態に応じて２値データを記憶することが可能である。

磁気抵抗効果素子３１は、ＳＴＴ（spin transfer torque）型の磁気抵抗効果素子であり、垂直磁化を有している。すなわち、記憶層３１ａの磁化方向はその主面に対して垂直であり、参照層３１ｂの磁化方向はその主面に対して垂直である。

なお、図３に示した磁気抵抗効果素子３１は、記憶層３１ａが参照層３１ｂの下層側に位置するボトムフリー型の磁気抵抗効果素子であるが、記憶層３１ａが参照層３１ｂの上層側に位置するトップフリー型の磁気抵抗効果素子を用いてもよい。

図４は、セレクタ３２の基本的な構成を模式的に示した断面図である。

セレクタ３２は、第１の電極３２ａと、第２の電極３２ｂと、第１の電極３２ａと第２の電極３２ｂとの間に設けられたセレクタ材料層（スイッチング材料層）３２ｃとを含んでいる。セレクタ材料層３２ｃは、基本的には絶縁性を有しており、例えば、ヒ素（Ａｓ）を含有するシリコン酸化物で形成されている。

図５は、セレクタ３２の電流－電圧特性を模式的に示した図である。

図５に示すように、セレクタ３２は、その２端子間（第１の電極３２ａと第２の電極３２ｂとの間）に印加される電圧が所定電圧（閾値電圧Ｖｔｈ）以上になると、オフ状態からオン状態に移行する。

したがって、下部配線１０と上部配線２０との間に電圧を印加して、第１の電極３２ａと第２の電極３２ｂとの間に印加される電圧が閾値電圧Ｖｔｈ以上になると、セレクタ３２がオン状態となる。その結果、セレクタ３２に直列に接続された磁気抵抗効果素子３１に電流が流れ、磁気抵抗効果素子３１に対して書き込み或いは読み出しを行うことが可能となる。

図２及び図３の説明に戻る。

各下部電極３３は、下部絶縁層４０上及び対応する下部配線１０上に設けられている。下部電極３３は、セレクタ３２の下部電極（図４の第１の電極３２ａに対応）として機能するものであり、下部配線１０に接続されている。下部電極３３は、例えばチタン窒化物（ＴｉＮ）で形成されている。

中間電極３４は、磁気抵抗効果素子３１とセレクタ３２との間に設けられ、磁気抵抗効果素子３１の下部電極及びセレクタ３２の上部電極（図４の第２の電極３２ｂに対応）として機能する。

上述したように、本実施形態では、下部電極３３がセレクタ３２の下部電極として機能し、中間電極３４がセレクタ３２の上部電極として機能する。したがって、本実施形態では、セレクタ材料層３２ｃが実質的にセレクタ３２に対応している。なお、下部電極３３に加えて図４に示した第１の電極３２ａが設けられ、第１の電極３２ａがセレクタ３２に含まれていてもよい。同様に、中間電極３４に加えて図４に示した第２の電極３２ｂが設けられ、第２の電極３２ｂがセレクタ３２に含まれていてもよい。

ハードマスク３５は、磁気抵抗効果素子３１のパターンを形成するときのエッチングマスクとして機能する。また、ハードマスク３５は、磁気抵抗効果素子３１の上部電極としての機能も有している。

側壁絶縁層３６は、磁気抵抗効果素子３１の側面及びハードマスク３５の側面に設けられ、磁気抵抗効果素子３１を保護する機能を有している。

各メモリセル３０の下層側には、下部絶縁層４０及び対応する下部配線１０を含む構造が設けられている。

各下部配線１０は、下部絶縁層４０内に設けられており、Ｘ方向に延伸している。Ｙ方向で隣接する下部配線１０は、互いに離間している。各下部配線１０の上面は、対応する下部電極３３に接続されている。Ｘ方向から見て、各下部配線１０のＹ方向の幅は、対応する下部電極３３のＹ方向の幅よりも狭い。

下部絶縁層４０は、Ｙ方向で隣接するメモリセル３０の間の領域の下方に空所（void）４５を有している。空所４５は、Ｙ方向で隣接する下部配線１０の間に位置しており、Ｘ方向に延伸している。下部絶縁層４０は、絶縁層（第１の絶縁層）４１、絶縁層（第２の絶縁層）４２ａ及び絶縁層（第３の絶縁層）４２ｂを含んでいる。

絶縁層４１は、第１の絶縁材料で形成されている。例えば、第１の絶縁材料にはシリコン酸化物が用いられる。絶縁層４１は、各下部配線１０の一対の側面を挟む一対の部分を含んでおり、実質的に層間絶縁層として機能する。

絶縁層４２ａは、第１の絶縁材料と異なる第２の絶縁材料で形成されている。例えば、第２の絶縁材料には、シリコン窒化物或いはアルミニウム酸化物が用いられる。絶縁層４２ａは、空所４５の一対の内側面に沿ってＸ方向に延伸する一対の部分を含んでいる。絶縁層４２ａの上面の高さ方向（Ｚ方向）の位置は、絶縁層４１の上面の高さ方向（Ｚ方向）の位置よりも低くなっている。そのため、下部電極３３の下面の絶縁層４２ａ上に位置する部分の高さ方向（Ｚ方向）の位置は、下部電極３３の下面の絶縁層４１上に位置する部分の高さ方向（Ｚ方向）の位置よりも低くなっている。絶縁層４２ａによって空所４５の底部は塞がれている。

絶縁層４２ｂも、絶縁層４２ａと同じ第２の絶縁材料で形成されている。絶縁層４２ｂは、各下部配線１０の一対の側面に沿ってＸ方向に延伸する一対の部分を含んでいる。絶縁層４２ｂの上面の高さ方向（Ｚ方向）の位置は、絶縁層４１の上面の高さ方向（Ｚ方向）の位置と実質的に同じである。

上部絶縁層５０は、隣接するメモリセル３０の間に設けられており、例えばシリコン酸化物で形成されている。上部絶縁層５０は、実質的に層間絶縁層として機能する。

以上のように、本実施形態では、下部絶縁層４０が、隣接するメモリセル３０の間の領域の下方に空所４５を有している。そのため、メモリセル３０のパターンを形成するときに、隣接するメモリセル３０を適切に分離することができ、優れた磁気記憶装置を得ることが可能である。

メモリセル３０が微細化されると、隣接するメモリセル３０間のスペース幅が必然的に狭くなる。そのため、仮に空所４５が設けられていないとすると、メモリセル３０のパターンを形成するときに、隣接するメモリセル３０間の領域で下部電極３３の材料を完全に除去することが困難になる。隣接するメモリセル３０間の領域で下部電極３３の材料を完全に除去するためには、隣接するメモリセル３０間の領域の下方の部分で下部絶縁層をエッチングして下部絶縁層をリセスすることが望ましい。しかしながら、この場合には、メモリセル３０が過剰にエッチングされ、メモリセル３０がダメージを負うことになる。例えば、側壁絶縁層３６がエッチングされ、磁気抵抗効果素子３１が大きなダメージを負うおそれがある。

本実施形態では、隣接するメモリセル３０の間の領域の下方に空所４５が設けられているため、隣接するメモリセル３０間の領域の下方の部分で下部絶縁層をエッチングする必要がない。そのため、隣接するメモリセル３０間の領域で下部電極３３の材料を容易且つ完全に除去することができる。したがって、本実施形態では、隣接するメモリセル３０を適切に分離することができ、優れた磁気記憶装置を得ることが可能となる。

また、本実施形態では、空所４５の一対の内側面に沿って絶縁層４２ａが設けられているため、空所４５の幅を小さくすることが可能である。そのため、下部電極３３を形成する際に、空所４５が下部電極３３の材料で埋められることを防止することができる。したがって、空所４５が確実に残っている状態で、メモリセル３０のパターンを形成することが可能であり、隣接するメモリセル３０を適切に分離することができる。

次に、本実施形態に係る磁気記憶装置の製造方法を説明する。

図６Ａ及び図６Ｂ～図１２Ａ及び図１２Ｂは、本実施形態に係る磁気記憶装置の製造方法を模式的に示した図である。図６Ａ～図１２Ａは、Ｙ方向及びＺ方向に平行な断面図である。図６Ｂ～図１２Ｂは、Ｚ方向に対して平行な方向から見た平面図（上面図）である。

まず、図６Ａ及び図６Ｂに示すように、半導体基板（図示せず）を含む下部構造（図示せず）上に、絶縁層（層間絶縁層）４１としてシリコン酸化物層を形成し、絶縁層４１をパターニングして溝６１ａ及び６１ｂを形成する。溝６１ａのＹ方向の幅は、溝６１ｂのＹ方向の幅よりも狭い。

次に、図７Ａ及び図７Ｂに示すように、図６Ａ及び図６Ｂの工程で得られた構造上に、絶縁層（スペーサー絶縁層）４２としてシリコン窒化物層或いはアルミニウム酸化物層を形成する。

次に、図８Ａ及び図８Ｂに示すように、絶縁層４２をエッチバックする。これにより、溝６１ａの側面に絶縁層４２ａが残り、溝６１ｂの側面に絶縁層４２ｂが残る。溝６１ａ及び溝６１ｂの底部では絶縁層４２のエッチングレートが相対的に低いため、絶縁層４２の上部分ではエッチングが相対的に促進される。そのため、絶縁層４２ａの上面の位置及び絶縁層４２ｂの上面の位置は、絶縁層４１の上面の位置よりも低くなる。特に、溝６１ａの幅が狭いため、溝６１ａの底部では絶縁層４２がほとんどエッチングされず、溝６１ａの上部分ではエッチングがより促進される。そのため、絶縁層４２ａの上面の位置は、絶縁層４２ｂの上面の位置よりも低くなる。また、一対の絶縁層４２ａで挟まれた箇所には、幅の狭い空所４５が形成される。

次に、図９Ａ及び図９Ｂに示すように、図８Ａ及び図８Ｂの工程で得られた構造上に、下部配線層１０ｓとして金属層を形成する。このとき、空所４５の幅は狭いため、空所４５内には下部配線層１０ｓは形成されない。

次に、図１０Ａ及び図１０Ｂに示すように、ＣＭＰ（chemical mechanical polishing）によって下部配線層１０ｓの一部を除去する。これにより、下部配線１０が得られる。また、絶縁層４２ａ上には下部配線層１０ｓの一部１０ｐが残る。

次に、図１１Ａ及び図１１Ｂに示すように、図１０Ａ及び図１０Ｂの工程で得られた構造上に、下部電極層３３ｓ、セレクタ層３２ｓ、中間電極層３４ｓ及び磁気抵抗効果素子層３１ｓを形成し、さらに、磁気抵抗効果素子層３１ｓ上にハードマスク３５のパターンを形成する。

次に、図１２Ａ及び図１２Ｂに示すように、ハードマスク３５をマスクとして用いて、磁気抵抗効果素子層３１ｓ、中間電極層３４ｓ、セレクタ層３２ｓ及び下部電極層３３ｓを、ＩＢＥ（ion beam etching）及びＲＩＥ（reactive ion etching）等によってエッチングする。これにより、磁気抵抗効果素子３１、中間電極３４、セレクタ３２及び下部電極３３のパターンが得られる。さらに、磁気抵抗効果素子３１及びハードマスク３５の側面に側壁絶縁層３６を形成する。このようにして、互いに分離された複数のメモリセル３０が得られる。

その後、上部絶縁層５０及び上部配線２０を形成することで、図２Ａ及び図２Ｂに示すような構造が得られる。

上述した製造方法では、図１２Ａ及び図１２Ｂのエッチング工程でメモリセル３０を形成する際に、隣接するメモリセル３０の間の領域の下方に空所４５が設けられている。そのため、隣接するメモリセル３０間の領域で下部電極３３の材料を容易且つ完全に除去することができる。したがって、隣接するメモリセル３０を確実に分離することができ、優れた磁気記憶装置を得ることが可能となる。

（第２の実施形態）
次に、第２の実施形態について説明する。なお、基本的な事項は第１の実施形態と同様であり、第１の実施形態で説明した事項の説明は省略する。

図１３Ａは、第２の実施形態に係る磁気記憶装置の詳細な構成を模式的に示した断面図（Ｙ方向及びＺ方向に対して平行な断面図）である。図１３Ｂは、本実施形態に係る磁気記憶装置の詳細な構成を模式的に示した平面パターン図（Ｚ方向に対して平行な方向から見た平面パターン図）である。なお、図１３Ｂでは、便宜上、図１３Ａに示された構成の一部は省略されている。

図１３Ａ及び図１３Ｂに示した磁気記憶装置は、プラグ電極（下部導電部）１１、上部配線２０、メモリセル３０、下部絶縁層４０及び上部絶縁層５０を含んでいる。本実施形態では、第１の実施形態で示した下部配線１０の代わりにプラグ電極１１が設けられている。プラグ電極１１の上面は下部電極３３に接続され、プラグ電極１１の下面には下部配線（図示せず）が接続されている。各下部電極３３は、下部絶縁層４０上及び対応するプラグ電極１１上に設けられている。

各プラグ電極１１は、下部絶縁層４０内に設けられている。隣接するプラグ電極１１は互いに離間している。すなわち、Ｘ方向で隣接するプラグ電極１１は互いに離間し、Ｙ方向で隣接するプラグ電極１１は互いに離間している。Ｚ方向から見て、各プラグ電極１１のパターンは、対応する下部電極３３のパターンの内側に位置している。したがって、Ｘ方向から見て、各プラグ電極１１のＹ方向の幅は、対応する下部電極３３のＹ方向の幅よりも狭い。同様に、Ｙ方向から見て、各プラグ電極１１のＸ方向の幅は、対応する下部電極３３のＸ方向の幅よりも狭い。

下部絶縁層４０は、隣接するメモリセル３０の間の領域の下方に空所（void）４６を有している。空所４６は、隣接するプラグ電極１１の間に位置している。具体的には、Ｘ方向で隣接するプラグ電極１１間に位置する空所４６と、Ｙ方向で隣接するプラグ電極１１間に位置する空所４６とがある。下部絶縁層４０は、絶縁層（第１の絶縁層）４１、絶縁層（第２の絶縁層）４３ａ及び絶縁層（第３の絶縁層）４３ｂを含んでいる。

絶縁層４１は、基本的には第１の実施形態と同様であり、第１の絶縁材料で形成されている。例えば、第１の絶縁材料にはシリコン酸化物が用いられる。絶縁層４１は、プラグ電極１１の側面を囲む部分を含んでおり、実質的に層間絶縁層として機能する。

絶縁層４３ａは、第１の絶縁材料と異なる第２の絶縁材料で形成されている。例えば、第２の絶縁材料には、シリコン窒化物或いはアルミニウム酸化物が用いられる。絶縁層４３ａは、空所４６の内側面に沿って設けられている。絶縁層４３ａの上面の高さ方向（Ｚ方向）の位置は、絶縁層４１の上面の高さ方向（Ｚ方向）の位置よりも低くなっている。そのため、下部電極３３の下面の絶縁層４３ａ上に位置する部分の高さ方向（Ｚ方向）の位置は、下部電極３３の下面の絶縁層４１上に位置する部分の高さ方向（Ｚ方向）の位置よりも低くなっている。絶縁層４３ａによって空所４６の底部は塞がれている。

絶縁層４３ｂも、絶縁層４３ａと同じ第２の絶縁材料で形成されている。絶縁層４３ｂは、各プラグ電極１１の側面に沿って設けられた部分を含んでいる。絶縁層４３ｂの上面の高さ方向（Ｚ方向）の位置は、絶縁層４１の上面の高さ方向（Ｚ方向）の位置と実質的に同じである。

以上のように、本実施形態でも、第１の実施形態と同様に、下部絶縁層４０が、隣接するメモリセル３０の間の領域の下方に空所４６を有している。そのため、第１の実施形態と同様に、メモリセル３０のパターンを形成する際に、隣接するメモリセル３０を適切に分離することができ、優れた磁気記憶装置を得ることが可能である。

また、本実施形態では、空所４６の内側面に沿って絶縁層４３ａが設けられている。そのため、空所４６の直径を小さくすることができ、下部電極３３を形成する際に、空所４６が下部電極３３の材料で埋められることを防止することができる。したがって、空所４６が確実に残っている状態で、メモリセル３０のパターンを形成することが可能であり、隣接するメモリセル３０を適切に分離することができる。

次に、本実施形態に係る磁気記憶装置の製造方法を説明する。

図１４Ａ及び図１４Ｂ～図２０Ａ及び図２０Ｂは、本実施形態に係る磁気記憶装置の製造方法を模式的に示した図である。図１４Ａ～図２０Ａは、Ｙ方向及びＺ方向に対して平行な断面図である。図１４Ｂ～図２０Ｂは、Ｚ方向に対して平行な方向から見た平面図（上面図）である。

まず、図１４Ａ及び図１４Ｂに示すように、半導体基板（図示せず）を含む下部構造（図示せず）上に、絶縁層（層間絶縁層）４１としてシリコン酸化物層を形成し、絶縁層４１をパターニングして穴７１ａ及び穴７１ｂを形成する。穴７１ａの直径は、穴７１ｂの直径よりも小さい。

次に、図１５Ａ及び図１５Ｂに示すように、図１４Ａ及び図１４Ｂの工程で得られた構造上に、絶縁層（スペーサー絶縁層）４３としてシリコン窒化物層或いはアルミニウム酸化物層を形成する。

次に、図１６Ａ及び図１６Ｂに示すように、絶縁層４３をエッチバックする。これにより、穴７１ａの側面に絶縁層４３ａが残り、穴７１ｂの側面に絶縁層４３ｂが残る。第１の実施形態の図８Ａ及び図８Ｂで説明した理由と同様の理由により、絶縁層４３ａの上面の位置及び絶縁層４３ｂの上面の位置は、絶縁層４１の上面の位置よりも低くなり、絶縁層４３ａの上面の位置は、絶縁層４３ｂの上面の位置よりも低くなる。また、絶縁層４３ａでの内側には、直径の小さい空所４６が形成される。

次に、図１７Ａ及び図１７Ｂに示すように、図１６Ａ及び図１６Ｂの工程で得られた構造上に、プラグ電極層１１ｓとして金属層を形成する。このとき、空所４６の直径が小さいため、空所４６内にはプラグ電極層１１ｓは形成されない。

次に、図１８Ａ及び図１８Ｂに示すように、ＣＭＰによってプラグ電極層１１ｓの一部を除去する。これにより、プラグ電極１１が得られる。また、絶縁層４３ａ上にはプラグ電極層１１ｓの一部１１ｐが残る。

次に、図１９Ａ及び図１９Ｂに示すように、図１８Ａ及び図１８Ｂの工程で得られた構造上に、下部電極層３３ｓ、セレクタ層３２ｓ、中間電極層３４ｓ、磁気抵抗効果素子層３１ｓを形成し、さらに、磁気抵抗効果素子層３１ｓ上にハードマスク３５のパターンを形成する。

次に、図２０Ａ及び図２０Ｂに示すように、第１の実施形態の図１２Ａ及び図１２Ｂの工程と同様にしてエッチングを行い、磁気抵抗効果素子３１、中間電極３４、セレクタ３２及び下部電極３３のパターンを形成する。さらに、磁気抵抗効果素子３１及びハードマスク３５の側面に側壁絶縁層３６を形成する。このようにして、互いに分離された複数のメモリセル３０が得られる。

その後、上部絶縁層５０及び上部配線２０を形成することで、図１３Ａ及び図１３Ｂに示すような構造が得られる。

上述した製造方法では、図２０Ａ及び図２０Ｂのエッチング工程でメモリセル３０を形成する際に、隣接するメモリセル３０の間の領域の下方に空所４６が設けられている。そのため、第１の実施形態と同様に、隣接するメモリセル３０間の領域で下部電極３３の材料を容易且つ完全に除去することができる。したがって、隣接するメモリセル３０を確実に分離することができ、優れた磁気記憶装置を得ることが可能となる。

なお、上述した第１及び第２の実施形態では、磁気抵抗効果素子３１の下層側にセレクタ３２が設けられていたが、磁気抵抗効果素子３１の上層側にセレクタ３２が設けられていてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１０…下部配線（下部導電部） １１…プラグ電極（下部導電部）
２０…上部配線 ３０…メモリセル
３１…磁気抵抗効果素子 ３１ａ…記憶層（第１の磁性層）
３１ｂ…参照層（第２の磁性層） ３１ｃ…トンネルバリア層（非磁性層）
３２…セレクタ（スイッチング素子） ３２ａ…第１の電極
３２ｂ…第２の電極 ３２ｃ…セレクタ材料層
３３…下部電極 ３４…中間電極
３５…ハードマスク ３６…側壁絶縁層
４０…下部絶縁層 ４１…絶縁層（第１の絶縁層）
４２、４３…絶縁層
４２ａ、４３ａ…絶縁層（第２の絶縁層）
４２ｂ、４３ｂ…絶縁層（第３の絶縁層）
５０…上部絶縁層
６１ａ、６１ｂ…溝 ７１ａ、７１ｂ…穴

Claims (16)

1. 下部絶縁層と、
   前記下部絶縁層内に設けられた第１の下部導電部と、
   前記下部絶縁層内に設けられ、前記第１の下部導電部と離間し、前記第１の下部導電部と第１の方向で隣接する第２の下部導電部と、
   前記下部絶縁層上及び前記第１の下部導電部上に設けられた第１のメモリセルであって、第１の磁気抵抗効果素子と、第１のスイッチング素子と、前記第１の下部導電部に接続された第１の下部電極とが、前記第１の方向と交差する第２の方向に積層された第１のメモリセルと、
   前記下部絶縁層上及び前記第２の下部導電部上に設けられ、前記第１のメモリセルと前記第１の方向で隣接する第２のメモリセルであって、第２の磁気抵抗効果素子と、第２のスイッチング素子と、前記第２の下部導電部に接続された第２の下部電極とが、前記第２の方向に積層された第２のメモリセルと、
   を備えた磁気記憶装置であって、
   前記第１及び第２の方向と交差する第３の方向から見て、前記第１の下部導電部の前記第１の方向の幅は前記第１の下部電極の前記第１の方向の幅よりも狭く、前記第２の下部導電部の前記第１の方向の幅は前記第２の下部電極の前記第１の方向の幅よりも狭く、
   前記下部絶縁層は、前記第１のメモリセルと前記第２のメモリセルとの間の領域の下方に空所を有する
   ことを特徴とする磁気記憶装置。
2. 前記第１の下部導電部は、前記第３の方向に延伸する第１の下部配線であり、
   前記第２の下部導電部は、前記第３の方向に延伸する第２の下部配線であり、
   前記空所は、前記第１の下部配線と前記第２の下部配線との間に位置し、前記第３の方向に延伸している
   ことを特徴とする請求項１に記載の磁気記憶装置。
3. 前記第１の下部電極は、前記下部絶縁層上及び前記第１の下部配線上に設けられ、
   前記第２の下部電極は、前記下部絶縁層上及び前記第２の下部配線上に設けられている
   ことを特徴とする請求項２に記載の磁気記憶装置。
4. 前記下部絶縁層は、
   第１の絶縁材料で形成され、前記第１の下部配線の一対の側面を挟む一対の部分及び前記第２の下部配線の一対の側面を挟む一対の部分を含む第１の絶縁層と、
   前記第１の絶縁材料と異なる第２の絶縁材料で形成され、前記空所の一対の内側面に沿って前記第３の方向に延伸する一対の部分を含む第２の絶縁層と、
   を含む
   ことを特徴とする請求項２に記載の磁気記憶装置。
5. 前記第２の絶縁層の上面の高さ方向の位置は、前記第１の絶縁層の上面の高さ方向の位置よりも低い
   ことを特徴とする請求項４に記載の磁気記憶装置。
6. 前記空所の底部は、前記第２の絶縁層によって塞がれている
   ことを特徴とする請求項４に記載の磁気記憶装置。
7. 前記下部絶縁層は、前記第２の絶縁材料で形成され、前記第１の下部配線の前記一対の側面に沿って前記第３の方向に延伸する一対の部分と、前記第２の下部配線の前記一対の側面に沿って前記第３の方向に延伸する一対の部分とを含む第３の絶縁層を、さらに含む
   ことを特徴とする請求項４に記載の磁気記憶装置。
8. 前記第１の下部導電部は、第１のプラグ電極であり、
   前記第２の下部導電部は、第２のプラグ電極であり、
   前記空所は、前記第１のプラグ電極と前記第２のプラグ電極との間に位置する
   ことを特徴とする請求項１に記載の磁気記憶装置。
9. 前記第１の下部電極は、前記下部絶縁層上及び前記第１のプラグ電極上に設けられ、
   前記第２の下部電極は、前記下部絶縁層上及び前記第２のプラグ電極上に設けられている
   ことを特徴とする請求項８に記載の磁気記憶装置。
10. 前記下部絶縁層は、
    第１の絶縁材料で形成され、第１のプラグ電極の側面を囲む部分及び第２のプラグ電極の側面を囲む部分を含む第１の絶縁層と、
    前記第１の絶縁材料と異なる第２の絶縁材料で形成され、前記空所の内側面に沿って設けられた第２の絶縁層と、
    を含む
    ことを特徴とする請求項８に記載の磁気記憶装置。
11. 前記第２の絶縁層の上面の高さ方向の位置は、前記第１の絶縁層の上面の高さ方向の位置よりも低い
    ことを特徴とする請求項１０に記載の磁気記憶装置。
12. 前記空所の底部は、前記第２の絶縁層によって塞がれている
    ことを特徴とする請求項１０に記載の磁気記憶装置。
13. 前記下部絶縁層は、前記第２の絶縁材料で形成され、前記第１のプラグ電極の側面に沿って設けられた部分と、前記第２のプラグ電極の側面に沿って設けられた部分とを含む第３の絶縁層を、さらに含む
    ことを特徴とする請求項１０に記載の磁気記憶装置。
14. 前記第１のスイッチング素子は、前記第１の磁気抵抗効果素子の下層側に設けられ、前記第１の下部電極に接続され、
    前記第２のスイッチング素子は、前記第２の磁気抵抗効果素子の下層側に設けられ、前記第２の下部電極に接続されている
    ことを特徴とする請求項１に記載の磁気記憶装置。
15. 前記第１及び第２の磁気抵抗効果素子のそれぞれは、
    可変の磁化方向を有する第１の磁性層と、
    固定された磁化方向を有する第２の磁性層と、
    前記第１の磁性層と前記第２の磁性層との間に位置する非磁性層と、
    を含む
    ことを特徴とする請求項１に記載の磁気記憶装置。
16. 前記第１及び第２のスイッチング素子のそれぞれは、その２端子間に印加される電圧が所定電圧以上になると、オフ状態からオン状態に移行する
    ことを特徴とする請求項１に記載の磁気記憶装置。

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