JP2024041530A - インクジェットヘッド及びヘッド制御回路 - Google Patents

Abstract

【課題】ヘッド制御回路に特別の部品を設けること無く、シリアル通信デバイスアドレスが競合し得る複数のインクジェットヘッドとの間でシリアル通信を行えるようにする。【解決手段】インクジェットヘッドのＦＰＧＡに構成された固有識別情報リード部は、ヘッド制御回路からのシリアル通信経路を介した読み出しコードに応答して、記憶部が記憶するユニークな識別情報をヘッド制御回路に送信する。アドレス切替部は、当該インクジェットヘッドのシリアル通信デバイスアドレスを、ヘッド制御回路からのデータ伝送路を介したアドレス設定指令によって指定された新規シリアル通信デバイスアドレスに切り替える。シリアル通信部は、ヘッド制御回路からのシリアル通信経路を介した新規シリアル通信デバイスアドレスに対するシリアル通信要求に応答して、ヘッド制御回路とシリアル通信を行う。【選択図】 図２

Description

本発明の実施形態は、インクジェットヘッド及びヘッド制御回路に関する。

画像形成装置として、印刷媒体にインクを吐出して画像を形成するインクジェットプリンタが知られている。インクジェットプリンタは、例えば、インクジェットヘッドと、インクジェットヘッドを制御するヘッド制御回路とを備える。

インクジェットヘッドは、例えば、ヘッドユニットとヘッド内制御回路とを備える。ヘッドユニットは、複数の容量性素子を接続した容量性負荷を有するアクチュエータ、インク温度等を検出するための各種センサ、等を備える。また、ヘッド内制御回路は、アクチュエータを駆動するドライバＩＣ、インク温度等を検出するセンサからのアナログ検出信号をデジタル値の検出データに変換するＡＤ変換回路、ヘッド制御回路とＡＤ変換回路との間でシリアル通信（Ｉ２Ｃ等）するためのシリアル通信部、等を備える。

インクジェットプリンタには、複数のインクジェットヘッドを備える機種も有る。インクジェットヘッドは、シリアル通信のための固有のシリアル通信デバイスアドレスを持っている。このシリアル通信デバイスアドレスは、インクジェットヘッドを製造する際に任意に割り当てられる。そのため、インクジェットプリンタにセットされたインクジェットヘッド同士で同じシリアル通信デバイスアドレスを持つ場合が有り得る。

ヘッド制御回路からシリアル通信にてアクセスする際、複数のインクジェットヘッド内部のＡＤ変換回路とシリアル通信しようとしても、同じシリアル通信デバイスアドレスでは競合してしまい、アクセスすることができなかった。そのため、従来は、シリアル通信マスタコントローラ側であるヘッド制御回路に別途Ｉ２ＣスイッチＩＣ等を設けることで、このＩ２ＣスイッチＩＣ等を用いて複数のインクジェットヘッド間で一つのシリアル通信デバイスアドレスを切り替え使用するようにしている。

従って、複数のインクジェットヘッドを備える場合、Ｉ２ＣスイッチＩＣ等の部品が必要となり、追加コストが掛かってしまっていた。

また、ヘッド制御回路から或るインクジェットヘッド内部のＡＤ変換回路へアクセスする場合、一旦Ｉ２ＣスイッチＩＣにて該当ＡＤ変換回路を選択後、そのＡＤ変換回路へアクセスすることとなる。そして、そこから別のインクジェットヘッド内部のＡＤ変換回路へアクセスする場合も同様の手順が必要となる。よって、目的とするＡＤ変換回路から検出データを取得する際に、Ｉ２ＣスイッチＩＣでの切り替え時間が掛かってしまい、高速アクセスの妨げとなる。

特開平１１－３１２１３９号公報

本発明の実施形態が解決しようとする課題は、ヘッド制御回路にＩ２ＣスイッチＩＣ等の部品を設けること無く、シリアル通信デバイスアドレスが競合し得る複数のインクジェットヘッドとの間でシリアル通信を行うことが可能なインクジェットヘッド及びヘッド制御回路を提供しようとするものである。

一実施形態において、インクジェットヘッドは、インクを吐出する複数のアクチュエータが配置されたヘッドユニットと、このヘッドユニットを制御する制御回路と、を備える。制御回路は、駆動ＩＣと、ＡＤ変換回路と、ＦＰＧＡと、を備える。駆動ＩＣは、ヘッドユニットの複数のアクチュエータを駆動する。ＡＤ変換回路は、ヘッドユニットに設けたセンサからのアナログ検出信号をデジタル検出データに変換する。ＦＰＧＡは、インクジェットヘッドの外部に設けられたヘッド制御回路からのデータ伝送路を介した駆動指令に基づいて駆動ＩＣを制御すると共に、ヘッド制御回路とＡＤ変換回路との間のシリアル通信経路を介したシリアル通信を制御する。ＦＰＧＡは、記憶部と、固有識別情報リード部と、アドレス切り替え部と、シリアル通信部と、を有するように構成される。記憶部は、当該インクジェットヘッドのユニークな識別情報を記憶する。固有識別情報リード部は、ヘッド制御回路からのシリアル通信経路を介したユニークな識別情報の読み出しコードに応答して、記憶部に記憶されているユニークな識別情報を、シリアル通信経路を介してヘッド制御回路に送信する。アドレス切替部は、ヘッド制御回路からのデータ伝送路を介したアドレス設定指令によって新規シリアル通信デバイスアドレスが指定されたとき、当該インクジェットヘッドのシリアル通信デバイスアドレスを、初期シリアル通信デバイスアドレスから指定された新規シリアル通信デバイスアドレスに切り替える。シリアル通信部は、ヘッド制御回路からのシリアル通信経路を介した新規シリアル通信デバイスアドレスに対するシリアル通信要求に応答して、ヘッド制御回路とＡＤ変換回路との間でシリアル通信経路を介したシリアル通信を行う。

また、一実施形態において、複数のインクジェットヘッドに対してデータ伝送路を介して指令を与えることで複数のインクジェットヘッドの動作を制御するヘッド制御回路は、固有アドレス取得部と、指示部と、アドレス紐付け部と、シリアル通信部と、を備える。固有アドレス取得部は、複数のインクジェットヘッドそれぞれからシリアル通信経路を介して、インクジェットヘッドそれぞれのユニークな識別情報を取得する。指示部は、複数のインクジェットヘッドそれぞれに、初期シリアル通信デバイスアドレスとは独立した新規シリアル通信デバイスアドレスを割り当て、複数のインクジェットヘッドそれぞれに対して、新規シリアル通信デバイスアドレスへの切り替えを指示するアドレス設定指令を、データ伝送路を介して送信する。アドレス紐付け部は、複数のインクジェットヘッドそれぞれについて、ユニークな識別情報と新規シリアル通信デバイスアドレスとを紐付けて保持する。シリアル通信部は、シリアル通信経路を介してアドレス紐付け部が保持する新規シリアル通信デバイスアドレスを送信することで、新規シリアル通信デバイスアドレスに切り替えられているインクジェットヘッドが有する、インクを吐出する複数のアクチュエータが配置されたヘッドユニット内のセンサからのアナログ検出信号をデジタル検出データに変換するＡＤ変換回路との間で、シリアル通信経路を介してシリアル通信する。

図１は、第１実施形態におけるインクジェットプリンタの構成例を示す説明図である。 図２は、第１実施形態に係るインクジェットヘッドの構成例を示す図である。 図３は、第１実施形態に係るヘッド制御回路としてのヘッドコントローラの構成例を示す図である。 図４は、ヘッド制御回路が備える内部メモリが記憶するアドレステーブルの記憶内容の一例を示す図である。 図５は、ヘッド制御回路におけるアドレス切り替え処理の手順の一例を示す流れ図である。 図６は、第２実施形態に係るインクジェットヘッドの構成例を示す図である。

以下、図面を参照して、実施形態に係るインクジェットヘッド及びヘッド制御回路について説明する。

［第１実施形態］
図１は、第１実施形態におけるインクジェットプリンタ１の構成例を示す説明図である。インクジェットプリンタ１は、記録媒体である印刷媒体を搬送しつつ、印刷媒体上に画像形成を行う。

インクジェットプリンタ１は、制御部１１、ディスプレイ１２、操作部１３、通信インタフェース１４、搬送モータ１５、モータ駆動回路１６、ポンプ１７、ポンプ駆動回路１８、第１実施形態に係る複数のインクジェットヘッド１９－１，１９－２，…，１９－ｎ、第１実施形態に係るヘッド制御回路としてのヘッドコントローラ２０、及び電源２１を備える。更に、インクジェットプリンタ１は、図示されない搬送機構、給紙カセット、及び排紙トレイを備える。なお、各図面においては、インタフェースを「ＩＦ」と略記している。また、以降の説明において、複数のインクジェットヘッド１９－１～１９－ｎを区別せずに説明する際には、単に「インクジェットヘッド１９」と記載する。

制御部１１は、プロセッサ２２とメモリ２３とを備え、インクジェットプリンタ１の各種の制御を行う。プロセッサ２２は、演算処理を実行する演算素子である。プロセッサ２２は、例えば、メモリ２３に記憶されているプログラム及びプログラムで用いられるデータに基づいて種々の処理を行う。メモリ２３は、書き換え可能に、プログラム、プログラムで用いられるデータ、等を記憶する。

ディスプレイ１２は、例えば、液晶ディスプレイ等の表示装置であり、プロセッサ２２又は、画像処理を行うための図示しないグラフィックコントローラ等から入力される映像信号に応じて画像を表示する。

操作部１３は、ユーザの操作に基づいて、操作信号を生成する操作部を有する。操作部１３は、例えば、タッチセンサ、テンキー、電源キー、用紙フィードキー、種々のファンクションキー、又はキーボードなどである。タッチセンサは、例えば、抵抗膜式タッチセンサ、静電容量式タッチセンサ、等である。タッチセンサは、或る領域内において指定された位置を示す情報を取得する。また、タッチセンサは、ディスプレイ１２上面に配置されて一体に構成されるタッチパネルとして用いても良い。この場合、タッチセンサは、ディスプレイ１２に表示された画面上のタッチされた位置を示す信号を生成する。

通信インタフェース１４は、外部機器と通信するインタフェースである。本実施形態では、通信インタフェース１４は、例えば、インクジェットプリンタ１に印刷データを送信する少なくとも１台のホストＰＣ２との通信に用いられる。通信インタフェース１４は、有線又は無線で構成されたネットワーク３、例えばＬＡＮ（Local area network）、を介して、ホストＰＣ２と通信する。

搬送モータ１５は、回転することによって、印刷媒体を搬送するための図示されない搬送機構の駆動源となっている。搬送機構は、印刷媒体を搬送する搬送ベルト、搬送ベルトが掛け渡された複数のローラ（駆動ローラ及び従動ローラ）、ガイド、等で構成される。搬送モータ１５は、駆動ローラを回転させて、搬送ベルトを移動させる。印刷媒体は、搬送ベルトの近傍に配置されたガイドにより規定された搬送経路を移動する。

モータ駆動回路１６は、制御部１１から入力された搬送制御信号に従って搬送モータ１５を駆動する。モータ駆動回路１６と搬送モータ１５と搬送機構により、図示しない給紙カセットから取り出された印刷媒体が、複数のインクジェットヘッド１９を経由して図示しない排紙トレイに搬送される。なお、給紙カセットは、複数の印刷媒体を収容するカセットである。排紙トレイは、インクジェットプリンタ１から排出された印刷媒体を収容するトレイである。

ポンプ１７は、インクをインクタンクからインク供給経路を経てインクジェットヘッド１９のインク室に供給する。ポンプ１７は、インクタンクとインクジェットヘッド１９のインク室（後述する容量性素子の圧力室）を接続する図示しないチューブからなるインク供給経路上に配置されている。

ポンプ駆動回路１８は、プロセッサ２２から入力されたインク供給制御信号に従ってポンプ１７を駆動する。

インクジェットヘッド１９は、印刷媒体にインクを吐出して画像を形成する。ヘッドコントローラ２０から供給される駆動電源及び制御信号に基づき、搬送機構に搬送される印刷媒体にインクを吐出することにより、画像を形成する。インクジェットヘッド１９は、インクの色毎、例えば、シアン、マゼンダ、イエロー、及びブラック等の色毎に対応した複数個が設けられている。

ヘッドコントローラ２０は、制御部１１、電源２１及びホストＰＣ２に接続され、複数接続されたインクジェットヘッド１９を制御する回路である。ヘッドコントローラ２０は、インクジェットヘッド１９を動作させることにより、インクジェットヘッド１９内のアクチュエータからインクを吐出させて、印刷媒体に画像を形成する。

電源２１は、商用電源から供給された交流電力を直流電力（直流電圧ＤＣＶ）に変換する。電源２１は、直流電力を駆動電源として、インクジェットプリンタ１内の各構成部に供給する。

以下、インクジェットヘッド１９及びヘッドコントローラ２０について、詳細に説明する。先ず、図２を参照して、インクジェットヘッド１９について説明する。図２は、第１実施形態に係るインクジェットヘッド１９の構成例を示す図である。

インクジェットヘッド１９は、ヘッド内制御回路２４と、ヘッドユニット２５と、を有している。ヘッドユニット２５内には、インクを吐出する複数のアクチュエータが配置される。更に、ヘッドユニット２５内には、インク温度等を検出するためのセンサが配置される。また、ヘッド内制御回路２４は、このヘッドユニット２５を制御する制御回路である。

ヘッド内制御回路２４は、ＡＤＣ内蔵ＦＰＧＡ（Field Programmable Gate Array）２６と、ＤｒＩＣ２７と、を有する。

ＡＤＣ内蔵ＦＰＧＡ２６には、機能ブロックとして、ヘッドユニット２５に設けたセンサからのアナログ検出信号をデジタル値の検出データに変換するＡＤ変換回路であるＡＤＣ２８が形成される。

ＡＤＣ内蔵ＦＰＧＡ２６は、更に、ヘッドコントローラ２０からのインクジェットヘッド高速データ伝送路（データ伝送路）を介した駆動指令に基づいてＤｒＩＣ２７を制御するための構成を備える。即ち、ＡＤＣ内蔵ＦＰＧＡ２６には、機能ブロックとして、高速データ伝送受信部２９、データ処理部３０及びデータ転送回路部３１が形成される。そして、高速データ伝送受信部２９は、機能ブロックとして、データ受信回路部３２を備えるように形成される。

データ受信回路部３２は、ヘッドコントローラ２０からのインクジェットヘッド高速データ伝送路を介した様々な指令を受信するものであり、印刷指令を受信したならば、その印刷指令をデータ処理部３０に転送する。データ処理部３０は、印刷指令を処理してヘッドユニット２５の複数のアクチュエータそれぞれの動作形態を決定し、その決定した動作形態を実現するための制御信号を生成する。データ転送回路部３１は、データ処理部３０が生成した制御信号をＤｒＩＣ２７に転送する。

ＤｒＩＣ２７は、ヘッドユニット２５の複数のアクチュエータを駆動する専用の駆動回路が集積されたドライバＩＣである。ＤｒＩＣ２７は、データ処理部３０からの制御信号に基づいて、ヘッドコントローラ２０からの駆動電圧を各アクチュエータに印加することで、各アクチュエータを駆動する。なお、ＤｒＩＣ２７は、その初期設定が完了して使用可能な状態となっている場合、コンフィグ完了信号を出力する。

ＡＤＣ内蔵ＦＰＧＡ２６は、更に、ヘッドコントローラ２０との間でシリアル通信経路を介したシリアル通信を行うための構成を備える。即ち、ＡＤＣ内蔵ＦＰＧＡ２６には、機能ブロックとして、固有ＩＤ記憶部３３、固有ＩＤインタフェース部３４、ＡＤＣリードレジスタ部３５、シリアル通信部３６及びＡＮＤ回路部３７が形成される。

固有ＩＤ記憶部３３は、ヘッドコントローラ２０が当該インクジェットヘッド１９を識別するためのＦＰＧＡ固有ＩＤを記憶する。ＦＰＧＡ固有ＩＤは、当該インクジェットヘッド１９の製造時に割り当てられたユニークな識別情報である。

固有ＩＤインタフェース部３４は、固有ＩＤ記憶部３３が記憶するＦＰＧＡ固有ＩＤをＡＤＣリードレジスタ部３５へ読み出すためのインタフェースである。

ＡＤＣリードレジスタ部３５は、ＡＤＣ２８が変換したヘッドユニット２５のインク温度等のデジタル検出データを一旦、格納する。それに加えて、ＡＤＣリードレジスタ部３５は、固有ＩＤインタフェース部３４が固有ＩＤ記憶部３３から読み出したＦＰＧＡ固有ＩＤ、ＤｒＩＣ２７からのコンフィグ完了信号で示されるＤｒＩＣ２７のステータス、等を格納することができる。

シリアル通信部３６は、ヘッドコントローラ２０をＩ２Ｃマスタとする、Ｉ２Ｃスレーブインタフェース部である。即ち、シリアル通信部３６は、シリアル通信経路（ＳＣＬ，ＳＤＡ）を経由したヘッドコントローラ２０からの自インクジェットヘッド１９のシリアル通信デバイスアドレスの受信に応答して、ヘッドコントローラ２０との間でシリアル通信経路を経由したシリアル通信を行う。このシリアル通信部３６により、ヘッドコントローラ２０は、ＡＤＣリードレジスタ部３５との通信を行うことが可能となり、ＡＤＣリードレジスタ部３５に格納されたＡＤＣ２８のデジタル検出データや当該インクジェットヘッド１９のＦＰＧＡ固有ＩＤ等を、シリアル通信経路を経由して取得することができる。

ＡＮＤ回路部３７は、ＡＤＣリードレジスタ部３５からのシリアル通信有効信号とエラー検知信号とＤｒＩＣ２７からのコンフィグ完了信号との論理積を行う。ＡＤＣリードレジスタ部３５は、予め決められた条件が整ったとき、当該インクジェットヘッド１９がシリアル通信部３６でのシリアル通信経路を経由したヘッドコントローラ２０との間のシリアル通信を行い得る状態となったことを示すシリアル通信有効信号を出力する。またＡＤＣリードレジスタ部３５は、ＡＤＣ２８のデジタル検出データから異常状態となったことを示すエラー検知信号を出力する。なお、予め決められた条件は、例えば、リセット解除時は、初期シリアル通信デバイスアドレスであるためシリアル通信有効、ユニークな識別情報であるＦＰＧＡ固有ＩＤを読み出すことでシリアル通信無効となり、デバイスアドレスレジスタ部４０からのアドレス切替認証信号で、再度シリアル通信有効となる条件である。ＡＮＤ回路部３７は、ＤｒＩＣ２７が使用可能な状態となっていて、且つ、当該インクジェットヘッド１９がシリアル通信可能な状態、且つ、エラー未検知状態であるとき、ＣＦＧ＿ＤＯＮＥ信号をヘッドコントローラ２０へ送信する。ヘッドコントローラ２０は、これにより、当該インクジェットヘッド１９が使用可能であることを知ることができる。

また更に、ＡＤＣ内蔵ＦＰＧＡ２６は、当該インクジェットヘッド１９のシリアル通信デバイスアドレスを、初期シリアル通信デバイスアドレスから新規シリアル通信デバイスアドレスに切り替えるための構成を備える。即ち、高速データ伝送受信部２９に、機能ブロックとして、コマンド解析部３８及びデバイスアドレス更新制御回路部３９が形成される。更に、ＡＤＣ内蔵ＦＰＧＡ２６には、機能ブロックとして、デバイスアドレスレジスタ部４０が形成される。

新規シリアル通信デバイスアドレスに切り替えようとするとき、ヘッドコントローラ２０からインクジェットヘッド高速データ伝送路を経由してシリアル通信用デバイスアドレス設定コードが送信される。高速データ伝送受信部２９のデータ受信回路部３２は、このシリアル通信用デバイスアドレス設定コードを受信して、そのコードに含まれる“デバイスアドレスセレクト”コマンドを認識すると、そのコマンドの後に続けて送信されてくるデータをコマンド解析部３８へ伝達する。

コマンド解析部３８は、データ受信回路部３２から伝達された“デバイスアドレスセレクト”コマンド後に送られてくるデータを解析する。そして、コマンド解析部３８は、解析した情報をデバイスアドレス更新制御回路部３９へ伝達する。

デバイスアドレス更新制御回路部３９は、コマンド解析部３８から伝達された情報に基づいて、デバイスアドレスレジスタ部４０へ、デバイスアドレスセレクト信号［３：０］と、更新タイミング信号（ＵＰＤＡＴＥ）を出力する。デバイスアドレスセレクト信号［３：０］は、４ビットの新規シリアル通信デバイスアドレスを選択する値を表す。

デバイスアドレスレジスタ部４０は、リセット生成部４１から出力されるｒｅｓｅｔ＿ｏｕｔにて、デバイスアドレスは初期化される。デバイスアドレス更新制御回路部３９から出力された更新タイミング信号に応答して、同じくデバイスアドレス更新制御回路部３９から出力されたデバイスアドレスセレクト信号［３：０］で選択された新規シリアル通信デバイスアドレスを記憶する。また、ＡＤＣリードレジスタ部３５に、新規シリアル通信デバイスアドレスに更新された状態を示すアドレス切替認証信号を出力する。

Ｉ２Ｃスレーブインタフェース部であるシリアル通信部３６は、デバイスアドレスレジスタ部４０に新規シリアル通信デバイスアドレスが記憶されている場合には、自インクジェットヘッド１９のシリアル通信デバイスアドレスを、初期シリアル通信デバイスアドレスから、この新規シリアル通信デバイスアドレスに切り替える。即ち、シリアル通信部３６は、ヘッドコントローラ２０からシリアル通信経路を経由して、初期シリアル通信デバイスアドレスと同じシリアル通信デバイスアドレスに対するシリアル通信要求を受信しても、それを無視する。そして、シリアル通信部３６は、ヘッドコントローラ２０からシリアル通信経路を経由して、新規シリアル通信デバイスアドレスと同じシリアル通信デバイスアドレスに対するシリアル通信要求を受信した場合にのみ、それに応答して、ヘッドコントローラ２０との間のシリアル通信経路を経由したシリアル通信を行う。

また、ＡＤＣ内蔵ＦＰＧＡ２６は、ヘッド内制御回路２４内の各部をリセットするための構成を備える。即ち、ＡＤＣ内蔵ＦＰＧＡ２６には、機能ブロックとして、リセット生成部４１及びＯＲ回路部４２が形成される。

リセット生成部４１は、ヘッドコントローラ２０からインクジェットヘッドロジック電源ＨＥＡＤ＿ＶＤＤとヘッドクロックＨＥＡＤ＿ＣＬＫが供給されると、内部リセット信号ｒｅｓｔ＿ｏｕｔを生成して出力する。この内部リセット信号ｒｅｓｔ＿ｏｕｔは、データ処理部３０、データ転送回路部３１、データ受信回路部３２、固有ＩＤインタフェース部３４、ＡＤＣリードレジスタ部３５、シリアル通信部３６及びデバイスアドレスレジスタ部４０の各機能ブロックは、この内部リセット信号ｒｅｓｔ＿ｏｕｔの入力に応じて、リセットされる。また、内部リセット信号ｒｅｓｔ＿ｏｕｔは、ＯＲ回路部４２にも入力される。

ＯＲ回路部４２には、また、ＡＤＣリードレジスタ部３５からヘッドリセット信号ｈｄ＿ｒｓｔ＿ｏｕｔも入力される。ヘッドコントローラ２０からシリアル通信部３６を介してＡＤＣリードレジスタ部３５から、このヘッドリセット信号ｈｄ＿ｒｓｔ＿ｏｕｔが出力される。なお、この場合は、ＤｒＩＣ２７へのソフトウェアリセットである。ＯＲ回路部４２は、内部リセット信号ｒｅｓｔ＿ｏｕｔとヘッドリセット信号ｈｄ＿ｒｓｔ＿ｏｕｔとの論理和を行う。ＯＲ回路部４２は、内部リセット信号ｒｅｓｔ＿ｏｕｔ又はヘッドリセット信号ｈｄ＿ｒｓｔ＿ｏｕｔが入力されたとき、ＤｒＩＣ２７にドライバＩＣリセット信号ｄｒｉｃ＿ｒｅｓｔを出力して、ＤｒＩＣ２７をリセットする。

次に、図３を参照して、ヘッドコントローラ２０について説明する。図３は、第１実施形態に係るヘッド制御回路としてのヘッドコントローラ２０の構成例を示す図である。なお、図３は、インクジェットヘッド高速データ伝送路及びシリアル通信経路に係わる部分の構成のみを示している。

ヘッドコントローラ２０は、複数のインクジェットヘッド１９に対して、それぞれへのインクジェットヘッド高速データ伝送路（ＤＯｎＰ－ＤＯｎＮ）を経由して指令を与えることで、それら複数のインクジェットヘッド１９の動作を制御するヘッド制御回路である。ヘッドコントローラ２０は、ＭＣＵ４３及びヘッドインタフェース高速データ伝送送信部４４を備える。

ＭＣＵ４３は、内部メモリ４５を有するマイクロコンピュータである。ＭＣＵ４３は、共通接続されたシリアル通信経路（ＳＣＬ，ＳＤＡ）を経由して、各インクジェットヘッド１９に接続される。即ち、ＭＣＵ４３は、各インクジェットヘッド１９のＡＤＣ内蔵ＦＰＧＡ２６内のＩ２Ｃスレーブインタフェース部であるシリアル通信部３６に対して、Ｉ２Ｃマスタとなる。また、ＭＣＵ４３は、レジスタリード／ライト線ＲＥＧ（Ｒ／Ｗ）及びデータ線ＤＡＴＡにより、ヘッドインタフェース高速データ伝送送信部４４に接続される。

ヘッドインタフェース高速データ伝送送信部４４は、それぞれ別個のインクジェットヘッド高速データ伝送路（ＤＯｎＰ－ＤＯｎＮ）を経由して、複数のインクジェットヘッド１９のそれぞれに接続されたシリアライザ／デシリアライザである。ヘッドインタフェース高速データ伝送送信部４４は、ＭＣＵ４３からのデータを宛先のインクジェットヘッド１９にインクジェットヘッド高速データ伝送路を経由して送信する。

なお、ＭＣＵ４３の内部メモリ４５は、例えば、各インクジェットヘッド１９のユニークな識別情報と新規シリアル通信デバイスアドレスとの紐付けを記憶する。この紐付けは、例えば、アドレステーブルの形式で内部メモリ４５に記憶することができる。

図４は、内部メモリ４５が記憶するアドレステーブルの記憶内容の一例を示す図である。アドレステーブルは、１つのインクジェットヘッド１９を１レコードとして、ヘッドＩＤ、デバイスアドレス、ＦＰＧＡ固有ＩＤが記載される。ヘッドＩＤは、複数のインクジェットヘッド１９を識別するためのユニークな識別記号である。デバイスアドレスは、ヘッドコントローラ２０側から各インクジェットヘッド１９に設定した新規シリアル通信デバイスアドレスである。ＦＰＧＡ固有ＩＤは、各インクジェットヘッド１９にＦＰＧＡ固有ＩＤとして設定されていたユニークな識別情報である。図４に「４８８４Ｅ６１Ｃ４９４２９８８０」として示すように、ＦＰＧＡ固有ＩＤは、複数のインクジェットヘッド１９で競合することは無い。

以下、図５を参照して、ＭＣＵ４３による各インクジェットヘッド１９のシリアル通信デバイスアドレスの切り替えに係わる動作を説明する。図５は、第１実施形態に係るヘッド制御回路としてのヘッドコントローラ２０のＭＣＵ４３におけるアドレス切り替え処理の手順の一例を示す流れ図である。この流れ図に示す手順は、インクジェットプリンタ１の電源投入時の初期設定動作として、複数のインクジェットヘッド１９それぞれについて実施される。なお、故障等により何れかのインクジェットヘッド１９を交換する際、インクジェットプリンタ１の電源はオンのままであっても、ヘッドコントローラ２０及び各インクジェットヘッド１９への通電はオフされる。よって、インクジェットヘッド１９への通電復帰後にも、複数のインクジェットヘッド１９それぞれについて、この流れ図に示す手順が実施されることとなる。

ＭＣＵ４３は、先ず、処理対象のインクジェットヘッド１９のユニークな識別情報であるＦＰＧＡ固有ＩＤを読み出すための処理手順を実行する。

即ち、先ず、ＭＣＵ４３は、複数のインクジェットヘッド１９それぞれに対する専用のインクジェットヘッドロジック電源ＨＥＡＤ＿ＶＤＤの中から、処理対象のインクジェットヘッド１９へのインクジェットヘッドロジック電源ＨＥＡＤ＿ＶＤＤをオンすると共に、複数のインクジェットヘッド１９に共通のヘッドクロックＨＥＡＤ＿ＣＬＫを供給する（ＡＣＴ１１）。

これにより、対象のインクジェットヘッド１９において、ＡＤＣ内蔵ＦＰＧＡ２６内のリセット生成部４１が内部リセット信号ｒｅｓｔ＿ｏｕｔを生成し、ＡＤＣ内蔵ＦＰＧＡ２６内の各機能ブロックに対して出力されることとなる。この内部リセット信号ｒｅｓｔ＿ｏｕｔが入力されたＡＤＣリードレジスタ部３５及びデバイスアドレスレジスタ部４０はリセットされて、その格納されるシリアル通信デバイスアドレスが初期化され、複数のインクジェットヘッド１９に共通の或る決まった初期シリアル通信デバイスアドレスとなる。インクジェットヘッドロジック電源が供給されていない他のインクジェットヘッド１９では、この初期シリアル通信デバイスアドレスとはならない。

インクジェットヘッド１９のユニークな識別情報であるＦＰＧＡ固有ＩＤをシリアル通信経路で読み出す場合、ＡＤＣ内蔵ＦＰＧＡ２６内のＡＤＣリードレジスタ部３５のアクセスコードレジスタへ、特定コード（値）を書き込まないと、つまり、レジスタ設定を有効にしないと、固有ＩＤは読み出せない仕組みとしている。そのため、ＭＣＵ４３は、上記初期シリアル通信デバイスアドレス宛に、シリアル通信経路により、アクセスコードレジスタ設定を有効にするＦＰＧＡ固有ＩＤアクセスコードを送信する（ＡＣＴ１２）。

このＦＰＧＡ固有ＩＤアクセスコードは、初期シリアル通信デバイスアドレスに初期化されている対象のインクジェットヘッド１９のシリアル通信部３６で受信され、ＡＤＣリードレジスタ部３５のアクセスコードレジスタのレジスタ設定が有効となる。このレジスタ設定が有効になることで、ＡＤＣリードレジスタ部３５には、固有ＩＤインタフェース部３４を介して固有ＩＤ記憶部３３に記憶されているＦＰＧＡ固有ＩＤが書き込まれる。そして、ＡＤＣリードレジスタ部３５は、シリアル通信部３６によりシリアル通信経路を経由して、その書き込まれたＦＰＧＡ固有ＩＤをＭＣＵ４３に送信する。

ＭＣＵ４３は、シリアル通信経路を経由して送信されてくるＦＰＧＡ固有ＩＤを読み込む（ＡＣＴ１３）。

そして、ＭＣＵ４３は、ＦＰＧＡ固有ＩＤを読み込めたか否か判断する（ＡＣＴ１４）。読み込みができていなかったと判断した場合（ＡＣＴ１４、ＮＯ）、ＭＣＵ４３は、上記ＡＣＴ１１の処理から繰り返す。

ＦＰＧＡ固有ＩＤを読み込めたと判断した場合（ＡＣＴ１４、ＹＥＳ）、ＭＣＵ４３は、読み込んだＦＰＧＡ固有ＩＤを内部メモリ４５に記憶する（ＡＣＴ１５）。例えば、アドレステーブルにおける対象インクジェットヘッド１９のヘッドＩＤを持つレコードに、その読み込んだＦＰＧＡ固有ＩＤを書き込む。

そして、ＭＣＵ４３は、上記初期シリアル通信デバイスアドレス宛に、シリアル通信経路により、アクセスコードレジスタ設定を無効にするＦＰＧＡ固有ＩＤアクセスコードを送信する（ＡＣＴ１６）。これにより、初期シリアル通信デバイスアドレスに初期化されている対象のインクジェットヘッド１９では、ＡＤＣリードレジスタ部３５のアクセスコードレジスタのレジスタ設定が無効にされ、ＡＤＣリードレジスタ部３５は、シリアル通信部３６によるシリアル通信経路を経由したＦＰＧＡ固有ＩＤの送信を終了する。

次に、ＭＣＵ４３は、ＤｒＩＣ２７に対して設定データを送り、ＣＦＧ＿ＤＯＮＥ信号がアクティブになることを確認してから、処理対象のインクジェットヘッド１９のシリアル通信デバイスアドレスを初期シリアル通信デバイスアドレスから新規シリアル通信デバイスアドレスに切り替えるための処理手順を実行する。

即ち、先ず、ＭＣＵ４３は、ヘッドインタフェース高速データ伝送送信部４４に、対象のインクジェットヘッド１９を新規シリアル通信デバイスアドレスに切り替えさせるためのシリアル通信用デバイスアドレス設定コードを、インクジェットヘッド高速データ伝送路を経由して対象のインクジェットヘッド１９へ送信させる（ＡＣＴ１７）。

そして、ＭＣＵ４３は、このシリアル通信用デバイスアドレス設定コードで設定する新規シリアル通信デバイスアドレスを、対象のインクジェットヘッド１９のＦＰＧＡ固有ＩＤと紐付ける（ＡＣＴ１８）。即ち、ＭＣＵ４３は、上記ＡＣＴ１５で内部メモリ４５に記憶させたＦＰＧＡ固有ＩＤに対応させて、新規シリアル通信デバイスアドレスを記憶する。例えば、内部メモリ４５のアドレステーブルにおいて、対象のインクジェットヘッド１９のヘッドＩＤを持ち、既にＦＰＧＡ固有ＩＤが書き込まれているレコードに、この新規シリアル通信デバイスアドレスを書き込む。

シリアル通信用デバイスアドレス設定コードを受信した対象のインクジェットヘッド１９では、ＡＤＣ内蔵ＦＰＧＡ２６内の高速データ伝送受信部２９にてコード解析を行い、デバイスアドレスレジスタ部４０に、新規シリアル通信デバイスアドレスを格納することとなる。デバイスアドレスレジスタ部４０は、新規シリアル通信デバイスアドレスを格納した際、ＡＤＣリードレジスタ部３５へデバイスアドレス更新手順が認証されたことを送信する。なお、高速データ伝送受信部２９でのコード解析にてコード一致しない場合には、このシリアル通信用デバイスアドレス設定コードは無視される。よってこの場合には、新規シリアル通信デバイスアドレスは格納されない、つまり、シリアル通信デバイスアドレスは更新されず、アドレス切替認証信号も送信されない。

ＭＣＵ４３は、認証信号を受信したか否か、つまりＣＦＧ＿ＤＯＮＥ信号がＯＫであるか否か判断する（ＡＣＴ１９）。認証がＯＫでないと判断した場合（ＡＣＴ１９、ＮＯ）、上記ＡＣＴ１７の処理に戻って、別の新規シリアル通信デバイスアドレスに切り替えさせるためのシリアル通信用デバイスアドレス設定コードを発行する。或いは、ＭＣＵ４３は、上記ＡＣＴ１１の処理手順からやり直すようにしても良い。

認証がＯＫであったと判断した場合（ＡＣＴ１９、ＹＥＳ）、ＭＣＵ４３は、シリアル通信経路を経由したデバイスアドレススキャン操作等を実施し、シリアル通信デバイスアドレスが更新されたことを確認する（ＡＣＴ２０）。デバイスアドレススキャン操作は、シリアル通信にてＭＣＵ４３からのシリアル通信デバイスアドレス発行（リクエスト）に対して返答（アクノリッジ）が返ってくる仕組みを使い、特定のシリアル通信デバイスアドレス範囲をスキャンして、どのシリアル通信デバイスアドレスに対して返答が有ったかを調べる操作である。

そして、ＭＣＵ４３は、対象のインクジェットヘッド１９について内部メモリ４５に記憶されているＦＰＧＡ固有ＩＤと更新シリアル通信デバイスアドレスの紐付けがＯＫであるか否か確認する（ＡＣＴ２１）。例えば、ＭＣＵ４３は、ＡＣＴ２０のデバイスアドレススキャンで返信が有ったシリアル通信デバイスアドレスが、内部メモリ４５にＦＰＧＡ固有ＩＤと対応付けて記憶されているか否かにより、これを確認することができる。紐付けがＯＫではないと判断した場合（ＡＣＴ２１、ＮＯ）、ＭＣＵ４３は、上記ＡＣＴ１７の処理に戻って、別の新規シリアル通信デバイスアドレスに切り替えさせるためのシリアル通信用デバイスアドレス設定コードを発行する。

紐付けがＯＫであると判断した場合（ＡＣＴ２１、ＹＥＳ）、ＭＣＵ４３は、その紐付けが正しいか否かを確認するための処理手順を実施する。

即ち、先ず、ＭＣＵ４３は、紐付けにおける対象のインクジェットヘッド１９の新規シリアル通信デバイスアドレス宛に、シリアル通信経路により、アクセスコードレジスタ設定を有効にするＦＰＧＡ固有ＩＤアクセスコードを送信する（ＡＣＴ２２）。

そして、このＦＰＧＡ固有ＩＤアクセスコードは、新規シリアル通信デバイスアドレスに切り替えられている対象のインクジェットヘッド１９のシリアル通信部３６で受信され、ＡＤＣリードレジスタ部３５のアクセスコードレジスタのレジスタ設定が有効となる。これにより、ＡＤＣリードレジスタ部３５は、シリアル通信部３６によりシリアル通信経路を経由して、ＦＰＧＡ固有ＩＤをＭＣＵ４３に送信する。

ＭＣＵ４３は、シリアル通信経路を経由して送信されてくるＦＰＧＡ固有ＩＤを読み込む（ＡＣＴ２３）。

そして、ＭＣＵ４３は、ＦＰＧＡ固有ＩＤを読み込めたか否か判断する（ＡＣＴ２４）。読み込みができていなかったと判断した場合（ＡＣＴ２４、ＮＯ）、ＭＣＵ４３は、上記ＡＣＴ２２の処理から繰り返す。

ＦＰＧＡ固有ＩＤを読み込めたと判断した場合（ＡＣＴ２４、ＹＥＳ）、ＭＣＵ４３は、新規シリアル通信デバイスアドレス宛に、シリアル通信経路により、アクセスコードレジスタ設定を無効にするＦＰＧＡ固有ＩＤアクセスコードを送信する（ＡＣＴ２５）。これにより、対象のインクジェットヘッド１９では、ＡＤＣリードレジスタ部３５のアクセスコードレジスタのレジスタ設定が無効にされ、ＡＤＣリードレジスタ部３５は、シリアル通信部３６によるシリアル通信経路を経由したＦＰＧＡ固有ＩＤの送信を終了する。

そして、ＭＣＵ４３は、紐付けがＯＫであるか否か、つまり、上記ＡＣＴ２３で読み込んだＦＰＧＡ固有ＩＤと対象のインクジェットヘッド１９の新規シリアル通信デバイスアドレスとが正しく紐付けられているか否か判断する（ＡＣＴ２６）。紐付けがＯＫではないと判断した場合（ＡＣＴ２６、ＮＯ）、ＭＣＵ４３は、上記ＡＣＴ１１の処理手順からやり直す。

紐付けがＯＫであると判断した場合（ＡＣＴ２６、ＹＥＳ）、ＭＣＵ４３は、この流れ図に示す処理手順を終了する。そして、別のインクジェットヘッド１９を処理対象として、この流れ図に示す処理手順を実施していく。

以上のように、第１実施形態に係るインクジェットヘッド１９は、インクを吐出する複数のアクチュエータが配置されたヘッドユニット２５と、ヘッドユニット２５を制御するヘッド内制御回路２４と、を備え、ヘッド内制御回路２４は、ヘッドユニット２５の複数のアクチュエータを駆動する駆動ＩＣであるＤｒＩＣ２７と、ヘッドユニット２５に設けたセンサからのアナログ検出信号をデジタル検出データに変換するＡＤ変換回路であるＡＤＣ２８と、インクジェットヘッド１９の外部に設けられたヘッド制御回路であるヘッドコントローラ２０からのインクジェットヘッド高速データ伝送路を介した駆動指令に基づいて前記駆動ＩＣを制御すると共に、ヘッドコントローラ２０とＡＤＣ２８との間のシリアル通信経路を介したシリアル通信を制御するＡＤＣ内蔵ＦＰＧＡ２６と、を備える。そして、ＡＤＣ内蔵ＦＰＧＡ２６は、当該インクジェットヘッド１９のユニークな識別情報であるＦＰＧＡ固有ＩＤを記憶する記憶部である固有ＩＤ記憶部３３と、ヘッドコントローラ２０からのシリアル通信経路を介したＦＰＧＡ固有ＩＤの読み出しコードとしてのＦＰＧＡ固有ＩＤアクセスコードに応答して、固有ＩＤ記憶部３３に記憶されているＦＰＧＡ固有ＩＤを、シリアル通信経路を介してヘッドコントローラ２０に送信する固有識別情報リード部となる固有ＩＤインタフェース部３４，ＡＤＣリードレジスタ部３５及びシリアル通信部３６と、ヘッドコントローラ２０からのインクジェットヘッド高速データ伝送路を介したアドレス設定指令としてのシリアル通信用デバイスアドレス設定コードによって新規シリアル通信デバイスアドレスが指定されたとき、当該インクジェットヘッド１９のシリアル通信デバイスアドレスを、指定された新規シリアル通信デバイスアドレスに切り替えるアドレス切替部となるデータ受信回路部３２，コマンド解析部３８，デバイスアドレス更新制御回路部３９，デバイスアドレスレジスタ部４０と、ヘッドコントローラ２０からのシリアル通信経路を介した新規シリアル通信デバイスアドレスに対するシリアル通信要求に応答して、ヘッドコントローラ２０とＡＤＣ２８との間でシリアル通信経路を介したシリアル通信を行うシリアル通信部となるＡＤＣリードレジスタ部３５，シリアル通信部３６と、を有するように構成される。

また、第１実施形態に係るヘッド制御回路としてのヘッドコントローラ２０は、複数のインクジェットヘッド１９に対してインクジェットヘッド高速データ伝送路を介して指令を与えることで複数のインクジェットヘッド１９の動作を制御するヘッド制御回路であって、固有アドレス取得部、指示部、アドレス紐付け部及びシリアル通信部として動作するマイクロコンピュータであるＭＣＵ４３を備え、固有アドレス取得部は、複数のインクジェットヘッド１９それぞれからシリアル通信経路を介して、インクジェットヘッド１９それぞれのユニークな識別情報を取得し、指示部は、複数のインクジェットヘッド１９それぞれに、ＦＰＧＡ固有ＩＤとは独立した新規シリアル通信デバイスアドレスを割り当て、複数のインクジェットヘッド１９それぞれに対して、新規シリアル通信デバイスアドレスへの切り替えを指示するアドレス設定指令を、インクジェットヘッド高速データ伝送路を介して送信し、アドレス紐付け部は、複数のインクジェットヘッド１９それぞれについて、ＦＰＧＡ固有ＩＤと新規シリアル通信デバイスアドレスとを紐付けてＭＣＵ４３の内部メモリ４５に保持し、シリアル通信部は、シリアル通信経路を介して内部メモリ４５が保持する新規シリアル通信デバイスアドレスを送信することで、新規シリアル通信デバイスアドレスに切り替えられているインクジェットヘッドが有する、インクを吐出する複数のアクチュエータが配置されたヘッドユニット内のセンサからのアナログ検出信号をデジタル検出データに変換するＡＤＣ２８との間で、シリアル通信経路を介してシリアル通信する。

このように、第１実施形態においては、ＦＰＧＡを搭載したインクジェットヘッド１９にて、ＡＤＣ等の制御にＩ２Ｃ等のシリアル通信を使用する際に、シリアル通信経路とは別のインクジェットヘッド高速データ伝送路にて、新規シリアル通信デバイスアドレスに切り替えるためのシリアル通信用デバイスアドレス設定コードをシリアル通信マスタコントローラとなるヘッドコントローラ２０のＭＣＵ４３から送信し、インクジェットヘッド１９内部の高速データ伝送受信部２９にて、この受信したシリアル通信用デバイスアドレス設定コードに基づいて、Ｉ２Ｃスレーブインタフェース部となるシリアル通信部３６のデバイスアドレスを、新規シリアル通信デバイスアドレスに意図的に切り替える。

従って、高速にシリアル通信デバイスアドレスを更新することが可能となり、また、複数のインクジェットヘッド１９に搭載したＡＤＣ等をヘッドコントローラ２０のＭＣＵ４３から直接、シリアル通信デバイスアドレス指定で制御可能となる。よって、第１実施形態によれば、ヘッド制御回路にＩ２ＣスイッチＩＣ等の部品を設けること無く、シリアル通信デバイスアドレスが競合し得る複数のインクジェットヘッドとの間でシリアル通信を行うことが可能となる。

また、インクジェットヘッド１９のヘッド内制御回路２４にＦＰＧＡを搭載することで、ヘッドコントローラ２０からは１つのデバイスとして認識することができるため、ヘッド内制御回路２４の内部構成を或る程度カスタマイズすることが可能となり、ＡＤＣ内蔵ＦＰＧＡ２６に各構成部を機能ブロックとして作り込むことができる。

更に、インクジェットヘッド１９に搭載された固有ＩＤ記憶部３３に記憶されたＦＰＧＡ固有ＩＤを読み出すことができるため、ヘッドコントローラ２０のＭＣＵ４３で、不変的なＦＰＧＡ固有ＩＤに対して、変更した新規デバイスアドレスを紐付けして、管理及び制御することが容易に行い得る。

［第２実施形態］
次に、第２実施形態を説明する。ここでは、第１実施形態と同じ部分についてはその説明を省略し、第１実施形態とは異なる部分のみを説明する。

図６は、第２実施形態に係るインクジェットヘッド１９の構成例を示す図である。図６に示すように、第２実施形態に係るインクジェットヘッド１９では、ヘッド内制御回路２４は、第１実施形態におけるＡＤＣ内蔵ＦＰＧＡ２６に代えて、ＦＰＧＡ４６とＡＤＣＩＣ４７とを備えるものとしている。ＦＰＧＡ４６には、ＡＤＣ２８に代えて、機能ブロックとして、シリアル通信部４８とシリアル通信制御部４９とが形成されている。

ＡＤＣＩＣ４７は、ＡＤ変換を行うＩＣである。

ＦＰＧＡ４６内のシリアル通信部４８は、ＡＤＣＩＣ４７に対するマスタ部となって、ＡＤＣＩＣ４７が持つ固定のアドレスを使用して、ＡＤＣＩＣ４７とシリアル通信する。 ＦＰＧＡ４６内のシリアル通信制御部４９は、ヘッドコントローラ２０のＭＣＵ４３から制御するためにＡＤＣリードレジスタ部３５が介在し、このＡＤＣリードレジスタ部３５とシリアル通信部４８とを仲介する。

以上のように、第２実施形態に係るインクジェットヘッド１９は、ＡＤ変換回路をＦＰＧＡ４６の外付けとし、ＦＰＧＡ４６内にそのＡＤ変換回路と通信を行うための機能ブロックを形成したことを除いて、第１実施形態と同様のものである。よって、第１実施形態と同様の作用効果を奏する。

なお、実施形態及び変形例に示した流れ図の手順及びその内容は一例である。同様な効果を奏し得るのであればその手順及び内容は適宜変更することができる。

また、シリアル通信デバイスアドレスは、４ビットの例を示したが、他のビット数であっても構わない。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…インクジェットプリンタ、 ２…ホストＰＣ、 ３…ネットワーク、 １１…制御部、 １２…ディスプレイ、 １３…操作部、 １４…通信インタフェース、 １５…搬送モータ、 １６…モータ駆動回路、 １７…ポンプ、 １８…ポンプ駆動回路、 １９，１９－１～１９－ｎ…インクジェットヘッド、 ２０…ヘッドコントローラ、 ２１…電源、 ２２…プロセッサ、 ２３…メモリ、 ２４…ヘッド内制御回路、 ２５…ヘッドユニット、 ２６…ＡＤＣ内蔵ＦＰＧＡ、 ２７…ＤｒＩＣ、 ２８…ＡＤＣ、 ２９…高速データ伝送受信部、 ３０…データ処理部、 ３１…データ転送回路部、 ３２…データ受信回路部、 ３３…固有ＩＤ記憶部、 ３４…固有ＩＤインタフェース部、 ３５…ＡＤＣリードレジスタ部、 ３６，４８…シリアル通信部、 ３７…ＡＮＤ回路部、 ３８…コマンド解析部、 ３９…デバイスアドレス更新制御回路部、 ４０…デバイスアドレスレジスタ部、 ４１…リセット生成部、 ４２…ＯＲ回路部、 ４３…ＭＣＵ、 ４４…ヘッドインタフェース高速データ伝送送信部、 ４５…内部メモリ、 ４６…ＦＰＧＡ、 ４７…ＡＤＣＩＣ、 ４９…シリアル通信制御部。

Claims (5)

1. インクを吐出する複数のアクチュエータが配置されたヘッドユニットと、前記ヘッドユニットを制御する制御回路と、を備えるインクジェットヘッドであって、
   前記制御回路は、
   前記ヘッドユニットの前記複数のアクチュエータを駆動する駆動ＩＣと、
   前記ヘッドユニットに設けたセンサからのアナログ検出信号をデジタル検出データに変換するＡＤ変換回路と、
   前記インクジェットヘッドの外部に設けられたヘッド制御回路からのデータ伝送路を介した駆動指令に基づいて前記駆動ＩＣを制御すると共に、前記ヘッド制御回路と前記ＡＤ変換回路との間のシリアル通信経路を介したシリアル通信を制御するＦＰＧＡと、
   を備え、
   前記ＦＰＧＡは、
   当該インクジェットヘッドのユニークな識別情報を記憶する記憶部と、
   前記ヘッド制御回路からの前記シリアル通信経路を介した前記ユニークな識別情報の読み出しコードに応答して、前記記憶部に記憶されている前記ユニークな識別情報を、前記シリアル通信経路を介して前記ヘッド制御回路に送信する固有識別情報リード部と、
   前記ヘッド制御回路からの前記データ伝送路を介したアドレス設定指令によって新規シリアル通信デバイスアドレスが指定されたとき、当該インクジェットヘッドのシリアル通信デバイスアドレスを、初期シリアル通信デバイスアドレスから前記指定された新規シリアル通信デバイスアドレスに切り替えるアドレス切替部と、
   前記ヘッド制御回路からの前記シリアル通信経路を介した前記新規シリアル通信デバイスアドレスに対するシリアル通信要求に応答して、前記ヘッド制御回路と前記ＡＤ変換回路との間で前記シリアル通信経路を介した前記シリアル通信を行うシリアル通信部と、
   を有するように構成される、
   インクジェットヘッド。
2. 前記ＦＰＧＡは、前記ＡＤ変換回路を内蔵するように構成される、請求項１に記載のインクジェットヘッド。
3. 前記ＡＤ変換回路は、前記ＦＰＧＡの外部に配置されたＡＤ変換ＩＣであり、
   前記ＦＰＧＡは、前記ＡＤ変換ＩＣとのシリアル通信を行う通信部を更に有するように構成される、
   請求項１に記載のインクジェットヘッド。
4. 前記ＦＰＧＡの前記アドレス切替部は、
   前記新規シリアル通信デバイスアドレスを保持するためのデバイスアドレスレジスタ部と、
   前記ヘッド制御回路からの前記データ伝送路を介した前記アドレス設定指令を解析して、前記新規シリアル通信デバイスアドレスを取得するコマンド解析部と、
   前記コマンド解析部が取得した前記新規シリアル通信デバイスアドレスを前記デバイスアドレスレジスタ部に保持させるアドレス更新制御部と、
   を有するように構成される、
   請求項１乃至３の何れかに記載のインクジェットヘッド。
5. 複数のインクジェットヘッドに対してデータ伝送路を介して指令を与えることで前記複数のインクジェットヘッドの動作を制御するヘッド制御回路であって、
   前記複数のインクジェットヘッドそれぞれからシリアル通信経路を介して、前記インクジェットヘッドそれぞれのユニークな識別情報を取得する固有アドレス取得部と、
   前記複数のインクジェットヘッドそれぞれに、前記ユニークな識別情報とは独立した新規シリアル通信デバイスアドレスを割り当て、前記複数のインクジェットヘッドそれぞれに対して、前記新規シリアル通信デバイスアドレスへの切り替えを指示するアドレス設定指令を、データ伝送路を介して送信する指示部と、
   前記複数のインクジェットヘッドそれぞれについて、前記ユニークな識別情報と前記新規シリアル通信デバイスアドレスとを紐付けて保持するアドレス紐付け部と、
   前記シリアル通信経路を介して前記アドレス紐付け部が保持する前記新規シリアル通信デバイスアドレスを送信することで、前記新規シリアル通信デバイスアドレスに切り替えられているインクジェットヘッドが有する、インクを吐出する複数のアクチュエータが配置されたヘッドユニット内のセンサからのアナログ検出信号をデジタル検出データに変換するＡＤ変換回路との間で、前記シリアル通信経路を介してシリアル通信するシリアル通信部と、
   を備える、ヘッド制御回路。