JP2024028116A - 半導体装置及びこれを含む電子システム - Google Patents

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Abstract

【課題】電気的特性及び信頼度が向上した半導体装置及びこれを含む電子システムを提供する。【解決手段】本発明による半導体装置は、交互に積層される第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、第１ゲート積層構造体上に提供され、交互に積層される第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、第１ゲート積層構造体及び第２ゲート積層構造体を貫通するメモリチャンネル構造体と、第１ゲート積層構造体及び第２ゲート積層構造体を貫通する貫通コンタクトと、貫通コンタクトを囲むバリアーパターンと、を含む。第１絶縁パターンは第１絶縁パターンの中で最上部に配置される第１連結絶縁パターンを含む。第２絶縁パターンは第１連結絶縁パターンの上面に接する第２連結絶縁パターンを含む。【選択図】図２Ｃ

Description

本発明は、半導体装置及びこれを含む電子システムに関し、より詳細にはバリアーパターンを含む半導体装置及びこれを含む電子システムに関する。
小型化、多機能化、及び／又は低い製造単価等の特性によって半導体素子は電子産業で重要な要素として脚光を浴びている。半導体素子は論理データを格納する半導体記憶素子、論理データを演算処理する半導体論理素子、及び記憶要素と論理要素を含むハイブリッド（ｈｙｂｒｉｄ）半導体素子等に区分される。
最近、電子機器の高速化、低消費電力化に応じて、これに内装される半導体素子も、やはり速い動作速度及び／又は低い動作電圧等が要求されており、これを充足させるためにはより高集積化された半導体素子が必要である。但し、半導体素子の高集積化が深化することにつれて、半導体素子の電気的特性及び生産収率が減少する。したがって、半導体素子の電気的特性及び生産収率を向上させるために多くの研究が進行している。
米国特許第１０７２７２４８号明細書
本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、電気的特性及び信頼度が向上した半導体装置及びこれを含む電子システムを提供することにある。
上記目的を達成するためになされた本発明の一態様による半導体装置は、交互に積層された第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体上に提供され、交互に積層された第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通するメモリチャンネル構造体と、前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通する貫通コンタクトと、前記貫通コンタクトを囲むバリアーパターンと、を含み、前記第１絶縁パターンは前記第１絶縁パターンの中で最上部に配置された第１連結絶縁パターンを含み、前記第２絶縁パターンは前記第１連結絶縁パターンの上面に接する第２連結絶縁パターンを含み、前記バリアーパターンの下面は前記第１連結絶縁パターンの前記上面に接し、前記バリアーパターンの上面は前記第２連結絶縁パターンに接することができる。
上記目的を達成するためになされた本発明の他の態様による半導体装置は、交互に積層された第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体上に提供され、交互に積層された第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通するメモリチャンネル構造体と、前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通する貫通コンタクトと、前記貫通コンタクトを囲むバリアーパターンと、を含み、前記第１ゲート積層構造体は前記貫通コンタクトを囲む第１コンタクト絶縁パターンをさらに含み、前記第２ゲート積層構造体は前記貫通コンタクトを囲む第２コンタクト絶縁パターンをさらに含み、前記バリアーパターンは前記第１コンタクト絶縁パターン及び前記第２コンタクト絶縁パターンの間に配置されることができる。
上記目的を達成するためになされた本発明の一態様による電子システムは、メーン基板と、前記メーン基板の上の半導体装置と、前記メーン基板上で前記半導体装置に電気的に連結されたコントローラと、を含み、前記半導体装置は、交互に積層された第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、前記第１ゲート積層構造体上に提供され、交互に積層された第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通するメモリチャンネル構造体と、前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通する貫通コンタクトと、前記貫通コンタクトを囲むバリアーパターンと、を含み、前記第１ゲート積層構造体は前記貫通コンタクトを囲む第１コンタクト絶縁パターンをさらに含み、前記第２ゲート積層構造体は前記貫通コンタクトを囲む第２コンタクト絶縁パターンをさらに含み、前記第１絶縁パターンは前記第１導電パターン及び前記第１コンタクト絶縁パターンよりも高いレベルに配置された第１連結絶縁パターンを含み、前記第２絶縁パターンは前記第２導電パターン及び前記第２コンタクト絶縁パターンよりも低いレベルに配置された第２連結絶縁パターンを含み、前記バリアーパターンは前記第１連結絶縁パターンの上面上に配置され、前記第２連結絶縁パターンは前記バリアーパターンの上面に接することができる。
本発明の一実施形態による半導体装置の製造方法は、交互に積層された第１絶縁膜及び第１犠牲膜を含む第１積層構造体を形成することと、前記第１積層構造体を貫通する第１貫通コンタクトホールを形成することと、前記第１貫通コンタクトホール内に貫通コンタクト犠牲膜を形成することと、前記貫通コンタクト犠牲膜上に予備バリアーパターンを形成することと、前記第１積層構造体上に第２絶縁膜及び第２犠牲膜を含む第２積層構造体を形成することと、前記第２積層構造体及び前記予備バリアーパターンを貫通する第２貫通コンタクトホールを形成することと、前記第２貫通コンタクトホールを通じて前記貫通コンタクト犠牲膜を除去することと、前記第１貫通コンタクトホール及び前記第２貫通コンタクトホール内に貫通コンタクトを形成することと、を含むことができる。
本発明による半導体装置及びこれを含む電子システムは、バリアーパターンを含むことによって、連結絶縁パターンの厚さを相対的に薄くしながら、貫通コンタクトと導電パターンとの間の充分な距離を確保することができる。
本発明の一実施形態による半導体装置を含む電子システムを概略的に示す図である。 本発明の一実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。 本発明の一実施形態による半導体パッケージを概略的に示す断面図である。 本発明の一実施形態による半導体パッケージを概略的に示す断面図である。 本発明の一実施形態による半導体装置の平面図である。 図２ＡのＡ－Ａ’線に沿った断面図である。 図２ＢのＢ領域の拡大図である。 図２ＣのＣ１レベルにしたがう構造を示す図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の拡大断面図である。 図１５ＡのＣ２レベルにしたがう構造を示す図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の製造方法を説明するための図である。 本発明の一実施形態による半導体装置の断面図である。
以下では、図面を参照して本発明の実施形態による半導体装置及びその製造方法について詳細に説明する。
図１Ａは、本発明の一実施形態による半導体装置を含む電子システムを概略的に示す図である。
図１Ａを参照すれば、本発明の一実施形態による電子システム１０００は、半導体装置１１００及び半導体装置１１００に電気的に連結されるコントローラ１２００を含む。電子システム１０００は、１つ又は複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）、又はストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）である。例えば、電子システム１０００は、１つ又は複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置、又は通信装置である。
半導体装置１１００は不揮発性メモリ装置であり、例えば後述するＮＡＮＤフラッシュメモリ装置である。半導体装置１１００は第１構造体１１００Ｆ及び第１構造体１１００Ｆ上の第２構造体１１００Ｓを含む。一実施形態で、第１構造体１１００Ｆは第２構造体１１００Ｓの横に配置されてもよい。第１構造体１１００Ｆは、デコーダー回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造体である。第２構造体１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造体である。
第２構造体１１００Ｓで、各々のメモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含む。下部トランジスタＬＴ１、ＬＴ２の数と上部トランジスタＵＴ１、ＵＴ２の数は実施形態によって多様に変形される。
一実施形態で、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含み、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含む。ゲート下部ラインＬＬ１、ＬＬ２は、各々下部トランジスタＬＴ１、ＬＴ２のゲート電極である。ワードラインＷＬはメモリセルトランジスタＭＣＴのゲート電極であり、ゲート上部ラインＵＬ１、ＵＬ２は各々上部トランジスタＵＴ１、ＵＴ２のゲート電極である。
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１構造体１１００Ｆ内から第２構造体１１００Ｓまで延長される第１連結配線１１１５を通じてデコーダー回路１１１０に電気的に連結される。ビットラインＢＬは、第１構造体１１００Ｆ内から第２構造体１１００Ｓまで延長される第２連結配線１１２５を通じてページバッファ１１２０に電気的に連結される。
第１構造体１１００Ｆで、デコーダー回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴの中の少なくとも１つの選択メモリセルトランジスタに対する制御動作を実行する。デコーダー回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御される。半導体装置１１００は、ロジック回路１１３０に電気的に連結される入出力パッド１１０１を通じて、コントローラ１２００と通信する。入出力パッド１１０１は、第１構造体１１００Ｆ内から第２構造体１１００Ｓまで延長される入出力連結配線１１３５を通じてロジック回路１１３０に電気的に連結される。
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインターフェイス１２３０を含む。一実施形態によって、電子システム１０００は複数の半導体装置１１００を含み、この場合、コントローラ１２００は複数の半導体装置１１００を制御する。
プロセッサ１２１０は、コントローラ１２００を含む電子システム１０００の全体の動作を制御する。プロセッサ１２１０は所定のファームウェアに応じて動作し、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスする。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するＮＡＮＤインターフェイス１２２１を含む。ＮＡＮＤインターフェイス１２２１を通じて、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに格納しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み出そうとするデータ等が伝送される。ホストインターフェイス１２３０は、電子システム１０００と外部ホストとの間の通信機能を提供する。ホストインターフェイス１２３０を通じて外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御する。
図１Ｂは、本発明の一実施形態による半導体装置を含む電子システムを概略的に示す斜視図である。
図１Ｂを参照すれば、本発明の一実施形態による電子システム２０００は、メーン基板２００１と、メーン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含む。半導体パッケージ２００３及びＤＲＡＭ２００４は、メーン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結される。
メーン基板２００１は、外部ホストに結合される複数のピンを含むコネクタ２００６を含む。コネクタ２００６における複数のピンの数と配置は、電子システム２０００と外部ホストとの間の通信インターフェイスに応じて変わる。一実施形態で、電子システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用Ｍ－Ｐｈｙ等のインターフェイスの中のいずれか１つに応じて外部ホストと通信する。一実施形態で、電子システム２０００はコネクタ２００６を通じて外部ホストから供給される電源によって動作する。電子システム２０００は外部ホストから供給される電源をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含んでもよい。
コントローラ２００２は、半導体パッケージ２００３にデータを格納するか、又は半導体パッケージ２００３からデータを読み出し、電子システム２０００の動作速度を改善する。
ＤＲＡＭ２００４は、データ格納空間である半導体パッケージ２００３と外部ホストとの速度の差を緩和するためのバッファメモリである。電子システム２０００に含まれるＤＲＡＭ２００４は一種のキャッシュメモリとしても動作し、半導体パッケージ２００３に対する制御動作で一時的にデータを格納するための空間を提供する。電子システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は半導体パッケージ２００３を制御するためのＮＡＮＤコントローラの外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含む。
半導体パッケージ２００３は互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含む。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、各々複数の半導体チップ２２００を含む半導体パッケージである。第１及び第２半導体パッケージ２００３ａ、２００３ｂの各々は、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００の下部面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００とを電気的に連結する連結構造体２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造体２４００を覆うモールディング層２５００を含む。
パッケージ基板２１００は、パッケージ上部パッド２１３０を含む印刷回路基板である。各々の半導体チップ２２００は入出力パッド２２１０を含む。入出力パッド２２１０は、図１Ａの入出力パッド１１０１に該当する。半導体チップ２２００の各々は、ゲート積層構造体３２１０及びメモリチャンネル構造体３２２０を含む。半導体チップ２２００の各々は後述する半導体装置を含む。
一実施形態で、連結構造体２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０とを電気的に連結するボンディングワイヤである。したがって、第１及び第２半導体パッケージ２００３ａ、２００３ｂの各々で、半導体チップ２２００はボンディングワイヤ方式で互いに電気的に連結され、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結される。一実施形態によって、第１及び第２半導体パッケージ（２００３ａ、２００３ｂ）の各々で、半導体チップ２２００はボンディングワイヤ方式の連結構造体２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造体によって互いに電気的に連結されてもよい。
一実施形態で、コントローラ２００２と半導体チップ２２００は１つのパッケージに含めてもよい。一実施形態で、メーン基板２００１とは異なる別のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、インターポーザ基板に形成された配線によってコントローラ２００２と半導体チップ２２００が互いに連結されてもよい。
図１Ｃ及び図１Ｄは、本発明の一実施形態による半導体パッケージを概略的に示す断面図である。図１Ｃ及び図１Ｄは、各々図１Ｂの半導体パッケージ２００３の一実施形態を説明し、図１Ｂの半導体パッケージ２００３を切断線Ｉ－Ｉ’に沿って切断した領域を概念的に示す。
図１Ｃを参照すれば、半導体パッケージ２００３で、パッケージ基板２１００は印刷回路基板である。パッケージ基板２１００は、パッケージ基板ボディー部２１２０、パッケージ基板ボディー部２１２０の上面に配置されるパッケージ上部パッド（図１Ｂの２１３０）、パッケージ基板ボディー部２１２０の下面に配置されるか、或いは下面を通じて露出される下部パッド２１２５、及びパッケージ基板ボディー部２１２０の内部でパッケージ上部パッド２１３０と下部パッド２１２５を電気的に連結する内部配線２１３５を含む。パッケージ上部パッド２１３０は連結構造体（図１Ｂの２４００）に電気的に連結される。下部パッド２１２５は導電性連結部２８００を通じて図１Ｂのように電子システム２０００のメーン基板２００１の配線パターン２００５に連結される。
半導体チップ２２００の各々は、半導体基板３０１０及び半導体基板３０１０上に順に積層される第１構造体３１００及び第２構造体３２００を含む。第１構造体３１００は周辺配線３１１０を含む周辺回路領域を含む。第２構造体３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造体３２１０、ゲート積層構造体３２１０を貫通するメモリチャンネル構造体３２２０、メモリチャンネル構造体３２２０に電気的に連結されるビットライン３２４０、及びゲート積層構造体３２１０のワードライン（図１ＡのＷＬ）に電気的に連結されるゲートコンタクトプラグ３２３５を含む。
半導体チップ２２００の各々は、第１構造体３１００の周辺配線３１１０に電気的に連結され、第２構造体３２００内に延長される貫通配線３２４５を含む。貫通配線３２４５はゲート積層構造体３２１０の外側に配置される。一実施形態で、貫通配線３２４５はゲート積層構造体３２１０を貫通してもよい。半導体チップ２２００の各々は、入出力パッド（図１Ｂの２２１０）をさらに含む。
図１Ｄを参照すれば、半導体パッケージ２００３Ａで、半導体チップ２２００ｂの各々は、半導体基板４０１０、半導体基板４０１０上の第１構造体４１００、及び第１構造体４１００上にウエハボンディング方式で第１構造体４１００と接合された第２構造体４２００を含む。
第１構造体４１００は、周辺配線４１１０及び第１接合構造体４１５０を含む周辺回路領域を含む。第２構造体４２００は、共通ソースライン４２０５、共通ソースライン４２０５と第１構造体４１００との間のゲート積層構造体４２１０、ゲート積層構造体４２１０を貫通するメモリチャンネル構造体４２２０、メモリチャンネル構造体４２２０に電気的に連結されるビットライン４２４０、ゲート積層構造体４２１０のワードライン（図１ＡのＷＬ）に各々電気的に連結されるゲートコンタクトプラグ４２３５、及び第２接合構造体４２５０を含む。例えば、第２接合構造体４２５０は、メモリチャンネル構造体４２２０に電気的に連結されるビットライン４２４０を通じて、各々メモリチャンネル構造体４２２０に電気的に連結される。第１構造体４１００の第１接合構造体４１５０及び第２構造体４２００の第２接合構造体４２５０は互いに接合される。第１接合構造体４１５０及び第２接合構造体４２５０の接合される部分は、例えば銅（Ｃｕ）で形成される。半導体チップ２２００ｂの各々は、入出力パッド（図１Ｂの２２１０）をさらに含む。
図１Ｃの半導体チップ２２００及び図１Ｄの半導体チップ２２００ｂは、ボンディングワイヤ形状の連結構造体（図１Ｂの２４００）によって互いに電気的に連結される。但し、一部の実施形態で、図１Ｃの半導体チップ２２００及び図１Ｄの半導体チップ２２００ｂのような、１つの半導体パッケージ内での半導体チップは貫通電極ＴＳＶを含む連結構造体によって互いに電気的に連結されてもよい。
図２Ａは、本発明の一実施形態による半導体装置の平面図である。図２Ｂは、図２ＡのＡ－Ａ’線に沿った断面図である。図２Ｃは、図２ＢのＢ領域の拡大図である。図２Ｄは、図２ＣのＣ１レベルにしたがう構造を示す図である。
図２Ａ及び図２Ｂを参照すれば、本発明の一実施形態による半導体装置は、周辺回路構造体ＰＳＴ及び周辺回路構造体ＰＳＴ上のメモリセル構造体ＣＳＴを含む。
周辺回路構造体ＰＳＴは基板１００を含む。基板１００は、第１方向Ｄ１及び第２方向Ｄ２によって定義される平面に沿って拡張するプレートの形状を有する。第１方向Ｄ１及び第２方向Ｄ２は互いに交差する。一例として、第１方向Ｄ１及び第２方向Ｄ２は互いに直交する水平方向である。一実施形態において、基板１００は半導体基板である。一例として、基板１００は、シリコン、ゲルマニウム、シリコン－ゲルマニウム、ＧａＰ、又はＧａＡｓを含む。一部の実施形態において、基板１００は、シリコン－オン－インシュレータ（ＳＯＩ）基板又はゲルマニウム－オン－インシュレータ（ＧＯＩ）基板であってもよい。
周辺回路構造体ＰＳＴは、基板１００上の周辺回路絶縁膜１１０を含む。周辺回路絶縁膜１１０は絶縁材料を含む。一例として、周辺回路絶縁膜１１０は酸化物を含む。一部の実施形態で、周辺回路絶縁膜１１０は多重絶縁膜であり得る。
周辺回路構造体ＰＳＴは、周辺トランジスタ１０１をさらに含む。周辺トランジスタ１０１は、基板１００と周辺回路絶縁膜１１０との間に提供される。一実施形態において、周辺トランジスタ１０１は、ソース／ドレーン領域、ゲート電極、及びゲート絶縁膜を含む。基板１００内に素子分離膜１０３が提供される。素子分離膜１０３の間に周辺トランジスタ１０１が配置される。素子分離膜１０３は絶縁材料を含む。
周辺回路構造体ＰＳＴは、周辺コンタクト１０５及び周辺導電ライン１０７をさらに含む。周辺コンタクト１０５は、周辺トランジスタ１０１又は周辺導電ライン１０７に連結され、周辺導電ライン１０７は周辺コンタクト１０５に連結される。周辺コンタクト１０５及び周辺導電ライン１０７は周辺回路絶縁膜１１０内に提供される。周辺コンタクト１０５及び周辺導電ライン１０７は導電物質を含む。
メモリセル構造体ＣＳＴは、ソース構造体ＳＳＴ、第１ゲート積層構造体ＧＳＴ１、第２ゲート積層構造体ＧＳＴ２、メモリチャンネル構造体ＣＳ、支持構造体ＳＵＳ、第１カバー絶縁膜１２０、第２カバー絶縁膜１３０、第３カバー絶縁膜１４０、分離構造体１５０、第１コンタクト１７１、第２コンタクト１７２、ビットライン１７３、導電ライン１７４、貫通コンタクトＴＣ、及びバリアーパターンＢＰを含む。
ソース構造体ＳＳＴは、セル領域ＣＲ及び延長領域ＥＲを含む。セル領域ＣＲ及び延長領域ＥＲは、第１方向Ｄ１及び第２方向Ｄ２で定義される平面視において区分される領域である。
ソース構造体ＳＳＴは、周辺回路構造体ＰＳＴ上の第１ソース膜ＳＬ１と、第１ソース膜ＳＬ１上の第２ソース膜ＳＬ２と、第１ソース膜ＳＬ１上の第１ダミー膜ＤＬ１、第２ダミー膜ＤＬ２、及び第３ダミー膜ＤＬ３と、第２ソース膜ＳＬ２及び第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３上の第３ソース膜ＳＬ３とを含む。
第１～第３ソース膜ＳＬ１、ＳＬ２、ＳＬ３は導電物質を含む。一例として、第１～第３ソース膜ＳＬ１、ＳＬ２、ＳＬ３はポリシリコンを含む。第２ソース膜ＳＬ２はセル領域ＣＲに配置される。第２ソース膜ＳＬ２は共通ソースラインである。
第１ダミー膜ＤＬ１、第２ダミー膜ＤＬ２、第３ダミー膜ＤＬ３は、第１ソース膜ＳＬ１上に第３方向Ｄ３に沿って順次的に提供される。第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３は延長領域ＥＲに配置される。第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３は、第２ソース膜ＳＬ２と同一のレベルに配置される。第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３は絶縁物質を含む。一実施形態で、第１及び第３ダミー膜ＤＬ１、ＤＬ３は互いに同一の絶縁物質を含み、第２ダミー膜ＤＬ２は第１及び第３ダミー膜ＤＬ１、ＤＬ３とは異なる絶縁物質を含む。一例として、第２ダミー膜ＤＬ２は窒化物を含み、第１及び第３ダミー膜ＤＬ１、ＤＬ３は酸化物を含む。
第３ソース膜ＳＬ３は、第２ソース膜ＳＬ２及び第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３を覆う。第３ソース膜ＳＬ３はセル領域ＣＲから延長領域ＥＲに延長される。
一実施形態で、ソース構造体ＳＳＴは、第３ソース膜ＳＬ３上の埋め込み絶縁膜ＢＩをさらに含む。埋め込み絶縁膜ＢＩは、セル領域ＣＲと延長領域ＥＲとの間に提供される。埋め込み絶縁膜ＢＩは、第２ソース膜ＳＬ２と第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３との間に提供される。埋め込み絶縁膜ＢＩ及び埋め込み絶縁膜ＢＩを囲む第３ソース膜ＳＬ３の一部を介して第２ソース膜ＳＬ２及び第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３が第２方向Ｄ２に互いに離隔される。埋め込み絶縁膜ＢＩは絶縁物質を含む。
ソース構造体ＳＳＴは、ソース絶縁膜ＳＩをさらに含む。ソース絶縁膜ＳＩは延長領域ＥＲに配置される。ソース絶縁膜ＳＩは貫通コンタクトＴＣを囲む。ソース絶縁膜ＳＩは、第３ソース膜ＳＬ３、第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３、及び第１ソース膜ＳＬ１を貫通する。ソース絶縁膜ＳＩは、第３ソース膜ＳＬ３、第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３、及び第１ソース膜ＳＬ１によって囲まれる。ソース絶縁膜ＳＩは絶縁材料を含む。一例として、ソース絶縁膜ＳＩは酸化物を含む。
第１ゲート積層構造体ＧＳＴ１は、ソース構造体ＳＳＴ上に提供される。第１ゲート積層構造体ＧＳＴ１は、第３方向Ｄ３に沿って交互に積層される第１絶縁パターンＩＰ１及び第１導電パターンＣＰ１を含む。第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２と交差する。一例として、第３方向Ｄ３は、第１方向Ｄ１及び第２方向Ｄ２と直交する垂直方向である。第１絶縁パターンＩＰ１は、第１絶縁パターンＩＰ１の中で最上部に配置される第１連結絶縁パターンＯＩＰ１を含む。
第１絶縁パターンＩＰ１は絶縁材料を含む。一例として、第１絶縁パターンＩＰ１は酸化物を含む。第１導電パターンＣＰ１は導電物質を含む。一例として、第１導電パターンＣＰ１はタングステンを含む。
第１ゲート積層構造体ＧＳＴ１は、第１コンタクト絶縁パターンＣＩＰ１をさらに含む。第１コンタクト絶縁パターンＣＩＰ１は、第１導電パターンＣＰ１と同一のレベルに配置される。第１連結絶縁パターンＯＩＰ１は、第１コンタクト絶縁パターンＣＩＰ１及び第１導電パターンＣＰ１よりも高いレベルに配置される。第１導電パターンＣＰ１は第１コンタクト絶縁パターンＣＩＰ１を囲む。第１コンタクト絶縁パターンＣＩＰ１は貫通コンタクトＴＣを囲む。第１コンタクト絶縁パターンＣＩＰ１は、第１導電パターンＣＰ１と貫通コンタクトＴＣとの間に配置される。第１コンタクト絶縁パターンＣＩＰ１は絶縁材料を含む。一例として、第１コンタクト絶縁パターンＣＩＰ１は酸化物を含む。
第２ゲート積層構造体ＧＳＴ２は、第１ゲート積層構造体ＧＳＴ１上に提供される。第２ゲート積層構造体ＧＳＴ２は、第３方向Ｄ３に沿って交互に積層される第２絶縁パターンＩＰ２及び第２導電パターンＣＰ２を含む。第２絶縁パターンＩＰ２は、第２絶縁パターンＩＰ２の中で最下部に配置される第２連結絶縁パターンＯＩＰ２を含む。
第２絶縁パターンＩＰ２は絶縁材料を含む。一例として、第２絶縁パターンＩＰ２は酸化物を含む。第２導電パターンＣＰ２は導電物質を含む。一例として、第２導電パターンＣＰ２はタングステンを含む。
第２ゲート積層構造体ＧＳＴ２は、第２コンタクト絶縁パターンＣＩＰ２をさらに含む。第２コンタクト絶縁パターンＣＩＰ２は第２導電パターンＣＰ２と同一のレベルに配置される。第２連結絶縁パターンＯＩＰ２は第２コンタクト絶縁パターンＣＩＰ２及び第２導電パターンＣＰ２よりも低いレベルに配置される。第２導電パターンＣＰ２は第２コンタクト絶縁パターンＣＩＰ２を囲む。第２コンタクト絶縁パターンＣＩＰ２は貫通コンタクトＴＣを囲む。第２コンタクト絶縁パターンＣＩＰ２は、第２導電パターンＣＰ２と貫通コンタクトＴＣとの間に配置される。第２コンタクト絶縁パターンＣＩＰ２は絶縁材料を含む。一例として、第２コンタクト絶縁パターンＣＩＰ２は酸化物を含む。
第２ゲート積層構造体ＧＳＴ２は、ソース構造体ＳＳＴの延長領域ＥＲの上の階段形構造を含む。第２ゲート積層構造体ＧＳＴ２の階段形構造は、第２絶縁パターンＩＰ２及び第２導電パターンＣＰ２によって定義される。第２ゲート積層構造体ＧＳＴ２は、階段形構造を覆う階段絶縁パターンＳＩＰをさらに含む。階段絶縁パターンＳＩＰは絶縁材料を含む。
ゲート積層構造体ＧＳＴ１、ＧＳＴ２の数は図示されたものに限定されない。一部の実施形態において、ゲート積層構造体ＧＳＴ１、ＧＳＴ２の数は３つ以上であってもよい。
メモリチャンネル構造体ＣＳは、第３方向Ｄ３に延長して、第１ゲート積層構造体ＧＳＴ１の第１絶縁パターンＩＰ１及び第１導電パターンＣＰ１、第２ゲート積層構造体ＧＳＴ２の第２絶縁パターンＩＰ２及び第２導電パターンＣＰ２、第３ソース膜ＳＬ３及び第２ソース膜ＳＬ２を貫通する。メモリチャンネル構造体ＣＳの最下部は第１ソース膜ＳＬ１内に配置される。
各々のメモリチャンネル構造体ＣＳは、絶縁キャッピング膜１８９、絶縁キャッピング膜１８９を囲むチャンネル膜１８７、及びチャンネル膜１８７を囲むメモリ膜１８３を含む。
絶縁キャッピング膜１８９は絶縁材料を含む。一例として、絶縁キャッピング膜１８９は酸化物を含む。チャンネル膜１８７は導電物質を含む。一例として、チャンネル膜１８７はポリシリコンを含む。チャンネル膜１８７は第２ソース膜ＳＬ２に電気的に連結される。第２ソース膜ＳＬ２はメモリ膜１８３を貫通してチャンネル膜１８７に連結される。
メモリ膜１８３はデータを格納する。一実施形態において、メモリ膜１８３はチャンネル膜１８７を囲むトンネル絶縁膜、トンネル絶縁膜を囲むデータ格納膜、及びデータ格納膜を囲むブロッキング膜を含む。
各々のメモリチャンネル構造体ＣＳは、チャンネル膜１８７上に提供されるビットラインパッド１８５をさらに含む。ビットラインパッド１８５は導電物質を含む。一例として、ビットラインパッド１８５はポリシリコン又は金属を含む。
支持構造体ＳＵＳは、第２ゲート積層構造体ＧＳＴ２及び第１ゲート積層構造体ＧＳＴ１を貫通する。支持構造体ＳＵＳはメモリチャンネル構造体ＣＳと類似の構造を有する。一部の実施形態において、支持構造体ＳＵＳはメモリチャンネル構造体ＣＳとは異なって絶縁物質のみで構成される。
第２ゲート積層構造体ＧＳＴ２上に第１カバー絶縁膜１２０が提供される。第１カバー絶縁膜１２０上に第２カバー絶縁膜１３０が提供される。第２カバー絶縁膜１３０上に第３カバー絶縁膜１４０が提供される。第１～第３カバー絶縁膜１２０、１３０、１４０は絶縁材料を含む。
貫通コンタクトＴＣは、第３方向Ｄ３に延長されて、第１カバー絶縁膜１２０、第２ゲート積層構造体ＧＳＴ２、バリアーパターンＢＰ、第１ゲート積層構造体ＧＳＴ１、及びソース構造体ＳＳＴを貫通する。貫通コンタクトＴＣは、第１ゲート積層構造体ＧＳＴ１及びバリアーパターンＢＰを貫通する第１貫通部ＴＰＯ１と、第１貫通部ＴＰＯ１上の第２貫通部ＴＰＯ２とを含む。第１貫通部ＴＰＯ１は周辺回路構造体ＰＳＴの周辺導電ライン１０７に連結される。貫通コンタクトＴＣは第１導電パターンＣＰ１又は第２導電パターンＣＰ２に連結されるコンタクト連結部ＣＣＰを含む。貫通コンタクトＴＣは導電物質を含む。
各々の貫通コンタクトＴＣは各々のバリアーパターンＢＰを貫通する。各々のバリアーパターンＢＰは各々の貫通コンタクトＴＣを囲む。バリアーパターンＢＰは互いに離隔される。バリアーパターンＢＰは同一のレベルに配置される。
分離構造体１５０は、第１及び第２ゲート積層構造体ＧＳＴ１、ＧＳＴ２を貫通する。分離構造体１５０は第２方向Ｄ２に延長される。分離構造体１５０は絶縁材料を含む。一部の実施形態において、分離構造体１５０は導電物質をさらに含む。
第１コンタクト１７１は、メモリチャンネル構造体ＣＳに連結される。第１コンタクト１７１は第１及び第２カバー絶縁膜１２０、１３０を貫通する。第２コンタクト１７２は、貫通コンタクトＴＣに連結される。第２コンタクト１７２は第２カバー絶縁膜１３０を貫通する。ビットライン１７３は、第１コンタクト１７１に連結される。ビットライン１７３は第３カバー絶縁膜１４０内に配置される。ビットライン１７３は第１方向Ｄ１に延長される。導電ライン１７４は、第２コンタクト１７２に連結される。導電ライン１７４は第３カバー絶縁膜１４０内に配置される。第１コンタクト１７１、第２コンタクト１７２、ビットライン１７３、及び導電ライン１７４は導電物質を含む。
図２Ｃ及び図２Ｄを参照すれば、バリアーパターンＢＰは第１ゲート積層構造体ＧＳＴ１上に提供される。バリアーパターンＢＰの下面ＢＰ＿Ｂは、第１ゲート積層構造体ＧＳＴ１の第１連結絶縁パターンＯＩＰ１の上面ＯＩＰ１＿Ｔに接する。第２ゲート積層構造体ＧＳＴ２はバリアーパターンＢＰを覆う。第２ゲート積層構造体ＧＳＴ２の第２連結絶縁パターンＯＩＰ２は、バリアーパターンＢＰの上面ＢＰ＿Ｔ及び側壁ＢＰ＿Ｓに接する。第２ゲート積層構造体ＧＳＴ２の第２連結絶縁パターンＯＩＰ２はバリアーパターンＢＰを囲む。第２ゲート積層構造体ＧＳＴ２の第２連結絶縁パターンＯＩＰ２内にバリアーパターンＢＰが配置される。
バリアーパターンＢＰは、貫通コンタクトＴＣを囲む内側バリアー膜ＩＢＬ及び内側バリアー膜ＩＢＬを囲む外側バリアー膜ＯＢＬを含む。図２Ｄにしたがう平面視において、バリアーパターンＢＰは円形である。図２Ｄにしたがう平面視において、内側バリアー膜ＩＢＬは円形であり、外側バリアー膜ＯＢＬはリングの形状である。
第１貫通部ＴＰＯ１の上面ＴＰＯ１＿Ｔは、バリアーパターンＢＰの上面ＢＰ＿Ｔと共面をなす。第１貫通部ＴＰＯ１の上面ＴＰＯ１＿Ｔのレベル、第１貫通部ＴＰＯ１と第２貫通部ＴＰＯ２との境界ＢＯのレベル、及びバリアーパターンＢＰの上面ＢＰ＿Ｔのレベルは同一である。第１貫通部ＴＰＯ１の幅はバリアーパターンＢＰの上面ＢＰ＿Ｔから第１コンタクト絶縁パターンＣＩＰ１に行くほど、小さくなる。第２貫通部ＴＰＯ２の幅はバリアーパターンＢＰの上面ＢＰ＿Ｔから第２コンタクト絶縁パターンＣＩＰ２に行くほど、大きくなる。
バリアーパターンＢＰの上面ＢＰ＿Ｔは、外側バリアー膜ＯＢＬの上面及び内側バリアー膜ＩＢＬの上面を含む。バリアーパターンＢＰの下面ＢＰ＿Ｂは、外側バリアー膜ＯＢＬの下面及び内側バリアー膜ＩＢＬの下面を含む。バリアーパターンＢＰの側壁ＢＰ＿Ｓは外側バリアー膜ＯＢＬの外側壁である。
第１コンタクト絶縁パターンＣＩＰ１は、バリアーパターンＢＰよりも低いレベルに配置される。第２コンタクト絶縁パターンＣＩＰ２は、バリアーパターンＢＰよりも高いレベルに配置される。バリアーパターンＢＰは、第１コンタクト絶縁パターンＣＩＰ１と第２コンタクト絶縁パターンＣＩＰ２との間に配置される。バリアーパターンＢＰ、第１コンタクト絶縁パターンＣＩＰ１、第２コンタクト絶縁パターンＣＩＰ２は第３方向Ｄ３に重畳される。
バリアーパターンＢＰの最大幅は第１コンタクト絶縁パターンＣＩＰ１の最大幅よりも大きい。一例として、バリアーパターンＢＰの第２方向Ｄ２への最大幅Ｗ１は、第１コンタクト絶縁パターンＣＩＰ１の第２方向Ｄ２への最大幅Ｗ３よりも大きい。バリアーパターンＢＰの最大幅は外側バリアー膜ＯＢＬの最大幅である。内側バリアー膜ＩＢＬの最大幅は第１コンタクト絶縁パターンＣＩＰ１の最大幅よりも大きい。一例として、内側バリアー膜ＩＢＬの第２方向Ｄ２への最大幅Ｗ２は、第１コンタクト絶縁パターンＣＩＰ１の第２方向Ｄ２への最大幅Ｗ３よりも大きい。一実施形態において、バリアーパターンＢＰの最大幅は第２コンタクト絶縁パターンＣＩＰ２の最大幅よりも大きい。
バリアーパターンＢＰの第２方向Ｄ２への最大幅Ｗ１は、例えば２００ｎｍ～６００ｎｍである。外側バリアー膜ＯＢＬの外側壁と内側バリアー膜ＩＢＬの外側壁との間の第２方向Ｄ２への距離は、例えば５０ｎｍ～２００ｎｍである。
内側バリアー膜ＩＢＬは、第１コンタクト絶縁パターンＣＩＰ１、第２コンタクト絶縁パターンＣＩＰ２、第１導電パターンＣＰ１、及び第２導電パターンＣＰ２と第３方向Ｄ３に重畳される。外側バリアー膜ＯＢＬは、第１導電パターンＣＰ１及び第２導電パターンＣＰ２と第３方向Ｄ３に重畳される。外側バリアー膜ＯＢＬは、第１コンタクト絶縁パターンＣＩＰ１及び第２コンタクト絶縁パターンＣＩＰ２と第３方向Ｄ３に重畳されない。
バリアーパターンＢＰの第３方向Ｄ３への厚さは、第２連結絶縁パターンＯＩＰ２の第３方向Ｄ３への厚さよりも小さい。バリアーパターンＢＰの第３方向Ｄ３への厚さは、例えば１０ｎｍ～５０ｎｍである。
バリアーパターンＢＰは、第１及び第２コンタクト絶縁パターンＣＩＰ１、ＣＩＰ２とは異なる物質を含む。バリアーパターンＢＰの内側バリアー膜ＩＢＬは第１及び第２コンタクト絶縁パターンＣＩＰ１、ＣＩＰ２と同一の物質を含み、バリアーパターンＢＰの外側バリアー膜ＯＢＬは第１及び第２コンタクト絶縁パターンＣＩＰ１、ＣＩＰ２とは異なる物質を含む。例えば、バリアーパターンＢＰの内側バリアー膜ＩＢＬは酸化物を含み、バリアーパターンＢＰの外側バリアー膜ＯＢＬは窒化物を含む。この場合、内側バリアー膜ＩＢＬが含む酸化物は、例えばシリコン酸化物であり、外側バリアー膜ＯＢＬが含む窒化物は、例えばシリコン窒化物である。
一実施形態において、バリアーパターンＢＰは第１及び第２絶縁パターンＩＰ１、ＩＰ２とは異なる物質を含む。この場合、バリアーパターンＢＰの内側バリアー膜ＩＢＬは第１及び第２絶縁パターンＩＰ１、ＩＰ２と同一の物質を含み、バリアーパターンＢＰの外側バリアー膜ＯＢＬは第１及び第２絶縁パターンＩＰ１、ＩＰ２とは異なる物質を含む。
本発明の一実施形態による半導体装置は、バリアーパターンＢＰを含むことによって、貫通コンタクトＴＣを形成する工程で第２連結絶縁パターンＯＩＰ２が保護される。したがって、第２連結絶縁パターンＯＩＰ２の厚さを相対的に薄くしながら、貫通コンタクトＴＣと第２導電パターンＣＰ２との間の充分な距離が確保される。
図３、図４、図５、図６Ａ、図６Ｂ、図７、図８Ａ、図８Ｂ、図９、図１０、図１１Ａ、図１１Ｂ、図１２Ａ、図１２Ｂ、図１２Ｃ、図１３Ａ、図１３Ｂ、図１３Ｃ、図１４Ａ、図１４Ｂ、及び図１４Ｃは、本発明の一実施形態による半導体装置の製造方法を説明するための図である。図３、図４、図５、図６Ａ、図７Ａ、図８Ａ、図９、図１０、図１１Ａ、図１２Ａ、図１３Ａ、及び図１４Ａは、図２Ｂに対応する。図６Ｂ、図８Ｂ、図１２Ｃ、図１３Ｃ、及び図１４Ｃは、図２Ｄに対応する。図１１Ｂ、図１２Ｂ、図１３Ｂ、及び図１４Ｂは、図２Ｃに対応する。
図３を参照すれば、周辺回路構造体ＰＳＴが形成される。周辺回路構造体ＰＳＴを形成することは、基板１００上に周辺トランジスタ１０１、素子分離膜１０３、周辺コンタクト１０５、周辺導電ライン１０７、及び周辺回路絶縁膜１１０を形成することを含む。
周辺回路構造体ＰＳＴ上にソース構造体ＳＳＴを形成する。ソース構造体ＳＳＴを形成することは、周辺回路構造体ＰＳＴ上に第１ソース膜ＳＬ１を形成すること、第１ソース膜ＳＬ１上にセル領域ＣＲの第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３及び延長領域ＥＲの第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３を形成すること、第３ソース膜ＳＬ３を形成すること、第３ソース膜ＳＬ３上の埋め込み絶縁膜ＢＩを形成すること、第３ソース膜ＳＬ３、延長領域ＥＲの第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３、及び第１ソース膜ＳＬ１を貫通するソース絶縁膜ＳＩを形成することを含む。
ソース構造体ＳＳＴ上に第１積層構造体ＳＴＡ１が形成される。第１積層構造体ＳＴＡ１は第３方向Ｄ３に交互に積層される第１絶縁膜ＩＬ１及び第１犠牲膜ＦＬ１を含む。第１絶縁膜ＩＬ１及び第１犠牲膜ＦＬ１は互いに対して蝕刻選択比を有する物質を含む。一例として、第１絶縁膜ＩＬ１は酸化物を含み、第１犠牲膜ＦＬ１は窒化物を含む。
第１積層構造体ＳＴＡ１は、第１積層構造体ＳＴＡ１の最上部に配置される第１連結絶縁膜ＯＩＬ１をさらに含む。第１連結絶縁膜ＯＩＬ１は第１絶縁膜ＩＬ１と同一の物質を含む。
第３方向Ｄ３に延長されて第１積層構造体ＳＴＡ１を貫通する第１チャンネルホールＣＨ１及び第１貫通コンタクトホールＴＨ１を形成する。第１チャンネルホールＣＨ１はソース構造体ＳＳＴのセル領域ＣＲ上に形成される。第１貫通コンタクトホールＴＨ１はソース構造体ＳＳＴの延長領域ＥＲ上に形成される。第１チャンネルホールＣＨ１の最下部は第１ソース膜ＳＬ１内に配置される。第１貫通コンタクトホールＴＨ１の最下部は周辺回路構造体ＰＳＴの周辺回路絶縁膜１１０の内に配置される。第１貫通コンタクトホールＴＨ１は周辺導電ライン１０７に連結される。
一実施形態において、第１積層構造体ＳＴＡ１を形成する前、ソース絶縁膜ＳＩによって囲まれる犠牲パターンが形成され、第１貫通コンタクトホールＴＨ１を形成することは、犠牲パターンを露出させること及び犠牲パターンを除去することを含む。
第１チャンネルホールＣＨ１内にチャンネル犠牲膜ＣＦＬを形成する。第１貫通コンタクトホールＴＨ１内に貫通コンタクト犠牲膜ＴＦＬを形成する。チャンネル犠牲膜ＣＦＬ及び貫通コンタクト犠牲膜ＴＦＬは、第１絶縁膜ＩＬ１及び第１犠牲膜ＦＬ１に対して蝕刻選択比を有する物質を含む。例えば、チャンネル犠牲膜ＣＦＬ及び貫通コンタクト犠牲膜ＴＦＬはタングステン及びチタニウムの中の少なくとも１つを含む。
図４を参照すれば、第１積層構造体ＳＴＡ１、チャンネル犠牲膜ＣＦＬ、及び貫通犠牲膜ＴＦＬ上に予備バリアー膜ｐＢＬを形成する。予備バリアー膜ｐＢＬは、第１積層構造体ＳＴＡ１の第１連結絶縁膜ＯＩＬ１の上面、チャンネル犠牲膜ＣＦＬの上面、及び貫通コンタクト犠牲膜ＴＦＬの上面に接する。
予備バリアー膜ｐＢＬは、第１絶縁膜ＩＬ１及び第１連結絶縁膜ＯＩＬ１とは異なる物質を含む。予備バリアー膜ｐＢＬは第１犠牲膜ＦＬ１と同一の物質を含む。例えば、予備バリアー膜ｐＢＬは窒化物を含む。この場合、予備バリアー膜ｐＢＬが含む窒化物は、例えばシリコン窒化物である。
図５を参照すれば、予備バリアー膜ｐＢＬをパターニングして予備バリアーパターンｐＢＰを形成する。各々の予備バリアーパターンｐＢＰは、各々の貫通コンタクト犠牲膜ＴＦＬ上に提供される。予備バリアーパターンｐＢＰは、貫通コンタクト犠牲膜ＴＦＬの上面及び第１積層構造体ＳＴＡ１の第１連結絶縁膜ＯＩＬ１の上面に接する。予備バリアーパターンｐＢＰは互いに離隔される。予備バリアーパターンｐＢＰは平面的に円形である。
図６Ａ及び図６Ｂを参照すれば、予備バリアーパターンｐＢＰを覆う第２連結絶縁膜ＯＩＬ２を形成する。第２連結絶縁膜ＯＩＬ２は予備バリアーパターンｐＢＰを囲む。第２連結絶縁膜ＯＩＬ２は予備バリアーパターンｐＢＰの上面及び側壁に接する。第２連結絶縁膜ＯＩＬ２内に予備バリアーパターンｐＢＰが提供される。第２連結絶縁膜ＯＩＬ２は第１連結絶縁膜ＯＩＬ１の上面に接する。第２連結絶縁膜ＯＩＬ２は第１絶縁膜ＩＬ１及び第１連結絶縁膜ＯＩＬ１と同一の絶縁材料を含む。
図７を参照すれば、第２連結絶縁膜ＯＩＬ２上に第３方向Ｄ３に交互に積層される第２犠牲膜ＦＬ２及び第２絶縁膜ＩＬ２を形成する。第２連結絶縁膜ＯＩＬ２、第２犠牲膜ＦＬ２、及び第２絶縁膜ＩＬ２を含む第２積層構造体ＳＴＡ２が定義される。第２絶縁膜ＩＬ２は、第１絶縁膜ＩＬ１、第１及び第２連結絶縁膜ＯＩＬ１、ＯＩＬ２と同一の絶縁材料を含む。第２犠牲膜ＦＬ２は、第１犠牲膜ＦＬ１及び予備バリアーパターンｐＢＰと同一の絶縁材料を含む。
第２積層構造体ＳＴＡ２は階段絶縁パターンＳＩＰをさらに含む。階段絶縁パターンＳＩＰは、第２犠牲膜ＦＬ２及び第２絶縁膜ＩＬ２によって定義される階段形構造を形成した後に形成される。
図８Ａ及び図８Ｂを参照すれば、第３方向Ｄ３に延長されて第２積層構造体ＳＴＡ２を貫通する第２チャンネルホールＣＨ２及び第２貫通コンタクトホールＴＨ２を形成する。第２チャンネルホールＣＨ２は第１チャンネルホールＣＨ１に連結される。第２貫通コンタクトホールＴＨ２は第１貫通コンタクトホールＴＨ１に連結される。第２チャンネルホールＣＨ２はソース構造体ＳＳＴのセル領域ＣＲ上に形成される。第２貫通コンタクトホールＴＨ２はソース構造体ＳＳＴの延長領域ＥＲ上に形成される。
第２チャンネルホールＣＨ２によってチャンネル犠牲膜ＣＦＬが露出される。第２貫通コンタクトホールＴＨ２によって貫通コンタクト犠牲膜ＴＦＬが露出される。第２貫通コンタクトホールＴＨ２は予備バリアーパターンｐＢＰを貫通する。第２貫通コンタクトホールＴＨ２を形成することは、予備バリアーパターンｐＢＰの中心部を蝕刻することを含む。第２貫通コンタクトホールＴＨ２を通じて予備バリアーパターンｐＢＰの側壁ｐＢＰ＿Ｓが露出される。
図９を参照すれば、第２チャンネルホールＣＨ２を通じて露出されたチャンネル犠牲膜ＣＦＬを除去する。第２貫通コンタクトホールＴＨ２を通じて露出された貫通コンタクト犠牲膜ＴＦＬを除去する。チャンネル犠牲膜ＣＦＬが除去されて第１チャンネルホールＣＨ１が開放される。貫通コンタクト犠牲膜ＴＦＬが除去されて第１貫通コンタクトホールＴＨ１が開放される。貫通コンタクト犠牲膜ＴＦＬが除去されて、予備バリアーパターンｐＢＰの下面に第１貫通コンタクトホールＴＨ１によって露出される部分ｐＢＰ＿Ｐ１が定義される。
図１０を参照すれば、第１及び第２チャンネルホールＣＨ１、ＣＨ２内にメモリチャンネル構造体ＣＳを形成する。メモリチャンネル構造体ＣＳは、絶縁キャッピング膜１８９、チャンネル膜１８７、メモリ膜１８３、及びビットラインパッド１８５を含む。
メモリチャンネル構造体ＣＳ及び第２積層構造体ＳＴＡ２上に第１カバー絶縁膜１２０を形成する。第１カバー絶縁膜１２０をパターニングして第２貫通コンタクトホールＴＨ２を開放する。一実施形態において、第１及び第２貫通コンタクトホールＴＨ１、ＴＨ２内に犠牲物質を形成した後、第１カバー絶縁膜１２０を形成し、第１カバー絶縁膜１２０をパターニングした後、第１及び第２貫通コンタクトホールＴＨ１、ＴＨ２内の犠牲物質を除去する。
図１１Ａ及び図１１Ｂを参照すれば、第１蝕刻工程を遂行する。第１蝕刻工程を遂行することは、第１及び第２貫通コンタクトホールＴＨ１、ＴＨ２を通じて第１及び第２絶縁膜ＩＬ１、ＩＬ２、第１及び第２連結絶縁膜ＯＩＬ１、ＯＩＬ２、及びソース絶縁膜ＳＩを選択的に蝕刻することを含む。第１蝕刻工程によって、第１及び第２貫通コンタクトホールＴＨ１、ＴＨ２は拡張される。
蝕刻された第１絶縁膜ＩＬ１及び蝕刻された第１連結絶縁膜ＯＩＬ１が第１絶縁パターンＩＰ１として定義される。蝕刻された第１連結絶縁膜ＯＩＬ１は第１連結絶縁パターンＯＩＰ１として定義される。蝕刻された第２絶縁膜ＩＬ２及び蝕刻された第２連結絶縁膜ＯＩＬ２が第２絶縁パターンＩＰ２として定義される。蝕刻された第２連結絶縁膜ＯＩＬ２は第２連結絶縁パターンＯＩＰ２として定義される。
第１蝕刻工程によって、予備バリアーパターンｐＢＰの下面の第１貫通コンタクトホールＴＨ１によって露出される部分ｐＢＰ＿Ｐ１が拡張される。第１蝕刻工程によって、予備バリアーパターンｐＢＰの上面に第２貫通コンタクトホールＴＨ２によって露出される部分ｐＢＰ＿Ｐ２が定義される。
図１２Ａ、図１２Ｂ、及び図１２Ｃを参照すれば、第２蝕刻工程が遂行される。第２蝕刻工程を遂行することは、第１及び第２貫通コンタクトホールＴＨ１、ＴＨ２を通じて第１及び第２犠牲膜ＦＬ１、ＦＬ２及び予備バリアーパターンｐＢＰを選択的に蝕刻することを含む。第２蝕刻工程によって、第１及び第２貫通コンタクトホールＴＨ１、ＴＨ２は拡張される。
第２蝕刻工程によって、予備バリアーパターンｐＢＰの下面の第１貫通コンタクトホールＴＨ１によって露出される部分ｐＢＰ＿Ｐ１が除去される。第２蝕刻工程によって、予備バリアーパターンｐＢＰの上面の第２貫通コンタクトホールＴＨ２によって露出される部分ｐＢＰ＿Ｐ２が除去される。第２蝕刻工程によって、予備バリアーパターンｐＢＰの下面の第１貫通コンタクトホールＴＨ１によって露出される部分ｐＢＰ＿Ｐ１及び予備バリアーパターンｐＢＰの上面の第２貫通コンタクトホールＴＨ２によって露出される部分ｐＢＰ＿Ｐ２の間の部分が除去される。
第２蝕刻工程によって、第２貫通コンタクトホールＴＨ２の予備バリアーパターンｐＢＰによって囲まれる部分ＴＨ２＿Ｐが拡張される。第２貫通コンタクトホールＴＨ２の予備バリアーパターンｐＢＰによって囲まれる部分ＴＨ２＿Ｐは予備バリアーパターンｐＢＰと同一のレベルに配置される。第２貫通コンタクトホールＴＨ２の予備バリアーパターンｐＢＰによって囲まれる部分ＴＨ２＿Ｐが拡張されて、第２連結絶縁パターンＯＩＰ２の露出面ＯＩＰ２＿Ｅが露出される。第２連結絶縁パターンＯＩＰ２の露出面ＯＩＰ２＿Ｅのレベルは予備バリアーパターンｐＢＰの上面のレベルと同一である。
図１３Ａ、図１３Ｂ、及び図１３Ｃを参照すれば、第３蝕刻工程が遂行される。第３蝕刻工程を遂行することは、第１及び第２貫通コンタクトホールＴＨ１、ＴＨ２を通じて第１及び第２犠牲膜ＦＬ１、ＦＬ２及び予備バリアーパターンｐＢＰを選択的に蝕刻することを含む。第３蝕刻工程によって蝕刻された予備バリアーパターンｐＢＰは外側バリアー膜ＯＢＬとして定義される。
第３蝕刻工程によって、リセスＲＳが形成される。第３蝕刻工程によって第１及び第２犠牲膜ＦＬ１、ＦＬ２及び予備バリアーパターンｐＢＰが蝕刻されて形成された空き空間がリセスＲＳとして定義される。リセスＲＳは第１貫通コンタクトホールＴＨ１又は第２貫通コンタクトホールＴＨ２に連結される。リセスＲＳは第１犠牲膜ＦＬ１の側壁、第２犠牲膜ＦＬ２の側壁、又は外側バリアー膜ＯＢＬの側壁によって定義される。リセスＲＳは第１絶縁パターンＩＰ１及び第２絶縁パターンＩＰ２の表面によって定義される。図１３Ｃにしたがう平面視において、リセスＲＳはリングの形状である。
図１４Ａ、図１４Ｂ、及び図１４Ｃを参照すれば、第１コンタクト絶縁パターンＣＩＰ１、第２コンタクト絶縁パターンＣＩＰ２、及び内側バリアー膜ＩＢＬが形成される。第１犠牲膜ＦＬ１によって定義されるリセスＲＳを満たして第１コンタクト絶縁パターンＣＩＰ１が形成される。第２犠牲膜ＦＬ２によって定義されるリセスＲＳを満たして第２コンタクト絶縁パターンＣＩＰ２が形成される。外側バリアー膜ＯＢＬによって定義されるリセスＲＳを満たして内側バリアー膜ＩＢＬが形成される。
第１犠牲膜ＦＬ１が第１導電パターンＣＰ１で代替され、第２犠牲膜ＦＬ２が第２導電パターンＣＰ２で代替される。ソース構造体ＳＳＴのセル領域ＣＲの第１～第３ダミー膜ＤＬ１、ＤＬ２、ＤＬ３が第２ソース膜ＳＬ２で代替される。第１導電パターンＣＰ１が形成された第１積層構造体ＳＴＡ１は第１ゲート積層構造体ＧＳＴ１として定義される。第２導電パターンＣＰ２が形成された第２積層構造体ＳＴＡ２は第２ゲート積層構造体ＧＳＴ２として定義される。
一実施形態において、リセスＲＳを満たす絶縁物質膜を形成した後に第１及び第２犠牲膜ＦＬ１、ＦＬ２を第１及び第２導電パターンＣＰ１、ＣＰ２で代替する。第１及び第２導電パターンＣＰ１、ＣＰ２が形成された後に絶縁物質膜を蝕刻して第１及び第２コンタクト絶縁パターンＣＩＰ１、ＣＩＰ２及び内側バリアー膜ＩＢＬが形成される。この場合、第１及び第２コンタクト絶縁パターンＣＩＰ１、ＣＩＰ２及び内側バリアー膜ＩＢＬは絶縁物質膜が分離されて形成される。絶縁物質膜は、例えば酸化物を含む。
連結リセスＣＲＳが定義される。リセスＲＳの中のいくつかは第１コンタクト絶縁パターンＣＩＰ１又は第２コンタクト絶縁パターンＣＩＰ２によって満たされず、第１コンタクト絶縁パターンＣＩＰ１又は第２コンタクト絶縁パターンＣＩＰ２によって満たされないリセスＲＳが連結リセスＣＲＳとして定義される。
図２Ａ、図２Ｂ、図２Ｃ、及び図２Ｄを参照すれば、第１貫通コンタクトホールＴＨ１及び第２貫通コンタクトホールＴＨ２内に貫通コンタクトＴＣが形成される。第１カバー絶縁膜１２０及び貫通コンタクトＴＣ上に第２カバー絶縁膜１３０を形成する。第１及び第２カバー絶縁膜１２０、１３０を貫通する第１コンタクト１７１を形成する。第２カバー絶縁膜１３０を貫通する第２コンタクト１７２を形成する。第２カバー絶縁膜１３０上に第３カバー絶縁膜１４０を形成する。第３カバー絶縁膜１４０を貫通するビットライン１７３及び導電ライン１７４を形成する。
本発明の一実施形態による半導体装置の製造方法は、第１及び第２絶縁膜ＩＬ１、ＩＬ２と第１及び第２連結絶縁膜ＯＩＬ１、ＯＩＬ２を選択的に蝕刻する第１蝕刻工程で、予備バリアーパターンｐＢＰが第２連結絶縁膜ＯＩＬ２の下部を保護する。したがって、第１蝕刻工程で第２連結絶縁膜ＯＩＬ２が過蝕刻されることが防止される。
図１５Ａは、一実施形態による半導体装置の拡大断面図である。図１５Ｂは、図１５ＡのＣ２レベルにしたがう構造を示す図である。
図１５Ａ及び図１５Ｂを参照すれば、半導体装置は、第１絶縁パターンＩＰ１ａ、第１導電パターンＣＰ１ａ、及び第１コンタクト絶縁パターンＣＩＰ１ａを含む第１ゲート積層構造体ＧＳＴ１ａと、第２絶縁パターンＩＰ２ａ、第２導電パターンＣＰ２ａ、及び第２コンタクト絶縁パターンＣＩＰ２ａを含む第２ゲート積層構造体ＧＳＴ２ａと、第１及び第２ゲート積層構造体ＧＳＴ１ａ、ＧＳＴ２ａの間のバリアーパターンＢＰａと、バリアーパターンＢＰａを貫通する貫通コンタクトＴＣａとを含む。
バリアーパターンＢＰａは単一膜である。バリアーパターンＢＰａは第１及び第２絶縁パターンＩＰ１ａ、ＩＰ２ａと第１及び第２コンタクト絶縁パターンＣＩＰ１ａ、ＣＩＰ２ａとは異なる物質を含む。一例として、バリアーパターンＢＰａはポリシリコンを含む。
貫通コンタクトＴＣａは、第１貫通部ＴＰＯ１ａ、第１貫通部ＴＰＯ１ａ上の第２貫通部ＴＰＯ２ａ、及び第２貫通部ＴＰＯ２ａ上の第３貫通部ＴＰＯ３ａを含む。
第１貫通部ＴＰＯ１ａは、第１ゲート積層構造体ＧＳＴ１ａを貫通する部分である。第２貫通部ＴＰＯ２ａは、バリアーパターンＢＰａと同一のレベルに配置される部分である。バリアーパターンＢＰａの内側壁ＢＰａ＿ＩＳは、第２貫通部ＴＰＯ２ａの側壁ＴＰＯ２ａ＿Ｓに接する。バリアーパターンＢＰａの上面ＢＰａ＿Ｔの一部は、第３貫通部ＴＰＯ３ａの下面ＴＰＯ３ａ＿Ｂに接する。バリアーパターンＢＰａの下面ＢＰａ＿Ｂの一部は、第１貫通部ＴＰＯ１ａの上面ＴＰＯ１ａ＿Ｔに接する。
第２貫通部ＴＰＯ２ａの最大幅は、第１貫通部ＴＰＯ１ａの最大幅及び第３貫通部ＴＰＯ３ａの最小幅よりも小さい。一例として、第２貫通部ＴＰＯ２ａの第２方向Ｄ２への最大幅は、第１貫通部ＴＰＯ１ａの第２方向Ｄ２への最大幅及び第３貫通部ＴＰＯ３ａの第２方向Ｄ２への最小幅よりも小さい。
図１６及び１７は、本発明の一実施形態による半導体装置の製造方法を説明するための図である。
図１６を参照すれば、図３～図１１Ｂで説明したことと同様に、第１絶縁パターンＩＰ１ａ、第１犠牲膜ＦＬ１ａ、第２絶縁パターンＩＰ２ａ、及び第２犠牲膜ＦＬ２ａを形成する。第１絶縁パターンＩＰ１ａ及び第１犠牲膜ＦＬ１ａを貫通する第１貫通コンタクトホールＴＨ１ａが定義される。第２絶縁パターンＩＰ２ａ、第２犠牲膜ＦＬ２ａ、及びバリアーパターンＢＰａを貫通する第２貫通コンタクトホールＴＨ２ａが定義される。バリアーパターンＢＰａを形成することは、予備バリアーパターンを形成すること、及び予備バリアーパターンを貫通する第２貫通コンタクトホールＴＨ２ａを形成してバリアーパターンＢＰａを形成することを含む。
図１７を参照すれば、第１犠牲膜ＦＬ１ａ及び第２犠牲膜ＦＬ２ａを選択的に蝕刻する。第１犠牲膜ＦＬ１ａ及び第２犠牲膜ＦＬ２ａを選択的に蝕刻する工程で、バリアーパターンＢＰａは蝕刻されない。第１及び第２犠牲膜ＦＬ１ａ、ＦＬ２ａが選択的に蝕刻されて、第１及び第２貫通コンタクトホールＴＨ１ａ、ＴＨ２ａが拡張される。
図１５Ａ及び図１５Ｂを参照すれば、第１及び第２犠牲膜ＦＬ１ａ、ＦＬ２ａを蝕刻してリセスを形成する。リセス内に第１及び第２コンタクト絶縁パターンＣＩＰ１ａ、ＣＩＰ２ａを形成する。第１及び第２犠牲膜ＦＬ１ａ、ＦＬ２ａを第１及び第２導電パターンＣＰ１ａ、ＣＰ２ａで代替する。第１貫通コンタクトホールＴＨ１ａ及び第２貫通コンタクトホールＴＨ２ａ内に貫通コンタクトＴＣａを形成する。
図１８は、本発明の一実施形態による半導体装置の断面図である。
図１８を参照すれば、半導体装置は、周辺回路構造体ＰＳＴｂ、周辺回路構造体ＰＳＴｂ上の第１絶縁構造体ＩＳ１ｂ、第１絶縁構造体ＩＳ１ｂ上の第１ゲート積層構造体ＧＳＴ１ｂ、第１ゲート積層構造体ＧＳＴ１ｂ上の第２ゲート積層構造体ＧＳＴ２ｂ、第２ゲート積層構造体ＧＳＴ２ｂ上のソース構造体ＳＳＴｂ、及びソース構造体ＳＳＴｂ上の第２絶縁構造体ＩＳ２ｂを含む。
周辺回路構造体ＰＳＴｂは、基板１００ｂ、周辺回路絶縁膜１１０ｂ、周辺トランジスタ１０１ｂ、周辺コンタクト１０５ｂ、及び周辺導電ライン１０７ｂを含む。周辺回路構造体ＰＳＴｂは、第１ボンディングパッド１０９ｂをさらに含む。第１ボンディングパッド１０９ｂは周辺トランジスタ１０１ｂに電気的に連結される。第１ボンディングパッド１０９ｂは導電物質を含む。一例として、第１ボンディングパッド１０９ｂは銅を含む。
第１絶縁構造体ＩＳ１ｂは、連結絶縁膜１６０ｂ、連結絶縁膜１６０ｂ内の第２ボンディングパッド１６１ｂ、連結コンタクト１６２ｂ、及び連結導電ライン１６３ｂを含む。第２ボンディングパッド１６１ｂは第１ボンディングパッド１０９ｂにボンディングされる。第２ボンディングパッド１６１ｂ、連結コンタクト１６２ｂ、及び連結導電ライン１６３ｂは導電物質を含む。第２ボンディングパッド１６１ｂは、例えば銅を含む。連結絶縁膜１６０ｂは絶縁材料を含む。一部の実施形態において、連結絶縁膜１６０ｂは複数の絶縁膜を含む。
第１ゲート積層構造体ＧＳＴ１ｂは交互に積層された第１絶縁パターンＩＰ１ｂ及び第１導電パターンＣＰ１ｂを含む。第２ゲート積層構造体ＧＳＴ２ｂは交互に積層された第２絶縁パターンＩＰ２ｂ及び第２導電パターンＣＰ２ｂを含む。
第１及び第２ゲート積層構造体ＧＳＴ１ｂ、ＧＳＴ２ｂを貫通するメモリチャンネル構造体ＣＳｂが提供される。メモリチャンネル構造体ＣＳｂは、連結コンタクト１６２ｂ、連結導電ライン１６３ｂ、第２ボンディングパッド１６１ｂ、第１ボンディングパッド１０９ｂ、周辺コンタクト１０５ｂ、及び周辺導電ライン１０７ｂを通じて周辺トランジスタ１０１ｂに電気的に連結される。
第１及び第２ゲート積層構造体ＧＳＴ１ｂ、ＧＳＴ２を貫通する貫通コンタクトＴＣｂが提供される。貫通コンタクトＴＣｂは、連結コンタクト１６２ｂ、連結導電ライン１６３ｂ、第２ボンディングパッド１６１ｂ、第１ボンディングパッド１０９ｂ、周辺コンタクト１０５ｂ、及び周辺導電ライン１０７ｂを通じて周辺トランジスタ１０１ｂに電気的に連結される。
ソース構造体ＳＳＴｂは、第１ソース膜ＳＬ１ｂ、第２ソース膜ＳＬ２ｂ、第３ソース膜ＳＬ３ｂ、第１ダミー膜ＤＬ１ｂ、第２ダミー膜ＤＬ２ｂ、第３ダミー膜ＤＬ３ｂ、ソース絶縁膜ＳＩｂ、及び埋め込み絶縁膜ＢＩｂを含む。
第１ゲート積層構造体ＧＳＴ１ｂは、貫通電極ＴＣｂを囲む第１コンタクト絶縁パターンＣＩＰ１ｂをさらに含む。第２ゲート積層構造体ＧＳＴ２ｂは、貫通電極ＴＣｂを囲む第２コンタクト絶縁パターンＣＩＰ２ｂをさらに含む。第１及び第２ゲート積層構造体ＧＳＴ１ｂ、ＧＳＴ２ｂとの間にバリアーパターンＢＰｂが提供される。
ソース構造体ＳＳＴｂ上に第２絶縁構造体ＩＳ２ｂが提供される。一部の実施形態において、第２絶縁構造体ＩＳ２ｂは複数の絶縁膜を含む。一部の実施形態において、第２絶縁構造体ＩＳ２ｂはコンタクト及び導電ラインを含む。
以上、図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者は本発明がその技術的思想や必須の特徴を変更しなくとも、他の具体的な形態に実施され得ることを理解するであろう。したがって、上述した実施形態はすべての面で例示的なものであり、限定的ではないと理解しなければならない。また、上述した実施形態は必要によって互いに組合されることができる。
１００、１００ｂ 基板
１０１、１０１ｂ 周辺トランジスタ
１０３ 素子分離膜
１０５、１０５ｂ 周辺コンタクト
１０７、１０７ｂ 周辺導電ライン
１０９ｂ 第１ボンディングパッド
１１０、１１０ｂ 周辺回路絶縁膜
１２０ 第１カバー絶縁膜
１３０ 第２カバー絶縁膜
１４０ 第３カバー絶縁膜
１５０ 分離構造体
１６０ｂ 連結絶縁膜
１６１ｂ 第２ボンディングパッド
１６２ｂ 連結コンタクト
１６３ｂ 連結導電ライン
１７１、１７２ （第１、第２ ）コンタクト
１７３ 、３２４０、４２４０ ビットライン
１７４ 導電ライン
１８３ メモリ膜
１８５ ビットラインパッド
１８７ チャンネル膜
１８９ 絶縁キャッピング膜
１０００、２０００ 電子システム
１１００ 半導体装置
１１００Ｆ、３１００、４１００ 第１構造体
１１００Ｓ、３２００、４２００ 第２構造体
１１０１、２２１０ 入出力パッド
１１１０ デコーダー回路
１１１５ 第１連結配線
１１２０ ページバッファ
１１２５ 第２連結配線
１１３０ ロジック回路
１１３５ 入出力連結配線
１２００ コントローラ
１２１０ プロセッサ
１２２０ ＮＡＮＤコントローラ
１２２１ ＮＡＮＤインターフェイス
１２３０ ホストインターフェイス
２００１ メーン基板
２００２ コントローラ
２００３、２００３Ａ 半導体パッケージ
２００３ａ 第１半導体パッケージ
２００３ｂ 第２半導体パッケージ
２００４ ＤＲＡＭ
２００５ 配線パターン
２００６ コネクタ
２１００ パッケージ基板
２１２０ パッケージ基板ボディー部
２１２５ 下部パッド
２１３０ パッケージ上部パッド
２１３５ 内部配線
２２００、２２００ｂ 半導体チップ
２３００ 接着層
２４００ 連結構造体
２５００ モールディング層
２８００ 導電性連結部
３０１０、４０１０ 半導体基板
３１１０、４１１０ 周辺配線
３２０５、４２０５ 共通ソースライン
３２１０、４２１０、ＧＳＴ１、ＧＳＴ２ ゲート積層構造体
３２２０、４２２０、ＣＳ メモリチャンネル構造体
３２３５、４２３５ ゲートコンタクトプラグ
３２４５ 貫通配線
４１５０ 第１接合構造体
４２５０ 第２接合構造体
ＢＰ バリアーパターン
ＣＩＰ１、ＣＩＰ２ コンタクト絶縁パターン
ＣＣＰ コンタクト連結部
ＣＰ１、ＣＰ２ 導電パターン
ＣＲ セル領域
ＣＳＴ メモリセル構造体
ＥＲ 延長領域
ＩＢＬ 内 側バリアー膜
ＩＰ１、ＩＰ２ 絶縁パターン
ＯＢＬ 外側バリアー膜
ＯＩＰ１、ＯＩＰ２ 連結絶縁パターン
ＰＳＴ 周辺回路構造体
ＳＩＰ 階段絶縁パターン
ＳＬ１、ＳＬ２ ソース膜
ＳＳＴ ソース構造体
ＳＵＳ 支持構造体
ＴＣ 貫通コンタクト
ＴＰＯ１、ＴＯＰ２ 貫通部

Claims (20)

  1. 交互に積層された第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、
    前記第１ゲート積層構造体上に提供され、交互に積層された第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、
    前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通するメモリチャンネル構造体と、
    前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通する貫通コンタクトと、
    前記貫通コンタクトを囲むバリアーパターンと、を含み、
    前記第１絶縁パターンは、前記第１絶縁パターンの中で最上部に配置された第１連結絶縁パターンと、を含み、
    前記第２絶縁パターンは、前記第１連結絶縁パターンの上面に接する第２連結絶縁パターンを含み、
    前記バリアーパターンの下面は、前記第１連結絶縁パターンの前記上面に接し、
    前記バリアーパターンの上面は、前記第２連結絶縁パターンに接することを特徴とする半導体装置。
  2. 前記バリアーパターンは、前記貫通コンタクトを囲む内側バリアー膜及び前記内側バリアー膜を囲む外側バリアー膜を含むことを特徴とする請求項１に記載の半導体装置。
  3. 前記外側バリアー膜は、前記第１連結絶縁パターン及び前記第２連結絶縁パターンとは異なる物質を含むことを特徴とする請求項２に記載の半導体装置。
  4. 前記内側バリアー膜は、前記第１連結絶縁パターン及び前記第２連結絶縁パターンと同一の物質を含むことを特徴とする請求項３に記載の半導体装置。
  5. 前記内側バリアー膜は、酸化物を含み、
    前記外側バリアー膜は、窒化物を含むことを特徴とする請求項４に記載の半導体装置。
  6. 前記バリアーパターンは、円形であることを特徴とする請求項１に記載の半導体装置。
  7. 前記バリアーパターンの側壁は、前記第２連結絶縁パターンに接することを特徴とする請求項１に記載の半導体装置。
  8. 前記貫通コンタクトは、前記第１ゲート積層構造体を貫通する第１貫通部、前記第１貫通部上の第２貫通部、及び前記第２貫通部上の第３貫通部を含み、
    前記第２貫通部は、前記バリアーパターンによって囲まれ、
    前記第２貫通部の最大幅は、前記第１貫通部の最大幅及び前記第３貫通部の最小幅よりも小さいことを特徴とする請求項１に記載の半導体装置。
  9. 前記バリアーパターンは、ポリシリコンを含むことを特徴とする請求項８に記載の半導体装置。
  10. 交互に積層された第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、
    前記第１ゲート積層構造体上に提供され、交互に積層された第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、
    前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通するメモリチャンネル構造体と、
    前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通する貫通コンタクトと、
    前記貫通コンタクトを囲むバリアーパターンと、を含み、
    前記第１ゲート積層構造体は、前記貫通コンタクトを囲む第１コンタクト絶縁パターンをさらに含み、
    前記第２ゲート積層構造体は、前記貫通コンタクトを囲む第２コンタクト絶縁パターンをさらに含み、
    前記バリアーパターンは、前記第１コンタクト絶縁パターン及び前記第２コンタクト絶縁パターンの間に配置されたことを特徴とする半導体装置。
  11. 前記バリアーパターンの最大幅は、前記第１コンタクト絶縁パターンの最大幅及び前記第２コンタクト絶縁パターンの最大幅よりも大きいことを特徴とする請求項１０に記載の半導体装置。
  12. 前記バリアーパターンは、前記第１コンタクト絶縁パターン及び前記第２コンタクト絶縁パターンに重畳されたことを特徴とする請求項１０に記載の半導体装置。
  13. 前記第１コンタクト絶縁パターンは、前記第１導電パターンと前記貫通コンタクトとの間に配置され、
    前記第２コンタクト絶縁パターンは、前記第２導電パターンと前記貫通コンタクトとの間に配置されたことを特徴とする請求項１０に記載の半導体装置。
  14. 前記貫通コンタクトは、前記第１ゲート積層構造体を貫通する第１貫通部及び前記第１貫通部上の第２貫通部を含み、
    前記バリアーパターンの上面は、前記第１貫通部の上面と共面をなすことを特徴とする請求項１０に記載の半導体装置。
  15. 前記バリアーパターンは、前記貫通コンタクトを囲む内側バリアー膜及び前記内側バリアー膜を囲む外側バリアー膜を含むことを特徴とする請求項１０に記載の半導体装置。
  16. 前記内側バリアー膜の最大幅は、前記第１コンタクト絶縁パターンの最大幅よりも大きいことを特徴とする請求項１５に記載の半導体装置。
  17. 前記内側バリアー膜は、前記第１コンタクト絶縁パターン及び前記第１導電パターンに重畳され、
    前記外側バリアー膜は、前記第１導電パターンに重畳されたことを特徴とする請求項１５に記載の半導体装置。
  18. 前記貫通コンタクトは、複数の貫通コンタクトを含み、
    前記バリアーパターンは、複数のバリアーパターンを含み、
    前記複数のバリアーパターンの各々は、前記複数の貫通コンタクトの各々を囲み、
    前記複数のバリアーパターンは、互いに離隔されたことを特徴とする請求項１０に記載の半導体装置。
  19. メーン基板と、
    前記メーン基板の上の半導体装置と、
    前記メーン基板上で前記半導体装置に電気的に連結されたコントローラと、を含み、
    前記半導体装置は、
    交互に積層された第１絶縁パターン及び第１導電パターンを含む第１ゲート積層構造体と、
    前記第１ゲート積層構造体上に提供され、交互に積層された第２絶縁パターン及び第２導電パターンを含む第２ゲート積層構造体と、
    前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通するメモリチャンネル構造体と、
    前記第１ゲート積層構造体及び前記第２ゲート積層構造体を貫通する貫通コンタクトと、
    前記貫通コンタクトを囲むバリアーパターンと、を含み、
    前記第１ゲート積層構造体は、前記貫通コンタクトを囲む第１コンタクト絶縁パターンをさらに含み、
    前記第２ゲート積層構造体は、前記貫通コンタクトを囲む第２コンタクト絶縁パターンをさらに含み、
    前記第１絶縁パターンは、前記第１導電パターン及び前記第１コンタクト絶縁パターンよりも高いレベルに配置された第１連結絶縁パターンを含み、
    前記第２絶縁パターンは、前記第２導電パターン及び前記第２コンタクト絶縁パターンよりも低いレベルに配置された第２連結絶縁パターンを含み、
    前記バリアーパターンは、前記第１連結絶縁パターンの上面上に配置され、
    前記第２連結絶縁パターンは、前記バリアーパターンの上面に接することを特徴とする電子システム。
  20. 前記第２連結絶縁パターンは、前記バリアーパターンの側壁に接することを特徴とする請求項１９に記載の電子システム。

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