CN117596879A - 半导体装置和包括其的电子系统 - Google Patents

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朴海莉
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Abstract

提供了一种半导体装置和电子系统。该半导体装置包括：第一栅极堆叠件，其包括第一绝缘图案和第一导电图案；第一栅极堆叠件上的第二栅极堆叠件，第二栅极堆叠件包括第二绝缘图案和第二导电图案；穿过第一栅极堆叠件和第二栅极堆叠件的存储器沟道结构；穿过第一栅极堆叠件和第二栅极堆叠件的穿通接触件；以及穿通接触件的相对侧上的屏障图案，第一绝缘图案包括第一连接绝缘图案，第一连接绝缘图案是最上面的一个第一绝缘图案，第二绝缘图案包括与第一连接绝缘图案的顶表面接触的第二连接绝缘图案，屏障图案的底表面与第一连接绝缘图案的顶表面接触，屏障图案的顶表面与第二连接绝缘图案接触。

Description

半导体装置和包括其的电子系统
相关申请的交叉引用
本申请要求于2022年8月17日在韩国知识产权局提交的韩国专利申请No.10-2022-0102697的优先权，该申请的公开以引用方式全文并入本文中。
技术领域
本公开涉及一种半导体装置和包括其的电子系统，具体地说，涉及一种包括屏障图案的半导体装置和包括该半导体装置的电子系统。
背景技术
由于其小型、多功能和/或低成本的特性，半导体装置是电子工业中的重要元件。半导体装置以多种类型被提供，诸如用于存储数据的半导体存储器装置、用于处理数据的半导体逻辑装置、以及包括存储器和逻辑元件的混合半导体装置。
随着对高速和低功耗电子装置的需求增加，具有高操作速度和/
或低操作电压的半导体装置正在以高集成密度被开发。然而，随着半导体装置的集成密度增大，半导体装置的电特性和产量可变差。因此，正在进行许多研究以提高半导体装置的电特性和产量。
发明内容
本发明构思的实施例提供了一种具有改进的电气和可靠性特性的半导体装置和包括其的电子系统。
根据本发明构思的实施例，一种半导体装置包括：第一栅极堆叠件，其包括彼此交替堆叠的第一绝缘图案和第一导电图案；第二栅极堆叠件，其设置在第一栅极堆叠件上，第二栅极堆叠件包括彼此交替堆叠的第二绝缘图案和第二导电图案；存储器沟道结构，其穿过第一栅极堆叠件和第二栅极堆叠件；穿通接触件，其穿过第一栅极堆叠件和第二栅极堆叠件；以及屏障图案，其设置在穿通接触件的相对侧上，其中，第一绝缘图案包括第一连接绝缘图案，第一连接绝缘图案是最上面的一个第一绝缘图案，第二绝缘图案包括与第一连接绝缘图案的顶表面接触的第二连接绝缘图案，屏障图案的底表面与第一连接绝缘图案的顶表面接触，并且屏障图案的顶表面与第二连接绝缘图案接触。
根据本发明构思的实施例，一种半导体装置包括：第一栅极堆叠件，其包括彼此交替堆叠的第一绝缘图案和第一导电图案；第二栅极堆叠件，其设置在第一栅极堆叠件上，第二栅极堆叠件包括彼此交替堆叠的第二绝缘图案和第二导电图案；存储器沟道结构，其穿过第一栅极堆叠件和第二栅极堆叠件；穿通接触件，其穿过第一栅极堆叠件和第二栅极堆叠件；以及屏障图案，其设置在穿通接触件的第一侧和第二侧上，其中，第一栅极堆叠件还包括设置在穿通接触件的第一侧和第二侧上的第一接触绝缘图案，第二栅极堆叠件还包括设置在穿通接触件的第一侧和第二侧上的第二接触绝缘图案，并且屏障图案设置在第一接触绝缘图案与第二接触绝缘图案之间。
根据本发明构思的实施例，一种电子系统包括：衬底；衬底上的半导体装置；以及控制器，其设置在衬底上并且电连接至半导体装置，其中，半导体装置包括：第一栅极堆叠件，其包括彼此交替堆叠的第一绝缘图案和第一导电图案；第二栅极堆叠件，其设置在第一栅极堆叠件上，第二栅极堆叠件包括彼此交替堆叠的第二绝缘图案和第二导电图案；存储器沟道结构，其穿过第一栅极堆叠件和第二栅极堆叠件；穿通接触件，其穿过第一栅极堆叠件和第二栅极堆叠件；以及屏障图案，其包围穿通接触件，其中，第一栅极堆叠件还包括设置在穿通接触件的第一侧和第二侧上的第一接触绝缘图案，第二栅极堆叠件还包括设置在穿通接触件的第一侧和第二侧上的第二接触绝缘图案，第一绝缘图案包括设置在比第一导电图案和第一接触绝缘图案更高的水平高度的第一连接绝缘图案，第二绝缘图案包括设置在比第二导电图案和第二接触绝缘图案更低的水平高度的第二连接绝缘图案，屏障图案设置在第一连接绝缘图案的顶表面上，并且第二连接绝缘图案与屏障图案的顶表面接触。
根据本发明构思的实施例，一种制造半导体装置的方法包括：形成包括彼此交替堆叠的第一绝缘层和第一牺牲层的第一堆叠件；形成第一穿通接触孔以穿过第一堆叠件；在第一穿通接触孔中形成穿通接触牺牲层；形成穿通接触牺牲层上的初始屏障图案；在第一堆叠件上形成包括第二绝缘层和第二牺牲层的第二堆叠件；形成第二穿通接触孔以穿过第二堆叠件和初始屏障图案；通过第二穿通接触孔去除穿通接触牺牲层；以及在第一穿通接触孔和第二穿通接触孔中形成穿通接触件。
附图说明
图1A是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的图。
图1B是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的透视图。
图1C和图1D是截面图，它们中的每一个示出根据本发明构思的实施例的半导体封装件。
图2A是示出根据本发明构思的实施例的半导体装置的平面图。
图2B是沿着图2A的线A-A'截取的截面图。
图2C是图2B的部分B的放大图。
图2D是示出在图2C的水平高度C1处的半导体装置的结构的图。
图3、图4、图5、图6A、图6B、图7、图8A、图8B、图9、图10、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B和图14C是示出根据本发明构思的实施例的制造半导体装置的方法的图。
图15A是示出根据本发明构思的实施例的半导体装置的放大截面图。
图15B是示出在图15A的水平高度C2处的半导体装置的结构的图。
图16和图17是示出根据本发明构思的实施例的制造半导体装置的方法的图。
图18是示出根据本发明构思的实施例的半导体装置的截面图。
具体实施方式
现在，将参照附图更完全地描述本发明构思的示例实施例。
图1A是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的图。
参照图1A，根据本发明构思的实施例的电子系统1000可包括半导体装置1100和电连接至半导体装置1100的控制器1200。电子系统1000可为包括一个或多个半导体装置1100的储存装置或者包括储存装置的电子装置。例如，电子系统1000可为其中设置有至少一个半导体装置1100的固态驱动(SSD)装置、通用串行总线(USB)、计算系统、医疗系统或通信系统。
半导体装置1100可为非易失性存储器装置，并且可为例如NAND FLASH(NAND闪速)存储器装置。半导体装置1100可包括第一结构1100F和第一结构1100F上的第二结构1100S。在实施例中，第一结构1100F可设置在第二结构1100S旁边。第一结构1100F可为包括解码器1110、页缓冲器1120和逻辑电路1130的外围电路结构。第二结构1100S可为存储器单元结构，存储器单元结构包括位线BL、公共源极线CSL、字线WL、第一栅极上线UL1和第二栅极上线UL2、第一栅极下线LL1和第二栅极下线LL2、以及位线BL与公共源极线CSL之间的存储器单元串CSTR。
在第二结构1100S中，存储器单元串CSTR中的每一个可包括邻近于公共源极线CSL的下晶体管LT1和LT2、邻近于位线BL的上晶体管UT1和UT2、以及设置在下晶体管LT1和LT2与上晶体管UT1和UT2之间的多个存储器单元晶体管MCT。根据实施例，下晶体管LT1和LT2的数量和上晶体管UT1和UT2的数量可不同地改变。
在实施例中，上晶体管UT1和UT2可包括串选择晶体管，下晶体管LT1和LT2可包括地选择晶体管。第一栅极下线LL1和第二栅极下线LL2可分别用作下晶体管LT1和LT2的栅电极。字线WL可分别用作存储器单元晶体管MCT的栅电极，并且第一栅极上线UL1和第二栅极上线UL2可分别用作上晶体管UT1和UT2的栅电极。
公共源极线CSL、第一栅极下线LL1和第二栅极下线LL2、字线WL、以及第一栅极上线UL1和第二栅极上线UL2可通过从第一结构1100F延伸至第二结构1100S中的第一连接线1115电连接至解码器1110。位线BL可通过从第一结构1100F延伸至第二结构1100S中的第二连接线1125电连接至页缓冲器1120。
在第一结构1100F中，解码器1110和页缓冲器1120可配置为至少对选择的一个存储器单元晶体管MCT执行控制操作。解码器1110和页缓冲器1120可被逻辑电路1130控制。半导体装置1100可通过电连接至逻辑电路1130的输入/输出焊盘1101与控制器1200通信。输入/输出焊盘1101可通过从第一结构1100F延伸至第二结构1100S的输入/输出连接线1135电连接至逻辑电路1130。
控制器1200可包括处理器1210、NAND控制器1220和主机接口(I/F)1230。在实施例中，电子系统1000可包括多个半导体装置1100，在这种情况下，控制器1200可配置为控制各个半导体装置1100。
处理器1210可控制包括控制器1200的电子系统1000的整体操作。处理器1210可基于特定固件操作，并且可控制NAND控制器1220以访问半导体装置1100。NAND控制器1220可包括用于与半导体装置1100通信的NAND接口1221。NAND接口1221可用于发送和接收用于控制半导体装置1100的控制命令、待写入至半导体装置1100的存储器单元晶体管MCT中或从半导体装置1100的存储器单元晶体管MCT中读取的数据等。主机接口1230可配置为允许电子系统1000与外部主机之间的通信。当通过主机接口1230从外部主机接收控制命令时，处理器1210可响应于控制命令控制半导体装置1100。
图1B是示意性地示出包括根据本发明构思的实施例的半导体装置的电子系统的透视图。
参照图1B，根据本发明构思的实施例的电子系统2000可包括主衬底2001以及安装在主衬底2001上的控制器2002、一个或多个半导体封装件2003和动态随机存取存储器(DRAM)2004。半导体封装件2003和DRAM 2004可连接至控制器2002并且通过形成在主衬底2001中的互连图案2005彼此连接。
主衬底2001可包括连接件2006，连接件2006包括用于连接至外部主机的多个引脚。在连接件2006中，引脚的数量和排列可取决于电子系统2000与外部主机之间的通信接口。在实施例中，电子系统2000可根据诸如通用串行总线(USB)、外围组件快速互连(PCI-Express)、串行高级技术附件(SATA)、通用闪存(UFS)M-PHY等的接口之一与外部主机通信。在实施例中，电子系统2000可由通过连接件2006从外部主机供应的电力驱动。电子系统2000还可包括配置为将从外部主机供应的电力分布至控制器2002和半导体封装件2003的电力管理集成电路(PMIC)。
控制器2002可配置为控制对半导体封装件2003的写操作或读操作并提高电子系统2000的操作速度。
DRAM 2004可为缓冲器存储器，其配置为减轻由用作数据储存装置的半导体封装件2003与外部主机之间的速度差导致的技术难点。在实施例中，电子系统2000中的DRAM2004可用作高速缓冲存储器并且可用作用于在对半导体封装件2003的控制操作期间临时存储数据的储存空间。在电子系统2000包括DRAM 2004的情况下，除用于控制半导体封装件2003的NAND控制器之外，控制器2002还可包括用于控制DRAM 2004的DRAM控制器。
半导体封装件2003可包括彼此间隔开的第一半导体封装件2003a和第二半导体封装件2003b。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可为包括多个半导体芯片2200的半导体封装件。第一半导体封装件2003a和第二半导体封装件2003b中的每一个可包括封装件衬底2100、设置在封装件衬底2100上的半导体芯片2200、分别设置在各个半导体芯片2200的底表面中的粘合剂层2300、将半导体芯片2200电连接至封装件衬底2100的连接结构2400、以及设置在封装件衬底2100上以覆盖半导体芯片2200和连接结构2400的模制层2500。
封装件衬底2100可为包括封装件上焊盘2130的印刷电路板。半导体芯片2200中的每一个可包括输入/输出焊盘2210。输入/输出焊盘2210可对应于图1A的输入/输出焊盘1101。半导体芯片2200中的每一个可包括栅极堆叠件3210和存储器沟道结构3220。半导体芯片2200中的每一个可包括半导体装置。
在实施例中，连接结构2400可为将输入/输出焊盘2210电连接至封装件上焊盘2130的键合线。因此，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可按照键合线方式彼此电连接并且可电连接至封装件衬底2100的封装件上焊盘2130。可替换地，在第一半导体封装件2003a和第二半导体封装件2003b中的每一个中，半导体芯片2200可通过包括硅穿通件(TSV)的连接结构而非通过按照键合线的形式设置的连接结构2400彼此电连接。
在实施例中，控制器2002和半导体芯片2200可被包括在单个封装件中。在实施例中，控制器2002和半导体芯片2200可安装在不同于主衬底2001的额外中间衬底上，并且可通过设置在中间衬底中的互连线彼此连接。
图1C和图1D是示意性地示出根据本发明构思的实施例的半导体封装件的截面图。图1C和图1D中的每一个示意性地示出了沿图1B的线I-I'截取的图1B的半导体封装件2003的示例。
参照图1C，在半导体封装件2003中，封装件衬底2100可为印刷电路板。封装件衬底2100可包括封装件衬底主体部分2120、设置在封装件衬底主体部分2120的顶表面上的(例如，图1B的)封装件上焊盘2130、设置在封装件衬底主体部分2120的底表面上或者通过封装件衬底主体部分2120的底表面暴露出来的下焊盘2125、以及设置在封装件衬底主体部分2120中以将上焊盘2130电连接至下焊盘2125的内部线2135。上焊盘2130可电连接至(例如，图1B的)连接结构2400。下焊盘2125可通过导电连接部分2800连接至图1B所示的电子系统2000的主衬底2001的互连图案2005。
半导体芯片2200中的每一个可包括半导体衬底3010和按次序堆叠在半导体衬底3010上的第一结构3100和第二结构3200。第一结构3100可包括设有外围线3110的外围电路区。第二结构3200可包括公共源极线3205、公共源极线3205上的栅极堆叠件3210、设置为穿过栅极堆叠件3210的存储器沟道结构3220、电连接至存储器沟道结构3220的位线3240、以及电连接至栅极堆叠件3210的字线WL(例如，见图1A)的栅极接触插塞3235。
半导体芯片2200中的每一个可电连接至第一结构3100的外围线3110并且可包括延伸至第二结构3200中的穿通线3245。穿通线3245可设置在栅极堆叠件3210外。在实施例中，穿通线3245可设置为穿过栅极堆叠件3210。半导体芯片2200中的每一个还可包括图1B的输入/输出焊盘2210。
参照图1D，在半导体封装件2003A中，半导体芯片2200b中的每一个可包括半导体衬底4010、半导体衬底4010上的第一结构4100、和设置在第一结构4100上并且通过晶圆键合方法键合至第一结构4100的第二结构4200。
第一结构4100可包括设有外围线4110和第一联结结构4150的外围电路区。第二结构4200可包括公共源极线4205、公共源极线4205与第一结构4100之间的栅极堆叠件4210、设置为穿过栅极堆叠件4210的存储器沟道结构4220、电连接至存储器沟道结构4220的位线4240、分别电连接至栅极堆叠件4210的图1A的字线WL的栅极接触插塞4235、和第二联结结构4250。例如，第二联结结构4250可通过电连接至存储器沟道结构4220的位线4240分别电连接至存储器沟道结构4220。第一结构4100的第一联结结构4150和第二结构4200的第二联结结构4250可彼此键合。在实施例中，第一联结结构4150和第二联结结构4250的键合部分可由铜(Cu)形成。半导体芯片2200b中的每一个还可包括图1B的输入/输出焊盘2210。
图1C的半导体芯片2200和图1D的半导体芯片2200b可通过图1B的按照键合线的形式设置的连接结构2400彼此电连接。然而，在实施例中，与图1C的半导体芯片2200或图1D的半导体芯片2200b设置在同一半导体封装件中的半导体芯片可通过包括硅穿通件(TSV)的连接结构彼此电连接。
图2A是示出根据本发明构思的实施例的半导体装置的平面图。图2B是沿着图2A的线A-A'截取的截面图。图2C是图2B的部分B的放大图。图2D是示出在图2C的水平高度C1处的半导体装置的结构的图。
参照图2A和图2B，根据本发明构思的实施例的半导体装置可包括外围电路结构PST和外围电路结构PST上的存储器单元结构CST。
外围电路结构PST可包括衬底100。衬底100可为平行于在第一方向D1和第二方向D2上的平面延伸的板形结构。第一方向D1和第二方向D2彼此可不平行。在实施例中，第一方向D1和第二方向D2可为彼此垂直的两个不同的水平方向。在实施例中，衬底100可为半导体衬底。作为示例，衬底100可由硅、锗、硅锗、GaP或GaAs形成或包括硅、锗、硅锗、GaP或GaAs。在实施例中，衬底100可为绝缘体上硅(SOI)衬底或者绝缘体上锗(GOI)衬底。
外围电路结构PST可包括衬底100上的外围电路绝缘层110。外围电路绝缘层110可由至少一种绝缘材料形成或包括至少一种绝缘材料。作为示例，外围电路绝缘层110可由氧化物材料形成或包括氧化物材料。在实施例中，外围电路绝缘层110可由多个绝缘层构成。
外围电路结构PST还可包括外围晶体管101。外围晶体管101可设置在衬底100与外围电路绝缘层110之间。在实施例中，外围晶体管101可包括源极/漏极区、栅电极和栅极绝缘层。器件隔离层103可设置在衬底100中。外围晶体管101可设置在器件隔离层103之间。器件隔离层103可由至少一种绝缘材料形成或包括至少一种绝缘材料。
外围电路结构PST还可包括外围接触件105和外围导线107。外围接触件105可连接至外围晶体管101或者外围导线107，并且外围导线107可连接至外围接触件105。外围接触件105和外围导线107可设置在外围电路绝缘层110中。外围接触件105和外围导线107可由至少一种导电材料形成或包括至少一种导电材料。
存储器单元结构CST可包括源极结构SST、第一栅极堆叠件GST1、第二栅极堆叠件GST2、存储器沟道结构CS、支承结构SUS、第一覆盖绝缘层120、第二覆盖绝缘层130、第三覆盖绝缘层140、分离结构150、第一接触件171、第二接触件172、位线173、导线174、穿通接触件TC和屏障图案BP。
源极结构SST可包括单元区CR和延伸区ER。单元区CR和延伸区ER可为在第一方向D1和第二方向D2上的平面图中彼此不同的两个区。
源极结构SST可包括外围电路结构PST上的第一源极层SL1、第一源极层SL1上的第二源极层SL2、第一源极层SL1上的第一虚设层DL1、第二虚设层DL2和第三虚设层DL3、以及第二源极层SL2和第一虚设层至第三虚设层DL1、DL2和DL3上的第三源极层SL3。
第一源极层至第三源极层SL1、SL2和SL3可由至少一种导电材料形成或包括至少一种导电材料。作为示例，第一源极层至第三源极层SL1、SL2和SL3可由多晶硅形成或包括多晶硅。第二源极层SL2可设置于单元区CR中。第二源极层SL2可用作公共源极线。
第一虚设层DL1、第二虚设层DL2和第三虚设层DL3可在第三方向D3上按次序设置在第一源极层SL1上。第一虚设层至第三虚设层DL1、DL2和DL3可设置于延伸区ER中。第一虚设层至第三虚设层DL1、DL2和DL3可与第二源极层SL2设置在同一水平高度。第一虚设层至第三虚设层DL1、DL2和DL3可由至少一种绝缘材料形成或包括至少一种绝缘材料。在实施例中，第一虚设层DL1和第三虚设层DL3可由基本相同的绝缘材料形成或包括基本相同的绝缘材料，第二虚设层DL2可由与第一虚设层DL1和第三虚设层DL3不同的绝缘材料形成或包括与第一虚设层DL1和第三虚设层DL3不同的绝缘材料。作为示例，第二虚设层DL2可由氮化物形成或包括氮化物，第一虚设层DL1和第三虚设层DL3可由氧化物形成或包括氧化物。
第三源极层SL3可覆盖第二源极层SL2和第一虚设层至第三虚设层DL1、DL2和DL3。第三源极层SL3可直接接触第二源极层SL2、第一源极层SL1和第三虚设层DL3。第三源极层SL3可从单元区CR延伸至延伸区ER。
在实施例中，源极结构SST还可包括第三源极层SL3上的绝缘间隙填充层BI。例如，绝缘间隙填充层BI可位于第三源极层SL3和第一源极层SL1彼此直接接触的位置。绝缘间隙填充层BI可设置在单元区CR与延伸区ER之间。绝缘间隙填充层BI可设置在第二源极层SL2与第一虚设层至第三虚设层DL1、DL2和DL3之间。第二源极层SL2可在第二方向D2上与第一虚设层至第三虚设层DL1、DL2和DL3间隔开，并且在这种情况下，绝缘间隙填充层BI和包围绝缘间隙填充层BI的第三源极层SL3的一部分可介于第二源极层SL2与第一虚设层至第三虚设层DL1、DL2和DL3之间。绝缘间隙填充层BI可由至少一种绝缘材料形成或包括至少一种绝缘材料。
源极结构SST还可包括源极绝缘层SI。源极绝缘层SI可设置于延伸区ER中。源极绝缘层SI可围绕穿通接触件TC。源极绝缘层SI可设置为穿过第三源极层SL3、第一虚设层至第三虚设层DL1、DL2和DL3、和第一源极层SL1。源极绝缘层SI可由第三源极层SL3、第一虚设层至第三虚设层DL1、DL2和DL3、和第一源极层SL1包围。源极绝缘层SI可由至少一种绝缘材料形成或包括至少一种绝缘材料。作为示例，源极绝缘层SI可由氧化物材料形成或包括氧化物材料。
第一栅极堆叠件GST1可设置在源极结构SST上。第一栅极堆叠件GST1可包括在第三方向D3上彼此交替堆叠的第一绝缘图案IP1和第一导电图案CP1。第三方向D3可与第一方向D1和第二方向D2交叉。作为示例，第三方向D3可为与第一方向D1和第二方向D2垂直的竖直方向。第一绝缘图案IP1可包括设置为第一绝缘图案IP1的最上面的图案的第一连接绝缘图案OIP1。
第一绝缘图案IP1可由至少一种绝缘材料形成或包括至少一种绝缘材料。作为示例，第一绝缘图案IP1可由氧化物材料形成或包括氧化物材料。第一导电图案CP1可由至少一种导电材料形成或包括至少一种导电材料。作为示例，第一导电图案CP1可由钨形成或包括钨。
第一栅极堆叠件GST1还可包括第一接触绝缘图案CIP1。第一接触绝缘图案CIP1可设置在延伸区ER中。第一接触绝缘图案CIP1可与第一导电图案CP1设置在同一水平高度。第一连接绝缘图案OIP1可设置在高于第一接触绝缘图案CIP1和第一导电图案CP1的水平高度。第一导电图案CP1可设置为包围第一接触绝缘图案CIP1。第一接触绝缘图案CIP1可设置为包围穿通接触件TC。第一接触绝缘图案CIP1可设置在第一导电图案CP1与穿通接触件TC之间。第一接触绝缘图案CIP1可由至少一种绝缘材料形成或包括至少一种绝缘材料。作为示例，第一接触绝缘图案CIP1可由氧化物材料形成或包括氧化物材料。
第二栅极堆叠件GST2可设置在第一栅极堆叠件GST1上。第二栅极堆叠件GST2可包括在第三方向D3上彼此交替堆叠的第二绝缘图案IP2和第二导电图案CP2。第二绝缘图案IP2可包括设置为第二绝缘图案IP2的最下面的图案的第二连接绝缘图案OIP2。
第二绝缘图案IP2可由至少一种绝缘材料形成或包括至少一种绝缘材料。作为示例，第二绝缘图案IP2可由氧化物材料形成或包括氧化物材料。第二导电图案CP2可由至少一种导电材料形成或包括至少一种导电材料。作为示例，第二导电图案CP2可由钨形成或包括钨。
第二栅极堆叠件GST2还可包括第二接触绝缘图案CIP2。第二接触绝缘图案CIP2可设置在延伸区ER中。第二接触绝缘图案CIP2可与第二导电图案CP2设置在同一水平高度。第二连接绝缘图案OIP2可设置在低于第二接触绝缘图案CIP2和第二导电图案CP2的水平高度。第二导电图案CP2可设置为包围第二接触绝缘图案CIP2。第二接触绝缘图案CIP2可设置为包围穿通接触件TC。第二接触绝缘图案CIP2可设置在第二导电图案CP2与穿通接触件TC之间。第二接触绝缘图案CIP2可由至少一种绝缘材料形成或包括至少一种绝缘材料。作为示例，第二接触绝缘图案CIP2可由氧化物材料形成或包括氧化物材料。
第二栅极堆叠件GST2可包括设置在源极结构SST的延伸区ER上的台阶结构。第二栅极堆叠件GST2的台阶结构可通过第二绝缘图案IP2和第二导电图案CP2形成。第二栅极堆叠件GST2还可包括设置为覆盖台阶结构的台阶绝缘图案SIP。台阶绝缘图案SIP可由至少一种绝缘材料形成或包括至少一种绝缘材料。
栅极堆叠件GST1和GST2的数量可不限于示出的示例。在实施例中，栅极堆叠件GST1和GST2的数量可大于三。
存储器沟道结构CS可在第三方向D3上延伸，以穿过第一栅极堆叠件GST1的第一绝缘图案IP1和第一导电图案CP1、第二栅极堆叠件GST2的第二绝缘图案IP2和第二导电图案CP2、第三源极层SL3和第二源极层SL2。存储器沟道结构CS的最下面的部分可置于第一源极层SL1中。
存储器沟道结构CS中的每一个可包括绝缘封盖层189、围绕绝缘封盖层189的沟道层187、以及围绕沟道层187的存储器层183。
绝缘封盖层189可由至少一种绝缘材料形成或包括至少一种绝缘材料。作为示例，绝缘封盖层189可由氧化物材料形成或包括氧化物材料。沟道层187可由至少一种导电材料形成或包括至少一种导电材料。作为示例，沟道层187可由多晶硅形成或包括多晶硅。沟道层187可电连接至第二源极层SL2。第二源极层SL2可穿过存储器层183并且可连接至沟道层187。例如，第二源极层SL2可直接接触沟道层187。
存储器层183可配置为存储数据。在实施例中，存储器层183可包括围绕沟道层187的隧道绝缘层、围绕隧道绝缘层的数据存储层和围绕数据存储层的阻挡层。
存储器沟道结构CS中的每一个还可包括设置在绝缘封盖层189上的位线焊盘185。位线焊盘185可由至少一种导电材料形成或包括至少一种导电材料。作为示例，位线焊盘185可由多晶硅或金属材料中的至少一种形成或包括多晶硅或金属材料中的至少一种。
支承结构SUS可设置为穿过第二栅极堆叠件GST2和第一栅极堆叠件GST1。支承结构SUS可具有类似于存储器沟道结构CS的结构。然而，在实施例中，与存储器沟道结构CS不同，支承结构SUS可仅由绝缘材料形成。
第一覆盖绝缘层120可设置在第二栅极堆叠件GST2上。例如，第一覆盖绝缘层120可与第二绝缘图案IP2的最上面的层接触。第二覆盖绝缘层130可设置在第一覆盖绝缘层120上。第三覆盖绝缘层140可设置在第二覆盖绝缘层130上。第一覆盖绝缘层至第三覆盖绝缘层120、130和140可由至少一种绝缘材料形成或包括至少一种绝缘材料。
穿通接触件TC可在第三方向D3上延伸，以穿过第一覆盖绝缘层120、第二栅极堆叠件GST2、屏障图案BP、第一栅极堆叠件GST1和源极结构SST。穿通接触件TC可包括设置为穿过第一栅极堆叠件GST1和屏障图案BP的第一穿通部分TPO1和设置在第一穿通部分TPO1上的第二穿通部分TPO2。第一穿通部分TPO1可连接至外围电路结构PST的外围导线107。穿通接触件TC可包括连接至第一导电图案CP1或第二导电图案CP2的接触连接部分CCP。穿通接触件TC可由至少一种导电材料形成或包括至少一种导电材料。
穿通接触件TC中的每一个可设置为穿过对应的一个屏障图案BP。屏障图案BP可设置为分别包围穿通接触件TC。屏障图案BP可彼此间隔开。屏障图案BP可彼此设置在同一水平高度。
分离结构150可设置为穿过第一栅极堆叠件GST1和第二栅极堆叠件GST2。分离结构150可在第二方向D2上延伸。分离结构150可由至少一种绝缘材料形成或包括至少一种绝缘材料。在实施例中，分离结构150还可包括导电材料。
第一接触件171可连接至存储器沟道结构CS。第一接触件171可设置为穿过第一覆盖绝缘层120和第二覆盖绝缘层130。第二接触件172可连接至穿通接触件TC。第二接触件172可设置为穿过第二覆盖绝缘层130。位线173可连接至第一接触件171。位线173可设置于第三覆盖绝缘层140中。位线173可在第一方向D1上延伸。导线174可连接至第二接触件172。导线174可设置于第三覆盖绝缘层140中。第一接触件171、第二接触件172、位线173和导线174可由至少一种导电材料形成或包括至少一种导电材料。
参照图2C和图2D，屏障图案BP可设置在第一栅极堆叠件GST1上。屏障图案BP的底表面BP_B可与第一栅极堆叠件GST1的第一连接绝缘图案OIP1的顶表面OIP1_T接触。第二栅极堆叠件GST2可覆盖屏障图案BP。第二栅极堆叠件GST2的第二连接绝缘图案OIP2可与屏障图案BP的顶表面BP_T和侧表面BP_S接触。第二栅极堆叠件GST2的第二连接绝缘图案OIP2可围绕屏障图案BP。屏障图案BP可设置于第二栅极堆叠件GST2的第二连接绝缘图案OIP2中。
屏障图案BP可包括设置为围绕穿通接触件TC的内屏障层IBL和设置为围绕内屏障层IBL的外屏障层OBL。内屏障层IBL可接触穿通接触件TC的侧壁，并且外屏障层OBL可设置在内屏障层IBL与第二连接绝缘图案OIP2的一部分之间。当在图2D的平面图中看时，屏障图案BP可为圆形的。当在图2D的平面图中看时，内屏障层IBL和外屏障层OBL可具有环形。
第一穿通部分TPO1的顶表面TPO1_T可与屏障图案BP的顶表面BP_T共面。第一穿通部分TPO1的顶表面TPO1_T、第一穿通部分TPO1和第二穿通部分TPO2之间的边界BO以及屏障图案BP的顶表面BP_T可位于同一水平高度。第一穿通部分TPO1在朝着第一接触绝缘图案CIP1的方向上的宽度可随着与屏障图案BP的顶表面BP_T相距的距离增大而减小。第二穿通部分TPO2在朝着第二接触绝缘图案CIP2的方向上的宽度可随着与屏障图案BP的顶表面BP_T相距的距离增大而增大。换句话说，第一穿通部分TPO1和第二穿通部分TPO2中的每一个可具有锥形。
屏障图案BP的顶表面BP_T可包括外屏障层OBL的顶表面和内屏障层IBL的顶表面。屏障图案BP的底表面BP_B可包括外屏障层OBL的底表面和内屏障层IBL的底表面。屏障图案BP的侧表面BP_S可为外屏障层OBL的外侧表面。
第一接触绝缘图案CIP1可设置在低于屏障图案BP的水平高度。第二接触绝缘图案CIP2可设置在高于屏障图案BP的水平高度。屏障图案BP可设置在第一接触绝缘图案CIP1与第二接触绝缘图案CIP2之间。第一连接绝缘图案OIP1可设置在屏障图案BP与第一接触绝缘图案CIP1之间，第二连接绝缘图案OIP2可设置在屏障图案BP与第二接触绝缘图案CIP2之间。屏障图案BP、第一接触绝缘图案CIP1和第二接触绝缘图案CIP2可在第三方向D3上彼此重叠。
屏障图案BP的最大宽度可大于第一接触绝缘图案CIP1的最大宽度。换句话说，屏障图案BP比第一接触绝缘图案CIP1更宽。作为示例，屏障图案BP在第二方向D2上的最大宽度W1可大于第一接触绝缘图案CIP1在第二方向D2上的最大宽度W3。屏障图案BP的最大宽度可为外屏障层OBL的最大宽度。内屏障层IBL的最大宽度可大于第一接触绝缘图案CIP1的最大宽度。作为示例，内屏障层IBL在第二方向D2上的最大宽度W2可大于第一接触绝缘图案CIP1在第二方向D2上的最大宽度W3。在实施例中，屏障图案BP的最大宽度可大于第二接触绝缘图案CIP2的最大宽度。
在实施例中，屏障图案BP在第二方向D2上的最大宽度W1可在200nm至600nm的范围内。外屏障层OBL的外侧表面与内屏障层IBL的外侧表面在第二方向D2上之间的距离可在50nm至200nm的范围内。
内屏障层IBL可在第三方向D3上与第一接触绝缘图案CIP1、第二接触绝缘图案CIP2、第一导电图案CP1、和第二导电图案CP2重叠。外屏障层OBL可在第三方向D3上与第一导电图案CP1和第二导电图案CP2重叠。外屏障层OBL在第三方向D3上可不与第一接触绝缘图案CIP1和第二接触绝缘图案CIP2重叠。
屏障图案BP在第三方向D3上的厚度可小于第二连接绝缘图案OIP2在第三方向D3上的厚度。屏障图案BP在第三方向D3上的厚度也可小于第一连接绝缘图案OIP1在第三方向D3上的厚度。在实施例中，屏障图案BP在第三方向D3上的厚度可在10nm至50nm的范围内。
屏障图案BP可由与第一接触绝缘图案CIP1和第二接触绝缘图案CIP2的材料不同的材料形成或包括与第一接触绝缘图案CIP1和第二接触绝缘图案CIP2的材料不同的材料。屏障图案BP的内屏障层IBL可由与第一接触绝缘图案CIP1和第二接触绝缘图案CIP2的材料相同的材料形成或包括与第一接触绝缘图案CIP1和第二接触绝缘图案CIP2的材料相同的材料，并且屏障图案BP的外屏障层OBL可由与第一接触绝缘图案CIP1和第二接触绝缘图案CIP2的材料不同的材料形成或包括与第一接触绝缘图案CIP1和第二接触绝缘图案CIP2的材料不同的材料。例如，屏障图案BP的内屏障层IBL可由氧化物材料形成或包括氧化物材料，并且屏障图案BP的外屏障层OBL可由氮化物材料形成或包括氮化物材料。在实施例中，内屏障层IBL的氧化物材料可为氧化硅，并且外屏障层OBL的氮化物材料可为氮化硅。
在实施例中，屏障图案BP可由与第一绝缘图案IP1和第二绝缘图案IP2的材料不同的材料形成或包括与第一绝缘图案IP1和第二绝缘图案IP2的材料不同的材料。在这种情况下，屏障图案BP的内屏障层IBL可由与第一绝缘图案IP1和第二绝缘图案IP2的材料相同的材料形成或包括与第一绝缘图案IP1和第二绝缘图案IP2的材料相同的材料，并且屏障图案BP的外屏障层OBL可由与第一绝缘图案IP1和第二绝缘图案IP2的材料不同的材料形成或包括与第一绝缘图案IP1和第二绝缘图案IP2的材料不同的材料。
在根据本发明构思的实施例的半导体装置中，由于屏障图案BP,可在形成穿通接触件TC的处理中保护第二连接绝缘图案OIP2。因此，不仅可减小第二连接绝缘图案OIP2的厚度还可确保穿通接触件TC与第二导电图案CP2之间足够的距离。
图3、图4、图5、图6A、图6B、图7、图8A、图8B、图9、图10、图11A、图11B、图12A、图12B、图12C、图13A、图13B、图13C、图14A、图14B和图14C是示出根据本发明构思的实施例的制造半导体装置的方法的图。图3、图4、图5、图6A、图7、图8A、图9、图10、图11A、图12A、图13A和图14A示出了对应于图2B的结构。图6B、图8B、图12C、图13C和图14C示出了对应于图2D的结构。图11B、图12B、图13B和图14B示出了对应于图2C的结构。
参照图3，可形成外围电路结构PST。外围电路结构PST的形成可包括在衬底100上形成外围晶体管101、器件隔离层103、外围接触件105、外围导线107和外围电路绝缘层110。
可在外围电路结构PST上形成源极结构SST。源极结构SST的形成可包括：在外围电路结构PST上形成第一源极层SL1；在第一源极层SL1上并在单元区CR和延伸区ER上形成第一虚设层至第三虚设层DL1、DL2和DL3；形成第三源极层SL3；在第三源极层SL3上形成绝缘间隙填充层BI；以及在延伸区ER上形成源极绝缘层SI，以穿过第三源极层SL3、第一虚设层至第三虚设层DL1、DL2和DL3、和第一源极层SL1。
可在源极结构SST上形成第一堆叠件STA1。第一堆叠件STA1可包括在第三方向D3上彼此交替堆叠的第一绝缘层IL1和第一牺牲层FL1。第一绝缘层IL1和第一牺牲层FL1可由相对于彼此具有蚀刻选择性的材料形成或包括相对于彼此具有蚀刻选择性的材料。作为示例，第一绝缘层IL1可由氧化物材料形成或包括氧化物材料，第一牺牲层FL1可由氮化物材料形成或包括氮化物材料。
第一堆叠件STA1还可包括设置为第一堆叠件STA1的最上面的层的第一连接绝缘层OIL1。第一连接绝缘层OIL1可由与第一绝缘层IL1的材料相同的材料形成或包括与第一绝缘层IL1的材料相同的材料。
第一沟道孔CH1和第一穿通接触孔TH1可形成为在第三方向D3上延伸，以及穿过第一堆叠件STA1。可在源极结构SST的单元区CR上形成第一沟道孔CH1。可在源极结构SST的延伸区ER上形成第一穿通接触孔TH1。第一沟道孔CH1的最下面的部分可位于第一源极层SL1中。第一穿通接触孔TH1的最下面的部分可位于外围电路结构PST的外围电路绝缘层110中。第一穿通接触孔TH1可连接至外围导线107。
在实施例中，可在形成第一堆叠件STA1之前形成被源极绝缘层SI围绕的牺牲图案，并且在这种情况下，第一穿通接触孔TH1的形成可包括暴露牺牲图案和去除牺牲图案。
可在第一沟道孔CH1中形成沟道牺牲层CFL。可在第一穿通接触孔TH1中形成穿通接触牺牲层TFL。沟道牺牲层CFL和穿通接触牺牲层TFL可由相对于第一绝缘层IL1和第一牺牲层FL1具有蚀刻选择性的材料形成或包括相对于第一绝缘层IL1和第一牺牲层FL1具有蚀刻选择性的材料。例如，沟道牺牲层CFL和穿通接触牺牲层TFL可由钨或钛中的至少一种形成或包括钨或钛中的至少一种。
参照图4，可在第一堆叠件STA1、沟道牺牲层CFL和穿通接触牺牲层TFL上形成初始屏障层pBL。初始屏障层pBL可与第一堆叠件STA1的第一连接绝缘层OIL1的顶表面、沟道牺牲层CFL的顶表面和穿通接触牺牲层TFL的顶表面接触。
初始屏障层pBL可由与第一绝缘层IL1和第一连接绝缘层OIL1的材料不同的材料形成或包括与第一绝缘层IL1和第一连接绝缘层OIL1的材料不同的材料。初始屏障层pBL可由与第一牺牲层FL1的材料相同的材料形成或包括与第一牺牲层FL1的材料相同的材料。例如，初始屏障层pBL可由氮化物材料形成或包括氮化物材料。在实施例中，初始屏障层pBL的氮化物材料可为氮化硅。
参照图5，可通过对初始屏障层pBL进行图案化形成初始屏障图案pBP。初始屏障图案pBP中的每一个可分别设置在穿通接触牺牲层TFL上。初始屏障图案pBP可与穿通接触牺牲层TFL的顶表面和第一堆叠件STA1的第一连接绝缘层OIL1的顶表面接触。初始屏障图案pBP可彼此间隔开。当在平面图中看时，初始屏障图案pBP可为圆形的。
参照图6A和图6B，可形成第二连接绝缘层OIL2以覆盖初始屏障图案pBP。第二连接绝缘层OIL2可设置为包围初始屏障图案pBP。第二连接绝缘层OIL2可与初始屏障图案pBP的顶表面和侧表面接触。初始屏障图案pBP可设置在第二连接绝缘层OIL2中。第二连接绝缘层OIL2可与第一连接绝缘层OIL1的顶表面接触。第二连接绝缘层OIL2可由与第一绝缘层IL1和第一连接绝缘层OIL1的绝缘材料相同的绝缘材料形成或包括与第一绝缘层IL1和第一连接绝缘层OIL1的绝缘材料相同的绝缘材料。
参照图7，可在第二连接绝缘层OIL2上形成在第三方向D3上彼此交替堆叠的第二牺牲层FL2和第二绝缘层IL2。包括第二连接绝缘层OIL2、第二牺牲层FL2和第二绝缘层IL2的结构可构成第二堆叠件STA2。第二绝缘层IL2可由与第一绝缘层IL1以及第一连接绝缘层OIL1和第二连接绝缘层OIL2的绝缘材料相同的绝缘材料形成或包括与第一绝缘层IL1以及第一连接绝缘层OIL1和第二连接绝缘层OIL2的绝缘材料相同的绝缘材料。第二牺牲层FL2可由与第一牺牲层FL1和初始屏障图案pBP的绝缘材料相同的绝缘材料形成或包括与第一牺牲层FL1和初始屏障图案pBP的绝缘材料相同的绝缘材料。
第二堆叠件STA2还可包括台阶绝缘图案SIP。可形成通过第二牺牲层FL2和第二绝缘层IL2形成的台阶结构，然后可在台阶结构上形成台阶绝缘图案SIP。
参照图8A和图8B，第二沟道孔CH2和第二穿通接触孔TH2可形成为在第三方向D3上延伸并且穿过第二堆叠件STA2。第二沟道孔CH2可连接至第一沟道孔CH1。第二穿通接触孔TH2可连接至第一穿通接触孔TH1。可在源极结构SST的单元区CR上形成第二沟道孔CH2。可在源极结构SST的延伸区ER上形成第二穿通接触孔TH2。
第二沟道孔CH2可形成为暴露沟道牺牲层CFL。第二穿通接触孔TH2可形成为暴露穿通接触牺牲层TFL。第二穿通接触孔TH2可穿过初始屏障图案pBP。另外，第二穿通接触孔TH2可穿过初始屏障图案pBP下方的一部分穿通接触牺牲层TFL。第二穿通接触孔TH2的形成可包括：蚀刻初始屏障图案pBP的中心部分。可通过第二穿通接触孔TH2暴露初始屏障图案pBP的侧表面pBP_S。
参照图9，可去除通过第二沟道孔CH2暴露的沟道牺牲层CFL。可去除通过第二穿通接触孔TH2暴露的穿通接触牺牲层TFL。作为去除沟道牺牲层CFL的结果，第一沟道孔CH1可敞开。作为去除穿通接触牺牲层TFL的结果，第一穿通接触孔TH1可敞开。由于穿通接触牺牲层TFL被去除，因此通过第一穿通接触孔TH1暴露的部分pBP_P1可限定在初始屏障图案pBP的底表面上。换句话说，初始屏障图案pBP的部分pBP_P1可与第一穿通接触孔TH1重叠。
参照图10，可在第一沟道孔CH1和第二沟道孔CH2中形成存储器沟道结构CS。存储器沟道结构CS可包括绝缘封盖层189、沟道层187、存储器层183和位线焊盘185。
可在存储器沟道结构CS和第二堆叠件STA2上形成第一覆盖绝缘层120。可对第一覆盖绝缘层120进行图案化，以敞开(或暴露出)第二穿通接触孔TH2。在实施例中，可在在第一穿通接触孔TH1和第二穿通接触孔TH2中形成牺牲材料之后形成第一覆盖绝缘层120，并且可在第一覆盖绝缘层120的图案化之后从第一穿通接触孔TH1和第二穿通接触孔TH2去除牺牲材料。
参照图11A和图11B，可执行第一蚀刻处理。第一蚀刻处理可包括通过第一穿通接触孔TH1和第二穿通接触孔TH2选择性地蚀刻第一绝缘层IL1和第二绝缘层IL2、第一连接绝缘层OIL1和第二连接绝缘层OIL2以及源极绝缘层SI。作为第一蚀刻处理的结果，第一穿通接触孔TH1和第二穿通接触孔TH2可被扩大。
蚀刻的第一绝缘层IL1和蚀刻的第一连接绝缘层OIL1可被称作第一绝缘图案IP1。蚀刻的第一连接绝缘层OIL1可被称作第一连接绝缘图案OIP1。蚀刻的第二绝缘层IL2和蚀刻的第二连接绝缘层OIL2可被称作第二绝缘图案IP2。蚀刻的第二连接绝缘层OIL2可被称作第二连接绝缘图案OIP2。
作为第一蚀刻处理的结果，其底表面通过第一穿通接触孔TH1被暴露的初始屏障图案pBP的部分pBP_P1可扩大。作为第一蚀刻处理的结果，可通过第二穿通接触孔TH2暴露初始屏障图案pBP的部分pBP_P2的顶表面。
参照图12A、图12B和图12C，可执行第二蚀刻处理。第二蚀刻处理可包括通过第一穿通接触孔TH1和第二穿通接触孔TH2选择性地蚀刻第一牺牲层FL1和第二牺牲层FL2以及初始屏障图案pBP。作为第二蚀刻处理的结果，第一穿通接触孔TH1和第二穿通接触孔TH2可扩大。
作为第二蚀刻处理的结果，可去除其底表面通过第一穿通接触孔TH1被暴露的初始屏障图案pBP的部分pBP_P1。作为第二蚀刻处理的结果，可去除其顶表面通过第二穿通接触孔TH2被暴露的初始屏障图案pBP的部分pBP_P2。在实施例中，可执行第二蚀刻处理，以去除初始屏障图案pBP的位于初始屏障图案pBP的两个部分pBP_P1和pBP_P2之间的部分。在这种情况下，初始屏障图案pBP不突出至第一穿通接触孔TH1和/或第二穿通接触孔TH2中。
作为第二蚀刻处理的结果，第二穿通接触孔TH2的被初始屏障图案pBP围绕的部分TH2_P可扩大。第二穿通接触孔TH2的被初始屏障图案pBP围绕的部分TH2_P可与初始屏障图案pBP设置在相同水平高度。作为扩大第二穿通接触孔TH2的部分TH2_P的结果，第二连接绝缘图案OIP2可具有暴露于外部的暴露的表面OIP2_E。第二连接绝缘图案OIP2的暴露的表面OIP2_E可与初始屏障图案pBP的顶表面位于基本上相同的水平高度。
参照图13A、图13B和图13C，可执行第三蚀刻处理。第三蚀刻处理可包括通过第一穿通接触孔TH1和第二穿通接触孔TH2选择性地蚀刻第一牺牲层FL1和第二牺牲层FL2以及初始屏障图案pBP。由第三蚀刻处理蚀刻的初始屏障图案pBP可被称作外屏障层OBL。
可通过第三蚀刻处理形成凹槽RS。凹槽RS可为通过经第三蚀刻处理蚀刻第一牺牲层FL1和第二牺牲层FL2以及初始屏障图案pBP形成的空的空间。凹槽RS可连接至第一穿通接触孔TH1或第二穿通接触孔TH2。凹槽RS可由第一牺牲层FL1的侧表面、第二牺牲层FL2的侧表面或外屏障层OBL的侧表面来限定。凹槽RS可由第一绝缘图案IP1和第二绝缘图案IP2的表面来限定。当在图13C的平面图中看时，凹槽RS可具有环形。
参照图14A、图14B和图14C，可形成第一接触绝缘图案CIP1、第二接触绝缘图案CIP2和内屏障层IBL。可通过填充由第一牺牲层FL1限定的凹槽RS形成第一接触绝缘图案CIP1。可通过填充由第二牺牲层FL2限定的凹槽RS形成第二接触绝缘图案CIP2。可通过填充由外屏障层OBL限定的凹槽RS形成内屏障层IBL。
可用第一导电图案CP1置换第一牺牲层FL1，可用第二导电图案CP2置换第二牺牲层FL2。可用第二源极层SL2置换单元区CR上的源极结构SST的第一虚设层至第三虚设层DL1、DL2和DL3。具有第一导电图案CP1的第一堆叠件STA1可被称作第一栅极堆叠件GST1。具有第二导电图案CP2的第二堆叠件STA2可被称作第二栅极堆叠件GST2。
在实施例中，可形成绝缘层以填充凹槽RS，可用第一导电图案CP1和第二导电图案CP2置换第一牺牲层FL1和第二牺牲层FL2。在形成第一导电图案CP1和第二导电图案CP2之后，可通过蚀刻绝缘层形成第一接触绝缘图案CIP1和第二接触绝缘图案CIP2以及内屏障层IBL。在这种情况下，第一接触绝缘图案CIP1和第二接触绝缘图案CIP2以及内屏障层IBL可为通过绝缘层的蚀刻彼此分离的绝缘层的一些部分。在实施例中，绝缘层可由氧化物材料形成或包括氧化物材料。
可形成连接凹槽CRS。一些凹槽RS可不被第一接触绝缘图案CIP1或第二接触绝缘图案CIP2完全填充，并且这样的凹槽RS可被称作连接凹槽CRS。
参照图2A、图2B、图2C、图2D，可在第一穿通接触孔TH1和第二穿通接触孔TH2中形成穿通接触件TC。可在第一覆盖绝缘层120和穿通接触件TC上形成第二覆盖绝缘层130。第一接触件171可形成为穿过第一覆盖绝缘层120和第二覆盖绝缘层130。第二接触件172可形成为穿过第二覆盖绝缘层130。可在第二覆盖绝缘层130上形成第三覆盖绝缘层140。位线173和导线174可形成为穿过第三覆盖绝缘层140。
在根据本发明构思的实施例的制造半导体装置的方法中，在选择性地蚀刻第一绝缘层IL1和第二绝缘层IL2以及第一连接绝缘层OIL1和第二连接绝缘层OIL2的第一蚀刻处理中，初始屏障图案pBP可用于保护第二连接绝缘层OIL2的下部。因此，可防止第二连接绝缘层OIL2在第一蚀刻处理中被过度蚀刻。
图15A是示出根据本发明构思的实施例的半导体装置的放大截面图。图15B是示出在图15A的水平高度C2处的半导体装置的结构的图。
参照图15A和图15B，半导体装置可包括：第一栅极堆叠件GST1a，其包括第一绝缘图案IP1a、第一导电图案CP1a和第一接触绝缘图案CIP1a；第二栅极堆叠件GST2a，其包括第二绝缘图案IP2a、第二导电图案CP2a和第二接触绝缘图案CIP2a；屏障图案BPa，其设置在第一栅极堆叠件GST1a和第二栅极堆叠件GST2a之间；以及穿通接触件TCa，其设置为穿过屏障图案BPa。
在实施例中，屏障图案BPa可为单层。屏障图案BPa可由与第一绝缘图案IP1a和第二绝缘图案IP2a以及第一接触绝缘图案CIP1a和第二接触绝缘图案CIP2a的材料不同的材料形成或包括与第一绝缘图案IP1a和第二绝缘图案IP2a以及第一接触绝缘图案CIP1a和第二接触绝缘图案CIP2a的材料不同的材料。作为示例，屏障图案BPa可由多晶硅形成或包括多晶硅。
穿通接触件TCa可包括第一穿通部分TPO1a、第一穿通部分TPO1a上的第二穿通部分TPO2a、和第二穿通部分TPO2a上的第三穿通部分TPO3a。
第一穿通部分TPO1a可设置为穿过第一栅极堆叠件GST1a。第二穿通部分TPO2a可与屏障图案BPa设置在基本上相同的水平高度。屏障图案BPa的内侧表面BPa_IS可与第二穿通部分TPO2a的侧表面TPO2a_S接触。例如，第二穿通部分TPO2a可在第二方向D2上设置在屏障图案BPa之间。屏障图案BPa的顶表面BPa_T的一部分可与第三穿通部分TPO3a的底表面TPO3a_B接触。屏障图案BPa的底表面BPa_B的一部分可与第一穿通部分TPO1a的顶表面TPO1a_T接触。
第二穿通部分TPO2a的最大宽度可小于第一穿通部分TPO1a的最大宽度和第三穿通部分TPO3a的最小宽度。作为示例，第二穿通部分TPO2a在第二方向D2上的最大宽度可小于第一穿通部分TPO1a在第二方向D2上的最大宽度和第三穿通部分TPO3a在第二方向D2上的最小宽度。
图16和图17是示出根据本发明构思的实施例的制造半导体装置的方法的图。
参照图16，类似于图3至图11B的实施例，可形成第一绝缘图案IP1a、第一牺牲层FL1a、第二绝缘图案IP2a和第二牺牲层FL2a。第一穿通接触孔TH1a可形成为穿过第一绝缘图案IP1a和第一牺牲层FL1a。第二穿通接触孔TH2a可形成为穿过第二绝缘图案IP2a、第二牺牲层FL2a和屏障图案BPa。屏障图案BPa的形成可包括：形成初始屏障图案和形成第二穿通接触孔TH2a，以穿过初始屏障图案并且限定屏障图案BPa。
参照图17，可选择性地蚀刻第一牺牲层FL1a和第二牺牲层FL2a。在选择性地蚀刻第一牺牲层FL1a和第二牺牲层FL2a的处理中可不蚀刻屏障图案BPa。在这种情况下，屏障图案BPa可突出至第二穿通接触孔TH2a中。作为选择性地蚀刻第一牺牲层FL1a和第二牺牲层FL2a的结果，第一穿通接触孔TH1a和第二穿通接触孔TH2a可扩大。
参照图15A和图15B，可通过蚀刻第一牺牲层FL1a和第二牺牲层FL2a形成凹槽。可在凹槽中形成第一接触绝缘图案CIP1a和第二接触绝缘图案CIP2a。可用第一导电图案CP1a和第二导电图案CP2a置换第一牺牲层FL1a和第二牺牲层FL2a。可分别在第一穿通接触孔TH1a和第二穿通接触孔TH2a中形成穿通接触件TCa。
图18是示出根据本发明构思的实施例的半导体装置的截面图。
参照图18，半导体装置可包括外围电路结构PSTb、外围电路结构PSTb上的第一绝缘结构IS1b、第一绝缘结构IS1b上的第一栅极堆叠件GST1b、第一栅极堆叠件GST1b上的第二栅极堆叠件GST2b、第二栅极堆叠件GST2b上的源极结构SSTb、和源极结构SSTb上的第二绝缘结构IS2b。
外围电路结构PSTb可包括衬底100b、外围电路绝缘层110b、外围晶体管101b、外围接触件105b和外围导线107b。外围电路结构PSTb还可包括第一键合焊盘109b。第一键合焊盘109b可电连接至外围晶体管101b。第一键合焊盘109b可由至少一种导电材料形成或包括至少一种导电材料。在实施例中，第一键合焊盘109b可由铜形成或包括铜。
第一绝缘结构IS 1b可包括连接绝缘层160b和设置在连接绝缘层160b中的第二键合焊盘161b、连接接触件162b和连接导线163b。第二键合焊盘161b可键合至第一键合焊盘109b。第二键合焊盘161b、连接接触件162b和连接导线163b可由至少一种导电材料形成或包括至少一种导电材料。例如，第二键合焊盘161b可由铜形成或包括铜。连接绝缘层160b可由至少一种绝缘材料形成或包括至少一种绝缘材料。在实施例中，连接绝缘层160b可包括多个绝缘层。
第一栅极堆叠件GST1b可包括彼此交替堆叠的第一绝缘图案IP1b和第一导电图案CP1b。第二栅极堆叠件GST2b可包括彼此交替堆叠的第二绝缘图案IP2b和第二导电图案CP2b。
存储器沟道结构CSb可设置为穿过第一栅极堆叠件GST1b和第二栅极堆叠件GST2b。存储器沟道结构CSb可通过连接接触件162b、连接导线163b、第二键合焊盘161b、第一键合焊盘109b、外围接触件105b和外围导线107b电连接至外围晶体管101b。
穿通接触件TCb可设置为穿过第一栅极堆叠件GST1b和第二栅极堆叠件GST2b。穿通接触件TCb可通过连接接触件162b、连接导线163b、第二键合焊盘161b、第一键合焊盘109b、外围接触件105b和外围导线107b电连接至外围晶体管101b。
源极结构SSTb可包括第一源极层SL1b、第二源极层SL2b、第三源极层SL3b、第一虚设层DL1b、第二虚设层DL2b、第三虚设层DL3b、源极绝缘层Sib和绝缘间隙填充层BIb。
第一栅极堆叠件GST1b还可包括围绕穿通接触件TCb的第一接触绝缘图案CIP1b。第二栅极堆叠件GST2b还可包括围绕穿通接触件TCb的第二接触绝缘图案CIP2b。屏障图案BPb可设置在第一栅极堆叠件GST1b与第二栅极堆叠件GST2b之间。例如，屏障图案BPb可设置在第一栅极堆叠件GST1b中。
第二绝缘结构IS2b可设置在源极结构SSTb上。在实施例中，第二绝缘结构IS2b可包括多个绝缘层。在实施例中，第二绝缘结构IS2b可包括接触件和导线。
在根据本发明构思的实施例的半导体装置和包括其的电子系统中，可提供屏障图案，并且这可减小连接绝缘图案的厚度并且增大穿通接触件与导电图案之间的距离。
虽然具体示出并且描述了本发明构思的示例实施例，但是本领域普通技术人员应该理解，在不脱离由所附权利要求阐述的本发明构思的精神和范围的情况下，可作出形式和细节上的改变。

Claims (20)

1.一种半导体装置，包括：
第一栅极堆叠件，其包括彼此交替堆叠的第一绝缘图案和第一导电图案；
第二栅极堆叠件，其设置在所述第一栅极堆叠件上，所述第二栅极堆叠件包括彼此交替堆叠的第二绝缘图案和第二导电图案；
存储器沟道结构，其穿过所述第一栅极堆叠件和所述第二栅极堆叠件；
穿通接触件，其穿过所述第一栅极堆叠件和所述第二栅极堆叠件；以及
屏障图案，其设置在所述穿通接触件的相对侧上，
其中，所述第一绝缘图案包括第一连接绝缘图案，所述第一连接绝缘图案是所述第一绝缘图案中最上面的第一绝缘图案，
所述第二绝缘图案包括与所述第一连接绝缘图案的顶表面接触的第二连接绝缘图案，
所述屏障图案的底表面与所述第一连接绝缘图案的顶表面接触，并且
所述屏障图案的顶表面与所述第二连接绝缘图案接触。
2.根据权利要求1所述的半导体装置，其中，所述屏障图案包括环绕所述穿通接触件的内屏障层和环绕所述内屏障层的外屏障层。
3.根据权利要求2所述的半导体装置，其中，所述外屏障层的材料与所述第一连接绝缘图案和所述第二连接绝缘图案的材料不同。
4.根据权利要求3所述的半导体装置，其中，所述内屏障层的材料与所述第一连接绝缘图案和所述第二连接绝缘图案的材料相同。
5.根据权利要求4所述的半导体装置，其中，所述内屏障层包括氧化物材料，并且
所述外屏障层包括氮化物材料。
6.根据权利要求1所述的半导体装置，其中，所述屏障图案具有圆形。
7.根据权利要求1所述的半导体装置，其中，所述屏障图案的侧表面与所述第二连接绝缘图案接触。
8.根据权利要求1所述的半导体装置，其中，所述穿通接触件包括穿过所述第一栅极堆叠件的第一穿通部分、所述第一穿通部分上的第二穿通部分、以及所述第二穿通部分上的第三穿通部分，
所述屏障图案设置在所述第二穿通部分的相对侧上，并且
所述第二穿通部分的最大宽度小于所述第一穿通部分的最大宽度和所述第三穿通部分的最小宽度。
9.根据权利要求8所述的半导体装置，其中，所述屏障图案包括多晶硅。
10.一种半导体装置，包括：
第一栅极堆叠件，其包括彼此交替堆叠的第一绝缘图案和第一导电图案；
第二栅极堆叠件，其设置在所述第一栅极堆叠件上，所述第二栅极堆叠件包括彼此交替堆叠的第二绝缘图案和第二导电图案；
存储器沟道结构，其穿过所述第一栅极堆叠件和所述第二栅极堆叠件；
穿通接触件，其穿过所述第一栅极堆叠件和所述第二栅极堆叠件；以及
屏障图案，其设置在所述穿通接触件的第一侧和第二侧上，
其中，所述第一栅极堆叠件还包括设置在所述穿通接触件的所述第一侧和所述第二侧上的第一接触绝缘图案，
所述第二栅极堆叠件还包括设置在所述穿通接触件的所述第一侧和所述第二侧上的第二接触绝缘图案，并且
所述屏障图案设置在所述第一接触绝缘图案与所述第二接触绝缘图案之间。
11.根据权利要求10所述的半导体装置，其中，所述屏障图案的最大宽度大于所述第一接触绝缘图案的最大宽度和所述第二接触绝缘图案的最大宽度。
12.根据权利要求10所述的半导体装置，其中，所述屏障图案与所述第一接触绝缘图案和所述第二接触绝缘图案重叠。
13.根据权利要求10所述的半导体装置，其中，所述第一接触绝缘图案设置在所述第一导电图案与所述穿通接触件之间，并且
所述第二接触绝缘图案设置在所述第二导电图案与所述穿通接触件之间。
14.根据权利要求10所述的半导体装置，其中，所述穿通接触件包括穿过所述第一栅极堆叠件的第一穿通部分和所述第一穿通部分上的第二穿通部分，并且
所述屏障图案的顶表面与所述第一穿通部分的顶表面共面。
15.根据权利要求10所述的半导体装置，其中，所述屏障图案包括环绕所述穿通接触件的内屏障层和环绕所述内屏障层的外屏障层。
16.根据权利要求15所述的半导体装置，其中，所述内屏障层的最大宽度大于所述第一接触绝缘图案的最大宽度。
17.根据权利要求15所述的半导体装置，其中，所述内屏障层与所述第一接触绝缘图案和所述第一导电图案重叠，并且
所述外屏障层与所述第一导电图案重叠。
18.根据权利要求10所述的半导体装置，其中，所述穿通接触件包括多个穿通接触件，
所述屏障图案包括多个屏障图案，
所述多个屏障图案中的每一个设置为环绕所述多个穿通接触件中的对应的一个穿通接触件，并且
所述多个屏障图案彼此间隔开。
19.一种电子系统，包括：
衬底；
所述衬底上的半导体装置；以及
控制器，其设置在所述衬底上并且电连接至所述半导体装置，
其中，所述半导体装置包括：
第一栅极堆叠件，其包括彼此交替堆叠的第一绝缘图案和第一导电图案；
第二栅极堆叠件，其设置在所述第一栅极堆叠件上，所述第二栅极堆叠件包括彼此交替堆叠的第二绝缘图案和第二导电图案；
存储器沟道结构，其穿过所述第一栅极堆叠件和所述第二栅极堆叠件；
穿通接触件，其穿过所述第一栅极堆叠件和所述第二栅极堆叠件；以及
屏障图案，其包围所述穿通接触件，
其中，所述第一栅极堆叠件还包括设置在所述穿通接触件的第一侧和第二侧上的第一接触绝缘图案，
所述第二栅极堆叠件还包括设置在所述穿通接触件的所述第一侧和所述第二侧上的第二接触绝缘图案，
所述第一绝缘图案包括第一连接绝缘图案，所述第一连接绝缘图案设置在比所述第一导电图案和所述第一接触绝缘图案更高的水平高度，
所述第二绝缘图案包括第二连接绝缘图案，所述第二连接绝缘图案设置在比所述第二导电图案和所述第二接触绝缘图案更低的水平高度，
所述屏障图案设置在所述第一连接绝缘图案的顶表面上，并且
所述第二连接绝缘图案与所述屏障图案的顶表面接触。
20.根据权利要求19所述的电子系统，其中，所述第二连接绝缘图案与所述屏障图案的侧表面接触。
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