KR20230078965A - 반도체 장치 - Google Patents

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KR20230078965A
KR20230078965A KR1020230063898A KR20230063898A KR20230078965A KR 20230078965 A KR20230078965 A KR 20230078965A KR 1020230063898 A KR1020230063898 A KR 1020230063898A KR 20230063898 A KR20230063898 A KR 20230063898A KR 20230078965 A KR20230078965 A KR 20230078965A
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김현호
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한지훈
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Abstract

본 발명 개념의 일부 실시예들에 따른 반도체 장치는 서로 교대로 적층되는 도전 패턴 및 절연 패턴을 포함하는 게이트 적층 구조체; 상기 게이트 적층 구조체를 관통하는 메모리 채널 구조체; 상기 도전 패턴에 연결되고, 상기 게이트 적층 구조체를 관통하는 관통 컨택; 상기 메모리 채널 구조체에 연결되고, 상기 게이트 적층 구조체 상에 제공되는 채널 소스막; 및 상기 관통 컨택에 의해 관통되고, 상기 게이트 적층 구조체 상에 제공되는 제1 분리 소스막을 포함하고, 상기 채널 소스막 및 상기 제1 분리 소스막은 동일한 레벨에 배치되고, 상기 메모리 채널 구조체는 채널막 및 상기 채널막을 둘러싸는 메모리막을 포함하고, 상기 채널막의 상면은 상기 채널 소스막에 접할 수 있다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명 개념의 실시예들은 반도체 장치에 관한 것으로, 보다 상세하게는 관통 컨택, 연결 컨택 및 댐이 소스막 내의 제1 부분을 포함하는 반도체 장치에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다.
최근, 전자 기기의 고속화, 저 소비전력화에 따라, 이에 내장되는 반도체 소자 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있고, 이를 충족시키기 위해서는 보다 고집적화된 반도체 소자가 필요하다. 다만, 반도체 소자의 고집적화가 심화될수록, 반도체 소자의 전기적 특성 및 생산 수율이 감소할 수 있다. 이에 따라, 반도체 소자의 전기적 특성 및 생산 수율을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명 개념의 실시예들은 전기적 특성이 향상된 반도체 장치를 제공하는 것을 목적으로 한다.
일부 실시예들에 따른 반도체 장치는 서로 교대로 적층되는 도전 패턴 및 절연 패턴을 포함하는 게이트 적층 구조체; 상기 게이트 적층 구조체를 관통하는 메모리 채널 구조체; 상기 도전 패턴에 연결되고, 상기 게이트 적층 구조체를 관통하는 관통 컨택; 상기 메모리 채널 구조체에 연결되고, 상기 게이트 적층 구조체 상에 제공되는 채널 소스막; 및 상기 관통 컨택에 의해 관통되고, 상기 게이트 적층 구조체 상에 제공되는 제1 분리 소스막을 포함하고, 상기 채널 소스막 및 상기 제1 분리 소스막은 동일한 레벨에 배치되고, 상기 메모리 채널 구조체는 채널막 및 상기 채널막을 둘러싸는 메모리막을 포함하고, 상기 채널막의 상면은 상기 채널 소스막에 접할 수 있다.
일부 실시예들에 따른 반도체 장치는 서로 교대로 적층되는 도전 패턴 및 절연 패턴을 포함하는 게이트 적층 구조체; 상기 게이트 적층 구조체를 관통하는 메모리 채널 구조체; 상기 게이트 적층 구조체 상의 채널 소스막; 및 상기 채널 소스막 내의 상부 및 상기 게이트 적층 구조체를 관통하는 하부를 포함하는 분리 구조체를 포함하고, 상기 분리 구조체의 상기 상부의 상기 제1 방향으로의 폭은 레벨이 낮아질수록 작아지고, 상기 분리 구조체의 상기 상부는 상기 메모리 채널 구조체보다 높은 레벨에 배치될 수 있다.
일부 실시예들에 따른 전자 시스템은 메인 기판; 상기 메인 기판 상의 반도체 장치; 및 상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고, 상기 반도체 장치는: 상기 기판 및 상기 기판상의 트랜지스터를 포함하는 주변 회로 구조체; 상기 주변 회로 구조체 상의 게이트 적층 구조체, 상기 게이트 적층 구조체는 서로 교대로 적층되는 도전 패턴 및 절연 패턴을 포함하고; 상기 게이트 적층 구조체의 측벽을 덮는 계단 절연막; 상기 게이트 적층 구조체를 관통하는 메모리 채널 구조체; 상기 게이트 적층 구조체 상에 제공되고, 상기 메모리 채널 구조체에 연결되는 채널 소스막; 상기 게이트 적층 구조체 상에 제공되고, 상기 채널 소스막과 이격되는 제1 분리 소스막; 상기 계단 절연막 상에 제공되고, 상기 채널 소스막 및 상기 제1 분리 소스막과 이격되는 제2 분리 소스막; 상기 제1 분리 소스막 내의 제1 부분 및 상기 게이트 적층 구조체와 상기 계단 절연막을 관통하는 제2 부분을 포함하는 관통 컨택, 상기 광통 컨택은 상기 도전 패턴에 연결되고; 상기 채널 소스막 내의 상부 및 상기 게이트 적층 구조체를 관통하는 하부를 포함하는 분리 구조체; 및 상기 제2 분리 소스막 내의 제1 부분 및 상기 계단 절연막을 관통하는 제2 부분을 포함하는 연결 컨택을 포함하고, 상기 연결 컨택은 상기 트랜지스터에 연결되고, 상기 관통 컨택의 상기 제1 부분, 상기 분리 구조체의 상기 상부 및 상기 연결 컨택의 상기 제1 부분은 상기 메모리 채널 구조체보다 높은 레벨에 배치되고, 상기 관통 컨택의 상기 제1 부분, 상기 분리 구조체의 상부 및 상기 연결 컨택의 상기 제1 부분 각각의 폭은 레벨이 낮아질수록 작아질 수 있다.
본 발명 개념의 실시예들에 따른 반도체 장치는 MLA(Melting Laser Annealing) 진행시 열 전도율이 낮은 비금속 물질이 채워진 상태에서 열이 가해질 수 있고, 이후 개구부를 통해 금속이 채워질 수 있다. 이로 인해 반도체 장치의 워드라인 및 배선의 손상을 방지하여 전기적 특성을 향상 시킬 수 있다.
도 1a는 일부 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 도면이다.
도 1b는 일부 실시예들에 따른 반도체 장치를 포함하는 전자 시스템을 개략적으로 나타낸 사시도이다.
도 1c 및 도 1d는 일부 실시예들에 따른 반도체 패키지들을 개략적으로 나타낸 단면도들이다.
도 2a는 일부 실시예들에 따른 반도체 장치의 평면도이다.
도 2b는 도 2a의 A-A'선에 따른 단면도이다.
도 2c는 도 2a의 B-B'선에 따른 단면도이다.
도 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11, 12a, 12b 및 13은 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 14a 및 14b는 일부 실시예들에 따른 반도체 장치의 단면도이다.
도 15a 및 15b는 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
이하에서, 도면들을 참조하여 본 발명 개념의 실시예들에 따른 반도체 장치 및 이의 제조 방법에 대하여 상세히 설명한다.
도 1a은 본 발명의 실시예에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 도면이다.
도 1a를 참조하면, 본 발명의 실시예에 따른 전자 시스템(1000)은 3차원 반도체 메모리 장치(1100) 및 3차원 반도체 메모리 장치(1100)와 전기적으로 연결되는 컨트롤러(1200)를 포함할 수 있다. 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 스토리지 장치(storage device) 또는 스토리지 장치를 포함하는 전자 장치(electronic device)일 수 있다. 예를 들어, 전자 시스템(1000)은 하나 또는 복수의 3차원 반도체 메모리 장치(1100)를 포함하는 SSD 장치(solid state drive device), USB(Universal Serial Bus), 컴퓨팅 시스템, 의료 장치 또는 통신 장치일 수 있다.
3차원 반도체 메모리 장치(1100)는 비휘발성 메모리 장치일 수 있으며, 예를 들어, 후술하는 바와 같은 3차원 낸드(NAND) 플래쉬 메모리 장치일 수 있다. 3차원 반도체 메모리 장치(1100)는 제1 영역(1100F) 및 제1 영역(1100F) 상의 제2 영역(1100S)을 포함할 수 있다. 다만, 도시된 바와 달리 제1 영역(1100F)은 제2 영역(1100S)의 옆에 배치될 수도 있다. 제1 영역(1100F)은 디코더 회로(1110), 페이지 버퍼(1120) 및 로직 회로(1130)를 포함하는 주변 회로 영역일 수 있다. 제2 영역(1100S)은 비트 라인들(BL), 공통 소스 라인(CSL), 워드 라인들(WL), 제1 라인들(LL1, LL2), 제2 라인들(UL1, UL2) 및 비트 라인들(BL)과 공통 소스 라인(CSL) 사이의 메모리 셀 스트링들(CSTR)을 포함하는 메모리 셀 영역일 수 있다.
제2 영역(1100S)에서, 각각의 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)에 인접하는 제1 트랜지스터들(LT1, LT2), 비트 라인들(BL)에 인접하는 제2 트랜지스터들(UT1, UT2) 및 제1 트랜지스터들(LT1, LT2)과 제2 트랜지스터들(UT1, UT2) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 제1 트랜지스터들(LT1, LT2)의 개수와 제2 트랜지스터들(UT1, UT2)의 개수는 실시예들에 따라 다양하게 변형될 수 있다. 메모리 셀 스트링들(CSTR)은 공통 소스 라인(CSL)과 제1 영역(1100F) 사이에 위치할 수 있다.
예를 들어, 제2 트랜지스터들(UT1, UT2)은 스트링 선택 트랜지스터를 포함할 수 있고, 제1 트랜지스터들(LT1, LT2)은 접지 선택 트랜지스터를 포함할 수 있다. 제1 라인들(LL1, LL2)은 제1 트랜지스터들(LT1, LT2)의 게이트 전극들일 수 있다. 워드 라인들(WL)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극들일 수 있고, 제2 라인들(UL1, UL2)은 제2 트랜지스터들(UT1, UT2)의 게이트 전극들일 수 있다.
예를 들어, 제1 트랜지스터들(LT1, LT2)은 직렬 연결된 제1 소거 제어 트랜지스터(LT1) 및 접지 선택 트랜지스터(LT2)를 포함할 수 있다. 예를 들어, 제2 트랜지스터들(UT1, UT2)은 직렬 연결된 스트링 선택 트랜지스터(UT1) 및 제2 소거 제어 트랜지스터(UT2)를 포함할 수 있다. 제1 소거 제어 트랜지스터(LT1) 및 제2 소거 제어 트랜지스터(UT2) 중 적어도 하나는 게이트 유도 누설 전류(Gate Induce Drain Leakage, GIDL) 현상을 이용하여 메모리 셀 트랜지스터들(MCT)에 저장된 데이터를 삭제하는 소거 동작에 이용될 수 있다.
공통 소스 라인(CSL), 제1 라인들(LL1, LL2), 워드 라인들(WL) 및 제2 라인들(UL1, UL2)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제1 연결 배선들(1115)을 통해 디코더 회로(1110)와 전기적으로 연결될 수 있다. 비트 라인들(BL)은 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 제2 연결 배선들(1125)을 통해 페이지 버퍼(1120)와 전기적으로 연결될 수 있다.
제1 영역(1100F)에서, 디코더 회로(1110) 및 페이지 버퍼(1120)는 복수의 메모리 셀 트랜지스터들(MCT) 중 적어도 하나의 선택 메모리 셀 트랜지스터에 대한 제어 동작을 실행할 수 있다. 디코더 회로(1110) 및 페이지 버퍼(1120)는 로직 회로(1130)에 의해 제어될 수 있다. 3차원 반도체 메모리 장치(1100)는 로직 회로(1130)와 전기적으로 연결되는 입출력 패드(1101)를 통해, 컨트롤러(1200)와 통신할 수 있다. 입출력 패드(1101)는 제1 영역(1100F) 내에서 제2 영역(1100S)까지 연장되는 입출력 연결 배선(1135)을 통해 로직 회로(1130)와 전기적으로 연결될 수 있다.
컨트롤러(1200)는 프로세서(1210), NAND 컨트롤러(1220) 및 호스트 인터페이스(1230)를 포함할 수 있다. 실시예들에 따라, 전자 시스템(1000)은 복수의 3차원 반도체 메모리 장치들(1100)을 포함할 수 있으며, 이 경우, 컨트롤러(1200)는 복수의 3차원 반도체 메모리 장치들(1100)을 제어할 수 있다.
프로세서(1210)는 컨트롤러(1200)를 포함한 전자 시스템(1000) 전반의 동작을 제어할 수 있다. 프로세서(1210)는 소정의 펌웨어에 따라 동작할 수 있으며, NAND 컨트롤러(1220)를 제어하여 3차원 반도체 메모리 장치(1100)에 억세스할 수 있다. NAND 컨트롤러(1220)는 3차원 반도체 메모리 장치(1100)와의 통신을 처리하는 NAND 인터페이스(1221)를 포함할 수 있다. NAND 인터페이스(1221)를 통해, 3차원 반도체 메모리 장치(1100)를 제어하기 위한 제어 명령, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)에 기록하고자 하는 데이터, 3차원 반도체 메모리 장치(1100)의 메모리 셀 트랜지스터들(MCT)로부터 읽어오고자 하는 데이터 등이 전송될 수 있다. 호스트 인터페이스(1230)는 전자 시스템(1000)과 외부 호스트 사이의 통신 기능을 제공할 수 있다. 호스트 인터페이스(1230)를 통해 외부 호스트로부터 제어 명령을 수신하면, 프로세서(1210)는 제어 명령에 응답하여 3차원 반도체 메모리 장치(1100)를 제어할 수 있다.
도 1b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 전자 시스템을 개략적으로 나타내는 사시도이다.
도 1b를 참조하면, 본 발명의 실시예에 따른 전자 시스템(2000)은 메인 기판(2001)과, 메인 기판(2001)에 실장되는 컨트롤러(2002), 하나 이상의 반도체 패키지(2003) 및 DRAM(2004)을 포함할 수 있다. 반도체 패키지(2003) 및 DRAM(2004)은 메인 기판(2001)에 제공되는 배선 패턴들(2005)에 의해 컨트롤러(2002)와 서로 연결될 수 있다.
메인 기판(2001)은 외부 호스트와 결합되는 복수의 핀들을 포함하는 커넥터(2006)를 포함할 수 있다. 커넥터(2006)에서 복수의 핀들의 개수와 배치는, 전자 시스템(2000)과 외부 호스트 사이의 통신 인터페이스에 따라 달라질 수 있다. 전자 시스템(2000)은, 예를 들어, USB(Universal Serial Bus), PCI-Express(Peripheral Component Interconnect Express), SATA(Serial Advanced Technology Attachment), UFS(Universal Flash Storage)용 M-Phy 등의 인터페이스들 중 어느 하나에 따라 외부 호스트와 통신할 수 있다. 전자 시스템(2000)은, 예를 들어, 커넥터(2006)를 통해 외부 호스트로부터 공급받는 전원에 의해 동작할 수 있다. 전자 시스템(2000)은 외부 호스트로부터 공급받는 전원을 컨트롤러(2002) 및 반도체 패키지(2003)에 분배하는 PMIC(Power Management Integrated Circuit)를 더 포함할 수도 있다.
컨트롤러(2002)는 반도체 패키지(2003)에 데이터를 기록하거나, 반도체 패키지(2003)로부터 데이터를 읽어올 수 있으며, 전자 시스템(2000)의 동작 속도를 개선할 수 있다.
DRAM(2004)은 데이터 저장 공간인 반도체 패키지(2003)와 외부 호스트의 속도 차이를 완화하기 위한 버퍼 메모리일 수 있다. 전자 시스템(2000)에 포함되는 DRAM(2004)은 일종의 캐시 메모리로도 동작할 수 있으며, 반도체 패키지(2003)에 대한 제어 동작에서 임시로 데이터를 저장하기 위한 공간을 제공할 수도 있다. 전자 시스템(2000)에 DRAM(2004)이 포함되는 경우, 컨트롤러(2002)는 반도체 패키지(2003)를 제어하기 위한 NAND 컨트롤러 외에 DRAM(2004)을 제어하기 위한 DRAM 컨트롤러를 더 포함할 수 있다.
반도체 패키지(2003)는 서로 이격된 제1 및 제2 반도체 패키지들(2003a, 2003b)을 포함할 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b)은 각각 복수의 반도체 칩들(2200)을 포함하는 반도체 패키지일 수 있다. 제1 및 제2 반도체 패키지들(2003a, 2003b) 각각은, 패키지 기판(2100), 패키지 기판(2100) 상의 반도체 칩들(2200), 반도체 칩들(2200) 각각의 하부면에 배치되는 접착층들(2300), 반도체 칩들(2200)과 패키지 기판(2100)을 전기적으로 연결하는 연결 구조체들(2400) 및 패키지 기판(2100) 상에서 반도체 칩들(2200) 및 연결 구조체들(2400)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 상부 패드들(2130)을 포함하는 인쇄회로 기판일 수 있다. 각각의 반도체 칩들(2200)은 입출력 패드들(2210)을 포함할 수 있다. 입출력 패드들(2210) 각각은 도 1의 입출력 패드(1101)에 해당할 수 있다. 반도체 칩들(2200) 각각은 게이트 적층 구조체들(3210) 및 메모리 채널 구조체들(3220)을 포함할 수 있다. 반도체 칩들(2200) 각각은 후술하는 바와 같은 3차원 반도체 메모리 장치를 포함할 수 있다.
연결 구조체들(2400)은, 예를 들어, 입출력 패드들(2210)과 패키지 상부 패드들(2130)을 전기적으로 연결하는 본딩 와이어들일 수 있다. 따라서, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식으로 서로 전기적으로 연결될 수 있으며, 패키지 기판(2100)의 패키지 상부 패드들(2130)과 전기적으로 연결될 수 있다. 실시예들에 따라, 각각의 제1 및 제2 반도체 패키지들(2003a, 2003b)에서, 반도체 칩들(2200)은 본딩 와이어 방식의 연결 구조체들(2400) 대신에, 관통 전극(Through Silicon Via)에 의하여 서로 전기적으로 연결될 수도 있다.
도시된 바와 달리, 컨트롤러(2002)와 반도체 칩들(2200)은 하나의 패키지에 포함될 수도 있다. 메인 기판(2001)과 다른 별도의 인터포저 기판에 컨트롤러(2002)와 반도체 칩들(2200)이 실장되고, 인터포저 기판에 제공되는 배선에 의해 컨트롤러(2002)와 반도체 칩들(2200)이 서로 연결될 수도 있다.
도 1c 및 도 1d는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 반도체 패키지를 설명하기 위한 단면도들로, 도 1b를 Ⅰ-Ⅰ' 선 및 Ⅱ-Ⅱ' 선으로 자른 단면들에 각각 대응된다.
도 1c 및 도 1d를 참조하면, 반도체 패키지(2003)는 패키지 기판(2100) 및 패키지 기판(2100) 상의 복수의 반도체 칩들(2200) 및 패키지 기판(2100)과 반도체 칩들(2200)을 덮는 몰딩층(2500)을 포함할 수 있다.
패키지 기판(2100)은 패키지 기판 바디부(2120), 패키지 기판 바디부(2120)의 상면 상에 배치되거나 상면을 통해 노출되는 상부 패드들(2130), 패키지 기판 바디부(2120)의 하면 상에 배치되거나 하면을 통해 노출되는 하부 패드들(2125) 및 패키지 기판 바디부(2120) 내부에서 상부 패드들(2130)과 하부 패드들(2125)을 전기적으로 연결하는 내부 배선들(2135)을 포함할 수 있다. 상부 패드들(2130)은 연결 구조체들(2400)과 전기적으로 연결될 수 있다. 하부 패드들(2125)은 도전성 연결부들(2800)을 통해 도 2에 도시된 전자 시스템(2000)의 메인 기판(2001)의 배선 패턴들(2005)에 연결될 수 있다.
도 1b 및 도 1c를 참조하면, 반도체 칩들(2200)의 일 측벽들은 서로 정렬되지 않을 수 있고, 반도체 칩들(2200)의 다른 측벽들은 서로 정렬될 수 있다. 반도체 칩들(2200)은 본딩 와이어 형태의 연결 구조체들(2400)에 의해 서로 전기적으로 연결될 수 있다. 반도체 칩들(2200) 각각은 실질적으로 동일한 구성들을 포함할 수 있다.
반도체 칩들(2200) 각각은 반도체 기판(4010), 반도체 기판(4010) 상의 제1 구조체(4100) 및 제1 구조체(4100) 상의 제2 구조체(4200)를 포함할 수 있다. 제2 구조체(4200)는 웨이퍼 본딩 방식으로 제1 구조체(4100)와 결합될 수 있다.
제1 구조체(4100)는 주변 회로 배선들(4110) 및 제1 본딩 패드들(4150)을 포함할 수 있다. 제2 구조체(4200)는 공통 소스 라인(4205), 공통 소스 라인(4205)과 제1 구조체(4100) 사이의 게이트 적층 구조체(4210), 게이트 적층 구조체(4210)를 관통하는 메모리 채널 구조체들(4220)과 분리 구조체들(4230), 및 메모리 채널 구조체들(4220) 및 게이트 적층 구조체(4210)의 워드 라인들(도 1의 WL)과 각각 전기적으로 연결되는 제2 본딩 패드들(4250)을 포함할 수 있다. 예를 들어, 제2 본딩 패드들(4250)은, 메모리 채널 구조체들(4220)과 전기적으로 연결되는 비트 라인들(4240) 및 워드 라인들(도 1의 WL)과 전기적으로 연결되는 게이트 연결 배선들(4235)을 통하여, 각각 메모리 채널 구조체들(4220) 및 워드 라인들(도 1의 WL)과 전기적으로 연결될 수 있다. 제1 구조체(4100)의 제1 본딩 패드들(4150) 및 제2 구조체(4200)의 제2 본딩 패드들(4250)은 서로 접촉하면서 결합될 수 있다. 제1 본딩 패드들(4150) 및 제2 본딩 패드들(4250)의 결합되는 부분들은, 예를 들어, 구리(Cu)를 포함할 수 있다.
반도체 칩들(2200) 각각은, 입출력 패드(2210) 및 입출력 패드(2210) 하부의 입출력 연결 배선(4265)을 더 포함할 수 있다. 입출력 연결 배선(4265)은 제2 본딩 패드들(4250) 중 일부 및 주변 회로 배선들(4110) 중 일부와 전기적으로 연결될 수 있다.
도 2a는 일부 실시예들에 따른 반도체 장치의 평면도이다. 도 2b는 도 2a의 A-A'선에 따른 단면도이다. 도 2c는 도 2a의 B-B'선에 따른 단면도이다.
도 2a, 2b 및 2c를 참조하면, 반도체 장치는 주변 회로 구조체(PST), 주변 회로 구조체(PST) 상의 하부 배선 구조체(120), 하부 배선 구조체(120) 상의 메모리 셀 구조체(CST) 및 메모리 셀 구조체(CST) 상의 상부 배선 구조체(140)를 포함할 수 있다.
주변 회로 구조체(PST)는 기판(100)을 포함할 수 있다. 기판(100)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면을 따라 확장하는 플레이트의 형태를 가질 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차할 수 있다. 일 예로, 제1 방향(D1) 및 제2 방향(D2)은 서로 직교하는 수평 방향들일 수 있다. 일부 실시예들에 있어서, 기판(100)은 반도체 기판일 수 있다. 일 예로, 기판(100)은 실리콘, 게르마늄, 실리콘-게르마늄, GaP 또는 GaAs을 포함할 수 있다. 일부 실시예들에 있어서, 기판(100)은 실리콘-온-인슐레이터(SOI) 기판 또는 게르마늄-온-인슐레이터(GOI) 기판일 수도 있다.
기판(100)은 셀 영역(CR), 연장 영역(ER) 및 주변 영역(PR)을 포함할 수 있다. 연장 영역(ER)은 셀 영역(CR)과 주변 영역(PR) 사이에 제공될 수 있다. 셀 영역(CR), 연장 영역(ER) 및 주변 영역(PR)은 제1 방향(D1) 및 제2 방향(D2)에 의해 정의되는 평면적 관점에서 구분되는 영역들일 수 있다.
주변 회로 구조체(PST)는 기판(100) 상의 주변 회로 절연 구조체(110)를 포함할 수 있다. 주변 회로 절연 구조체(110)는 제1 주변 회로 절연막(111) 및 제1 주변 회로 절연막(111) 상의 제2 주변 회로 절연막(112)을 포함할 수 있다. 제1 및 제2 주변 회로 절연막들(111, 112)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 주변 회로 절연막들(111, 112)은 산화물을 포함할 수 있다.
일부 실시예들에 있어서, 제1 및 제2 주변 회로 절연막들(111, 112) 각각은 다중 절연막일 수 있다.
주변 회로 구조체(PST)는 주변 트랜지스터(101)를 더 포함할 수 있다. 주변 트랜지스터(101)는 기판(100)과 주변 회로 절연 구조체(110) 사이에 제공될 수 있다. 일부 실시예들에 있어서, 주변 트랜지스터(101)는 소스/드레인 영역들, 게이트 전극 및 게이트 절연막을 포함할 수 있다. 기판(100) 내에 소자 분리막들(103)이 제공될 수 있다. 소자 분리막들(103) 사이에 주변 트랜지스터(101)가 배치될 수 있다. 소자 분리막(103)은 절연 물질을 포함할 수 있다.
하부 배선 구조체(120)는 주변 회로 구조체(PST) 상에 제공될 수 있다. 하부 배선 구조체(120)는 제1 하부 배선 절연막(121) 및 제1 하부 배선 절연막(121) 상의 제2 하부 배선 절연막(122)을 포함할 수 있다. 제1 하부 배선 절연막(121)은 주변 회로 절연 구조체(110)의 제2 주변 회로 절연막(112) 상에 제공될 수 있다. 제1 및 제2 하부 배선 절연막들(121, 122)은 절연 물질을 포함할 수 있다. 일 예로, 제1 및 제2 하부 배선 절연막들(121, 122)은 산화물을 포함할 수 있다.
주변 회로 구조체(PST)는 제1 주변 컨택들(105) 및 제1 주변 도전 라인들(107)을 더 포함할 수 있다. 제1 주변 컨택(105)은 주변 트랜지스터(101) 또는 제1 주변 도전 라인(107)에 연결될 수 있고, 제1 주변 도전 라인(107)은 제1 주변 컨택(105)에 연결될 수 있다. 제1 주변 컨택(105) 및 제1 주변 도전 라인(107)은 주변 회로 절연 구조체(110)의 제1 및 제2 주변 회로 절연막들(111, 112) 내에 제공될 수 있다. 주변 컨택(105) 및 주변 도전 라인(107)은 도전 물질을 포함할 수 있다. 일 예로, 주변 컨택(105) 및 주변 도전 라인(107)은 구리(Cu)를 포함할 수 있다.
주변 회로 구조체(PST)는 제1 본딩 패드들(109)을 더 포함할 수 있다. 제1 본딩 패드(109)는 제1 주변 도전 라인(107)에 연결될 수 있다. 제1 본딩 패드(109)는 도전 물질을 포함할 수 있다. 일 예로, 제1 본딩 패드(109)는 구리(Cu)를 포함할 수 있다.
하부 배선 구조체(120)는 제2 주변 컨택들(125) 및 제2 주변 도전 라인들(127)을 더 포함할 수 있다. 제2 주변 컨택(125)은 제2 주변 도전 라인(127) 또는 후술하는 도전 라인(167)에 연결될 수 있고, 제2 주변 도전 라인(127)은 제2 주변 컨택(125)에 연결될 수 있다. 제2 주변 컨택(125) 및 제2 주변 도전 라인(127)은 하부 배선 구조체(120)의 제1 및 제2 하부 배선 절연막들(121, 122) 내에 제공될 수 있다.
하부 배선 구조체(120)는 제2 본딩 패드들(129)을 더 포함할 수 있다. 제2 본딩 패드(129)는 제2 주변 도전 라인(127) 및 제1 본딩 패드(109)에 연결될 수 있다. 제1 본딩 패드(109) 및 제2 본딩 패드(129)는 웨이퍼 본딩 공정에 의해 본딩될 수 있다. 주변 회로 구조체(PST) 및 하부 배선 구조체(120)는 웨이퍼 본딩 공정에 의해 본딩될 수 있다. 제2 본딩 패드(129)는 도전 물질을 포함할 수 있다. 일 예로, 제2 본딩 패드(129)는 구리(Cu)를 포함할 수 있다.
메모리 셀 구조체(CST)는 제1 게이트 적층 구조체(GST1), 제2 게이트 적층 구조체(GST2), 제3 게이트 적층 구조체(GST3), 메모리 채널 구조체들(CS), 분리 구조체들(DS), 더미 구조체들(DY), 제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 커버 절연막(130), 제1 컨택들(161), 제2 컨택들(163), 도전 라인들(167), 관통 컨택들(TC), 연결 컨택들(CC), 댐(DM), 소스 구조체(SST)를 포함할 수 있다.
하부 배선 구조체(120)의 제2 하부 배선 절연막(122) 상에 커버 절연막(130)이 제공될 수 있다. 커버 절연막(130)은 절연 물질을 포함할 수 있다. 일 예로, 커버 절연막(130)은 산화물을 포함할 수 있다.
제1 게이트 적층 구조체(GST1)는 커버 절연막(130) 상에 제공될 수 있다. 제2 게이트 적층 구조체(GST2)는 제1 게이트 적층 구조체(GST1) 상에 제공될 수 있다. 제3 게이트 적층 구조체(GST3)는 제2 게이트 적층 구조체(GST2) 상에 제공될 수 있다. 게이트 적층 구조체들(GST1, GST2, GST3)의 개수는 도시된 것에 제한되지 않을 수 있다. 일부 실시예들에 있어서, 게이트 적층 구조체들(GST1, GST2, GST3)의 개수는 2개 이하일 수도 있고, 4개 이상일 수도 있다.
제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3) 각각은 제3 방향(D3)을 따라 서로 교대로 적층되는 절연 패턴들(IP) 및 도전 패턴들(CP)을 포함할 수 있다. 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 교차할 수 있다. 일 예로, 제3 방향(D3)은 제1 방향(D1) 및 제2 방향(D2)과 직교하는 수직 방향일 수 있다
절연 패턴들(IP)은 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있다. 도전 패턴들(CP)은 도전 물질을 포함할 수 있다. 일 예로, 도전 패턴들(CP)은 몰리브덴(Mo)을 포함할 수 있다.
제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3) 각각은 컨택 절연 패턴들(CIP)을 더 포함할 수 있다. 컨택 절연 패턴(CIP)은 도전 패턴(CP)과 동일한 레벨에 배치될 수 있다. 컨택 절연 패턴(CIP)은 관통 컨택(TC)을 둘러쌀 수 있다. 컨택 절연 패턴(CIP)은 관통 컨택(TC)과 도전 패턴(CP) 사이에 배치될 수 있다. 컨택 절연 패턴(CIP)은 절연 물질을 포함할 수 있다. 일 예로, 컨택 절연 패턴(CIP)은 산화물을 포함할 수 있다.
제1 계단 절연막(SI1)은 제1 게이트 적층 구조체(GST1)와 동일한 레벨에 배치될 수 있다. 제1 계단 절연막(SI1)은 제1 게이트 적층 구조체(GST1)와 연결될 수 있다. 제1 계단 절연막(SI1)은 제1 게이트 적층 구조체(GST1)의 측벽을 덮을 수 있다. 일부 실시예들에 있어서, 제1 계단 절연막(SI1)은 제1 게이트 적층 구조체(GST1)를 둘러쌀 수 있다.
제2 계단 절연막(SI2)은 제1 계단 절연막(SI1) 상에 제공될 수 있다. 제2 계단 절연막(SI2)은 제2 계단 절연막(SI2)은 제2 게이트 적층 구조체(GST2)와 동일한 레벨에 배치될 수 있다. 제2 계단 절연막(SI2)은 제2 게이트 적층 구조체(GST2)와 연결될 수 있다. 제2 계단 절연막(SI2)은 제1 게이트 적층 구조체(GST1)의 측벽을 덮을 수 있다. 일부 실시예들에 있어서, 제2 계단 절연막(SI2)은 제2 게이트 적층 구조체(GST2)를 둘러쌀 수 있다.
제3 계단 절연막(SI3)은 제2 계단 절연막(SI2) 상에 제공될 수 있다. 제3 계단 절연막(SI3)은 제3 게이트 적층 구조체(GST3)와 동일한 레벨에 배치될 수 있다. 제3 계단 절연막(SI3)은 제3 게이트 적층 구조체(GST3)와 연결될 수 있다. 제3 계단 절연막(SI)은 제3 게이트 적층 구조체(GST3)의 측벽을 덮을 수 있다. 일부 실시예들에 있어서, 제3 계단 절연막(SI3)은 제3 게이트 적층 구조체(GST3)를 둘러쌀 수 있다.
제1 내지 제3 계단 절연막들(SI1, SI2, SI3)은 절연 물질을 포함할 수 있다. 일 예로, 제1 내지 제3 계단 절연막들(SI1, SI2, SI3)은 산화물을 포함할 수 있다.
소스 구조체(SST)는 채널 소스막(210), 하부 채널 소스 배리어막(220), 상부 채널 소스 배리어막(230)을 포함할 수 있다.
제3 게이트 적층 구조체(GST3) 상에 채널 소스막(210)이 제공될 수 있다. 채널 소스막(210)은 도전 물질을 포함할 수 있다. 일 예로, 채널 소스막(210)은 폴리 실리콘을 포함할 수 있다.
채널 소스막(210) 및 분리 구조체(DS) 상에 하부 채널 소스 배리어막(220)이 제공될 수 있다. 하부 채널 소스 배리어막(220)은 채널 소스막(210) 및 분리 구조체(DS)의 상면들과 접할 수 있다. 하부 채널 소스 배리어막(220)은 도전 물질을 포함할 수 있다. 일 예로, 하부 채널 소스 배리어막(220)은 TiSix를 포함할 수 있다.
하부 채널 소스 배리어막(220) 상에 상부 채널 소스 배리어막(230)이 제공될 수 있다. 상부 채널 소스 배리어막(230)은 도전 물질을 포함할 수 있다. 일 예로, 상부 채널 소스 배리어막(230)은 텅스텐(W)을 포함할 수 있다.
메모리 셀 구조체(CST)는 관통 소스 구조체(250), 연결 소스 구조체(260), 댐 소스 구조체(270) 및 더미 소스 구조체(280)를 더 포함할 수 있다.
관통 소스 구조체(250)는 제1 분리 소스막(251), 제1 하부 분리 소스 배리어막(252), 제1 상부 분리 소스 배리어막(253)을 포함할 수 있다.
제3 게이트 적층 구조체(GST3) 상에 제1 분리 소스막(251)이 제공될 수 있다. 제1 분리 소스막(251)은 도전 물질을 포함할 수 있다. 일 예로, 제1 분리 소스막(251)은 폴리 실리콘을 포함할 수 있다.
제1 분리 소스막(251) 및 관통 컨택(TC) 상에 제1 하부 분리 소스 배리어막(252)이 제공될 수 있다. 제1 하부 분리 소스 배리어막(252)은 제1 분리 소스막(251) 및 관통 컨택(TC)의 상면들과 접할 수 있다. 제1 하부 분리 소스 배리어막(252)은 도전 물질을 포함할 수 있다. 일 예로, 제1 하부 분리 소스 배리어막(252)은 TiSix를 포함할 수 있다.
제1 하부 분리 소스 배리어막(252) 상에 제1 상부 분리 소스 배리어막(253)이 제공될 수 있다. 제1 상부 분리 소스 배리어막(253)은 도전 물질을 포함할 수 있다. 일 예로, 제1 상부 분리 소스 배리어막(253)은 텅스텐(W)을 포함할 수 있다.
연결 소스 구조체(260)는 제2 분리 소스막(261), 제2 하부 분리 소스 배리어막(262), 제2 상부 분리 소스 배리어막(263)을 포함할 수 있다.
제3 계단 절연막(SI3) 상에 제2 분리 소스막(261)이 제공될 수 있다. 제2 분리 소스막(261)은 도전 물질을 포함할 수 있다. 일 예로, 제2 분리 소스막(261)은 폴리 실리콘을 포함할 수 있다.
제2 분리 소스막(261) 및 연결 컨택(CC) 상에 제2 하부 분리 소스 배리어막(262)이 제공될 수 있다. 제2 하부 분리 소스 배리어막(262)은 제2 분리 소스막(261) 및 연결 컨택(CC)의 상면들과 접할 수 있다. 제2 하부 분리 소스 배리어막(262)은 도전 물질을 포함할 수 있다. 일 예로, 제2 하부 분리 소스 배리어막(262)은 TiSix를 포함할 수 있다.
제2 하부 분리 소스 배리어막(262) 상에 제2 상부 분리 소스 배리어막(263)이 제공될 수 있다. 제2 상부 분리 소스 배리어막(263)은 도전 물질을 포함할 수 있다. 일 예로, 제2 상부 분리 소스 배리어막(263)은 텅스텐(W)을 포함할 수 있다.
댐 소스 구조체(270)는 제3 분리 소스막(271), 제3 하부 분리 소스 배리어막(272), 제3 상부 분리 소스 배리어막(273)을 포함할 수 있다.
제3 계단 절연막(SI3) 상에 제3 분리 소스막(271)이 제공될 수 있다. 제3 분리 소스막(271)은 도전 물질을 포함할 수 있다. 일 예로, 제3 분리 소스막(271)은 폴리 실리콘을 포함할 수 있다.
제3 분리 소스막(271) 및 댐(DM) 상에 제3 하부 분리 소스 배리어막(272)이 제공될 수 있다. 제3 하부 분리 소스 배리어막(272)은 제3 분리 소스막(271) 및 댐(DM)의 상면들과 접할 수 있다. 제3 하부 분리 소스 배리어막(272)은 도전 물질을 포함할 수 있다. 일 예로, 제3 하부 분리 소스 배리어막(272)은 TiSix를 포함할 수 있다.
제3 하부 분리 소스 배리어막(272) 상에 제3 상부 분리 소스 배리어막(273)이 제공될 수 있다. 제3 상부 분리 소스 배리어막(273)은 도전 물질을 포함할 수 있다. 일 예로, 제3 상부 분리 소스 배리어막(273)은 텅스텐(W)을 포함할 수 있다.
더미 소스 구조체(280)는 제4 분리 소스막(281), 제4 하부 분리 소스 배리어막(282), 제4 상부 분리 소스 배리어막(283)을 포함할 수 있다.
제3 게이트 적층 구조체(GST3) 및 더미 구조체(DY) 상에 제4 분리 소스막(281)이 제공될 수 있다. 제4 분리 소스막(281)은 도전 물질을 포함할 수 있다. 일 예로, 제4 분리 소스막(281)은 폴리 실리콘을 포함할 수 있다.
제4 분리 소스막(281) 상에 제4 하부 분리 소스 배리어막(282)이 제공될 수 있다. 제4 하부 분리 소스 배리어막(282)은 제4 분리 소스막(281)의 상면과 접할 수 있다. 제4 하부 분리 소스 배리어막(282)은 도전 물질을 포함할 수 있다. 일 예로, 제4 하부 분리 소스 배리어막(282)은 TiSix를 포함할 수 있다.
제4 하부 분리 소스 배리어막(282) 상에 제4 상부 분리 소스 배리어막(283)이 제공될 수 있다. 제4 상부 분리 소스 배리어막(283)은 도전 물질을 포함할 수 있다. 일 예로, 제4 상부 분리 소스 배리어막(283)은 텅스텐(W)을 포함할 수 있다.
채널 소스막(210), 제1 분리 소스막(251), 제2 분리 소스막(261), 제3 분리 소스막(271) 및 제4 분리 소스막(281)은 동일한 레벨에 배치될 수 있다. 하부 채널 소스 배리어막(220), 제1 하부 분리 소스 배리어막(252), 제2 하부 분리 소스 배리어막(262), 제3 하부 분리 소스 배리어막(272) 및 제4 하부 분리 소스 배리어막(282)는 동일한 레벨에 배치될 수 있다. 상부 채널 소스 배리어막(230), 제1 상부 분리 소스 배리어막(253), 제2 상부 분리 소스 배리어막(263), 제3 상부 분리 소스 배리어막(273) 및 제4 상부 분리 소스 배리어막(283)는 동일한 레벨에 배치될 수 있다.
메모리 셀 구조체(CST)는 컷팅 절연막(240)을 더 포함할 수 있다. 컷팅 절연막(240)은 소스 구조체(SST), 관통 소스 구조체(250), 연결 소스 구조체(260), 댐 소스 구조체(270) 및 더미 소스 구조체(280)를 둘러쌀 수 있다. 컷팅 절연막(240)은 채널 소스막(210), 제1 분리 소스막(251), 제2 분리 소스막(261), 제3 분리 소스막(271) 및 제4 분리 소스막(281)을 이격시킬 수 있다. 컷팅 절연막(240)은 하부 채널 소스 배리어막(220), 제1 하부 분리 소스 배리어막(252), 제2 하부 분리 소스 배리어막(262), 제3 하부 분리 소스 배리어막(272) 및 제4 하부 분리 소스 배리어막(282)을 이격시킬 수 있다. 컷팅 절연막(240)은 상부 채널 소스 배리어막(230), 제1 상부 분리 소스 배리어막(253), 제2 상부 분리 소스 배리어막(263), 제3 상부 분리 소스 배리어막(273) 및 제4 상부 분리 소스 배리어막(283)을 이격시킬 수 있다.
컷팅 절연막(240)의 하면, 채널 소스막(210)의 하면, 제1 분리 소스막(251)의 하면, 제2 분리 소스막(261)의 하면, 제3 분리 소스막(271)의 하면 및 제4 분리 소스막(281)의 하면은 공면을 이룰 수 있다.
컷팅 절연막(240)은 절연 물질을 포함할 수 있다. 일 예로, 컷팅 절연막(240)은 산화물을 포함할 수 있다.
메모리 채널 구조체들(CS)은 제3 방향(D3)으로 연장하여 제1 게이트 적층 구조체(GST1), 제2 게이트 적층 구조체(GST2) 및 제3 게이트 적층 구조체(GST3)를 관통할 수 있다. 메모리 채널 구조체(CS)는 셀 영역(CR)에서 커버 절연막(130) 상에 제공될 수 있다. 메모리 채널 구조체(CS)의 최상부는 채널 소스막(210) 내에 배치될 수 있다.
각각의 메모리 채널 구조체들(CS)은 절연 캐핑막(189), 절연 캐핑막(189)을 둘러싸는 채널막(187) 및 채널막(187)을 둘러싸는 메모리막(183)을 포함할 수 있다.
절연 캐핑막(189)은 절연 물질을 포함할 수 있다. 일 예로, 절연 캐핑막(189)은 산화물을 포함할 수 있다. 채널막(187)은 도전 물질을 포함할 수 있다. 일 예로, 채널막(187)은 폴리 실리콘을 포함할 수 있다. 채널막(187)의 상면은 채널 소스막(210)과 접할 수 있다. 채널막(187)은 채널 소스막(210)과 전기적으로 연결될 수 있다.
메모리막(183)은 데이터를 저장할 수 있다. 메모리막(183)은 채널막(187)을 둘러싸는 터널 절연막(184), 터널 절연막(184)을 둘러싸는 데이터 저장막(185) 및 데이터 저장막(185)을 둘러싸는 블로킹막(186)을 포함할 수 있다. 채널막(187), 터널 절연막(184) 및 블로킹막(186)은 절연 물질을 포함할 수 있다. 일 예로, 터널 절연막(184) 및 블로킹막(186)은 산화물을 포함할 수 있다. 일 예로, 데이터 저장막(185)은 질화물을 포함할 수 있다.
각각의 메모리 채널 구조체들(CS)은 비트 라인 패드(181)를 더 포함할 수 있다. 비트 라인 패드(181) 상에 절연 캐핑막(189) 및 채널막(187)이 제공될 수 있다. 비트 라인 패드(181)는 도전 물질을 포함할 수 있다. 일 예로, 비트 라인 패드(181)는 폴리 실리콘 또는 금속을 포함할 수 있다.
더미 구조체들(DY)은 제3 방향(D3)으로 연장할 수 있다. 더미 구조체(DY)는 연장 영역(ER)에서 커버 절연막(130) 상에 제공될 수 있다. 더미 구조체(DY)는 제1 계단 절연막(SI1) 및 제1 게이트 적층 구조체(GST1) 중 적어도 하나, 제2 계단 절연막(SI2) 및 제2 게이트 적층 구조체(GST2) 중 적어도 하나 및 제3 계단 절연막(SI3) 및 제3 게이트 적층 구조체(GST3) 중 적어도 하나를 관통할 수 있다. 더미 구조체(DY)의 최상부는 제4 분리 소스막(281) 내에 배치될 수 있다.
더미 구조체(DY)는 비금속 물질을 포함할 수 있다. 일 예로, 더미 구조체(DY)는 탄소(C), Al2O3 또는 MgO를 포함할 수 있다. 더미 구조체(DY)의 열 전도율은 관통 컨택(TC), 연결 컨택(CC) 또는 댐(DM)의 열전도율보다 작을 수 있다.
관통 컨택들(TC)은 제3 방향(D3)으로 연장할 수 있다. 관통 컨택(TC)은 연장 영역(ER)에서 커버 절연막(130) 상에 제공될 수 있다. 관통 컨택(TC)은 제1 계단 절연막(SI1) 및 제1 게이트 적층 구조체(GST1) 중 적어도 하나, 제2 계단 절연막(SI2) 및 제2 게이트 적층 구조체(GST2) 중 적어도 하나, 제3 계단 절연막(SI3) 및 제3 게이트 적층 구조체(GST3) 중 적어도 하나 및 제1 분리 소스막(251)을 관통할 수 있다. 관통 컨택(TC)의 최하부는 커버 절연막(130) 내에 배치될 수 있다. 관통 컨택(TC)의 상면은 제1 하부 분리 소스 배리어막(252)과 접할 수 있다. 관통 컨택(TC)은 주변 도전 라인(107)에 연결될 수 있다.
관통 컨택(TC)은 제1 관통 패턴(TCB1) 및 제2 관통 패턴(TCB2)을 포함할 수 있다. 제1 관통 패턴(TCB1)은 제2 관통 패턴(TCB2) 상에 제공될 수 있다. 제2 관통 패턴(TCB2)은 제1 관통 패턴(TCB1)을 둘러쌀 수 있다. 제1 관통 패턴(TCB1)의 상면은 제1 하부 분리 소스 배리어막(252)에 접할 수 있다.
제1 관통 패턴(TCB1) 및 제2 관통 패턴(TCB2)은 도전 물질을 포함할 수 있다. 일 예로, 제1 관통 패턴(TCB1)은 텅스텐(W)을 포함할 수 있다. 일 예로, 제2 관통 패턴(TCB2)은 TiN을 포함할 수 있다.
관통 컨택(TC)은 제1 관통부(TC1), 제1 관통부(TC1) 상의 제2 관통부(TC2), 제2 관통부(TC2) 상의 제3 관통부(TC3) 및 제3 관통부(TC3) 상의 제4 관통부(TC4)를 포함할 수 있다.
제1 관통부(TC1)는 커버 절연막(130)의 일부 및, 제1 계단 절연막(SI1) 및 제1 게이트 적층 구조체(GST1) 중 적어도 하나를 관통할 수 있다. 제2 관통부(TC2)는 제2 계단 절연막(SI2) 및 제2 게이트 적층 구조체(GST2) 중 적어도 하나를 관통할 수 있다. 제3 관통부(TC3)는 제1 분리 소스막(251)의 일부 및, 제3 계단 절연막(SI3) 및 제3 게이트 적층 구조체(GST3) 중 적어도 하나를 관통할 수 있다. 제1 관통부(TC1)는 제2 컨택(163)과 연결될 수 있다. 제4 관통부(TC4)의 상면은 제1 하부 분리 소스 배리어막(252)과 접할 수 있다. 제4 관통부(TC4)는 제1 분리 소스막(251)에 의해 둘러싸일 수 있다.
제1 관통부(TC1), 제2 관통부(TC2) 및 제3 관통부(TC3)의 제2 방향(D2)으로의 폭은 레벨이 낮아질수록 커질 수 있다. 제4 관통부(TC4)의 제2 방향(D2)으로의 폭은 레벨이 낮아질수록 작아질 수 있다. 제4 관통부(TC4)는 메모리 채널 구조체(CS)보다 높은 레벨에 배치될 수 있다.
관통 컨택(TC)은 제1 도전 패턴(CP1), 제2 도전 패턴(CP2) 또는 제3 도전 패턴(CP3)과 연결되는 컨택 연결부(CCP)를 포함할 수 있다.
연결 컨택들(CC)은 제3 방향(D3)으로 연장할 수 있다. 연결 컨택(CC)은 주변 영역(PR)에서 커버 절연막(130) 상에 제공될 수 있다. 연결 컨택(CC)은 제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 및 제2 분리 소스막(261)을 관통할 수 있다. 연결 컨택(CC)의 최하부는 커버 절연막(130) 내에 배치될 수 있다. 연결 컨택(CC)의 상면은 제2 하부 분리 소스 배리어막(262)과 접할 수 있다. 연결 컨택(CC)은 주변 도전 라인(107) 및 주변 회로 구조체(PST)의 트랜지스터(101)에 연결될 수 있다.
연결 컨택(CC)은 제1 연결 패턴(CCB1) 및 제2 연결 패턴(CCB2)을 포함할 수 있다. 제1 연결 패턴(CCB1)은 제2 연결 패턴(CCB2) 상에 제공될 수 있다. 제2 연결 패턴(CCB2)은 제1 연결 패턴(CCB1)을 둘러쌀 수 있다. 제1 연결 패턴(CCB1)의 상면은 제2 하부 분리 소스 배리어막(262)에 접할 수 있다. 제4 연결부(CC4)는 제2 분리 소스막(261)에 의해 둘러싸일 수 있다.
제1 연결 패턴(CCB1) 및 제2 연결 패턴(CCB2)은 도전 물질을 포함할 수 있다. 일 예로, 제1 연결 패턴(CCB1)은 텅스텐(W)을 포함할 수 있다. 일 예로, 제2 연결 패턴(CCB2)은 TiN을 포함할 수 있다.
연결 컨택(CC)은 제1 관통부(TC1)와 동일한 레벨에 배치되는 제1 연결부(CC1), 제2 관통부(TC2)와 동일한 레벨에 배치되는 제2 연결부(CC2), 제3 관통부(TC3)와 동일한 레벨에 배치되는 제3 연결부(CC3) 및 제4 관통부(TC4)와 동일한 레벨에 배치되는 제4 연결부(CC4)를 포함할 수 있다.
제1 연결부(CC1) 상에 제2 연결부(CC2)가 제공될 수 있고, 제2 연결부(CC2) 상에 제3 연결부(CC3)가 제공될 수 있고, 제3 연결부(CC3) 상에 제4 연결부(CC4)가 제공될 수 있다. 제1 연결부(CC1)는 커버 절연막(130)의 일부 및 제1 계단 절연막(SI1)을 관통할 수 있다. 제2 연결부(CC2)는 제2 계단 절연막(SI2)을 관통할 수 있다. 제3 연결부(CC3)는 채널 소스막(210)의 일부 및 제3 계단 절연막(SI3)을 관통할 수 있다. 제4 연결부(CC4)는 제2 분리 소스막(261)의 일부를 관통할 수 있다. 제1 연결부(CC1)는 제2 컨택(163)과 연결될 수 있다. 제4 연결부(CC4)의 상면은 제2 하부 분리 소스 배리어막(262)과 접할 수 있다.
제1 연결부(CC1), 제2 연결부(CC2) 및 제3 연결부(CC3)의 제2 방향(D2)으로의 폭은 레벨이 낮아질수록 커질 수 있다. 제4 연결부(CC4)의 제2 방향(D2)으로의 폭은 레벨이 낮아질수록 작아질 수 있다. 제4 연결부(CC4)는 메모리 채널 구조체(CS)보다 높은 레벨에 배치될 수 있다.
댐(DM)은 제3 방향(D3)으로 연장할 수 있다. 댐(DM)은 주변 영역(PR)에서 커버 절연막(130) 상에 제공될 수 있다. 댐(DM)은 제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 및 제3 분리 소스막(271)을 관통할 수 있다. 댐(DM)의 최하부는 커버 절연막(130) 내에 배치될 수 있다. 댐(DM)의 상면은 하부 채널 소스 배리어막(220)과 접할 수 있다.
댐(DM)은 제1 방향(D1)으로 연장하는 제1 연장부(E1) 및 제2 방향(D2)으로 연장하는 제2 연장부(E2)를 포함할 수 있다. 제1 연장부(E1) 및 제2 연장부(E2)는 서로 직교할 수 있다.
댐(DM)은 제1 댐 패턴(DMB1) 및 제2 댐 패턴(DMB2)을 포함할 수 있다. 제1 댐 패턴(DMB1)은 제2 댐 패턴(DMB2) 상에 제공될 수 있다. 제2 댐 패턴(DMB2)은 제1 댐 패턴(DMB1)을 둘러쌀 수 있다. 제1 댐 패턴(DMB1)의 상면은 제3 하부 분리 소스 배리어막(272)에 접할 수 있다.
제1 댐 패턴(DMB1) 및 제2 댐 패턴(DMB2)은 도전 물질을 포함할 수 있다. 일 예로, 제1 댐 패턴(DMB1)은 텅스텐(W)을 포함할 수 있다. 일 예로, 제2 댐 패턴(DMB2)은 TiN을 포함할 수 있다.
댐(DM)은 제1 관통부(TC1) 및 제1 연결부(CC1)와 동일한 레벨에 배치되는 제1 댐부(DM1), 제2 관통부(TC2) 및 제2 연결부(CC2)와 동일한 레벨에 배치되는 제2 댐부(DM2), 제3 관통부(TC3) 및 제3 연결부(CC3)와 동일한 레벨에 배치되는 제3 댐부(DM3) 및 제4 관통부(TC4) 및 제4 연결부(CC4)와 동일한 레벨에 배치되는 제4 댐부(DM4)를 포함할 수 있다.
제1 댐부(DM1) 상에 제2 댐부(DM2)가 제공될 수 있고, 제2 댐부(DM2) 상에 제3 댐부(DM3)가 제공될 수 있고, 제3 댐부(DM3) 상에 제4 댐부(DM4)가 제공될 수 있다. 제1 댐부(DM1)는 커버 절연막(130)의 일부 및 제1 계단 절연막(SI1)을 관통할 수 있다. 제2 댐부(DM2)는 제2 계단 절연막(SI2)을 관통할 수 있다. 제3 댐부(DM3)는 채널 소스막(210)의 일부 및 제3 계단 절연막(SI3)을 관통할 수 있다. 제4 댐부(DM4)는 제3 분리 소스막(271)의 일부를 관통할 수 있다. 제1 댐부(DM1)는 제2 컨택(163)과 연결될 수 있다. 제4 댐부(DM4)의 상면은 제3 하부 분리 소스 배리어막(272)과 접할 수 있다. 제4 댐부(DM4)는 제3 분리 소스막(271)에 의해 둘러싸일 수 있다.
제1 댐부(DM1), 제2 댐부(DM2) 및 제3 댐부(DM3)의 제2 방향(D2)으로의 폭은 레벨이 낮아질수록 커질 수 있다. 제4 댐부(DM4)의 제2 방향(D2)으로의 폭은 레벨이 낮아질수록 작아질 수 있다. 제4 댐부(DM4)는 메모리 채널 구조체(CS)보다 높은 레벨에 배치될 수 있다.
분리 구조체들(DS)는 커버 절연막(130) 상에 제공될 수 있다. 분리 구조체들(DS)은 제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3) 및 채널 소스막(210)을 관통할 수 있다. 분리 구조체들(DS)은 제2 방향(D2)으로 연장할 수 있다. 분리 구조체(DS)는 절연 물질을 포함할 수 있다. 일 예로, 분리 구조체(DS)는 산화물을 포함할 수 있다.
분리 구조체(DS)는 하부(DSD) 및 하부(DSD) 상의 상부(DSU)를 포함할 수 있다. 분리 구조체(DS)의 하부(DSD)는 제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3)을 관통할 수 있다. 분리 구조체(DS)의 상부(DSU)는 제4 관통부(TC4), 제4 연결부(CC4) 및 제4 댐부(DM4)와 동일한 레벨에 배치될 수 있다. 분리 구조체(DS)의 상부(DSU)의 상면은 하부 채널 소스 배리어막(220)에 접할 수 있다. 분리 구조체(DS)의 상부(DSU)는 채널 소스막(210)에 의해 둘러싸일 수 있다.
분리 구조체(DS)는 하부(DSD)의 제1 방향(D1)으로의 폭은 레벨이 낮아질수록 커질 수 있다. 분리 구조체(DS)는 상부(DSU)의 제1 방향(D1)으로의 폭은 레벨이 낮아질수록 작아질 수 있다. 분리 구조체(DS)는 상부(DSU)는 메모리 채널 구조체(CS)보다 높은 레벨에 배치될 수 있다.
메모리 채널 구조체(CS)의 최상부는 더미 구조체(DY)의 최상부 보다 낮은 레벨에 배치될 수 있다. 더미 구조체(DY)의 최상부는 분리 구조체(DS)의 최상부, 관통 컨택(TC)의 최상부, 연결 컨택(CC)의 최상부 및 댐(DM)의 최상부보다 낮은 레벨에 배치될 수 있다. 분리 구조체(DS)의 최상부, 관통 컨택(TC)의 최상부, 연결 컨택(CC)의 최상부 및 댐(DM)의 최상부는 같은 레벨에 배치될 수 있다.
메모리 채널 구조체(CS)의 최하부, 더미 구조체(DY)의 최하부 및 분리 구조체(DS)의 최하부는 같은 레벨에 배치될 수 있다. 메모리 채널 구조체(CS)의 최하부는 관통 컨택(TC)의 최하부, 연결 컨택(CC)의 최하부 및 댐(DM)의 최하부보다 높은 레벨에 배치될 수 있다. 관통 컨택(TC)의 최하부, 연결 컨택(CC)의 최하부 및 댐(DM)의 최하부는 같은 레벨에 배치될 수 있다.
제1 컨택(161)은 도전 라인(167)과 메모리 채널 구조체(CS)를 전기적으로 연결할 수 있다. 제1 컨택(161)은 커버 절연막(130)을 관통할 수 있다. 제2 컨택(163)은 도전 라인(167)과 관통 컨택(TC), 연결 컨택(CC) 또는 댐(DM) 중 하나를 전기적으로 연결할 수 있다. 제2 컨택(163)은 절연막(130)을 관통할 수 있다. 도전 라인(167)은 제1 방향(D1)으로 연장할 수 있다. 도전 라인(167)은 커버 절연막(130) 내에 배치될 수 있다. 제1 컨택(161), 제2 컨택(163) 및 도전 라인(167)은 도전 물질을 포함할 수 있다. 일 예로, 제1 컨택(161), 제2 컨택(163) 및 도전 라인(167)은 구리(Cu)를 포함할 수 있다.
메모리 셀 구조체(CST) 상에 상부 배선 구조체(140)가 제공될 수 있다. 상부 배선 구조체(140)는 제1 상부 절연막(141), 제1 상부 절연막(141) 상의 제2 상부 절연막(142), 제1 상부 절연막을 관통하는 상부 컨택들(143) 및 제2 상부 절연막 내의 상부 도전 라인들(144)을 포함할 수 있다. 제1 상부 절연막(141)은 소스 구조체(SST)의 상부 채널 소스 배리어막(230), 관통 소스 구조체(250)의 제1 상부 분리 소스 배리어막(253), 연결 소스 구조체(260)의 제2 상부 분리 소스 배리어막(263), 댐 소스 구조체(270)의 제3 상부 분리 소스 배리어막(273), 더미 소스 구조체(280)의 제4 상부 분리 소스 배리어막(283) 및 컷팅 절연막(240) 상에 제공될 수 있다. 상부 컨택(143)은 상부 채널 소스 배리어막(230)과 상부 도전 라인(144)을 전기적으로 연결할 수 있다.
제1 상부 절연막(141) 및 제2 상부 절연막(142)은 절연 물질을 포함할 수 있다. 일 예로, 제1 상부 절연막(141) 및 제2 상부 절연막(142)은 산화물을 포함할 수 있다.
상부 컨택들(143) 및 상부 도전 라인들(144)은 도전 물질을 포함할 수 있다. 일 예로, 상부 컨택들(143)은 텅스텐(W)일 수 있다. 일 예로, 상부 도전 라인들(144)은 알루미늄(Al)일 수 있다.
도 3a, 3b, 4a, 4b, 5a, 5b, 6a, 6b, 7a, 7b, 8a, 8b, 9a, 9b, 10a, 10b, 11, 12a, 12b 및 13은 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 3a, 4a, 5a, 6a, 7a, 8a, 9a, 10a, 11, 12a 및 13은 도 2a에 대응될 수 있다. 도 3b, 4b, 5b, 6b, 7b, 8b, 9b, 10b 및 12b는 도 2b에 대응될 수 있다.
도 3a 및 3b를 참조하면, 예비 기판(p2) 상에 제1 적층 구조체(STA1), 제2 적층 구조체(STA2), 제3 적층 구조체(STA3), 제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 메모리 채널 구조체(CS), 더미 구조체(DY), 희생 분리 구조체(pDS), 희생 관통 컨택(pTC), 희생 연결 컨택(pCC), 희생 댐(pDM) 및 예비 커버 절연막(p1)을 형성할 수 있다.
제1 내지 제3 적층 구조체들(STA1, STA2, STA3)은 서로 교대로 적층되는 절연 패턴들(IP) 및 희생막들(FL)을 포함할 수 있다.
절연 패턴들(IP) 및 희생막들(FL)은 서로 다른 절연 물질을 포함할 수 있다. 일 예로, 절연 패턴들(IP)은 산화물을 포함할 수 있고, 희생막들(FL)은 질화물을 포함할 수 있다.
예비 기판(p2) 상에 제3 적층 구조체(STA3) 및 제3 계단 절연막(SI3)을 형성할 수 있다. 제3 계단 절연막(SI3)은 제3 적층 구조체(STA3)를 둘러쌀 수 있다. 제3 계단 절연막(SI3)은 제3 적층 구조체(STA3)의 측벽을 덮을 수 있다. 제3 적층 구조체(STA3) 상에 제2 적층 구조체(STA2) 및 제2 계단 절연막(SI2)을 형성할 수 있다. 제2 계단 절연막(SI2)은 제2 적층 구조체(STS2)를 둘러쌀 수 있다.. 제2 계단 절연막(SI2)은 제2 적층 구조체(STA2)의 측벽을 덮을 수 있다. 제2 적층 구조체(STA2) 상에 제1 적층 구조체(STA1) 및 제1 계단 절연막(SI1)을 형성할 수 있다. 제1 계단 절연막(SI1)은 제1 적층 구조체(STA1)를 둘러쌀 수 있다. 제1 계단 절연막(SI1)은 제1 적층 구조체(STA1)의 측벽을 덮을 수 있다. 제1 적층 구조체(STA1), 제1 계단 절연막(SI1), 메모리 채널 구조체(CS) 및 희생 분리 구조체(pDS) 상에 예비 커버 절연막(p1)을 형성할 수 있다.
제1 적층 구조체(STA1), 제2 적층 구조체(STA2) 및 제3 적층 구조체(STA3)을 관통하는 메모리 채널 구조체(CS) 및 희생 분리 구조체(pDS)를 형성할 수 있다. 메모리 채널 구조체(CS)의 최하부 및 희생 분리 구조체(pDS)의 최하부는 예비 기판(p2) 내에 배치될 수 있다.
제1 계단 절연막(SI1) 및 제1 적층 구조체(STA1) 중 적어도 하나, 제2 계단 절연막(SI2) 및 제2 적층 구조체(STA2) 중 적어도 하나 및 제3 계단 절연막(SI3) 및 제3 적층 구조체(STA3) 중 적어도 하나를 관통하는 더미 구조체(DY)를 형성할 수 있다. 더미 구조체(DY)의 최하부는 예비 기판(p2) 내에 배치될 수 있다.
제1 계단 절연막(SI1) 및 제1 적층 구조체(STA1) 중 적어도 하나, 제2 계단 절연막(SI2) 및 제2 적층 구조체(STA2) 중 적어도 하나, 제3 계단 절연막(SI3) 및 제3 적층 구조체(STA3) 중 적어도 하나 및 예비 커버 절연막(p1)을 관통하는 희생 관통 컨택(pTC)을 형성할 수 있다. 희생 관통 컨택(pTC)의 최하부는 예비 기판(p2) 내에 배치될 수 있다.
제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 및 예비 커버 절연막(p1)을 관통하는 희생 연결 컨택(pCC) 및 희생 댐(pDM)을 형성할 수 있다. 희생 연결 컨택(pCC)의 최하부 및 희생 댐(pDM)의 최하부는 예비 기판(p2) 내에 배치될 수 있다.
더미 구조체(DY), 희생 분리 구조체(pDS), 희생 관통 컨택(pTC), 희생 연결 컨택(pCC) 및 희생 댐(pDM)은 비금속 물질을 포함할 수 있다. 일 예로, 더미 구조체(DY), 희생 분리 구조체(pDS), 희생 관통 컨택(pTC), 희생 연결 컨택(pCC) 및 희생 댐(pDM)은 탄소(C), Al2O3 또는 MgO를 포함할 수 있다.
도 4a 및 4b를 참조하면, 커버 절연막(130), 제1 컨택들(161), 제2 컨택들(163), 도전 라인들(167) 및 하부 배선 구조체(120)를 형성할 수 있다.
예비 커버 절연막(p1) 상에 절연 물질을 증착시켜 예비 커버 절연막(p1)을 포함하는 커버 절연막(130)을 형성할 수 있다. 커버 절연막(130)은 제1 적층 구조체(STA1) 및 제1 계단 절연막(SI1) 상에 형성될 수 있다.
커버 절연막(130) 내에 제1 컨택들(161), 제2 컨택들(163) 및 도전 라인들(167)을 형성할 수 있다. 제1 컨택(161)은 메모리 채널 구조체(CS)와 도전 라인(167)을 연결할 수 있다. 제2 컨택(163)은 희생 관통 컨택(pTC), 희생 연결 컨택(pCC) 또는 희생 댐(pDM)을 도전 라인(167)과 연결할 수 있다.
커버 절연막(130) 상에 하부 배선 구조체(120)를 형성할 수 있다.
하부 배선 구조체(120)는 제1 하부 배선 절연막(121), 제2 하부 배선 절연막(122), 제2 주변 컨택들(125), 제2 주변 도전 라인들(127) 및 제2 본딩 패드들(129)을 포함할 수 있다. 제1 하부 배선 절연막(121) 상에서 제2 본딩 패드들(129)의 상면은 노출될 수 있다.
도 5a 및 5b를 참조하면, 기판(100) 상에 주변 트랜지스터(101) 및 주변 회로 절연 구조체(110)를 형성할 수 있다.
주변 회로 절연 구조체(110)를 형성하는 것은, 주변 트랜지스터들(101)과 전기적으로 연결되는 주변 컨택들(105), 주변 도전 라인들(107), 제1 본딩 패드들(109) 및 이들을 덮는 제1 및 제2 주변 회로 절연막들(111, 112)을 형성하는 것을 포함할 수 있다.
도 6a 및 6b를 참조하면, 예비 기판(p2)을 뒤집을 수 있다. 예비 기판(p2) 상에 형성된 하부 배선 구조체(120)와 주변 회로 구조체(PST)가 서로 결합될 수 있다. 예비 기판(p2)이 하부 배선 구조체(120)와 주변 회로 절연 구조체(110)가 서로 마주 보도록 기판(100) 상에 제공될 수 있다. 주변 회로 구조체(PST)의 제1 본딩 패드들(109)은 하부 배선 구조체(120)의 제2 본딩 패드들(129)과 서로 접촉할 수 있다.
도 7a 및 7b를 참조하면, 제3 적층 구조체(STA3) 상의 예비 기판(p2)이 제거될 수 있다. 예비 기판(p2)이 제거되어, 제3 적층 구조체(STA3), 제3 계단 절연막(SI3), 메모리 채널 구조체(CS)의 일부, 더미 구조체(DY)의 일부, 희생 관통 컨택(pTC)의 일부, 희생 연결 컨택(pCC)의 일부, 희생 댐(pDM)의 일부 및 희생 분리 구조체(pDS)의 일부가 노출될 수 있다. 예비 기판(p2)이 제거된 후, 메모리 채널 구조체(CS)의 메모리막(183)의 일부가 제거될 수 있다. 메모리막(183)의 일부가 제거되어, 메모리 채널 구조체(CS)의 채널막(187)이 노출될 수 있다. 일부 실시예들에 있어서, 예비 기판(p2) 및 메모리막(183)은 습식 식각 공정을 통해 제거될 수 있다.
도 8a 및 8b를 참조하면, 노출된 제3 적층 구조체(STA3), 제3 계단 절연막(SI3), 더미 구조체(DY)의 일부, 희생 관통 컨택(pTC)의 일부, 희생 연결 컨택(pCC)의 일부, 희생 댐(pDM)의 일부, 희생 분리 구조체(pDS)의 일부 및 메모리 채널 구조체(CS)의 채널막(187) 상에 비활성 상태의 예비 소스막(p3)이 제공될 수 있다. 비활성 상태의 예비 소스막(p3)은 MLA(Melting Laser Annealing) 공정을 통해 활성화될 수 있다. 희생 분리 구조체(pDS) 상의 예비 소스막(p3)의 일부가 제거되어 분리 개구(510)가 형성될 수 있다. 예비 소스막(p3)의 일부가 제거되어 희생 분리 구조체(pDS)의 상면이 노출될 수 있다. 예비 소스막(p3)의 일부는 식각 공정을 통해 제거될 수 있다.
도 9a 및 9b를 참조하면, 분리 개구(510)를 통해 희생 분리 구조체(pDS)가 제거될 수 있다. 희생 분리 구조체(pDS)가 제거되어 희생막들(FL)이 노출될 수 있다. 노출된 희생막들(FL)이 제거될 수 있다. 희생막들(FL)이 제거되어 적층 개구들(VL)이 형성될 수 있다. 분리 개구(510)를 통해 희생 분리 구조체(pDS)가 제거되어 분리 홀(DH)이 형성될 수 있다. 분리 홀(DH)은 희생 분리 구조체(pDS)가 제거되어 형성된 빈 공간 및 분리 개구(510)를 포함할 수 있다.
도 10a 및 10b를 참조하면, 분리 홀(DH)를 통해 적층 개구들(VL)이 도전 물질로 채워져 도전 패턴들(CP)이 형성될 수 있다. 도전 패턴들(CP)이 형성됨에 따라, 제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3)이 정의될 수 있다. 패턴들(CP)이 형성된 후, 분리 홀(DH)이 절연 물질로 채워져 분리 구조체(DS)를 형성할 수 있다.
도 11을 참조하면, 예비 소스막(p3)의 일부를 제거하여 관통 개구들(520), 연결 개구들(530) 및 댐 개구들(540)이 형성될 수 있다. 관통 홀들(TH), 연결 홀들(CH) 및 댐 홀(MH)이 형성될 수 있다. 관통 홀(TH)을 형성하는 것은, 관통 개구(520)를 통해 희생 관통 컨택(pTC)을 제거하는 것을 포함할 수 있다. 관통 홀(TH)은 희생 관통 컨택(pTC)이 제거되어 형성된 빈 공간 및 관통 개구(520)를 포함할 수 있다. 연결 홀(CH)을 형성하는 것은, 연결 개구(530)를 통해 희생 연결 컨택(pCC)을 제거하는 것을 포함할 수 있다. 연결 홀(CH)은 희생 연결 컨택(pCC)이 제거되어 형성된 빈 공간 및 연결 개구(530)를 포함할 수 있다. 댐 홀(MH)을 형성하는 것은, 댐 개구(540)를 통해 희생 댐(pDM)을 제거하는 것을 포함할 수 있다. 댐 홀(MH)은 희생 댐(pDM)이 제거되어 형성된 빈 공간 및 댐 개구(540)를 포함할 수 있다.
도 12a 및 도 12b를 참조하면, 관통 컨택들(TC), 연결 컨택들(CC) 및 댐(DM)을 형성할 수 있다. 관통 컨택들(TC), 연결 컨택들(CC) 및 댐(DM)을 형성하는 것은 관통 홀들(TH), 연결 홀들(CH) 및 댐 홀(MH)이 도전 물질로 채워지는 것을 포함할 수 있다.
관통 컨택들(TC), 연결 컨택들(CC) 및 댐(DM)을 형성한 후, 예비 소스막(p3), 관통 컨택들(TC), 연결 컨택들(CC) 및 댐(DM) 상의 제1 예비 소스 배리어막(p5) 및 제1 예비 소스 배리어막(p5) 상의 제2 예비 소스 배리어막(p6)을 형성할 수 있다.
도 13을 참조하면, 소스 구조체(SST), 관통 소스 구조체(250), 연결 소스 구조체(260), 댐 소스 구조체(270) 및 더미 소스 구조체(280)가 형성될 수 있다. 소스 구조체(SST), 관통 소스 구조체(250), 연결 소스 구조체(260), 댐 소스 구조체(270) 및 더미 소스 구조체(280)는 예비 소스막(p3), 제1 예비 소스 배리어막(p5) 및 제2 예비 소스 배리어막(p6) 각각이 분리되어 형성될 수 있다. 예비 소스막(p3), 제1 예비 소스 배리어막(p5) 및 제2 예비 소스 배리어막(p6) 각각은 식각 공정을 통해 분리될 수 있다. 예비 소스막(p3)이 분리되어, 채널 소스막(210), 제1 분리 소스막(251), 제2 분리 소스막(261), 제3 분리 소스막(271) 및 제4 분리 소스막(281)이 형성될 수 있다. 제1 예비 소스 배리어막(p5)이 분리되어, 하부 채널 소스 배리어막(220), 제1 하부 분리 소스 배리어막(252), 제2 하부 분리 소스 배리어막(262), 제3 하부 분리 소스 배리어막(272) 및 제4 하부 분리 소스 배리어막(282)이 형성될 수 있다. 제2 예비 소스 배리어막(p6)이 분리되어, 상부 채널 소스 배리어막(230), 제1 상부 분리 소스 배리어막(253), 제2 상부 분리 소스 배리어막(263), 제3 상부 분리 소스 배리어막(273) 및 제4 상부 분리 소스 배리어막(283)이 형성될 수 있다.
제2 예비 소스막(p4), 제1 예비 소스 배리어막(p5) 및 제2 예비 소스 배리어막(p6)을 분리하는 식각 공정을 통해 소스 개구(600)가 형성될 수 있다. 소스 개구(600)는 소스 구조체(SST), 관통 소스 구조체(250), 연결 소스 구조체(260), 댐 소스 구조체(270) 및 더미 소스 구조체(280)를 서로 이격시킬 수 있다. 소스 개구(600)는 관통 소스 구조체(250), 연결 소스 구조체(260), 댐 소스 구조체(270) 및 더미 소스 구조체(280)를 둘러쌀 수 있다.
도 2b 및 도 2c를 참조하면, 컷팅 절연막(240) 및 상부 배선 구조체(140)가 형성될 수 있다. 컷팅 절연막(240)은 소스 개구(600)를 채울 수 있다. 컷팅 절연막(240)이 형성된 후, 소스 구조체(SST), 관통 소스 구조체(250), 연결 소스 구조체(260), 댐 소스 구조체(270) 및 더미 소스 구조체(280) 상에 상부 배선 구조체(140)를 형성할 수 있다.
일부 실시예들에 따른 반도체 장치의 제조 방법은, 희생 분리 구조체(pDS), 희생 관통 컨택(pTC), 희생 연결 컨택(pCC) 및 희생 댐(pDM) 상에 예비 소스막(p3)이 형성된 상태에서 예비 소스막(p3)의 MLA(Melting Laser Annealing)를 진행할 수 있다.
MLA(Melting Laser Annealing) 이후 희생 분리 구조체(pDS)를 제거하고 도전 패턴들(CP)을 형성함에 따라, MLA(Melting Laser Annealing)에 의해 도전 패턴들이 손상되는 것이 방지될 수 있다.
희생 관통 컨택(pTC), 희생 연결 컨택(pCC) 및 희생 댐(pDM)의 열전도율이 상대적으로 작음에 따라, MLA(Melting Laser Annealing)에 의해 제1 주변 컨택들(105), 주변 도전 라인들(107), 제1 본딩 패드들(109), 제2 주변 컨택들(125), 제2 주변 도전 라인들(127) 및 제2 본딩 패드들(129)이 손상되는 것이 방지될 수 있다.
도 14a 및 14b는 일부 실시예들에 따른 반도체 장치의 단면도이다.
도 14a 및 14b를 참조하면, 반도체 장치는 주변 회로 구조체(PST) 상의 하부 배선 구조체(120) 및 하부 배선 구조체(120) 상의 메모리 셀 구조체(CST)를 포함할 수 있다. 메모리 셀 구조체(CST)는 제1 게이트 적층 구조체(GST1), 제2 게이트 적층 구조체(GST2), 제3 게이트 적층 구조체(GST3), 커버 절연막(130), 채널 소스막(210), 분리 구조체들(DS), 메모리 채널 구조체들(CS), 더미 구조체들(DY), 관통 컨택들(TC), 연결 컨택들(CC) 및 댐(DM)을 포함할 수 있다. 제1 내지 제3 게이트 적층 구조체(GST1, GST2, GST3) 각각은 서로 교대로 적층되는 절연 패턴들(IP) 및 도전 패턴들(CP)을 포함할 수 있다.
분리 구조체(DS)는 제1 게이트 적층 구조체(GST1), 제2 게이트 적층 구조체(GST2) 및 제3 게이트 적층 구조체(GST3)를 관통할 수 있다. 분리 구조체(DS)는 커버 절연막(130) 상에 제공될 수 있다. 분리 구조체(DS)의 최상부는 채널 소스막(210) 내에 배치될 수 있다. 분리 구조체(DS)의 상면의 레벨은 채널 소스막(210)의 상면의 레벨보다 낮을 수 있다. 분리 구조체(DS)의 상면의 레벨은 채널 소스막(210)의 하면의 레벨보다 낮을 수 있다.
분리 구조체(DS)의 상면은 메모리 채널 구조체(CS)보다 높은 레벨에 배치될 수 있다. 분리 구조체(DS)의 상면은 더미 구조체(DY)의 상면과 같은 레벨에 배치될 수 있다. 분리 구조체(DS)의 상면은 관통 컨택(TC)의 상면, 연결 컨택(CC)의 상면 및 댐(DM)의 상면보다 낮은 레벨에 배치될 수 있다.
도 15a 및 15b는 도 14a 및 14b의 일부 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 15a 및 15b를 참조하면, 예비 기판(p2) 상에 제1 게이트 적층 구조체(GST1), 제2 게이트 적층 구조체(GST2), 제3 게이트 적층 구조체(GST3), 제1 계단 절연막(SI1), 제2 계단 절연막(SI2), 제3 계단 절연막(SI3), 메모리 채널 구조체(CS), 분리 구조체(DS) 및 예비 커버 절연막(p1)을 형성할 수 있다.
제1 내지 제3 게이트 적층 구조체들(GST1, GST2, GST3) 및 분리 구조체(DS)를 형성하는 것은, 예비 기판(p2) 상에 제1 내지 제3 적층 구조체들을 형성하는 것, 분리 홀을 통해 제1 내지 제3 적층 구조체들의 희생막들을 도전 패턴들(CP)로 대체하는 것, 및 분리 홀 내에 분리 구조체(DS)를 형성하는 것을 포함할 수 있다.
메모리 채널 구조체(CS)의 최하부 및 분리 구조체(DS)의 최하부는 예비 기판(p2) 내에 배치될 수 있다.
더미 구조체(DY)를 형성할 수 있다. 더미 구조체(DY)의 최하부는 예비 기판(p2) 내에 배치될 수 있다.
예비 커버 절연막(p1)을 관통하는 희생 관통 컨택(pTC)을 형성할 수 있다. 희생 관통 컨택(pTC)의 최하부는 예비 기판(p2) 내에 배치될 수 있다.
예비 커버 절연막(p1)을 관통하는 희생 연결 컨택(pCC) 및 희생 댐(pDM)을 형성할 수 있다. 희생 연결 컨택(pCC)의 최하부 및 희생 댐(pDM)의 최하부는 예비 기판(p2) 내에 배치될 수 있다.
도 14a 및 14b를 참조하면, 도 4a 내지 13에서 설명한 것과 유사한 방법으로 반도체 장치의 나머지 구성들이 형성될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 서로 교대로 적층되는 도전 패턴 및 절연 패턴을 포함하는 게이트 적층 구조체;
    상기 게이트 적층 구조체를 관통하는 메모리 채널 구조체;
    상기 도전 패턴에 연결되고, 상기 게이트 적층 구조체를 관통하는 관통 컨택;
    상기 메모리 채널 구조체에 연결되고, 상기 게이트 적층 구조체 상에 제공되는 채널 소스막; 및
    상기 관통 컨택에 의해 관통되고, 상기 게이트 적층 구조체 상에 제공되는 제1 분리 소스막을 포함하고,
    상기 채널 소스막 및 상기 제1 분리 소스막은 동일한 레벨에 배치되고,
    상기 메모리 채널 구조체는 채널막 및 상기 채널막을 둘러싸는 메모리막을 포함하고,
    상기 채널막의 상면은 상기 채널 소스막에 접하는 반도체 장치.
  2. 제1 항에 있어서,
    상기 채널 소스막 내의 상부 및 상기 게이트 적층 구조체를 관통하는 하부를 포함하는 분리 구조체를 포함하고,
    상기 분리 구조체의 상기 상부의 폭은 레벨이 낮아질수록 작아지는 반도체 장치.
  3. 제1 항에 있어서,
    상기 채널 소스막 및 상기 제1 분리 소스막과 동일한 레벨에 배치되는 제2 분리 소스막;
    상기 게이트 적층 구조체의 측벽을 덮는 계단 절연막; 및
    상기 제2 분리 소스막 및 상기 계단 절연막을 관통하는 연결 컨택을 포함하고,
    상기 연결 컨택은 상기 계단 절연막을 관통하는 제1 부분 및 상기 제2 분리 소스막 내의 제2 부분을 포함하고,
    상기 연결 컨택의 상기 제1 부분의 폭은 레벨이 낮아질수록 커지고,
    상기 연결 컨택의 상기 제2 부분의 폭은 레벨이 낮아질수록 작아지는 반도체 장치.
  4. 제1 항에 있어서,
    상기 관통 컨택의 상면에 접하는 분리 소스 배리어막을 더 포함하는 반도체 장치.
  5. 제1 항에 있어서,
    상기 제1 분리 소스막을 둘러싸는 컷팅 절연막을 더 포함하고,
    상기 컷팅 절연막의 하면, 상기 제1 분리 소스막의 하면 및 상기 채널 소스막의 하면은 공면을 이루는 반도체 장치.
  6. 제1 항에 있어서,
    상기 게이트 적층 구조체를 관통하는 더미 구조체를 포함하고,
    상기 더미 구조체의 상면은 상기 관통 컨택의 상면보다 낮은 레벨에 배치되고,
    상기 더미 구조체의 열전도율이 상기 관통 컨택의 열전도율보다 작은 반도체 장치.
  7. 서로 교대로 적층되는 도전 패턴 및 절연 패턴을 포함하는 게이트 적층 구조체;
    상기 게이트 적층 구조체를 관통하는 메모리 채널 구조체;
    상기 게이트 적층 구조체 상의 채널 소스막; 및
    상기 채널 소스막 내의 상부 및 상기 게이트 적층 구조체를 관통하는 하부를 포함하는 분리 구조체를 포함하고,
    상기 분리 구조체의 상기 상부의 상기 제1 방향으로의 폭은 레벨이 낮아질수록 작아지고,
    상기 분리 구조체의 상기 상부는 상기 메모리 채널 구조체보다 높은 레벨에 배치되는 반도체 장치.
  8. 제7 항에 있어서,
    트랜지스터를 포함하는 주변 회로 구조체;
    상기 게이트 적층 구조체의 측벽을 덮는 계단 절연막;
    상기 계단 절연막 상의 제1 분리 소스막을 포함하고,
    상기 제1 분리 소스막 및 상기 계단 절연막을 관통하며, 상기 트랜지스터에 연결되고, 상기 게이트 적층 구조체와 이격되는 연결 컨택을 포함하고,
    상기 연결 컨택은 제1 부분 및 상기 제1 부분 상의 제2 부분을 포함하고,
    상기 연결 컨택의 상기 제2 부분은 레벨이 낮아질수록 폭이 작아지고,
    상기 연결 컨택의 상기 제2 부분은 상기 메모리 채널 구조체보다 높은 레벨에 배치되는 반도체 장치.
  9. 제8 항에 있어서,
    상기 계단 절연막 상의 제2 분리 소스막; 및
    상기 제2 분리 소스막 및 상기 계단 절연막을 관통하는 댐을 더 포함하고,
    상기 댐은 제1 방향으로 연장하는 제1 연장부 및 제2 방향으로 연장하는 제2 연장부를 포함하는 반도체 장치.
  10. 메인 기판;
    상기 메인 기판 상의 반도체 장치; 및
    상기 메인 기판 상에서 상기 반도체 장치와 전기적으로 연결되는 컨트롤러를 포함하고,
    상기 반도체 장치는:
    상기 기판 및 상기 기판상의 트랜지스터를 포함하는 주변 회로 구조체;
    상기 주변 회로 구조체 상의 게이트 적층 구조체, 상기 게이트 적층 구조체는 서로 교대로 적층되는 도전 패턴 및 절연 패턴을 포함하고;
    상기 게이트 적층 구조체의 측벽을 덮는 계단 절연막;
    상기 게이트 적층 구조체를 관통하는 메모리 채널 구조체;
    상기 게이트 적층 구조체 상에 제공되고, 상기 메모리 채널 구조체에 연결되는 채널 소스막;
    상기 게이트 적층 구조체 상에 제공되고, 상기 채널 소스막과 이격되는 제1 분리 소스막;
    상기 계단 절연막 상에 제공되고, 상기 채널 소스막 및 상기 제1 분리 소스막과 이격되는 제2 분리 소스막;
    상기 제1 분리 소스막 내의 제1 부분 및 상기 게이트 적층 구조체와 상기 계단 절연막을 관통하는 제2 부분을 포함하는 관통 컨택, 상기 광통 컨택은 상기 도전 패턴에 연결되고;
    상기 채널 소스막 내의 상부 및 상기 게이트 적층 구조체를 관통하는 하부를 포함하는 분리 구조체; 및
    상기 제2 분리 소스막 내의 제1 부분 및 상기 계단 절연막을 관통하는 제2 부분을 포함하는 연결 컨택을 포함하고,
    상기 연결 컨택은 상기 트랜지스터에 연결되고,
    상기 관통 컨택의 상기 제1 부분, 상기 분리 구조체의 상기 상부 및 상기 연결 컨택의 상기 제1 부분은 상기 메모리 채널 구조체보다 높은 레벨에 배치되고,
    상기 관통 컨택의 상기 제1 부분, 상기 분리 구조체의 상부 및 상기 연결 컨택의 상기 제1 부분 각각의 폭은 레벨이 낮아질수록 작아지는 전자 시스템.
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