JP2024024526A - 直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法 - Google Patents

直列キャパシタ降圧コンバータおよびそのコントローラ回路および制御方法 Download PDF

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Abstract

【課題】高効率動作が可能な直列キャパシタ降圧コンバータを提供する。【解決手段】制御ロジック回路２１０は、第１スイッチＳ１と第４スイッチＳ４がオンである第１状態φ１と、第２スイッチＳ２と第３スイッチＳ３がオンである第２状態φ２と、を、デッドタイムＴＤを挟みながら交互に繰り返す。第１タイミング発生器２３０は、第２状態φ２から第１状態φ１への遷移の間に挿入される第２デッドタイムＴＤ２において、第１スイッチＳ１のターンオンのトリガとなる第１タイミング信号Ｓｔ１を生成する。第１タイミング発生器２３０は、第２デッドタイムＴＤ２において、第１スイッチＳ１が実際にターンオンするタイミングと、第１スイッチングノードＳＷ１に生ずる第１スイッチング電圧ＶＳＷ１が所定の上側しきい値Ｖｔｈｈとクロスするタイミングと、が近づくように第１タイミング信号Ｓｔ１のアサートのタイミングを変化させる。【選択図】図８

Description

本開示は、直列キャパシタコンバータに関する。
入力電圧よりも低い電圧を生成するために、降圧機能を持つＤＣ／ＤＣコンバータが使用される。降圧機能を持つＤＣ／ＤＣコンバータとしては、降圧（Ｂｕｃｋ）型、昇降圧型、Ｃｕｋ型、Ｚｅｔａ型、Ｓｅｐｉｃ型などが知られている。
用途によっては、降圧コンバータのバリエーションであるインタリーブ型や直列キャパシタ（Series Capacitor）型が採用される。インタリーブ型は、Ｂｕｃｋコンバータを並列に接続し、入力同士、出力同士を共通に接続したものである。複数のＢｕｃｋコンバータがインタリーブ動作することにより、高効率動作が実現される。インタリーブ型は、通常のバックコンバータと同じ降圧比を有する。
直列キャパシタ型の降圧コンバータは、フェーズ数が２であるインタリーブ型の修正と考えることができ、直列キャパシタが追加された構成を有する。直列キャパシタ型の降圧コンバータは、降圧比をインタリーブ型の１／２倍と小さくできるため、小さな降圧比が必要なアプリケーションに適している。
Stefano Saggini, Shuai Jiang, Mario Ursino, Chenhao Nan, "A 99% Efficient Dual-Phase Resonant Switched-Capacitor-Buck Converter for 48 V Data Center Bus Conversions", 2019 IEEE Applied Power Electronics Conference and Exposition (APEC)
本開示は係る状況においてなされたものであり、その例示的な目的のひとつは、高効率動作が可能な直列キャパシタ降圧コンバータの提供にある。
本開示のある態様のコントローラ回路は、直列キャパシタ降圧コンバータを制御する。直列キャパシタ降圧コンバータは、入力ラインおよび出力ラインと、第１端が入力ラインと接続された第１スイッチと、それぞれの第１端が出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、第１スイッチの第２端と第１スイッチングノードの間に接続された直列キャパシタと、第１スイッチの第２端と第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、第２スイッチングノードと接地の間に接続された第４スイッチと、出力ラインと接続された出力キャパシタと、を備える。コントローラ回路は、第１スイッチと第４スイッチがオンである第１状態と、第２スイッチと第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、第２状態から第１状態への遷移の間に挿入される第２デッドタイムにおいて、第１スイッチのターンオンのトリガとなる第１タイミング信号を生成する第１タイミング発生器と、を備える。第１タイミング発生器は、第２デッドタイムにおいて、第１スイッチが実際にターンオンするタイミングと、第１スイッチングノードに生ずる第１スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように第１タイミング信号のアサートのタイミングを変化させる。
本開示の別の態様もまた、コントローラ回路である。第１スイッチと第４スイッチがオンである第１状態と、第２スイッチと第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、第１状態から第２状態への遷移の間に挿入される第１デッドタイムにおいて、第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器と、を備える。第３タイミング発生器は、第１デッドタイムにおいて、第３スイッチが実際にターンオンするタイミングと、第２スイッチングノードに生ずる第２スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように第３タイミング信号のアサートのタイミングを変化させる。
なお、以上の構成要素を任意に組み合わせたもの、構成要素や表現を、方法、装置、システムなどの間で相互に置換したものもまた、本発明あるいは本開示の態様として有効である。さらに、この項目（課題を解決するための手段）の記載は、本発明の欠くべからざるすべての特徴を説明するものではなく、したがって、記載されるこれらの特徴のサブコンビネーションも、本発明たり得る。
本開示のある態様によれば、高効率動作を実現できる。
図１は、実施形態に係る直列キャパシタ降圧コンバータの回路図である。 図２は、第１状態における直列キャパシタ降圧コンバータの等価回路図である。 図３は、第２状態における直列キャパシタ降圧コンバータの等価回路図である。 図４は、直列キャパシタ降圧コンバータの電流波形図である。 図５は、直列キャパシタ降圧コンバータの電流波形図である。 図６は、デッドタイムを考慮した直列キャパシタ降圧コンバータの動作を説明するタイムチャートである。 図７は、第２状態から第１状態に遷移する間のデッドタイムにおける動作波形図である。 図８は、実施形態１に係るコントローラＩＣを備える直列キャパシタ降圧コンバータのブロック図である。 図９は、図８のコントローラＩＣにおいて、デッドタイムが最適である場合の動作を説明する波形図である。 図１０は、図８のコントローラＩＣにおいてデッドタイムが短すぎる場合の動作を説明する波形図である。 図１１は、図８のコントローラＩＣにおいて、デッドタイムが長すぎる場合の動作を説明する波形図である。 図１２は、第１構成例に係る第１タイミング発生器の回路図である。 図１３は、第２構成例に係る第２タイミング発生器の回路図である。 図１４は、図８の直列キャパシタ降圧コンバータの定常状態における動作波形図である。 図１５は、実施形態２に係るコントローラＩＣを備える直列キャパシタ降圧コンバータのブロック図である。 図１６は、第１構成例に係る第２タイミング発生器のブロック図である。 図１７は、第２構成例に係る第２タイミング発生器のブロック図である。 図１８は、図１５の直列キャパシタ降圧コンバータの定常状態における動作波形図である。 図１９は、直列キャパシタ降圧コンバータを備える電子機器の一例を示す図である。
（実施形態の概要）
本開示のいくつかの例示的な実施形態の概要を説明する。この概要は、後述する詳細な説明の前置きとして、実施形態の基本的な理解を目的として、１つまたは複数の実施形態のいくつかの概念を簡略化して説明するものであり、発明あるいは開示の広さを限定するものではない。この概要は、考えられるすべての実施形態の包括的な概要ではなく、すべての実施形態の重要な要素を特定することも、一部またはすべての態様の範囲を線引きすることも意図していない。便宜上、「一実施形態」は、本明細書に開示するひとつの実施形態（実施例や変形例）または複数の実施形態（実施例や変形例）を指すものとして用いる場合がある。
本開示のある態様は、直列キャパシタ降圧コンバータのコントローラ回路である。直列キャパシタ降圧コンバータは、入力ラインおよび出力ラインと、第１端が入力ラインと接続された第１スイッチと、それぞれの第１端が出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、第１スイッチの第２端と第１スイッチングノードの間に接続された直列キャパシタと、第１スイッチの第２端と第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、第２スイッチングノードと接地の間に接続された第４スイッチと、出力ラインと接続された出力キャパシタと、を備える。コントローラ回路は、第１スイッチと第４スイッチがオンである第１状態と、第２スイッチと第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、第２状態から第１状態への遷移の間に挿入される第２デッドタイムにおいて、第１スイッチのターンオンのトリガとなる第１タイミング信号を生成する第１タイミング発生器と、を備える。第１タイミング発生器は、第２デッドタイムにおいて、第１スイッチが実際にターンオンするタイミングと、第１スイッチングノードに生ずる第１スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように第１タイミング信号のアサートのタイミングを変化させる。
この構成によると、第１スイッチング電圧が十分に高くなった状態で、言い換えると、第１スイッチのドレインソース間電圧が十分に小さい状態で、第１スイッチをターンオンすることができ、高効率動作を実現できる。
一実施形態において、第１タイミング発生器は、第１スイッチのゲート電圧をしきい値と比較し、第１スイッチが実際にターンオンするとアサートされる第１オン検出信号を生成する第１ターンオン検出回路と、第１スイッチング電圧が上側しきい値とクロスすると、第１ハイ遷移検出信号をアサートする第１ハイ遷移検出回路と、第２デッドタイムに移行してから可変遅延時間の経過後に第１タイミング信号をアサートする第１遅延回路と、第１オン検出信号のアサートと第１ハイ遷移検出信号のアサートのタイミングが近づくように、第１遅延回路の可変遅延時間を調節する第１遅延調節回路と、を含んでもよい。
一実施形態において、第１タイミング発生器は、第１スイッチのゲート電圧をしきい値と比較し、第１スイッチが実際にターンオンするとアサートされる第１オン検出信号を生成する第１ターンオン検出回路と、第１オン検出信号のアサートに応答して、第１スイッチング電圧をサンプルホールドするサンプルホールド回路と、サンプルホールド回路の出力と上側しきい値との比較結果にもとづいて第１遅延回路の可変遅延時間を調節する第１遅延調節回路と、を含んでもよい。
一実施形態において、コントローラ回路は、第１状態から第２状態への遷移の間に挿入される第１デッドタイムにおいて、第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器をさらに備えてもよい。第３タイミング発生器は、第１デッドタイムにおいて、第３スイッチが実際にターンオンするタイミングと、第２スイッチングノードに生ずる第２スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように第３タイミング信号のアサートのタイミングを変化させてもよい。
この構成によると、第２スイッチング電圧が十分に高くなった状態で、言い換えると、第３スイッチのドレインソース間電圧が十分に小さい状態で、第３スイッチをターンオンすることができ、高効率動作を実現できる。
一実施形態において、第３タイミング発生器は、第１タイミング発生器と同じ構成を有してもよい。
一実施形態において、コントローラ回路は、第１状態から第２状態への遷移の間に挿入される第１デッドタイムにおいて、第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器をさらに備えてもよい。第３タイミング発生器は、第１タイミング発生器による第１タイミング信号の生成のための情報をコピーして、第３タイミング信号を生成してもよい。この場合、第１状態の共振周波数と第２状態の共振周波数の誤差が小さい場合には、第１状態と第２状態は同じように動作するため、第１タイミング発生器において得られた情報を利用して、第３スイッチを駆動できる。この場合、ハードウェアを簡素化でき、消費電力の増加を抑制できる。
一実施形態において、コントローラ回路は、第１状態から第２状態への遷移の間に挿入される第１デッドタイムにおいて、第２スイッチのターンオンのトリガとなる第２タイミング信号を生成する第２タイミング発生器をさらに備えてもよい。第２タイミング発生器は、第１デッドタイムにおいて、第２スイッチが実際にターンオンするタイミングと、第２スイッチングノードに生ずる第２スイッチング電圧が所定の下側しきい値とクロスするタイミングと、が近づくように第２タイミング信号のアサートのタイミングを変化させてもよい。
この構成によると、第１スイッチング電圧が十分に低くなった状態で、言い換えると、第２スイッチのドレインソース間電圧が十分に小さい状態で、第２スイッチをターンオンすることができ、高効率動作を実現できる。
一実施形態において、第２タイミング発生器は、第２スイッチのゲート電圧をしきい値と比較し、第２スイッチが実際にターンオンするとアサートされる第２オン検出信号を生成する第２ターンオン検出回路と、第１スイッチング電圧が下側しきい値とクロスすると、第１ロー遷移検出信号をアサートする第１ロー遷移検出回路と、第１デッドタイムに移行してから可変遅延時間の経過後に第２タイミング信号をアサートする第２遅延回路と、第２オン検出信号のアサートと第１ロー遷移検出信号のアサートのタイミングが近づくように第２遅延回路の可変遅延時間を調節する第２遅延調節回路と、を含んでもよい。
一実施形態において、第２タイミング発生器は、第２スイッチのゲート電圧をしきい値と比較し、第２スイッチが実際にターンオンするとアサートされる第２オン検出信号を生成する第２ターンオン検出回路と、第２オン検出信号のアサートに応答して、第１スイッチング電圧をサンプルホールドするサンプルホールド回路と、サンプルホールド回路の出力と下側しきい値との比較結果にもとづいて第２遅延回路の可変遅延時間を調節する第２遅延調節回路と、を含んでもよい。
一実施形態において、コントローラ回路は、第２状態から第１状態への遷移の間に挿入される第２デッドタイムにおいて、第４スイッチのターンオンのトリガとなる第４タイミング信号を生成する第４タイミング発生器をさらに備えてもよい。第４タイミング発生器は、第２デッドタイムにおいて、第４スイッチが実際にターンオンするタイミングと、第１スイッチング電圧が所定の下側しきい値とクロスするタイミングと、が近づくように第４タイミング信号のアサートのタイミングを変化させてもよい。
一実施形態において、第４タイミング発生器は、第２タイミング発生器と同じ構成を有してもよい。
一実施形態において、コントローラ回路は、第２状態から第１状態への遷移の間に挿入される第２デッドタイムにおいて、第４スイッチのターンオンのトリガとなる第４タイミング信号を生成する第４タイミング発生器をさらに備えてもよい。第４タイミング発生器は、第２タイミング発生器による第２タイミング信号の生成のための情報をコピーして、第４タイミング信号を生成してもよい。
本開示の別の態様もまた、コントローラ回路である。コントローラ回路は、第１スイッチと第４スイッチがオンである第１状態と、第２スイッチと第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、第１スイッチから第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、第１状態から第２状態への遷移の間に挿入される第１デッドタイムにおいて、第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器と、を備える。第３タイミング発生器は、第１デッドタイムにおいて、第３スイッチが実際にターンオンするタイミングと、第２スイッチングノードに生ずる第２スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように第３タイミング信号のアサートのタイミングを変化させる。
この構成によると、第２スイッチング電圧が十分に高くなった状態で、言い換えると、第３スイッチのドレインソース間電圧が十分に小さい状態で、第３スイッチをターンオンすることができ、高効率動作を実現できる。
一実施形態において、コントロール回路は、ひとつの半導体基板に一体集積化されてもよい。「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。回路を１つのチップ上に集積化することにより、回路面積を削減することができるとともに、回路素子の特性を均一に保つことができる。
一実施形態に係る直列キャパシタ降圧コンバータは、直列キャパシタ降圧コンバータの主回路と、主回路を駆動する上述のいずれかのコントローラ回路と、を備えてもよい。
（実施形態）
以下、好適な実施形態について、図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施形態は、開示および発明を限定するものではなく例示であって、実施形態に記述されるすべての特徴やその組み合わせは、必ずしも開示および発明の本質的なものであるとは限らない。
本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合のほか、部材Ａと部材Ｂが、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に接続された（設けられた）状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、それらの電気的な接続状態に実質的な影響を及ぼさない、あるいはそれらの結合により奏される機能や効果を損なわせない、その他の部材を介して間接的に接続される場合も含む。
また本明細書において、電圧信号、電流信号などの電気信号、あるいは抵抗、キャパシタ、インダクタなどの回路素子に付された符号は、必要に応じてそれぞれの電圧値、電流値、あるいは回路定数（抵抗値、容量値、インダクタンス）を表すものとする。
本明細書において参照する波形図やタイムチャートの縦軸および横軸は、理解を容易とするために適宜拡大、縮小したものであり、また示される各波形も、理解の容易のために簡略化され、あるいは誇張もしくは強調されている。
図１は、実施形態に係る直列キャパシタ降圧コンバータ１００の回路図である。直列キャパシタ降圧コンバータ１００は、入力ライン１０２に供給された入力電圧Ｖｉｎを降圧し、降圧後の出力電圧Ｖｏｕｔを出力ライン１０４に発生する。
直列キャパシタ降圧コンバータ１００は、主回路１１０およびコントローラＩＣ（Integrated Circuit）２００を備える。コントローラＩＣ２００は、ひとつの半導体基板に集積化されたＡＳＩＣ（Application Specific Integrated Circuit）である。
主回路１１０は、第１スイッチＳ１～第４スイッチＳ４、カップルドインダクタ１１２、直列キャパシタＣｒ、出力キャパシタＣｏｕｔを備える。
第１スイッチＳ１は、第１端が入力ライン１０２と接続される。カップルドインダクタ１１２は、トランスであり、磁気的に結合する第１インダクタＬ１および第２インダクタＬ２を含む。第１インダクタＬ１および第２インダクタＬ２は、等しいインダクタンスＬを有しており、また相互インダクタンスＭを有する。第１インダクタＬ１および第２インダクタＬ２それぞれの第１端は、出力ライン１０４と接続される。
第２スイッチＳ２は、第１インダクタＬ１の第２端（第１スイッチングノードＳＷ１）と接地の間に接続される。直列キャパシタＣｒは、第１スイッチＳ１の第２端と第１インダクタＬ１の第２端の間に接続される。第３スイッチＳ３は、第１スイッチＳ１の第２端と第２インダクタＬ２の第２端（第２スイッチングノードＳＷ２）の間に接続される。第４スイッチＳ４は、第２インダクタＬ２の第２端と接地の間に接続される。出力キャパシタＣｏｕｔは、出力ライン１０４と接地の間に接続される。
この例では、第１スイッチＳ１～第４スイッチＳ４がすべてＮチャンネルＭＯＳＦＥＴとして示されるがその限りでなく、その他のトランジスタを用いてもよい。また下側の第２スイッチＳ２および第４スイッチＳ４は、ダイオードなどの整流素子であってもよい。
コントローラＩＣ２００は、第１スイッチＳ１～第４スイッチＳ４を制御し、出力ライン１０４に出力電圧Ｖｏｕｔを発生させる。具体的には、コントローラＩＣ２００は、第１状態φ１と第２状態φ２を、デッドタイムＴＤを挟みながら、所定のスイッチング周波数ｆＳＷで交互に繰り返す。
第１状態φ１：
第１スイッチＳ１＝ＯＮ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＮ
第２状態φ２：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＮ
第３スイッチＳ３＝ＯＮ
第４スイッチＳ４＝ＯＦＦ
デッドタイムＴＤ：
第１スイッチＳ１＝ＯＦＦ
第２スイッチＳ２＝ＯＦＦ
第３スイッチＳ３＝ＯＦＦ
第４スイッチＳ４＝ＯＦＦ
第１状態φ１、第２状態φ２それぞれの長さがＴＯＮであるとき、スイッチング周波数ｆＳＷは、１／（２×ＴＯＮ）である。言い換えると、スイッチング周波数ｆＳＷで動作するとは、第１状態φ１および第２状態φ２を、ＴＯＮ＝１／（２×ｆＳＷ）の長さで繰り返すことをいう。
以上が直列キャパシタ降圧コンバータ１００の構成である。続いてその動作を説明する。
図２は、第１状態φ１における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ１，Ｓ４は、単なる配線として示している。またカップルドインダクタ１１２は、励磁インダクタンスＬｍと、漏れインダクタンスＬｋを含む等価回路として示している。第１インダクタＬ１に流れる電流を第１コイル電流ＩＬ１、第２インダクタＬ２に流れる電流を、第２コイル電流ＩＬ２と称する。
第１状態φ１では、直列キャパシタＣｒ、第１インダクタＬ１（漏れインダクタンスＬｋ）および出力キャパシタＣｏｕｔが直列共振回路を形成しており、第１インダクタＬ１に共振電流Ｉｒｅｓが流れる（ＩＬ１＝Ｉｒｅｓ）。第２インダクタＬ２には、第１インダクタＬ１に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ２の合計電流が流れるから、第２コイル電流ＩＬ２は、ＩＬ２＝Ｉｒｅｓ’＋Ｉｍ２となる。
図３は、第２状態φ２における直列キャパシタ降圧コンバータ１００（主回路１１０）の等価回路図である。オンであるスイッチＳ２，Ｓ３は、単なる配線として示している。
第２状態φ２では、直列キャパシタＣｒ、漏れインダクタンスＬｋおよび出力キャパシタＣｏｕｔが直列共振回路を形成しており、第２インダクタＬ２に共振電流Ｉｒｅｓが流れる（ＩＬ２＝Ｉｒｅｓ）。第１インダクタＬ１には、第２インダクタＬ２に流れる共振電流Ｉｒｅｓのレプリカである共振電流Ｉｒｅｓ’と、励磁インダクタンスＬｍに流れる励磁電流Ｉｍ１の合計電流が流れるから、第１コイル電流ＩＬ１は、ＩＬ１＝Ｉｒｅｓ’＋Ｉｍ１となる。
第１状態φ１と第２状態φ２を交互に繰り返すと、定常状態では、直列キャパシタＣｒの両端間電圧は、Ｖｉｎ／２となり、カップルドインダクタ１１２に、残りのＶｉｎ／２が印加される。第１インダクタＬ１と第２インダクタＬ２のインダクタンスが等しいとき、出力ライン１０４には、Ｖｉｎの１／４倍の出力電圧Ｖｏｕｔが発生する。
直列キャパシタ降圧コンバータ１００が、ＺＶＳ（Zero Voltage Switching）するための条件は、以下の通りである。
・第１状態φ１から第２状態φ２への遷移
第１状態φ１の直後のデッドタイムＴＤ中において、ＩＬ１≧０であるとき、第２スイッチＳ２のボディダイオードに電流ＩＬ１が流れており、第２スイッチＳ２の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第２スイッチＳ２をターンオンすると、第２スイッチＳ２のＺＶＳが成立する。なお、電流ＩＬ１，ＩＬ２は、出力ライン１０４に向かう向きを正にとる。
またデッドタイムＴＤ中において、ＩＬ２＜０であるときに、回生電流によって、第３スイッチＳ３と第４スイッチＳ４の接続ノードの電圧が上昇し、第３スイッチＳ３の両端間電圧が小さくなる。このときに、第２状態φ２に遷移、すなわち第３スイッチＳ３がターンオンすると、第３スイッチＳ３のＺＶＳが成立する。
・第２状態φ２から第１状態φ１への遷移
第２状態φ２の直後のデッドタイムＴＤ中において、ＩＬ１＜０であるとき、回生電流によって、第１スイッチＳ１と第２スイッチＳ２の接続ノードの電圧が上昇し、第１スイッチＳ１の両端間電圧が小さくなる。このときに第１状態φ１に遷移、すなわち第１スイッチＳ１をターンオンすると、第１スイッチＳ１のＺＶＳが成立する。
またデッドタイム中において、ＩＬ２≧０であるとき、第４スイッチＳ４のボディダイオードに電流ＩＬ２が流れており、第４スイッチＳ４の両端間電圧が小さくなっている。このときに、第１状態φ１に遷移、すなわち第４スイッチＳ４をターンオンすると、第４スイッチＳ４のＺＶＳが成立する。
図４は、直列キャパシタ降圧コンバータ１００の電流波形図である。スイッチング周波数ｆｓｗは、主回路１１０の共振周波数ｆ０と一致しており、共振電流Ｉｒｅｓがゼロとなるタイミングで、第１状態φ１と第２状態φ２が遷移する。ここではデッドタイムは省略している。図４は、第１スイッチＳ１～第４スイッチＳ４を理想スイッチとした場合の、すなわち第１スイッチＳ１～第４スイッチＳ４が寄生容量を含まないとした場合の電流波形を示している。
第１状態φ１の終わりのタイミングでは、第１インダクタＬ１の電流ＩＬ１は正もしくはゼロ（ＩＬ１≧０）、第２インダクタＬ２の電流ＩＬ２は負（ＩＬ２＜０）であるから、上述のＺＶＳの条件を満たしている。
同様に、第２状態φ２の終わりのタイミングでは、第１インダクタＬ１の電流ＩＬ１は負（ＩＬ１＜０）であり、第２インダクタＬ２の電流ＩＬ２は正もしくはゼロ（ＩＬ２≧０）であるから、上述のＺＶＳの条件を満たしている。
このように、直列キャパシタ降圧コンバータ１００は、共振周波数ｆ０でスイッチングすることにより、ＺＶＳの条件を満たすことができ、高効率動作が可能である。
図５は、直列キャパシタ降圧コンバータ１００の電流波形図である。図４では、ＭＯＳＦＥＴの寄生容量を無視した波形を示したが、実際には、寄生容量が存在する。この寄生容量により、デッドタイムを跨ぐ電流の不連続が抑制される。コイル電流ＩＬ１，ＩＬ２は連続となり、第１状態φ１と第２状態φ２では、デッドタイムに関して時間軸上で対称な波形を有する。
図６は、デッドタイムを考慮した直列キャパシタ降圧コンバータ１００の動作を説明するタイムチャートである。図６は、スイッチング周波数ｆＳＷが共振周波数ｆ０と等しいときの動作を示しており、第１状態φ１と第２状態φ２の長さＴＯＮはそれぞれ、共振周期Ｔｒ（＝１／ｆｒ）の１／２である。
スイッチング周波数ｆＳＷを、共振周波数ｆ０と完全に一致させることができれば、ＺＶＳの条件が常に成り立つため、高効率動作が可能となる。
デッドタイムの損失について検討する。図６のタイムチャートにおける第２状態φ２と第１状態φ１の間のデッドタイムＴＤ２に着目する。
図７は、第２状態φ２から第１状態φ１に遷移する間のデッドタイムＴＤ２における動作波形図である。電圧ＶＳＷ１は、第１スイッチングノードＳＷ１の電圧であり、これをスイッチング電圧ＶＳＷ１と称する。
時刻ｔ０より前において、第２状態φ２であり、第１スイッチＳ１がオフ、第２スイッチＳ２がオンとなっている。第２状態φ２の間、第１スイッチングノードＳＷ１の電圧ＶＳＷ１は、０Ｖである。
時刻ｔ０に、第２スイッチＳ２がターンオフし、デッドタイムＴＤ２となる。上述したように、ＺＶＳの条件が成立している場合、時刻ｔ０において第１コイル電流ＩＬ１は負（＜０）であり、第１スイッチングノードＳＷ１に向かって流れ込む。この第１コイル電流ＩＬ１によって、第１スイッチＳ１および第２スイッチＳ２の寄生容量が充電され、スイッチング電圧ＶＳＷ１が上昇する。そして、スイッチング電圧ＶＳＷ１が、Ｖｉｎ／２付近まで上昇すると、第１スイッチＳ１のボディダイオードに、第１コイル電流ＩＬ１が流れ始める。第１コイル電流ＩＬ１がボディダイオードに流れている間、スイッチング電圧ＶＳＷ１は、
ＶＳＷ１≒Ｖｉｎ／２＋Ｖｆ
となる。Ｖｆは、ボディダイオードの順方向電圧である。
デッドタイムＴＤ２から第１状態φ１に遷移するタイミングが早すぎると、言い換えるとデッドタイムＴＤ２が短すぎると、充電区間中に、第１スイッチＳ１がターンオンすることとなる。充電区間中は、第１スイッチＳ１のドレインソース間電圧Ｖｄｓ１が大きく、ハードスイッチングとなり、効率が低下する。したがって、第１状態φ１への遷移タイミングは、ボディダイオードの導通後であることが好ましい。
一方で、第１コイル電流ＩＬ１がボディダイオードに流れている間、ボディダイオードには、ＩＬ１×Ｖｆの損失が生ずることとなるため、デッドタイムＴＤ２が長すぎると、損失が大きくなる。
したがって高効率動作を実現するためには、デッドタイムＴＤ２の長さは、スイッチングノードの充電区間と、ボディダイオードの導通区間の境界に近いことが望ましい。ここでは、第２状態φ２から第１状態φ１に遷移するときのデッドタイムＴＤ２を説明したが、第１状態φ１から第２状態φ２に遷移するときのデッドタイムＴＤ１についても同様である。
以下では、高効率動作が可能なスイッチング制御について説明する。
（実施形態１）
図８は、実施形態１に係るコントローラＩＣ２００を備える直列キャパシタ降圧コンバータ１００のブロック図である。コントローラＩＣ２００は、制御ロジック回路２１０、オシレータ２２０、第１タイミング発生器２３０、第３タイミング発生器２４０、ドライバＤＲ１～ＤＲ４を備える。コントローラＩＣ２００は、第１出力ピンＯＵＴ１～第４出力ピンＯＵＴ４、第１電圧検出ピンＶＳ１、第２電圧検出ピンＶＳ２を備える。第１出力ピンＯＵＴ１～第４出力ピンＯＵＴ４は、第１スイッチＳ１～第４スイッチＳ４のゲートと接続される。第１電圧検出ピンＶＳ１は、第１スイッチングノードＳＷ１と接続され、第１スイッチング電圧ＶＳＷ１が入力される。第２電圧検出ピンＶＳ２は、第２スイッチングノードＳＷ２と接続され、第２スイッチング電圧ＶＳＷ２が入力される。
オシレータ２２０は、主回路１１０の共振周波数ｆｒに応じた発振周波数を有し、クロック信号ＣＬＫを生成する。クロック信号ＣＬＫは、制御ロジック回路２１０に供給される。制御ロジック回路２１０は、クロック信号ＣＬＫと同期して、第１状態φ１と第２状態φ２を切りかえる。クロック信号ＣＬＫのエッジは、第２状態φ２の終了タイミングｔ０と、第１状態φ１の終了タイミングｔ２と、を示す。
制御ロジック回路２１０は、第２状態φ２の終了タイミングｔ０を示す信号を第１タイミング発生器２３０に供給する。また制御ロジック回路２１０は、第１状態φ１の終了タイミングｔ２を示す信号を第３タイミング発生器２４０に供給する。
第１タイミング発生器２３０は、第２状態φ２から第１状態φ１への遷移の間に挿入される第２デッドタイムＴＤ２において、第１スイッチＳ１のターンオンのトリガとなる第１タイミング信号Ｓｔ１をアサートする。
第１タイミング発生器２３０は、第２デッドタイムＴＤ２において、第１スイッチＳ１が実際にターンオンするタイミングと、第１スイッチングノードＳＷ１に生ずる第１スイッチング電圧ＶＳＷ１が所定の上側しきい値Ｖｔｈｈとクロスするタイミングと、が近づくように、第１タイミング信号Ｓｔ１のアサートのタイミングを変化させる。上側しきい値電圧Ｖｔｈｈは、Ｖｉｎ／２付近に定められる。好ましくは、Ｖｔｈｈは、Ｖｉｎ／２±０．２Ｖの範囲に定めるとよい。
第１スイッチＳ１は、そのゲート電圧（ゲートソース間電圧）Ｖｇ１が、ＭＯＳＦＥＴのしきい値を越えるとオン状態となる。したがって、第１タイミング発生器２３０は、ゲート電圧Ｖｇ１を、ＭＯＳＦＥＴのしきい値電圧と比較することにより、第１スイッチＳ１のターンオンのタイミングを検出できる。
制御ロジック回路２１０は、第１タイミング信号Ｓｔ１をトリガとして、第１スイッチＳ１をターンオンし、それと同時に、あるいはそれと時間差をもって第４スイッチＳ４をターンオンし、第２デッドタイムＴＤ２から第１状態φ１に遷移する。
同様にして、第３タイミング発生器２４０は、第１状態φ１から第２状態φ２への遷移の間に挿入される第１デッドタイムＴＤ１において、第３スイッチＳ３のターンオンのトリガとなる第３タイミング信号Ｓｔ３をアサートする。
第３タイミング発生器２４０は、第１デッドタイムＴＤ１において、第３スイッチＳ３が実際にターンオンするタイミングと、第２スイッチングノードＳＷ２に生ずる第２スイッチング電圧ＶＳＷ２が所定の上側しきい値Ｖｔｈｈとクロスするタイミングと、が近づくように、第３タイミング信号Ｓｔ３のアサートのタイミングを変化させる。
第３スイッチＳ３は、そのゲート電圧（ゲートソース間電圧）Ｖｇ３が、ＭＯＳＦＥＴのしきい値を越えるとオン状態となる。したがって、第３タイミング発生器２４０は、ゲート電圧Ｖｇ３を、ＭＯＳＦＥＴのしきい値電圧と比較することにより、第３スイッチＳ３のターンオンのタイミングを検出できる。
以上がコントローラＩＣ２００の構成である。続いてその動作を、図９～図１１を参照して説明する。
図９～図１１において、ｔｘは、第１スイッチング電圧ＶＳＷ１が上側しきい値Ｖｔｈｈとクロスするタイミングを示す。上側しきい値Ｖｔｈｈを適切に定めたとき、タイミングｔｙより前は、第１スイッチングノードの充電区間であり、タイミングｔｙより後は、第１スイッチＳ１のボディダイオードの導通区間と把握することができる。
またｔｙは、第１スイッチＳ１が実際にターンオンするタイミング、すなわちゲートソース間電圧Ｖｇｓ１がＭＯＳＦＥＴのしきい値Ｖｇｓ（ｔｈ）を超えたタイミングを示す。また、τは、デッドタイムＴＤ２に遷移してから、第１タイミング信号Ｓｔ１がアサートされるまでの遅延時間を示す。つまり時間τは、デッドタイムＴＤ２の長さを規定する制御パラメータである。
図９、図１０，図１１では、第１タイミング信号Ｓｔ１がアサートされるタイミング、すなわち遅延時間τ（つまりデッドタイムの長さ）が異なっている。
図９は、図８のコントローラＩＣ２００において、デッドタイムＴＤ２が最適である場合の動作を説明する波形図である。図１０では、タイミングｔｘとタイミングｔｙが一致している。この状態では、第１スイッチＳ１は、ドレインソース間電圧が小さい状態でターンオンすることができる。つまり図１０の状態が、遅延時間τが最適であると言える。
図１０は、図８のコントローラＩＣ２００においてデッドタイムＴＤ２が短すぎる場合の動作を説明する波形図である。図１０では、タイミングｔｙより前、すなわち第１スイッチングノードＳＷ１の充電区間において、第１スイッチＳ１がターンオンしている。この状態では、ドレインソース間電圧が非ゼロの状態で第１スイッチＳ１がターンオンするハードスイッチングが発生する。したがって第１タイミング発生器２３０は、次のサイクル以降、遅延時間τを長くして、デッドタイムＴＤ２を引き延ばし、図９の状態に近づける。
図１１は、図８のコントローラＩＣ２００において、デッドタイムＴＤ２が長すぎる場合の動作を説明する波形図である。図１１では、タイミングｔｙより後、すなわち第１スイッチＳ１のボディダイオードが導通する区間において、第１スイッチＳ１がターンオンしている。この状態では、ボディダイオードに導通する時間が長いため、損失が大きくなる。そこで第１タイミング発生器２３０は、次のサイクル以降、遅延時間τを短くして、デッドタイムＴＤ２を短くし、図９の状態に近づける。
以上がコントローラＩＣ２００の動作である。このコントローラＩＣ２００によれば、デッドタイムＴＤ２中において、第１スイッチング電圧ＶＳＷ１が上側しきい値Ｖｔｈｈとクロスするタイミングと、第１スイッチＳ１が実際にターンオンするタイミングを近づける制御により、高効率動作が可能となる。
ここでは、第１スイッチＳ１のターンオン動作について説明したが、第３スイッチＳ３のターンオン動作についても、第２スイッチング電圧ＶＳＷ２と第３スイッチＳ３のゲート電圧にもとづいて同様に行うことができる。
続いて、第１タイミング発生器２３０の構成例を説明する。
図１２は、第１構成例に係る第１タイミング発生器２３０Ａの回路図である。第１タイミング発生器２３０Ａは、第１遅延回路２３１、第１ターンオン検出回路２３２、第１ハイ遷移検出回路２３４、第１遅延調節回路２３６を含む。
第１遅延回路２３１は、第２デッドタイムＴＤ２に移行してから可変遅延時間τの経過後に、第１タイミング信号Ｓｔ１をアサートするタイマー回路である。
第１ターンオン検出回路２３２は、第１スイッチＳ１のゲート電圧Ｖｇｓ１をＭＯＳＦＥＴのしきい値Ｖｇｓ（ｔｈ）と比較し、第１スイッチＳ１が実際にターンオンするとアサートされる第１オン検出信号Ｓ１ＯＮＤＥＴを生成する。
第１ハイ遷移検出回路２３４は、第１スイッチングノードＳＷ１に生ずる第１スイッチング電圧ＶＳＷ１を監視し、第１スイッチング電圧ＶＳＷ１が上側しきい値Ｖｔｈｈとクロスすると、第１ハイ遷移検出信号ＳＷ１ＨＤＥＴをアサートする。
第１遅延調節回路２３６は、第１オン検出信号Ｓ１ＯＮＤＥＴのアサートと第１ハイ遷移検出信号ＳＷ１ＨＤＥＴのアサートのタイミングが近づくように、第１遅延回路２３１の可変遅延時間τを調節する。
たとえば第１遅延調節回路２３６は、タイミング比較器（位相比較器）２３６ａと、アップダウンカウンタ２３６ｂと、を含む。タイミング比較器２３６ａは、第１オン検出信号Ｓ１ＯＮＤＥＴのアサート（ｔｘ）が、第１ハイ遷移検出信号ＳＷ１ＨＤＥＴのアサート（ｔｙ）より早い場合（図１０の状況に相当）、アップ信号を発生し、アップダウンカウンタ２３６ｂをインクリメントする。これにより可変遅延時間τが長くなる。
反対にタイミング比較器２３６ａは、第１オン検出信号Ｓ１ＯＮＤＥＴのアサート（ｔｘ）が、第１ハイ遷移検出信号ＳＷ１ＨＤＥＴのアサート（ｔｙ）より遅い場合（図１１の状況に相当）、ダウン信号を発生し、アップダウンカウンタ２３６ｂをデクリメントする。これにより可変遅延時間τを短くする。
この構成によれば、図９の理想状態に近づけることができる。
図１３は、第２構成例に係る第１タイミング発生器２３０Ｂの回路図である。第１タイミング発生器２３０Ｂは、第１遅延回路２３１、第１ターンオン検出回路２３２、サンプルホールド回路２３７、第１遅延調節回路２３８を備える。
サンプルホールド回路２３７は、第１オン検出信号Ｓ１ＯＮＤＥＴのアサートに応答して、第１スイッチングノードＳＷ１に生ずる第１スイッチング電圧ＶＳＷ１をサンプルホールドする。第１遅延調節回路２３８は、サンプルホールド回路２３７の出力ＶＳＨと上側しきい値Ｖｔｈｈとの比較結果にもとづいて、第１遅延回路２３１の可変遅延時間τを調節する。
たとえば第１遅延調節回路２３８は、低速コンパレータ２３８ａおよびアップダウンカウンタ２３８ｂを含む。低速コンパレータ２３８ａは、サンプルホールド回路２３７の出力電圧ＶＳＨを上側しきい値Ｖｔｈｈと比較し、アップ／ダウン信号ＵＰ／ＤＮを発生する。アップダウンカウンタ２３８ｂは、アップ／ダウン信号ＵＰ／ＤＮに応答して、インクリメントあるいはデクリメントする。アップダウンカウンタ２３８ｂのカウント値が、第１遅延回路２３１に可変遅延時間τの制御信号として供給される。
この構成によれば、図９の理想状態に近づけることができる。
第３タイミング発生器２４０は、第１タイミング発生器２３０と同様に構成することができる。その場合、上記の説明を、以下のように読み替えればよい。
Ｓｔ１→Ｓｔ３
ＶＳＷ１→ＶＳＷ２
ｔ０→ｔ２
図１４は、図８の直列キャパシタ降圧コンバータ１００の定常状態における動作波形図である。第１タイミング信号Ｓｔ１が最適化された状態では、第１スイッチング電圧ＶＳＷ１が上側しきい値Ｖｔｈｈとクロスするタイミングにおいて、第１スイッチＳ１がターンオンする。また第３タイミング信号Ｓｔ３が適切に調節された状態では、第２スイッチング電圧ＶＳＷ２が上側しきい値Ｖｔｈｈとクロスするタイミングにおいて、第３スイッチＳ３がターンオンする。これにより高効率動作が実現できる。
（実施形態２）
図１５は、実施形態２に係るコントローラＩＣ２００Ａを備える直列キャパシタ降圧コンバータ１００Ａのブロック図である。実施形態２に係るコントローラＩＣ２００Ａは、ハイサイドスイッチである第１スイッチＳ１と第３スイッチＳ３に加えて、ローサイドスイッチである第２スイッチＳ２と第４スイッチＳ４のタイミングを調節する。
コントローラＩＣ２００Ａは、図８のコントローラＩＣ２００に加えて、第２タイミング発生器２５０、第４タイミング発生器２６０を備える。
第２タイミング発生器２５０は、第１状態φ１から第２状態φ２への遷移の間に挿入される第１デッドタイムＴＤ１において、第２スイッチＳ２のターンオンのトリガとなる第２タイミング信号Ｓｔ２を生成する。
第２タイミング発生器２５０は、第１デッドタイムＴＤ１において、第２スイッチＳ２が実際にターンオンするタイミングと、第２スイッチングノードＳＷ２に生ずる第２スイッチング電圧ＶＳＷ２が所定の下側しきい値Ｖｔｈｌとクロスするタイミングと、が近づくように、第２タイミング信号Ｓｔ２のアサートのタイミングを変化させる。
第４タイミング発生器２６０は、第２状態φ２から第１状態φ１への遷移の間に挿入される第２デッドタイムＴＤ２において、第４スイッチＳ４のターンオンのトリガとなる第４タイミング信号Ｓｔ４を生成する。
第４タイミング発生器２６０は、第２デッドタイムＴＤ２において、第４スイッチＳ４が実際にターンオンするタイミングと、第１スイッチング電圧ＶＳＷ１が所定の下側しきい値Ｖｔｈｌとクロスするタイミングと、が近づくように第４タイミング信号Ｓｔ４のアサートのタイミングを変化させる。
図１６は、第１構成例に係る第２タイミング発生器２５０Ａのブロック図である。第２タイミング発生器２５０Ａの構成は、図１２の第１タイミング発生器２３０Ａと同様である。
図１７は、第２構成例に係る第２タイミング発生器２５０Ｂのブロック図である。第２タイミング発生器２５０Ｂの構成は、図１３の第１タイミング発生器２３０Ｂと同様である。
図１８は、図１５の直列キャパシタ降圧コンバータ１００Ａの定常状態における動作波形図である。第２タイミング信号Ｓｔ２が最適化された状態では、第１スイッチング電圧ＶＳＷ１が下側しきい値Ｖｔｈｌとクロスするタイミングにおいて、第２スイッチＳ２がターンオンする。また第４タイミング信号Ｓｔ４が適切に調節された状態では、第２スイッチング電圧ＶＳＷ２が下側しきい値Ｖｔｈｌとクロスするタイミングにおいて、第４スイッチＳ４がターンオンする。これにより高効率動作が実現できる。
（変形例１）
図８のコントローラＩＣ２００、あるいは図１５のコントローラＩＣ２００Ａにおいて、第３タイミング発生器２４０は、第１タイミング発生器２３０において調節された可変遅延時間τを流用して、第３タイミング信号Ｓｔ３を生成してもよい。あるいは反対に、第１タイミング発生器２３０は、第３タイミング発生器２４０において調節された可変遅延時間τを流用して、第１タイミング信号Ｓｔ１を生成してもよい。この場合、回路面積を小さくできる。
（変形例２）
図１５のコントローラＩＣ２００Ａにおいて、第４タイミング発生器２６０は、第２タイミング発生器２５０において調節された可変遅延時間τを流用して、第４タイミング信号Ｓｔ４を生成してもよい。あるいは反対に、第２タイミング発生器２５０は、第４タイミング発生器２６０において調節された可変遅延時間τを流用して、第２タイミング信号Ｓｔ２を生成してもよい。この場合、回路面積を小さくできる。
実施形態では、オシレータが生成するクロック信号と同期してスイッチングする他励方式について説明したが、本開示はそれに限定されず、自励方式のコントローラにも適用できる。
（用途）
図１９は、直列キャパシタ降圧コンバータ１００を備える電子機器７００の一例を示す図である。電子機器７００の好適な一例はサーバーである。元来、サーバーには１２Ｖの電源線が引き込まれていたため、内部回路７１０は１２Ｖで動作するように設計されている。内部回路７１０は、ＣＰＵ（Central Processing Unit）やメモリ、ＬＡＮ（Local Area Network）のインタフェース回路と、１２Ｖの電圧を降圧するＤＣ／ＤＣコンバータなどを含みうる。
近年、電線に流れる電流を減らすために、バス電圧を１２Ｖから４８Ｖに置き換える動きが進められている。この場合に、４８Ｖの電源電圧を１２Ｖに降圧する電源回路７２０が必要となる。上述したゲインが１／４倍の直列キャパシタ降圧コンバータ１００は、こうした電源回路７２０に好適に用いることができる。
電子機器７００はサーバーに限定されず、車載機器であってもよい。従来の自動車のバッテリは１２Ｖあるいは２４Ｖが主流であるが、ハイブリッド車両では、４８Ｖシステムが採用される場合があり、この場合も４８Ｖのバッテリ電圧を、１２Ｖに変換する電源回路が必要とされる。このような場合に、１／４倍の直列キャパシタ降圧コンバータ１００を好適に利用することができる。
その他、電子機器７００は、産業機器、ＯＡ機器であってもよいし、オーディオ機器などの民生機器であってもよい。
（付記）
本開示に含まれる技術は、以下のように把握することができる。
（項目１）
直列キャパシタ降圧コンバータのコントローラ回路であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記第２状態から前記第１状態への遷移の間に挿入される第２デッドタイムにおいて、前記第１スイッチのターンオンのトリガとなる第１タイミング信号を生成する第１タイミング発生器と、
を備え、
前記第１タイミング発生器は、前記第２デッドタイムにおいて、前記第１スイッチが実際にターンオンするタイミングと、前記第１スイッチングノードに生ずる第１スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように前記第１タイミング信号のアサートのタイミングを変化させる、コントローラ回路。
（項目２）
前記第１タイミング発生器は、
前記第２デッドタイムに移行してから可変遅延時間の経過後に前記第１タイミング信号をアサートする第１遅延回路と、
前記第１スイッチのゲート電圧をしきい値と比較し、前記第１スイッチが実際にターンオンするとアサートされる第１オン検出信号を生成する第１ターンオン検出回路と、
前記第１スイッチング電圧が前記上側しきい値とクロスすると、第１ハイ遷移検出信号をアサートする第１ハイ遷移検出回路と、
前記第１オン検出信号のアサートと前記第１ハイ遷移検出信号のアサートのタイミングが近づくように、前記第１遅延回路の前記可変遅延時間を調節する第１遅延調節回路と、
を含む、項目１に記載のコントローラ回路。
（項目３）
前記第１タイミング発生器は、
前記第２デッドタイムに移行してから可変遅延時間の経過後に前記第１タイミング信号をアサートする第１遅延回路と、
前記第１スイッチのゲート電圧をしきい値と比較し、前記第１スイッチが実際にターンオンするとアサートされる第１オン検出信号を生成する第１ターンオン検出回路と、
前記第１オン検出信号のアサートに応答して前記第１スイッチング電圧をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路の出力と前記上側しきい値との比較結果にもとづいて前記第１遅延回路の可変遅延時間を調節する第１遅延調節回路と、
を含む、項目１に記載のコントローラ回路。
（項目４）
前記第１状態から前記第２状態への遷移の間に挿入される第１デッドタイムにおいて、前記第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器をさらに備え、
前記第３タイミング発生器は、前記第１デッドタイムにおいて、前記第３スイッチが実際にターンオンするタイミングと、前記第２スイッチングノードに生ずる第２スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように前記第３タイミング信号のアサートのタイミングを変化させる、項目１から３のいずれかに記載のコントローラ回路。
（項目５）
前記第３タイミング発生器は、前記第１タイミング発生器と同じ構成を有する、項目４に記載のコントローラ回路。
（項目６）
前記第１状態から前記第２状態への遷移の間に挿入される第１デッドタイムにおいて、前記第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器をさらに備え、
前記第３タイミング発生器は、前記第１タイミング発生器による前記第１タイミング信号の生成のための情報をコピーして、前記第３タイミング信号を生成する、項目１または２に記載のコントローラ回路。
（項目７）
前記第１状態から前記第２状態への遷移の間に挿入される第１デッドタイムにおいて、前記第２スイッチのターンオンのトリガとなる第２タイミング信号を生成する第２タイミング発生器をさらに備え、
前記第２タイミング発生器は、前記第１デッドタイムにおいて、前記第２スイッチが実際にターンオンするタイミングと、前記第２スイッチング電圧が所定の下側しきい値とクロスするタイミングと、が近づくように前記第２タイミング信号のアサートのタイミングを変化させる、項目１から３のいずれかに記載のコントローラ回路。
（項目８）
前記第２タイミング発生器は、
前記第２スイッチのゲート電圧をしきい値と比較し、前記第２スイッチが実際にターンオンするとアサートされる第２オン検出信号を生成する第２ターンオン検出回路と、
前記第１スイッチング電圧が前記下側しきい値とクロスすると、第１ロー遷移検出信号をアサートする第１ロー遷移検出回路と、
前記第１デッドタイムに移行してから可変遅延時間の経過後に前記第２タイミング信号をアサートする第２遅延回路と、
前記第２オン検出信号のアサートと前記第１ロー遷移検出信号のアサートのタイミングが近づくように、前記第２遅延回路の前記可変遅延時間を調節する第２遅延調節回路と、
を含む、項目７に記載のコントローラ回路。
（項目９）
前記第２タイミング発生器は、
前記第１デッドタイムに移行してから可変遅延時間の経過後に前記第２タイミング信号をアサートする第２遅延回路と、
前記第２スイッチのゲート電圧をしきい値と比較し、前記第２スイッチが実際にターンオンするとアサートされる第２オン検出信号を生成する第２ターンオン検出回路と、
前記第２オン検出信号のアサートに応答して、前記第２スイッチング電圧をサンプルホールドするサンプルホールド回路と、
前記サンプルホールド回路の出力と前記下側しきい値との比較結果にもとづき、前記第２遅延回路の前記可変遅延時間を調節する第２遅延調節回路と、
を含む、項目７に記載のコントローラ回路。
（項目１０）
前記第２状態から前記第１状態への遷移の間に挿入される第２デッドタイムにおいて、前記第４スイッチのターンオンのトリガとなる第４タイミング信号を生成する第４タイミング発生器をさらに備え、
前記第４タイミング発生器は、前記第２デッドタイムにおいて、前記第４スイッチが実際にターンオンするタイミングと、前記第１スイッチング電圧が所定の下側しきい値とクロスするタイミングと、が近づくように前記第４タイミング信号のアサートのタイミングを変化させる、項目７から９のいずれかに記載のコントローラ回路。
（項目１１）
前記第４タイミング発生器は、前記第２タイミング発生器と同じ構成を有する、項目１０に記載のコントローラ回路。
（項目１２）
前記第２状態から前記第１状態への遷移の間に挿入される第２デッドタイムにおいて、前記第４スイッチのターンオンのトリガとなる第４タイミング信号を生成する第４タイミング発生器をさらに備え、
前記第４タイミング発生器は、前記第２タイミング発生器による前記第２タイミング信号の生成のための情報をコピーして、前記第４タイミング信号を生成する、項目１０に記載のコントローラ回路。
（項目１３）
直列キャパシタ降圧コンバータのコントローラ回路であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記コントローラ回路は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
前記第１状態から前記第２状態への遷移の間に挿入される第１デッドタイムにおいて、前記第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器と、
を備え、
前記第３タイミング発生器は、前記第１デッドタイムにおいて、前記第３スイッチが実際にターンオンするタイミングと、前記第２スイッチングノードに生ずる第２スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように前記第３タイミング信号のアサートのタイミングを変化させる、コントローラ回路。
（項目１４）
ひとつの半導体基板に一体集積化される、項目１から１３のいずれかに記載のコントローラ回路。
（項目１５）
直列キャパシタ降圧コンバータの主回路と、
前記主回路を駆動する項目１から１４のいずれかに記載のコントローラ回路と、
を備える、直列キャパシタ降圧コンバータ。
（項目１６）
直列キャパシタ降圧コンバータの制御方法であって、
前記直列キャパシタ降圧コンバータは、
入力ラインおよび出力ラインと、
第１端が前記入力ラインと接続された第１スイッチと、
それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
前記第２スイッチングノードと接地の間に接続された第４スイッチと、
前記出力ラインと接続された出力キャパシタと、
を備え、
前記制御方法は、
前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すステップと、
前記第２状態から前記第１状態への遷移の間に挿入される第２デッドタイムにおいて、前記第１スイッチが実際にターンオンするタイミングと、前記第１スイッチングノードに生ずる第１スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように、前記第１スイッチのターンオンのトリガとなる第１タイミング信号のタイミングを調節するステップと、
を備える、制御方法。
実施形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにさまざまな変形例が存在すること、またそうした変形例も本開示に含まれ、また本発明の範囲を構成しうることは当業者に理解されるところである。
１００ 直列キャパシタ降圧コンバータ
１０２ 入力ライン
１０４ 出力ライン
１０６ 接地ライン
１１０ 主回路
１１２ カップルドインダクタ
Ｌｋ 漏れインダクタンス
Ｌｍ 励磁インダクタンス
Ｌ１ 第１インダクタ
Ｌ２ 第２インダクタ
Ｃｒ 直列キャパシタ
Ｓ１ 第１スイッチ
Ｓ２ 第２スイッチ
Ｓ３ 第３スイッチ
Ｓ４ 第４スイッチ
Ｃｏｕｔ 出力キャパシタ
２００ コントローラＩＣ
２１０ 制御ロジック回路
ＤＲ１，ＤＲ２，ＤＲ３，ＤＲ４ ドライバ
２２０ オシレータ
２３０ 第１タイミング発生器
２３１ 第１遅延回路
２３２ 第１ターンオン検出回路
２３４ 第１ハイ遷移検出回路
２３６ 第１遅延調節回路
２３６ａ タイミング比較器
２３６ｂ アップダウンカウンタ
２３７ サンプルホールド回路
２３８ 第１遅延調節回路
２３８ａ 低速コンパレータ
２３８ｂ アップダウンカウンタ
２４０ 第３タイミング発生器
２５０ 第２タイミング発生器
２６０ 第４タイミング発生器

Claims (16)

  1. 直列キャパシタ降圧コンバータのコントローラ回路であって、
    前記直列キャパシタ降圧コンバータは、
    入力ラインおよび出力ラインと、
    第１端が前記入力ラインと接続された第１スイッチと、
    それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
    前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
    前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
    前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
    前記第２スイッチングノードと接地の間に接続された第４スイッチと、
    前記出力ラインと接続された出力キャパシタと、
    を備え、
    前記コントローラ回路は、
    前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
    前記第２状態から前記第１状態への遷移の間に挿入される第２デッドタイムにおいて、前記第１スイッチのターンオンのトリガとなる第１タイミング信号を生成する第１タイミング発生器と、
    を備え、
    前記第１タイミング発生器は、前記第２デッドタイムにおいて、前記第１スイッチが実際にターンオンするタイミングと、前記第１スイッチングノードに生ずる第１スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように前記第１タイミング信号のアサートのタイミングを変化させる、コントローラ回路。
  2. 前記第１タイミング発生器は、
    前記第２デッドタイムに移行してから可変遅延時間の経過後に前記第１タイミング信号をアサートする第１遅延回路と、
    前記第１スイッチのゲート電圧をしきい値と比較し、前記第１スイッチが実際にターンオンするとアサートされる第１オン検出信号を生成する第１ターンオン検出回路と、
    前記第１スイッチング電圧が前記上側しきい値とクロスすると、第１ハイ遷移検出信号をアサートする第１ハイ遷移検出回路と、
    前記第１オン検出信号のアサートと前記第１ハイ遷移検出信号のアサートのタイミングが近づくように、前記第１遅延回路の前記可変遅延時間を調節する第１遅延調節回路と、
    を含む、請求項１に記載のコントローラ回路。
  3. 前記第１タイミング発生器は、
    前記第２デッドタイムに移行してから可変遅延時間の経過後に前記第１タイミング信号をアサートする第１遅延回路と、
    前記第１スイッチのゲート電圧をしきい値と比較し、前記第１スイッチが実際にターンオンするとアサートされる第１オン検出信号を生成する第１ターンオン検出回路と、
    前記第１オン検出信号のアサートに応答して前記第１スイッチング電圧をサンプルホールドするサンプルホールド回路と、
    前記サンプルホールド回路の出力と前記上側しきい値との比較結果にもとづいて前記第１遅延回路の可変遅延時間を調節する第１遅延調節回路と、
    を含む、請求項１に記載のコントローラ回路。
  4. 前記第１状態から前記第２状態への遷移の間に挿入される第１デッドタイムにおいて、前記第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器をさらに備え、
    前記第３タイミング発生器は、前記第１デッドタイムにおいて、前記第３スイッチが実際にターンオンするタイミングと、前記第２スイッチングノードに生ずる第２スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように前記第３タイミング信号のアサートのタイミングを変化させる、請求項１から３のいずれかに記載のコントローラ回路。
  5. 前記第３タイミング発生器は、前記第１タイミング発生器と同じ構成を有する、請求項４に記載のコントローラ回路。
  6. 前記第１状態から前記第２状態への遷移の間に挿入される第１デッドタイムにおいて、前記第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器をさらに備え、
    前記第３タイミング発生器は、前記第１タイミング発生器による前記第１タイミング信号の生成のための情報をコピーして、前記第３タイミング信号を生成する、請求項１または２に記載のコントローラ回路。
  7. 前記第１状態から前記第２状態への遷移の間に挿入される第１デッドタイムにおいて、前記第２スイッチのターンオンのトリガとなる第２タイミング信号を生成する第２タイミング発生器をさらに備え、
    前記第２タイミング発生器は、前記第１デッドタイムにおいて、前記第２スイッチが実際にターンオンするタイミングと、前記第２スイッチングノードに生ずる第２スイッチング電圧が所定の下側しきい値とクロスするタイミングと、が近づくように前記第２タイミング信号のアサートのタイミングを変化させる、請求項１から３のいずれかに記載のコントローラ回路。
  8. 前記第２タイミング発生器は、
    前記第２スイッチのゲート電圧をしきい値と比較し、前記第２スイッチが実際にターンオンするとアサートされる第２オン検出信号を生成する第２ターンオン検出回路と、
    前記第１スイッチング電圧が前記下側しきい値とクロスすると、第１ロー遷移検出信号をアサートする第１ロー遷移検出回路と、
    前記第１デッドタイムに移行してから可変遅延時間の経過後に前記第２タイミング信号をアサートする第２遅延回路と、
    前記第２オン検出信号のアサートと前記第１ロー遷移検出信号のアサートのタイミングが近づくように、前記第２遅延回路の前記可変遅延時間を調節する第２遅延調節回路と、
    を含む、請求項７に記載のコントローラ回路。
  9. 前記第２タイミング発生器は、
    前記第１デッドタイムに移行してから可変遅延時間の経過後に前記第２タイミング信号をアサートする第２遅延回路と、
    前記第２スイッチのゲート電圧をしきい値と比較し、前記第２スイッチが実際にターンオンするとアサートされる第２オン検出信号を生成する第２ターンオン検出回路と、
    前記第２オン検出信号のアサートに応答して、前記第２スイッチング電圧をサンプルホールドするサンプルホールド回路と、
    前記サンプルホールド回路の出力と前記下側しきい値との比較結果にもとづき、前記第２遅延回路の前記可変遅延時間を調節する第２遅延調節回路と、
    を含む、請求項７に記載のコントローラ回路。
  10. 前記第２状態から前記第１状態への遷移の間に挿入される第２デッドタイムにおいて、前記第４スイッチのターンオンのトリガとなる第４タイミング信号を生成する第４タイミング発生器をさらに備え、
    前記第４タイミング発生器は、前記第２デッドタイムにおいて、前記第４スイッチが実際にターンオンするタイミングと、前記第１スイッチング電圧が所定の下側しきい値とクロスするタイミングと、が近づくように前記第４タイミング信号のアサートのタイミングを変化させる、請求項７に記載のコントローラ回路。
  11. 前記第４タイミング発生器は、前記第２タイミング発生器と同じ構成を有する、請求項１０に記載のコントローラ回路。
  12. 前記第２状態から前記第１状態への遷移の間に挿入される第２デッドタイムにおいて、前記第４スイッチのターンオンのトリガとなる第４タイミング信号を生成する第４タイミング発生器をさらに備え、
    前記第４タイミング発生器は、前記第２タイミング発生器による前記第２タイミング信号の生成のための情報をコピーして、前記第４タイミング信号を生成する、請求項１０に記載のコントローラ回路。
  13. 直列キャパシタ降圧コンバータのコントローラ回路であって、
    前記直列キャパシタ降圧コンバータは、
    入力ラインおよび出力ラインと、
    第１端が前記入力ラインと接続された第１スイッチと、
    それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
    前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
    前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
    前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
    前記第２スイッチングノードと接地の間に接続された第４スイッチと、
    前記出力ラインと接続された出力キャパシタと、
    を備え、
    前記コントローラ回路は、
    前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すように、前記第１スイッチから前記第４スイッチのオン、オフ状態を指示する複数の制御信号を生成する制御ロジック回路と、
    前記第１状態から前記第２状態への遷移の間に挿入される第１デッドタイムにおいて、前記第３スイッチのターンオンのトリガとなる第３タイミング信号を生成する第３タイミング発生器と、
    を備え、
    前記第３タイミング発生器は、前記第１デッドタイムにおいて、前記第３スイッチが実際にターンオンするタイミングと、前記第２スイッチングノードに生ずる第２スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように前記第３タイミング信号のアサートのタイミングを変化させる、コントローラ回路。
  14. ひとつの半導体基板に一体集積化される、請求項１から３、１３のいずれかに記載のコントローラ回路。
  15. 直列キャパシタ降圧コンバータの主回路と、
    前記主回路を駆動する請求項１から３、１３のいずれかに記載のコントローラ回路と、
    を備える、直列キャパシタ降圧コンバータ。
  16. 直列キャパシタ降圧コンバータの制御方法であって、
    前記直列キャパシタ降圧コンバータは、
    入力ラインおよび出力ラインと、
    第１端が前記入力ラインと接続された第１スイッチと、
    それぞれの第１端が前記出力ラインと接続される第１インダクタおよび第２インダクタを含むカップルドインダクタと、
    前記第１インダクタの第２端である第１スイッチングノードと接地の間に接続された第２スイッチと、
    前記第１スイッチの第２端と前記第１スイッチングノードの間に接続された直列キャパシタと、
    前記第１スイッチの前記第２端と前記第２インダクタの第２端である第２スイッチングノードの間に接続された第３スイッチと、
    前記第２スイッチングノードと接地の間に接続された第４スイッチと、
    前記出力ラインと接続された出力キャパシタと、
    を備え、
    前記制御方法は、
    前記第１スイッチと前記第４スイッチがオンである第１状態と、前記第２スイッチと前記第３スイッチがオンである第２状態と、を、デッドタイムを挟みながら交互に繰り返すステップと、
    前記第２状態から前記第１状態への遷移の間に挿入される第２デッドタイムにおいて、前記第１スイッチが実際にターンオンするタイミングと、前記第１スイッチングノードに生ずる第１スイッチング電圧が所定の上側しきい値とクロスするタイミングと、が近づくように、前記第１スイッチのターンオンのトリガとなる第１タイミング信号のタイミングを調節するステップと、
    を備える、制御方法。
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