JP2024014337A - メモリシステム - Google Patents

Abstract

【課題】 リンク幅が狭められた場合の動作を改善できるメモリシステムを実現する。【解決手段】 実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、不揮発性メモリを制御する。コントローラは、ホストとメモリシステムとの間のリンクを介したデータ伝送のために要求される帯域に基づいて、リンクに含まれる複数のレーンの内、少なくとも１つの第０レーンを動作状態に設定し、残りのレーンの内の第１レーンを第１低消費電力状態に設定し、残りのレーンの内の第２レーンを第２低消費電力状態に設定する。第１低消費電力状態および第２低消費電力状態のそれぞれにおける消費電力は、動作状態における消費電力よりも低い。第１低消費電力状態から動作状態に遷移するまでの時間は、第２低消費電力状態から動作状態に遷移するまでの時間とは異なる。【選択図】図４

Description

本発明の実施形態は、不揮発性メモリを制御する技術に関する。

ホストとメモリシステムとを接続するためのインタフェース規格の１つとして、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）規格が知られている。ＰＣＩｅ規格に準拠したインタフェースにより、ホストとメモリシステムとはリンクと称される伝送経路を介して接続される。リンク上では、パケットを用いてデータが伝送される。パケットを用いて伝送されるデータは、例えば、ホストからメモリシステムへの要求、メモリシステムからホストへの応答、またはユーザデータを含む。

ＰＣＩｅ規格では、デバイスが動作状態であってもリンクを低消費電力状態に設定可能な機能が規定されている。この機能は、Ａｃｔｉｖｅ Ｓｔａｔｅ Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ（ＡＳＰＭ）と称される。

リンクを介したパケット伝送が特定の期間無い場合、デバイスは、ＡＳＰＭ機能により、リンクを通常動作状態から低消費電力状態に遷移させる。ＰＣＩｅ規格において、通常動作状態は、例えば、リンクパワーステートＬ０として規定される。また、低消費電力状態は、例えば、リンクパワーステートＬ１として規定される。

ＰＣＩｅ Ｇｅｎ６（ＰＣＩｅ ６．０規格）では新たに、リンクパワーステートＬ０内に、ｆｌｏｗ ｃｏｎｔｒｏｌ ｕｎｉｔ（ＦＬＩＴ）モードにおけるリンクパワーステートＬ０ｐが規定されている。リンクパワーステートＬ０ｐは、データ伝送可能であり、且つ消費電力を低減可能なリンクパワーステートである。リンクパワーステートＬ０ｐでは、リンク幅（ｌｉｎｋ ｗｉｄｔｈ）が動的に制御されることによって、消費電力が低減され得る。リンク幅は、リンクに含まれる複数のレーンの内の、通常動作状態に設定されているレーンの数である。

米国特許出願公開第２０２０／２２６０８４号明細書 米国特許出願公開第２０２０／１４５３４１号明細書 米国特許出願公開第２０１９／３９１９３９号明細書

本発明の一実施形態は、リンク幅が狭められた場合の動作を改善できるメモリシステムを提供する。

実施形態によれば、メモリシステムは、ホストに接続可能である。メモリシステムは、不揮発性メモリと、コントローラとを具備する。コントローラは、不揮発性メモリを制御する。コントローラは、ホストとメモリシステムとの間のリンクを介したデータ伝送のために要求される帯域に基づいて、リンクに含まれる複数のレーンの内、少なくとも１つの第０レーンを動作状態に設定し、残りのレーンの内の第１レーンを第１低消費電力状態に設定し、残りのレーンの内の第２レーンを第２低消費電力状態に設定する。第１低消費電力状態および第２低消費電力状態のそれぞれにおける消費電力は、動作状態における消費電力よりも低い。第１低消費電力状態から動作状態に遷移するまでの時間は、第２低消費電力状態から動作状態に遷移するまでの時間とは異なる。

第１実施形態に係るメモリシステムを含む情報処理システムの構成例を示すブロック図。 第１実施形態のメモリシステムにおいて、リンク幅に応じて設定されるレーンの状態の例を示す図。 第１実施形態のメモリシステムにおけるＰＣＩｅ ＰＨＹの構成例を示すブロック図。 第１実施形態のメモリシステムにおけるレーン回路の第１の制御例を示す図。 第１実施形態のメモリシステムにおけるレーン回路の第２の制御例を示す図。 第１実施形態のメモリシステムにおけるレーン回路の第３の制御例を示す図。 第１実施形態のメモリシステムにおけるレーン回路の第４の制御例を示す図。 必要帯域に応じてリンク幅が制御される場合の、第１実施形態のメモリシステムにおけるリンクの消費電力と比較例に係るメモリシステムにおけるリンクの消費電力との例を示す図。 第２実施形態に係るメモリシステムにおけるレーン回路の第１の制御例を示す図。 第２実施形態に係るメモリシステムにおけるレーン回路の第２の制御例を示す図。 第２実施形態に係るメモリシステムにおけるレーン回路の第３の制御例を示す図。 第２実施形態に係るメモリシステムにおけるレーン回路の第４の制御例を示す図。 必要帯域に応じてリンク幅が制御される場合の、第２実施形態のメモリシステムにおけるリンクの消費電力と比較例に係るメモリシステムにおけるリンクの消費電力との例を示す図。 第３実施形態に係るメモリシステムにおけるレーン回路の第１の制御例を示す図。 第３実施形態に係るメモリシステムにおけるレーン回路の第２の制御例を示す図。 必要帯域に応じてリンク幅が制御される場合の、第３実施形態のメモリシステムにおけるリンクの消費電力と第１実施形態のメモリシステムにおけるリンクの消費電力との例を示す図。

以下、実施の形態について図面を参照して説明する。

まず図１を参照して、第１実施形態に係るメモリシステムを含む情報処理システム１の構成の例を説明する。情報処理システム１は、ホストデバイス２とメモリシステム３とを含む。

ホストデバイス２は、データをメモリシステム３に格納する情報処理装置である。ホストデバイス２は、例えば、大量且つ多様なデータをメモリシステム３に格納するストレージサーバ、またはパーソナルコンピュータである。以下では、ホストデバイス２を、ホスト２と称する。

メモリシステム３は、不揮発性メモリにデータを書き込み、不揮発性メモリからデータを読み出すように構成された半導体ストレージデバイスである。不揮発性メモリは、例えば、ＮＡＮＤ型フラッシュメモリである。メモリシステム３は、ストレージデバイスとも称される。メモリシステム３は、例えば、ソリッドステートドライブ（ＳＳＤ）として実現される。

メモリシステム３は、ホスト２のストレージとして使用され得る。メモリシステム３は、ホスト２に接続される。

ホスト２とメモリシステム３とを接続するためのインタフェースは、ＰＣＩ Ｅｘｐｒｅｓｓ（ＰＣＩｅ）（登録商標）、ＮＶＭ Ｅｘｐｒｅｓｓ（ＮＶＭｅ）（登録商標）等の規格に準拠する。

メモリシステム３は、例えば、ＮＡＮＤ型フラッシュメモリ４、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）５、およびコントローラ６を備える。

ＮＡＮＤ型フラッシュメモリ４は、１つ以上のメモリチップを含む。各メモリチップは、複数のブロックを含む。１つのブロックは、データ消去動作の最小単位として機能する。ブロックは、「消去ブロック」、または「物理ブロック」と称されることもある。複数のブロックのそれぞれは、複数のページを含む。複数のページのそれぞれは、単一のワード線に接続された複数のメモリセルを含む。１つのページは、データ書き込み動作およびデータ読み出し動作の単位として機能する。なお、ワード線がデータ書き込み動作およびデータ読み出し動作の単位として機能してもよい。

ＤＲＡＭ５は、揮発性のメモリである。ＤＲＡＭ５の記憶領域は、例えば、ファームウェア（ＦＷ）の格納領域、論理物理アドレス変換テーブルのキャッシュ領域、およびユーザデータのバッファ領域として割り当てられる。

コントローラ６は、ＮＡＮＤ型フラッシュメモリ４およびＤＲＡＭ５を制御するメモリコントローラである。コントローラ６は、例えば、Ｓｙｓｔｅｍ－ｏｎ－ａ－ｃｈｉｐ（ＳｏＣ）のような回路によって実現される。コントローラ６は、スタティックランダムアクセスメモリ（ＳＲＡＭ）またはＤＲＡＭを内蔵していてもよい。この場合、コントローラ６の外部のＤＲＡＭ５が設けられていなくてもよい。

コントローラ６は、例えば、セントラルプロセッシングユニット（ＣＰＵ）１１、ＮＡＮＤインタフェース（ＮＡＮＤ Ｉ／Ｆ）１２、ＤＲＡＭインタフェース（ＤＲＡＭ Ｉ／Ｆ）１３、およびホストインタフェース（ホストＩ／Ｆ）１４を含む。これらＣＰＵ１１、ＮＡＮＤ Ｉ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、およびホストＩ／Ｆ１４は、バス１０を介して接続されていてもよい。

ＣＰＵ１１は、ＮＡＮＤ Ｉ／Ｆ１２、ＤＲＡＭ Ｉ／Ｆ１３、およびホストＩ／Ｆ１４を制御するように構成されたプロセッサである。ＣＰＵ１１は、ＮＡＮＤ型フラッシュメモリ４からＤＲＡＭ５にロードされたＦＷを実行することによって、様々な処理を行う。ＦＷは、ＣＰＵ１１に様々な処理を実行させるための命令群を含む制御プログラムである。ＣＰＵ１１は、ホスト２からの様々なコマンドを処理するためのコマンド処理等を実行することができる。ＣＰＵ１１の動作は、ＣＰＵ１１によって実行されるＦＷによって制御される。

ＮＡＮＤ Ｉ／Ｆ１２は、コントローラ６とＮＡＮＤ型フラッシュメモリ４とを電気的に接続する。ＮＡＮＤ Ｉ／Ｆ１２は、Ｔｏｇｇｌｅ ＤＤＲ、Ｏｐｅｎ ＮＡＮＤ Ｆｌａｓｈ Ｉｎｔｅｒｆａｃｅ（ＯＮＦＩ）等のインタフェース規格に対応する。

ＮＡＮＤ Ｉ／Ｆ１２は、ＮＡＮＤ型フラッシュメモリ４を制御するように構成されたＮＡＮＤ制御回路として機能する。ＮＡＮＤ Ｉ／Ｆ１２は、複数のチャネル（Ｃｈ）を介して、ＮＡＮＤ型フラッシュメモリ４内の複数のメモリチップにそれぞれ接続されていてもよい。複数のメモリチップが並列に駆動されることにより、ＮＡＮＤ型フラッシュメモリ４とコントローラ６との間のアクセスを広帯域化することができる。

ＤＲＡＭ Ｉ／Ｆ１３は、ＤＲＡＭ５へのアクセスを制御するように構成されたＤＲＡＭ制御回路として機能する。

ホストＩ／Ｆ１４は、メモリシステム３とホスト２との間の通信を行うインタフェースとして機能する回路である。ホストＩ／Ｆ１４は、ホスト２にパケットを送信するための回路と、ホスト２からパケットを受信するための回路とを含む。パケットは、例えば、ＰＣＩｅ規格に準拠したパケットである。パケットは、例えば、コマンド、応答、またはユーザデータを含む。コマンドは、例えば、入出力（Ｉ／Ｏ）コマンド、または各種制御コマンドである。Ｉ／Ｏコマンドは、例えば、リードコマンド、またはライトコマンドである。

ホストＩ／Ｆ１４は、例えば、ＰＣＩｅ ＰＨＹ２１、ＰＣＩｅリンクコントローラ２２、およびＮＶＭｅコントローラ２３を備える。

ＰＣＩｅ ＰＨＹ２１は、シリアルインタフェースを介してホスト２と接続する回路である。このシリアルインタフェースは、ホスト２とメモリシステム３とを相互接続可能なリンク３１を含む。ＰＣＩｅ ＰＨＹ２１は、ＰＣＩｅ規格で規定された物理レイヤに相当する。ＰＣＩｅ ＰＨＹ２１は、例えば、ＰＣＩｅ規格に準拠した物理的な接続形式を有する。ＰＣＩｅ ＰＨＹ２１は、リンク３１を介してデータを物理的に送受信するインタフェース動作を行う。

リンク３１は、複数のレーンで構成される。複数のレーンそれぞれは、ホスト２からメモリシステム３へ伝送される信号用の信号線と、メモリシステム３からホスト２へ伝送される信号用の信号線とのペアである。複数のレーンそれぞれは、例えば、レーン番号で特定される。図１では、リンク３１が８つのレーン０、レーン１、……、およびレーン７で構成される場合を例示している。８つのレーン０、レーン１、……、およびレーン７は、例えば、０から７までのレーン番号でそれぞれ特定される。

ＰＣＩｅリンクコントローラ２２は、リンク３１を管理し、ＰＣＩｅ ＰＨＹ２１とＮＶＭｅコントローラ２３との間でデータをやり取りするための処理を行う回路である。より具体的には、ＰＣＩｅリンクコントローラ２２は、リンク３１およびＰＣＩｅ ＰＨＹ２１を介してホスト２からパケットを受信する。ＰＣＩｅリンクコントローラ２２は、パケットを処理して、例えば、ＮＶＭｅコントローラ２３に送出されるべきデータを取得する。ＰＣＩｅリンクコントローラ２２は、取得されたデータをＮＶＭｅコントローラ２３に送出する。ＮＶＭｅコントローラ２３に送出されるべきデータは、例えば、ＮＡＮＤ型フラッシュメモリ４へのアクセスに関連するデータである。より詳しくは、ＮＶＭｅコントローラ２３に送出されるべきデータは、例えば、ＮＡＮＤ型フラッシュメモリ４に対する書き込み要求、読み出し要求、およびＶｅｎｄｏｒ Ｄｅｆｉｎｅｄ Ｍｅｓｓａｇｅ（ＶＤＭ）である。

ＮＶＭｅコントローラ２３は、ＮＡＮＤ型フラッシュメモリ４に対する書き込み要求、読み出し要求、またはＶＤＭのようなトランザクションを処理する回路である。ＮＶＭｅコントローラ２３は、ＰＣＩｅ ＰＨＹ２１およびＰＣＩｅリンクコントローラ２２を介して受信したデータに含まれる要求に応じた動作と、要求に対する応答を含むデータをＰＣＩｅ ＰＨＹ２１およびＰＣＩｅリンクコントローラ２２を介して送信するための動作とを行う。ＮＶＭｅコントローラ２３による動作は、例えば、ＮＶＭｅ規格に準拠する。

このように、ＰＣＩｅ ＰＨＹ２１、ＰＣＩｅリンクコントローラ２２、およびＮＶＭｅコントローラ２３は、ホスト２とメモリシステム３との間のデータ伝送を制御する。

なお、コントローラ６内の各部の機能は、コントローラ６内の専用ハードウェアによって実現されてもよいし、ＣＰＵ１１がＦＷを実行することによって実現されてもよい。

ここで、リンクに対して設定されるリンクパワーステートについて説明する。リンクパワーステートは、リンクに対して設定される電力状態である。リンクパワーステートは、例えば、ＰＣＩｅ規格で規定されたＡＳＰＭ機能によって設定される。より具体的には、リンクパワーステートは、例えば、ＡＳＰＭ機能を有するＰＣＩｅリンクコントローラ２２によって制御される。ＡＳＰＭ機能は、デバイス（例えば、メモリシステム３）が動作状態であってもリンクを低消費電力状態に設定可能な機能である。リンクパワーステートとして、例えば、リンクパワーステートＬ０とリンクパワーステートＬ１がある。リンクパワーステートＬ０は、通常動作状態（アクティブ状態）である。リンクパワーステートＬ１は、低消費電力状態（インアクティブ状態）である。

リンクパワーステートＬ０は、リンクパワーステートＬ０ｐを含むことがある。リンクパワーステートＬ０ｐは、ＰＣＩｅ Ｇｅｎ６で新たに規定されたＦＬＩＴモードにおけるリンクパワーステートである。ＦＬＩＴモードは、物理レイヤでデータの再送が可能なモードである。ＦＬＩＴモードでは、上位レイヤから受け取ったデータが、例えば２５６バイト単位のＦＬＩＴパケットに分解され、ＦＬＩＴパケット単位で再送制御が行われる。リンクパワーステートＬ０ｐは、データ伝送可能であり、且つ消費電力を低減可能なリンクパワーステートである。リンクパワーステートＬ０ｐでは、少なくとも１つのレーンが通常動作状態（すなわち、データ伝送可能な状態）に維持される。そのため、リンクパワーステートＬ０ｐでは、リンクが切れることがない。リンクパワーステートＬ０ｐでは、リンク幅が動的に制御されることによって、消費電力が低減され得る。

リンクがリンクパワーステートＬ０ｐに設定されている間、リンクに含まれる複数のレーンそれぞれは、通常動作状態と低消費電力状態のいずれかに設定される。通常動作状態に設定されているレーンを、アクティブなレーンとも称する。低消費電力状態に設定されているレーンを、インアクティブなレーンとも称する。リンクパワーステートＬ０ｐに遷移したリンク内のインアクティブなレーンでは、リンクパワーステートＬ１に遷移したリンク内のレーンと同程度の消費電力の低減が期待される。リンク幅は、リンクに含まれる複数のレーンの内のアクティブなレーンの数Ｎで表される。リンク幅は、例えば、“ｘＮ”と表記される。ＰＣＩｅ規格では、例えば、リンクが８つのレーンで構成される場合、リンク幅は、ｘ１、ｘ２、ｘ４、およびｘ８のいずれかに設定される。つまり、リンクがリンクパワーステートＬ０ｐに設定されている間、８つのレーンの内、１つ、２つ、４つ、または８つのレーンが通常動作状態に設定される。残りのレーンは、低消費電力状態に設定される。

リンク３１がリンクパワーステートＬ０ｐに遷移した場合に、８つのレーンそれぞれが設定される状態について具体的に説明する。８つのレーンを、レーン０、レーン１、……、およびレーン７とする。

図２は、リンク幅に応じて設定されるレーンの状態の例を示す。図２では、リンク幅がｘＮである場合の、アクティブなレーンのレーン番号と、インアクティブなレーンのレーン番号とを示している。なお、レーン０は、リンク幅に関わらず常に通常動作状態に設定されるレーンである。つまり、レーン０は、リンク幅に関わらず常にアクティブなレーンである。

リンク幅がｘ１である場合、レーン０は通常動作状態に設定され、レーン１からレーン７までの７つのレーンは低消費電力状態に設定される。つまり、この場合、リンク幅ｘ１に相当する１つのレーン（レーン０）がアクティブなレーンであり、残りの７つのレーン（レーン１～レーン７）はインアクティブなレーンである。

リンク幅がｘ２である場合、レーン０とレーン１の２つのレーンは通常動作状態に設定され、レーン２からレーン７までの６つのレーンは低消費電力状態に設定される。つまり、この場合、リンク幅ｘ２に相当する２つのレーン（レーン０およびレーン１）がアクティブなレーンであり、残りの６つのレーン（レーン２～レーン７）はインアクティブなレーンである。

リンク幅がｘ４である場合、レーン０からレーン３までの４つのレーンは通常動作状態に設定され、レーン４からレーン７までの４つのレーンは低消費電力状態に設定される。つまり、この場合、リンク幅ｘ４に相当する４つのレーン（レーン０～レーン３）がアクティブなレーンであり、残りの４つのレーン（レーン４～レーン７）はインアクティブなレーンである。

リンク幅がｘ８である場合、レーン０からレーン７までの８つのレーンは通常動作状態に設定される。つまり、この場合、リンク幅ｘ８に相当する８つのレーン（レーン０～レーン７）はアクティブなレーンである。

ここで、リンク幅が広げられる、または狭められる場合に状態が遷移するレーンの単位について説明する。

リンク幅が広げられる場合、リンク３１では、広げられるリンク幅に応じた特定の単位で、レーンが低消費電力状態から通常動作状態に遷移する。具体的には、リンク幅がｘ１からｘ２に広げられる場合、１つのレーン（レーン１）が低消費電力状態から通常動作状態に遷移する（図２中のＴ１）。リンク幅がｘ２からｘ４に広げられる場合、２つのレーン（レーン２およびレーン３）が低消費電力状態から通常動作状態に遷移する（図２中のＴ２）。リンク幅がｘ４からｘ８に広げられる場合、４つのレーン（レーン４、レーン５、レーン６、およびレーン７）が低消費電力状態から通常動作状態に遷移する（図２中のＴ３）。

リンク幅が狭められる場合にも同様に、リンク３１では、狭められるリンク幅に応じた特定の単位で、レーンが通常動作状態から低消費電力状態に遷移する。具体的には、リンク幅がｘ８からｘ４に狭められる場合、４つのレーン（レーン４、レーン５、レーン６、およびレーン７）が通常動作状態から低消費電力状態に遷移する（図２中のＴ３）。リンク幅がｘ４からｘ２に狭められる場合、２つのレーン（レーン２およびレーン３）が通常動作状態から低消費電力状態に遷移する（図２中のＴ２）。リンク幅がｘ２からｘ１に狭められる場合、１つのレーン（レーン１）が通常動作状態から低消費電力状態に遷移する（図２中のＴ１）。

このように、リンク３１では、リンク幅が広げられること、または狭められることに応じて、対応する単位のレーンの状態が遷移する。以下では、リンク幅がｘ１とｘ２との間で変化する場合に状態が遷移する１つのレーン（レーン１）を、第１グループのレーンとも称する。リンク幅がｘ２とｘ４との間で変化する場合に状態が遷移する２つのレーン（レーン２およびレーン３）を、第２グループのレーンとも称する。リンク幅がｘ４とｘ８との間で変化する場合に状態が遷移する４つのレーン（レーン４、レーン５、レーン６、およびレーン７）を、第３グループのレーンとも称する。なお、リンク幅に関わらず通常動作状態に設定されるレーン０を、第０グループのレーンとも称する。

次いで、リンク３１がリンクパワーステートＬ０ｐに遷移した場合の電力削減効果と復帰時間について説明する。

リンクパワーステートＬ１に遷移したリンク３１がリンクパワーステートＬ０に復帰する場合、例えば、数マイクロ秒の遅延（ｅｘｉｔ ｌａｔｅｎｃｙ）が発生する。この遅延によって、リンク３１を介したパケット伝送のパフォーマンスは低下し得る。リンクパワーステートＬ０ｐに遷移したリンク３１において、レーンが低消費電力状態から通常動作状態に復帰する場合にも、同様の遅延が発生し得る。

ＰＣＩｅ Ｇｅｎ６では、リンク３１がリンクパワーステートＬ０ｐに設定されている場合に、インアクティブなレーンにおいて低減される消費電力の程度は具体的に規定されていない。しかしながら、ＰＣＩｅ Ｇｅｎ６に準拠した情報処理システム１では、一般に、リンク３１内のインアクティブなレーン全てが、同一の低消費電力状態に設定されることが想定される。この想定は、リンクパワーステートＬ１に遷移したリンク３１内のレーン全てが、一般に、同一の低消費電力状態に設定されることに基づくものである。

リンク３１内のインアクティブなレーン全てが同一の低消費電力状態に設定される場合、例えば、インアクティブなレーンに関連する回路が、復帰時間と電力削減効果に関して、以下の２つのケースのように制御されることが考えられる。ここで、復帰時間は、レーンが低消費電力状態から通常動作状態に復帰するために要する時間である。より詳しくは、復帰時間は、必要帯域の上昇に応じてリンク幅を広げることが要求された時刻から、その要求に応じて、対応するレーンが低消費電力状態から通常動作状態に遷移した時刻（すなわち、リンク幅が実際に広げられた時刻）までの時間である。必要帯域は、リンク３１を介したホスト２とメモリシステム３との間のパケット伝送に要する帯域である。必要帯域は、例えば、ホスト２によって発行された後、メモリシステム３によってまだ受け付けられていないコマンドの数に基づいて予測される。

ホスト２によるコマンドの発行は、例えば、ホスト２が、ホスト２内のメモリ（例えば、サブミッションキュー）にコマンドを格納して、コマンドが格納される位置を示すポインタの値を、メモリシステム３内のレジスタ（すなわち、サブミッションキュー・テール・ドアベル・レジスタ）に書き込むことを意味する。メモリシステム３によるコマンドの受け付けは、例えば、メモリシステム３（より詳しくはコントローラ６）がホスト２内のメモリからコマンドをフェッチして、フェッチされたコマンドに応じた処理を開始することを意味する。コントローラ６は、例えば、コマンドをフェッチすべき位置を示すポインタ（すなわち、サブミッションキュー・ヘッド・ドアベル・レジスタ）と、サブミッションキュー・テール・ドアベル・レジスタとの差分から、ホスト２によって発行された後、メモリシステム３によってまだ受け付けられていないコマンドの数を管理し得る。

また、必要帯域の上昇に応じてリンク幅を広げることが要求された時刻は、例えば、必要帯域が閾値を超えた時刻である。電力削減効果は、レーンが通常動作状態から低消費電力状態に遷移したことによって削減される消費電力の大きさを表す。なお、以下では、各レーンの状態に関連する回路を、レーン回路とも称する。

（ケース１）復帰時間の短縮を優先して、消費電力の低減を抑える。
ケース１では、リンク幅が狭められても、リンク３１の電力削減効果は小さい。つまり、インアクティブなレーンの数が増加していても、インアクティブな各レーンの電力削減効果が小さいので、リンク３１の電力削減効果は小さい。したがって、アクティブアイドル期間におけるリンク３１の電力削減効果は小さい。アクティブアイドル期間は、リンク幅が狭められている期間（例えば、リンク幅がｘ１である期間）である。

（ケース２）消費電力の低減を優先して、復帰時間が伸びる。
ケース２では、復帰時間が伸びることによって、リンク幅を狭めにくくなる。リンク幅を狭めるかどうかは、例えば、リンク幅を狭めたと仮定した場合の復帰時間と、予測される必要帯域とに基づいて判断される。復帰時間が長い場合、必要帯域の上昇に応じて速やかにリンク幅を広げることができないため、リンク幅を狭めにくくなる。そして、リンク幅が狭められなかったことによって、電力削減効果は小さくなる。

本実施形態に係るメモリシステム３では、リンク３１がリンクパワーステートＬ０ｐに設定されている場合に、インアクティブなレーンを、レーン毎に、あるいは同時に状態が遷移するレーンの単位（グループ）毎に、異なる低消費電力状態に設定する。これにより、メモリシステム３では、例えば、リンク３１の利用状況に適した復帰時間および電力削減効果が得られるように、リンク幅が狭められた場合のレーン回路の動作を最適化できる。

リンク３１内の各レーンの状態は、ＰＣＩｅ ＰＨＹ２１において制御される。

図３は、ＰＣＩｅ ＰＨＹ２１の構成例を示す。ここでは、リンク３１が８つのレーン（レーン０～レーン７）で構成される場合を例示する。

ＰＣＩｅ ＰＨＹ２１は、例えば、リンク幅コントローラ４１、８つの低電力コントローラ４２（低電力コントローラ４２－０、低電力コントローラ４２－１、……、および低電力コントローラ４２－７）、および８つのレーン回路ＬＣ（レーン回路ＬＣ０、レーン回路ＬＣ１、……、およびレーン回路ＬＣ７）を含む。リンク幅コントローラ４１は、低電力コントローラ４２－０～低電力コントローラ４２－７に接続される。低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、レーン回路ＬＣ０～レーン回路ＬＣ７に接続される。つまり、低電力コントローラ４２－０～低電力コントローラ４２－７は、レーン回路ＬＣ０～レーン回路ＬＣ７にそれぞれ対応する。

低電力コントローラ４２と、対応する１つのレーン回路ＬＣとの組は、１つのレーンに対応する。例えば、低電力コントローラ４２－０とレーン回路ＬＣ０との組は、レーン０に対応する。低電力コントローラ４２－１とレーン回路ＬＣ１との組は、レーン１に対応する。低電力コントローラ４２－７とレーン回路ＬＣ７との組は、レーン７に対応する。

リンク幅コントローラ４１は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合に、必要帯域に応じてリンク幅を制御する回路である。リンク幅コントローラ４１は、必要帯域に応じたリンク幅を、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれに通知する。

より具体的には、ＮＶＭｅコントローラ２３は、例えば、ホスト２によって発行された後、メモリシステム３によってまだ受け付けられていないコマンドの数に基づいて、必要帯域を予測する。つまり、ＮＶＭｅコントローラ２３は、ホスト２内のメモリにコマンドが格納されたことに応じてポインタの値がメモリシステム３内のレジスタに書き込まれた後に、メモリシステム３によってホスト２内のメモリからフェッチされず、処理がまだ開始されていないコマンドの数に基づいて、必要帯域を予測する。ＮＶＭｅコントローラ２３は、予測された必要帯域をリンク幅コントローラ４１に通知する。そして、リンク幅コントローラ４１は、通知された必要帯域と、閾値とに基づいて、リンク幅を決定する。

例えば、リンク３１に含まれるレーンの総数が８である場合、ｘ１、ｘ２、ｘ４、およびｘ８のそれぞれのリンク幅に対応する帯域に基づいて、リンク幅を決定するための３つの閾値が定められる。３つの閾値を、第１閾値、第２閾値、および第３閾値とする。第１閾値は、必要帯域が、リンク幅ｘ１に対応する帯域とリンク幅ｘ２に対応する帯域のいずれであるかと判定されるための閾値である。第２閾値は、必要帯域が、リンク幅ｘ２に対応する帯域とリンク幅ｘ４に対応する帯域のいずれであるかと判定されるための閾値である。第３閾値は、必要帯域が、リンク幅ｘ４に対応する帯域とリンク幅ｘ８に対応する帯域のいずれであるかと判定されるための閾値である。第１閾値は、第２閾値よりも小さい。第２閾値は、第３閾値よりも小さい。

リンク幅コントローラ４１は、必要帯域が第１閾値以下である場合、リンク幅をｘ１に決定する。リンク幅コントローラ４１は、必要帯域が第１閾値を上回り、且つ第２閾値以下である場合、リンク幅をｘ２に決定する。リンク幅コントローラ４１は、必要帯域が第２閾値を上回り、且つ第３閾値以下である場合、リンク幅をｘ４に決定する。リンク幅コントローラ４１は、必要帯域が第３閾値を上回っている場合、リンク幅をｘ８に決定する。

そして、リンク幅コントローラ４１は、決定されたリンク幅を、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれに通知する。

低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、リンク幅コントローラ４１によって通知されたリンク幅に応じて、対応するレーン回路ＬＣ０～レーン回路ＬＣ７の少なくとも一部を制御する回路である。低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、対応するレーン回路ＬＣ内の一部の回路に制御信号を送出し得る。制御信号は、レーン回路ＬＣ内の一部の回路を、あるいはその一部の回路の機能を、稼働または停止させる信号である。レーン回路ＬＣ内の一部の回路を稼働させる場合、例えば、制御信号はアサートされる。レーン回路ＬＣ内の一部の回路を停止させる場合、例えば、制御信号はネゲートされる。あるいは、レーン回路ＬＣ内の一部の回路の機能（例えば、クロックゲーティング機能）を稼働させる場合、例えば、制御信号はアサートされる。また、レーン回路ＬＣ内の一部の回路の機能を停止させる場合、例えば、制御信号はネゲートされる。アサートされた制御信号は、アクティブな状態の制御信号である。ネゲートされた制御信号は、インアクティブな状態の制御信号である。

より詳しくは、例えば、低電力コントローラ４２－０は、通知されたリンク幅に応じてレーン回路ＬＣ０の少なくとも一部を制御する。低電力コントローラ４２－０は、レーン回路ＬＣ０を制御するために、例えば、制御信号Ｓ１－０、制御信号Ｓ２－０、および制御信号Ｓ３－０を送出する。

低電力コントローラ４２－１は、通知されたリンク幅に応じてレーン回路ＬＣ１の少なくとも一部を制御する。低電力コントローラ４２－１は、レーン回路ＬＣ１を制御するために、制御信号Ｓ１－１、制御信号Ｓ２－１、および制御信号Ｓ３－１を送出する。

低電力コントローラ４２－７は、通知されたリンク幅に応じてレーン回路ＬＣ７の少なくとも一部を制御する。低電力コントローラ４２－７は、レーン回路ＬＣ７を制御するために、制御信号Ｓ１－７、制御信号Ｓ２－７、および制御信号Ｓ３－７を送出する。

レーン回路ＬＣ０～レーン回路ＬＣ７のそれぞれは、対応する１つのレーンを介してメモリシステム３とホスト２との間で伝送される信号を制御する回路である。レーン回路ＬＣ０～レーン回路ＬＣ７は、ホスト２に接続される。レーン回路ＬＣ０～レーン回路ＬＣ７それぞれの動作は、対応するレーンが設定されている状態に応じて制御される。つまり、レーン回路ＬＣ０～レーン回路ＬＣ７のそれぞれは、対応する１つのレーンの状態に関連する回路である。レーンが設定されている状態は、通常動作状態と低消費電力状態のいずれかである。

レーン回路ＬＣ０は、例えば、位相同期回路（ｐｈａｓｅ－ｌｏｃｋｅｄ ｌｏｏｐ：ＰＬＬ）回路４３－０、クロックゲーティング回路４４－０、第１回路４５－０、および第２回路４６－０を備える。

ＰＬＬ回路４３－０は、レーン０で用いられるクロックＣＬＫを生成する回路である。ＰＬＬ回路４３－０には、例えば、リファレンスクロックＲＥＦＣＬＫとリファレンス電圧ＶＲＥＦとが供給される。ＰＬＬ回路４３－０は、リファレンスクロックＲＥＦＣＬＫからクロックＣＬＫを生成する。ＰＬＬ回路４３－０は、生成されたクロックＣＬＫをクロックゲーティング回路４４－０に供給する。

ＰＬＬ回路４３－０の稼働または停止は、低電力コントローラ４２－０から送出される制御信号Ｓ１－０に基づいて制御される。アサートされた制御信号Ｓ１－０が低電力コントローラ４２－０から送出されている場合、ＰＬＬ回路４３－０は稼働する。つまり、ＰＬＬ回路４３－０はクロックＣＬＫを生成して、クロックゲーティング回路４４－０に供給する。一方、ネゲートされた制御信号Ｓ１－０が低電力コントローラ４２－０から送出されている場合、ＰＬＬ回路４３－０は停止する。つまり、ＰＬＬ回路４３－０はクロックＣＬＫを生成しない。したがって、クロックゲーティング回路４４－０にクロックＣＬＫが供給されない。

クロックゲーティング回路４４－０は、クロックゲーティング機能を有する回路である。クロックゲーティング回路４４－０は、例えば、ＡＮＤ回路である。クロックゲーティング機能は、ＰＬＬ回路４３－０からクロックＣＬＫが供給されている場合に、そのクロックＣＬＫの第１回路４５－０への供給を制御する機能である。クロックゲーティング機能が稼働している場合、クロックゲーティング回路４４－０は、クロックＣＬＫを第１回路４５－０に供給しない。クロックゲーティング機能が停止している場合、クロックゲーティング回路４４－０は、クロックＣＬＫを第１回路４５－０に供給する。

クロックゲーティング回路４４－０におけるクロックゲーティング機能の稼働または停止は、低電力コントローラ４２－０から送出される制御信号Ｓ２－０に基づいて制御される。アサートされた制御信号Ｓ２－０（すなわち、ローレベルの制御信号Ｓ２－０）が低電力コントローラ４２－０から送出されている場合、クロックゲーティング機能は稼働する。つまり、クロックゲーティング回路４４－０は、クロックＣＬＫを第１回路４５－０に供給しない。一方、ネゲートされた制御信号Ｓ２－０（すなわち、ハイレベルの制御信号Ｓ２－０）が低電力コントローラ４２－０から送出されている場合、クロックゲーティング機能は停止する。つまり、クロックゲーティング回路４４－０は、クロックＣＬＫを第１回路４５－０に供給する。

第１回路４５－０および第２回路４６－０は、クロックゲーティング回路４４－０から供給されたクロックＣＬＫを用いて、レーン０を介して伝送される信号を制御する回路である。第１回路４５－０は、例えば、クロックゲーティング回路４４－０から供給されたクロックＣＬＫを用いて、第２回路４６－０に信号を供給する。第２回路４６－０は、例えば、第１回路４５－０から供給された信号をホスト２に送信する。

第２回路４６－０の稼働または停止は、低電力コントローラ４２－０から送出される制御信号Ｓ３－０に基づいて制御される。アサートされた制御信号Ｓ３－０が低電力コントローラ４２－０から送出されている場合、第２回路４６－０は稼働する。つまり、第２回路４６－０は、第１回路４５－０から供給された信号をホスト２に送信する。一方、ネゲートされた制御信号Ｓ３－０が低電力コントローラ４２－０から送出されている場合、第２回路４６－０は停止する。つまり、第２回路４６－０は、第１回路４５－０から供給された信号をホスト２に送信しない。

このように、低電力コントローラ４２－０は、ＰＬＬ回路４３－０を稼働させる場合、制御信号Ｓ１－０をアサートする。低電力コントローラ４２－０は、ＰＬＬ回路４３－０を停止させる場合、制御信号Ｓ１－０をネゲートする。低電力コントローラ４２－０は、クロックゲーティング回路４４－０におけるクロックゲーティング機能を稼働させる場合、制御信号Ｓ２－０をアサートする。低電力コントローラ４２－０は、クロックゲーティング回路４４－０におけるクロックゲーティング機能を停止させる場合、制御信号Ｓ２－０をネゲートする。低電力コントローラ４２－０は、第２回路４６－０を稼働させる場合、制御信号Ｓ３－０をアサートする。低電力コントローラ４２－０は、第２回路４６－０を停止させる場合、制御信号Ｓ３－０をネゲートする。

なお、制御信号Ｓ３－０によって稼働または停止が制御される回路は、第２回路４６－０ではなく、レーン回路ＬＣ０内の任意の回路であってもよい。また、第１回路４５－０には、低電力コントローラ４２－０から制御信号が送出されない。つまり、第１回路４５－０は、低電力コントローラ４２－０によって動作が直接的には制御されない回路である。

他のレーン回路ＬＣ１～レーン回路ＬＣ７も、レーン回路ＬＣ０と同様の回路構成を有する。他のレーン回路ＬＣ１～レーン回路ＬＣ７内の各回路は、レーン回路ＬＣ０内の各回路と同様に動作する。

なお、図３では一部回路の図示を省略しているが、以下では、レーンｉに対応する低電力コントローラを４２－ｉと表記する。低電力コントローラを４２－ｉから送出される制御信号を、制御信号Ｓ１－ｉ、制御信号Ｓ２－ｉ、および制御信号Ｓ３－ｉと表記する。レーンｉに対応するレーン回路を、ＬＣｉと表記する。レーン回路ＬＣｉ内の各回路を、ＰＬＬ回路４３－ｉ、クロックゲーティング回路４４－ｉ、第１回路４５－ｉ、および第２回路４６－ｉと表記する。リンク３１に含まれるレーンの総数がＭである場合、ｉは０からＭ－１のいずれかの整数である。

ここで、リンク３１内のレーンに設定される状態を、必要帯域が低い期間（すなわち、低負荷の期間）が比較的長い利用状況に最適化する場合を想定する。この場合、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、対応するレーンの使用が開始される際のリンク幅が広いほど、そのレーンが遷移する低消費電力状態を深い低消費電力状態に設定する。例えば、第３グループのレーンは第２グループのレーンよりも深い低消費電力状態に設定される。また、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、対応するレーンの使用が開始される際のリンク幅が狭いほど、そのレーンが遷移する低消費電力状態を浅い低消費電力状態に設定する。例えば、第１グループのレーンは第２グループのレーンよりも浅い低消費電力状態に設定される。レーンの使用が開始されるとは、そのレーンが低消費電力状態から通常動作状態に遷移することを意味する。深い低消費電力状態は、電力削減効果が大きく、且つ復帰時間が長い状態である。浅い低消費電力状態は、電力削減効果が小さく、且つ復帰時間が短い状態である。

図４から図７を参照して、リンク３１がリンクパワーステートＬ０ｐに設定されている場合の、リンク幅の変化に応じたレーン回路ＬＣ０～レーン回路ＬＣ７の制御例について説明する。

＜リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合＞
図４は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合のリンク幅がｘ１である場合のレーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０（第０グループのレーン）は、アクティブなレーンである。レーン１～レーン７（第１グループ、第２グループ、および第３グループのレーン）は、インアクティブなレーンである。以下では、グループ毎に、対応するレーン回路ＬＣの制御例を説明する。

（第０グループ：レーン０）
低電力コントローラ４２－０は、レーン回路ＬＣ０を通常動作状態で動作させる。具体的には、低電力コントローラ４２－０は、クロックゲーティング回路４４－０におけるクロックゲーティング機能を停止させる。すなわち、クロックＣＬＫは第１回路４５－０に供給される。低電力コントローラ４２－０は、第２回路４６－０を稼働させる。低電力コントローラ４２－０は、ＰＬＬ回路４３－０を稼働させる。

したがって、レーン回路ＬＣ０における電力削減効果はない。また、レーン回路ＬＣ０が通常動作状態で動作しているので、通常動作状態に復帰するための復帰時間はない。

（第１グループ：レーン１）
低電力コントローラ４２－１は、レーン回路ＬＣ１を低消費電力状態で動作させる。具体的には、低電力コントローラ４２－１は、クロックゲーティング回路４４－１におけるクロックゲーティング機能を稼働させる。すなわち、第１回路４５－１へのクロックＣＬＫの供給は停止される。低電力コントローラ４２－１は、第２回路４６－１を稼働させる。低電力コントローラ４２－１は、ＰＬＬ回路４３－１を稼働させる。以下では、このような組み合わせによって設定される低消費電力状態を、第１低消費電力状態とも称する。

このような制御により、レーン回路ＬＣ１において小さな電力削減効果が得られる。この電力削減効果は、クロックゲーティング回路４４－１におけるクロックゲーティング機能が稼働したことによる。また、レーン回路ＬＣ１が通常動作状態に復帰するための復帰時間は短い。これは、クロックゲーティング回路４４－１におけるクロックゲーティング機能を停止させれば、レーン回路ＬＣ１が通常動作状態に復帰するためである。

このように、低電力コントローラ４２－１は、レーン１の使用が開始される際のリンク幅ｘ２が狭いので、レーン１（より詳しくは、レーン回路ＬＣ１）を浅い第１低消費電力状態に設定する。

（第２グループ：レーン２およびレーン３）
低電力コントローラ４２－２は、レーン回路ＬＣ２を低消費電力状態で動作させる。具体的には、低電力コントローラ４２－２は、クロックゲーティング回路４４－２におけるクロックゲーティング機能を稼働させる。すなわち、第１回路４５－２へのクロックＣＬＫの供給は停止される。低電力コントローラ４２－２は、第２回路４６－２を停止させる。低電力コントローラ４２－２は、ＰＬＬ回路４３－２を稼働させる。以下では、このような組み合わせによって設定される低消費電力状態を、第２低消費電力状態とも称する。

同様にして、低電力コントローラ４２－３は、レーン回路ＬＣ３を第２低消費電力状態で動作させる。

このような制御により、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれにおいて、レーン回路ＬＣ１における電力削減効果より大きい中程度の電力削減効果が得られる。つまり、第２低消費電力状態における消費電力は、第１低消費電力状態における消費電力よりも小さい。レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれにおける電力削減効果は、クロックゲーティング回路４４－２およびクロックゲーティング回路４４－３それぞれにおけるクロックゲーティング機能が稼働したことと、第２回路４６－２および第２回路４６－３それぞれが停止したことによる。また、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれが通常動作状態に復帰するための復帰時間は、レーン回路ＬＣ１における復帰時間よりも長い中程度の時間である。

このように、低電力コントローラ４２－２および低電力コントローラ４２－３は、レーン２およびレーン３の使用が開始される際のリンク幅ｘ４が中程度であるので、レーン２およびレーン３（より詳しくは、レーン回路ＬＣ２およびレーン回路ＬＣ３）を、電力削減効果および復帰時間が中程度の第２低消費電力状態に設定する。

（第３グループ：レーン４、レーン５、レーン６、およびレーン７）
低電力コントローラ４２－４は、レーン回路ＬＣ４を低消費電力状態で動作させる。具体的には、低電力コントローラ４２－４は、クロックゲーティング回路４４－４におけるクロックゲーティング機能を稼働させる。すなわち、第１回路４５－４へのクロックＣＬＫの供給は停止される。低電力コントローラ４２－４は、第２回路４６－４を停止させる。低電力コントローラ４２－４は、ＰＬＬ回路４３－４を停止させる。以下では、このような組み合わせによって設定される低消費電力状態を、第３低消費電力状態とも称する
同様にして、低電力コントローラ４２－５は、レーン回路ＬＣ５を第３低消費電力状態で動作させる。低電力コントローラ４２－６は、レーン回路ＬＣ６を第３低消費電力状態で動作させる。低電力コントローラ４２－７は、レーン回路ＬＣ７を第３低消費電力状態で動作させる。

このような制御により、レーン回路ＬＣ４、レーン回路ＬＣ５、レーン回路ＬＣ６、およびレーン回路ＬＣ７それぞれにおいて、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれにおける電力削減効果より大きい電力削減効果が得られる。換言すると、第３低消費電力状態における消費電力は、第２低消費電力状態における消費電力よりも小さい。レーン回路ＬＣ４、レーン回路ＬＣ５、レーン回路ＬＣ６、およびレーン回路ＬＣ７それぞれにおける電力削減効果は、クロックゲーティング回路４４－４～クロックゲーティング回路４４－７それぞれにおけるクロックゲーティング機能が稼働したこと、第２回路４６－４～第２回路４６－７それぞれが停止したこと、およびＰＬＬ回路４３－４～ＰＬＬ回路４３－７それぞれが停止したことによる。また、レーン回路ＬＣ４、レーン回路ＬＣ５、レーン回路ＬＣ６、およびレーン回路ＬＣ７それぞれが通常動作状態に復帰するための復帰時間は、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれにおける復帰時間よりも長い。これは、例えば、レーン回路ＬＣ４が通常動作状態に復帰するためには、クロックゲーティング回路４４－４におけるクロックゲーティング機能を停止させ（すなわち、クロックＣＬＫを第１回路４５－４に供給させ）、第２回路４６－４を稼働させ、ＰＬＬ回路４３－４を稼働させる必要があるためである。

このように、低電力コントローラ４２－４～低電力コントローラ４２－７は、レーン４～レーン７の使用が開始される際のリンク幅ｘ８が広いので、レーン４～レーン７（より詳しくは、レーン回路ＬＣ４、レーン回路ＬＣ５、レーン回路ＬＣ６、およびレーン回路ＬＣ７）を深い第３低消費電力状態に設定する。

＜リンクパワーステートＬ０ｐ中のリンク幅がｘ２である場合＞
図５は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合のリンク幅がｘ２である場合のレーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０およびレーン１（第０グループおよび第１グループのレーン）は、アクティブなレーンである。レーン２～レーン７（第２グループおよび第３グループのレーン）は、インアクティブなレーンである。以下では、グループ毎に、対応するレーン回路ＬＣの制御例を説明する。なお、図５に示したハッチングの箇所は、リンク幅がｘ１からｘ２に広げられたことに応じて変更されるレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容を示している。

（第０グループ：レーン０）
低電力コントローラ４２－０は、レーン回路ＬＣ０を通常動作状態で動作させる。低電力コントローラ４２－０による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

（第１グループ：レーン１）
低電力コントローラ４２－１は、レーン回路ＬＣ１を通常動作状態で動作させる。具体的には、低電力コントローラ４２－１は、クロックゲーティング回路４４－１におけるクロックゲーティング機能を停止させる。すなわち、クロックＣＬＫは第１回路４５－１に供給される。低電力コントローラ４２－１は、第２回路４６－１を稼働させる。低電力コントローラ４２－１は、ＰＬＬ回路４３－１を稼働させる。

したがって、レーン回路ＬＣ１における電力削減効果はない。また、レーン回路ＬＣ１が通常動作状態で動作しているので、通常動作状態に復帰するための復帰時間はない。

（第２グループ：レーン２およびレーン３）
低電力コントローラ４２－２は、レーン回路ＬＣ２を第２低消費電力状態で動作させる。低電力コントローラ４２－３は、レーン回路ＬＣ３を第２低消費電力状態で動作させる。低電力コントローラ４２－２および低電力コントローラ４２－３による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

（第３グループ：レーン４、レーン５、レーン６、およびレーン７）
低電力コントローラ４２－４は、レーン回路ＬＣ４を第３低消費電力状態で動作させる。低電力コントローラ４２－５は、レーン回路ＬＣ５を第３低消費電力状態で動作させる。低電力コントローラ４２－６は、レーン回路ＬＣ６を第３低消費電力状態で動作させる。低電力コントローラ４２－７は、レーン回路ＬＣ７を第３低消費電力状態で動作させる。低電力コントローラ４２－４～低電力コントローラ４２－７による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

＜リンクパワーステートＬ０ｐ中のリンク幅がｘ４である場合＞
図６は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合のリンク幅がｘ４である場合のレーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０～レーン３（第０グループ、第１グループ、および第２グループのレーン）は、アクティブなレーンである。レーン４～レーン７（第３グループのレーン）は、インアクティブなレーンである。以下では、グループ毎に、対応するレーン回路ＬＣの制御例を説明する。なお、図６に示したハッチングの箇所は、リンク幅がｘ２からｘ４に広げられたことに応じて変更されるレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容を示している。

（第０グループ：レーン０）
低電力コントローラ４２－０は、レーン回路ＬＣ０を通常動作状態で動作させる。低電力コントローラ４２－０による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

（第１グループ：レーン１）
低電力コントローラ４２－１は、レーン回路ＬＣ１を通常動作状態で動作させる。低電力コントローラ４２－１による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ２である場合と同様である。

（第２グループ：レーン２およびレーン３）
低電力コントローラ４２－２は、レーン回路ＬＣ２を通常動作状態で動作させる。具体的には、低電力コントローラ４２－２は、クロックゲーティング回路４４－２におけるクロックゲーティング機能を停止させる。すなわち、クロックＣＬＫは第１回路４５－２に供給される。低電力コントローラ４２－２は、第２回路４６－２を稼働させる。低電力コントローラ４２－２は、ＰＬＬ回路４３－２を稼働させる。

同様にして、低電力コントローラ４２－３は、レーン回路ＬＣ３を通常動作状態で動作させる。

したがって、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれにおける電力削減効果はない。また、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれが通常動作状態で動作しているので、通常動作状態に復帰するための復帰時間はない。

（第３グループ：レーン４、レーン５、レーン６、およびレーン７）
低電力コントローラ４２－４は、レーン回路ＬＣ４を第３低消費電力状態で動作させる。低電力コントローラ４２－５は、レーン回路ＬＣ５を第３低消費電力状態で動作させる。低電力コントローラ４２－６は、レーン回路ＬＣ６を第３低消費電力状態で動作させる。低電力コントローラ４２－７は、レーン回路ＬＣ７を第３低消費電力状態で動作させる。低電力コントローラ４２－４～低電力コントローラ４２－７による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

＜リンクパワーステートＬ０ｐ中のリンク幅がｘ８である場合＞
図７は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合のリンク幅がｘ８である場合のレーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０～レーン７（第０グループ、第１グループ、第２グループ、および第３グループのレーン）は、アクティブなレーンである。以下では、グループ毎に、対応するレーン回路ＬＣの制御例を説明する。なお、図７に示したハッチングの箇所は、リンク幅がｘ４からｘ８に広げられたことに応じて変更されるレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容を示している。

（第０グループ：レーン０）
低電力コントローラ４２－０は、レーン回路ＬＣ０を通常動作状態で動作させる。低電力コントローラ４２－０による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

（第１グループ：レーン１）
低電力コントローラ４２－１は、レーン回路ＬＣ１を通常動作状態で動作させる。低電力コントローラ４２－１による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ２である場合と同様である。

（第２グループ：レーン２およびレーン３）
低電力コントローラ４２－２は、レーン回路ＬＣ２を通常動作状態で動作させる。低電力コントローラ４２－３は、レーン回路ＬＣ３を通常動作状態で動作させる。低電力コントローラ４２－２および低電力コントローラ４２－３による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ４である場合と同様である。

（第３グループ：レーン４、レーン５、レーン６、およびレーン７）
低電力コントローラ４２－４は、レーン回路ＬＣ４を通常動作状態で動作させる。具体的には、低電力コントローラ４２－４は、クロックゲーティング回路４４－４におけるクロックゲーティング機能を停止させる。すなわち、クロックＣＬＫは第１回路４５－４に供給される。低電力コントローラ４２－４は、第２回路４６－４を稼働させる。低電力コントローラ４２－４は、ＰＬＬ回路４３－４を稼働させる。

同様にして、低電力コントローラ４２－５は、レーン回路ＬＣ５を通常動作状態で動作させる。低電力コントローラ４２－６は、レーン回路ＬＣ６を通常動作状態で動作させる。低電力コントローラ４２－７は、レーン回路ＬＣ７を通常動作状態で動作させる。

したがって、レーン回路ＬＣ４、レーン回路ＬＣ５、レーン回路ＬＣ６、およびレーン回路ＬＣ７それぞれにおける電力削減効果はない。また、レーン回路ＬＣ４、レーン回路ＬＣ５、レーン回路ＬＣ６、およびレーン回路ＬＣ７それぞれが通常動作状態で動作しているので、通常動作状態に復帰するための復帰時間はない。

なお、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、例えば、図４から図７に示したリンクパワーステートＬ０ｐ中のリンク幅の変化に応じたレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容の内、対応するレーン回路ＬＣの制御内容を示すテーブルを保持する。低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、そのテーブルを用いて、リンク幅コントローラ４１によって通知されたリンク幅に応じて、対応するレーン回路ＬＣの少なくとも一部を制御する。

図８は、必要帯域が低い期間が比較的長い利用状況において必要帯域に応じてリンク幅が制御される場合の、第１実施形態のメモリシステム３におけるリンク３１の消費電力と比較例に係るメモリシステムにおけるリンクの消費電力との例を示すグラフである。横軸は、時間を示す。縦軸は、消費電力と必要帯域とを示す。ここでは、比較例に係るメモリシステムにおいて、インアクティブなレーン全てが、復帰時間の短縮を優先して、消費電力の低減量を抑えた低消費電力状態（すなわち、浅い低消費電力状態）に設定されることを想定する。また、必要帯域８１は、時間の経過に従って、リンク幅ｘ１に対応する帯域からリンク幅ｘ８に対応する帯域へ徐々に上昇した後、再びリンク幅ｘ１に対応する帯域へ徐々に低下するものとする。必要帯域８１は、必要帯域が低い期間が比較的長い利用状況を表している。

第１実施形態のメモリシステム３におけるリンク３１の消費電力６１と、比較例のメモリシステムにおけるリンクの消費電力７１とは、必要帯域８１の上昇に応じてリンク幅が広くなることによって、増加する。また、消費電力６１と消費電力７１とは、必要帯域８１の低下に応じてリンク幅が狭くなることによって、減少する。

比較例のメモリシステムでは、インアクティブなレーン全てが浅い低消費電力状態に設定される。これに対して、第１実施形態のメモリシステム３では、使用が開始される際のリンク幅が狭いインアクティブなレーンほど、浅い低消費電力状態に設定され、使用が開始される際のリンク幅が広いインアクティブなレーンほど、電力削減効果が大きく、復帰時間が長い低消費電力状態（すなわち、深い低消費電力状態）に設定される。

第１実施形態のメモリシステム３と比較例のメモリシステムとの復帰時間について具体的に説明する。

必要帯域８１が第１閾値を上回ったことに応じてリンク幅がｘ１からｘ２へ広げられた時刻（復帰時刻）は、比較例のメモリシステムでは時刻ｔ１１であり、第１実施形態のメモリシステム３では時刻ｔ１２である。時刻ｔ１１は時刻ｔ１２よりも早い。時刻ｔ１１は、比較例のメモリシステムにおいて、１つのレーン（例えばレーン１）が浅い低消費電力状態から通常動作状態に復帰する時刻に相当する。時刻ｔ１２は、第１実施形態のメモリシステム３において、１つのレーン（例えばレーン１）が浅い低消費電力状態（例えば第１低消費電力状態）から通常動作状態に復帰する時刻に相当する。時刻ｔ１１と時刻ｔ１２との差は比較的小さい。

必要帯域８１が第２閾値を上回ったことに応じてリンク幅がｘ２からｘ４へ広げられた時刻は、比較例のメモリシステムでは時刻ｔ１３であり、第１実施形態のメモリシステム３では時刻ｔ１４である。時刻ｔ１３は時刻ｔ１４よりも早い。時刻ｔ１３は、比較例のメモリシステムにおいて、２つのレーン（例えばレーン２およびレーン３）が浅い低消費電力状態から通常動作状態に復帰する時刻に相当する。時刻ｔ１４は、第１実施形態のメモリシステム３において、２つのレーン（例えばレーン２およびレーン３）が比較的深い低消費電力状態（例えば第２低消費電力状態）から通常動作状態に復帰する時刻に相当する。したがって、時刻ｔ１３と時刻ｔ１４との差は、時刻ｔ１１と時刻ｔ１２との差よりも大きい。

必要帯域８１が第３閾値を上回ったことに応じてリンク幅がｘ４からｘ８へ広げられた時刻は、比較例のメモリシステムでは時刻ｔ１５であり、第１実施形態のメモリシステム３では時刻ｔ１６である。時刻ｔ１５は時刻ｔ１６よりも早い。時刻ｔ１５は、比較例のメモリシステムにおいて、４つのレーン（例えばレーン４～レーン７）が浅い低消費電力状態から通常動作状態に復帰する時刻に相当する。時刻ｔ１６は、第１実施形態のメモリシステム３において、４つのレーン（例えばレーン４～レーン７）が深い低消費電力状態（例えば第３低消費電力状態）から通常動作状態に復帰する時刻に相当する。したがって、時刻ｔ１５と時刻ｔ１６との差は、時刻ｔ１３と時刻ｔ１４との差よりも大きい。

このように、必要帯域８１の上昇に応じてリンク幅が広げられる場合、比較例のメモリシステムにおける復帰時刻は、第１実施形態のメモリシステム３における復帰時刻よりも早い。したがって、比較例のメモリシステムにおける復帰時間は、第１実施形態のメモリシステム３における復帰時間よりも短い。また、リンク幅が広いほど、比較例のメモリシステムと第１実施形態のメモリシステム３との復帰時間の差は大きくなる。

次いで、第１実施形態のメモリシステム３と比較例のメモリシステムとの消費電力について具体的に説明する。

リンク幅がｘ１である場合、比較例のメモリシステムにおいて、７つのレーン（例えばレーン１～レーン７）が浅い低消費電力状態に設定される。一方で、第１実施形態のメモリシステム３において、１つのレーン（例えばレーン１）が浅い低消費電力状態（例えば第１低消費電力状態）に設定され、２つのレーン（例えばレーン２およびレーン３）が比較的深い低消費電力状態（例えば第２低消費電力状態）に設定され、４つのレーン（例えばレーン４～レーン７）が深い低消費電力状態（例えば第３低消費電力状態）に設定される。したがって、第１実施形態のメモリシステム３におけるリンク３１の消費電力６１は、比較例のメモリシステムにおけるリンクの消費電力７１よりも大幅に低い。

リンク幅がｘ２である場合、比較例のメモリシステムにおいて、６つのレーン（例えばレーン２～レーン７）が浅い低消費電力状態に設定される。一方で、第１実施形態のメモリシステム３において、２つのレーン（例えばレーン２およびレーン３）が比較的深い低消費電力状態（例えば第２低消費電力状態）に設定され、４つのレーン（例えばレーン４～レーン７）が深い低消費電力状態（例えば第３低消費電力状態）に設定される。したがって、第１実施形態のメモリシステム３におけるリンク３１の消費電力６１は、比較例のメモリシステムにおけるリンクの消費電力７１よりも低い。リンク幅がｘ２である場合の消費電力６１と消費電力７１との差は、リンク幅がｘ１である場合の消費電力６１と消費電力７１との差よりも小さい。

リンク幅がｘ４である場合、比較例のメモリシステムにおいて、４つのレーン（例えばレーン４～レーン７）が浅い低消費電力状態に設定される。一方で、第１実施形態のメモリシステム３において、４つのレーン（例えばレーン４～レーン７）が深い低消費電力状態（例えば第３低消費電力状態）に設定される。したがって、第１実施形態のメモリシステム３におけるリンク３１の消費電力６１は、比較例のメモリシステムにおけるリンクの消費電力７１よりも低い。リンク幅がｘ４である場合の消費電力６１と消費電力７１との差は、リンク幅がｘ２である場合の消費電力６１と消費電力７１との差よりも小さい。

なお、リンク幅がｘ８である場合、第１実施形態のメモリシステム３におけるリンク３１の消費電力６１は、比較例のメモリシステムにおけるリンクの消費電力７１と同一である。

このように、比較例のメモリシステムでは、必要帯域８１の上昇に応じて短い復帰時間でリンク幅を広げられるものの、電力削減効果は小さい。

これに対して、第１実施形態のメモリシステム３では、リンク幅が狭い場合に大きな電力削減効果が得られる。そして、メモリシステム３では、必要帯域が低い期間において、上昇した必要帯域８１に追従して、リンク幅を広くできる。そのため、メモリシステム３では、必要帯域が低い期間が比較的長い利用状況において、必要帯域８１に対するリンク幅の追従性を確保できる。メモリシステム３におけるリンク幅の追従性は比較例におけるリンク幅の追従性より劣るが、必要帯域が低い期間が比較的長い利用状況においては、リンク幅を広げる必要性が生じる可能性はそもそも低い。このため、パケット伝送のパフォーマンスの低下は問題とはならないと考えられる。

したがって、メモリシステム３では、必要帯域が低い期間が比較的長いというリンク３１の利用状況に適した復帰時間および電力削減効果が得られるように、リンク幅が狭められた場合のレーン回路ＬＣの動作を最適化できる。

（第２実施形態）
第１実施形態では、必要帯域が低い期間が比較的長いというリンク３１の利用状況において、リンク３１内の各レーンが制御される。これに対して、第２実施形態では、必要帯域が高い期間が比較的長いというリンク３１の利用状況において、リンク３１内の各レーンが制御される。

第２実施形態に係るメモリシステム３の構成は第１実施形態のメモリシステム３と同様である。第２実施形態と第１実施形態とでは、低電力コントローラ４２－０～低電力コントローラ４２－７によるレーンの制御動作が異なる。以下、第１実施形態と異なる点を主に説明する。

ここでは、リンク３１内のレーンに設定される状態を、必要帯域が高い期間（すなわち、高負荷の期間）が比較的長い利用状況に最適化することを想定する。この場合、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、例えば、使用が開始される際のリンク幅が最大のリンク幅（例えば、ｘ８）である場合にのみ使用されるレーンが遷移する低消費電力状態を浅い低消費電力状態に設定する。例えば、第３グループのレーンは浅い低消費電力状態（例えば第１低消費電力状態）に設定される。また、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、例えば、使用が開始される際のリンク幅が最大のリンク幅以外のリンク幅であっても使用されるレーンが遷移する低消費電力状態を深い低消費電力状態に設定する。例えば、第１グループおよび第２グループのレーンは深い低消費電力状態（例えば第３低消費電力状態）に設定される。

図９から図１２を参照して、リンク３１がリンクパワーステートＬ０ｐに設定されている場合の、リンク幅の変化に応じたレーン回路ＬＣ０～レーン回路ＬＣ７の制御例について説明する。

＜リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合＞
図９は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合のリンク幅がｘ１である場合のレーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０（第０グループのレーン）は、アクティブなレーンである。レーン１～レーン７（第１グループ、第２グループ、および第３グループのレーン）は、インアクティブなレーンである。以下では、グループ毎に、対応するレーン回路ＬＣの制御例を説明する。

（第０グループ：レーン０）
低電力コントローラ４２－０は、レーン回路ＬＣ０を通常動作状態で動作させる。具体的には、低電力コントローラ４２－０は、クロックゲーティング回路４４－０におけるクロックゲーティング機能を停止させる。すなわち、クロックＣＬＫは第１回路４５－０に供給される。低電力コントローラ４２－０は、第２回路４６－０を稼働させる。低電力コントローラ４２－０は、ＰＬＬ回路４３－０を稼働させる。

したがって、レーン回路ＬＣ０における電力削減効果はない。また、レーン回路ＬＣ０が通常動作状態で動作しているので、通常動作状態に復帰するための復帰時間はない。

（第１グループ：レーン１）
低電力コントローラ４２－１は、レーン回路ＬＣ１を第３低消費電力状態で動作させる。具体的には、低電力コントローラ４２－１は、クロックゲーティング回路４４－１におけるクロックゲーティング機能を稼働させる。すなわち、第１回路４５－１へのクロックＣＬＫの供給は停止される。低電力コントローラ４２－１は、第２回路４６－１を停止させる。低電力コントローラ４２－１は、ＰＬＬ回路４３－１を停止させる。

このような制御により、レーン回路ＬＣ１において大きな電力削減効果が得られる。この電力削減効果は、クロックゲーティング回路４４－１におけるクロックゲーティング機能が稼働したこと、第２回路４６－１が停止したこと、およびＰＬＬ回路４３－１が停止したことによる。また、レーン回路ＬＣ１が通常動作状態に復帰するための復帰時間は長い。これは、レーン回路ＬＣ１が通常動作状態に復帰するためには、クロックゲーティング回路４４－１におけるクロックゲーティング機能を停止させ（すなわち、クロックＣＬＫを第１回路４５－１に供給させ）、第２回路４６－１を稼働させ、ＰＬＬ回路４３－１を稼働させる必要があるためである。

このように、低電力コントローラ４２－１は、使用が開始される際のリンク幅がｘ２（すなわち、最大リンク幅ではない）であっても使用されるレーン１（より詳しくは、レーン回路ＬＣ１）を深い第３低消費電力状態に設定する。

（第２グループ：レーン２およびレーン３）
低電力コントローラ４２－２は、レーン回路ＬＣ２を第３低消費電力状態で動作させる。具体的には、低電力コントローラ４２－２は、クロックゲーティング回路４４－２におけるクロックゲーティング機能を稼働させる。すなわち、第１回路４５－２へのクロックＣＬＫの供給は停止される。低電力コントローラ４２－２は、第２回路４６－２を停止させる。低電力コントローラ４２－２は、ＰＬＬ回路４３－２を停止させる。

同様にして、低電力コントローラ４２－３は、レーン回路ＬＣ３を第３低消費電力状態で動作させる。

このような制御により、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれにおいて大きな電力削減効果が得られる。また、レーン回路ＬＣ２およびレーン回路ＬＣ３が通常動作状態に復帰するための復帰時間は長い。

このように、低電力コントローラ４２－２および低電力コントローラ４２－３は、使用が開始される際のリンク幅がｘ４（すなわち、最大リンク幅ではない）であっても使用されるレーン２およびレーン３（より詳しくは、レーン回路ＬＣ２およびレーン回路ＬＣ３）を深い第３低消費電力状態に設定する。

（第３グループ：レーン４、レーン５、レーン６、およびレーン７）
低電力コントローラ４２－４は、レーン回路ＬＣ４を第１低消費電力状態で動作させる。具体的には、低電力コントローラ４２－４は、クロックゲーティング回路４４－４におけるクロックゲーティング機能を稼働させる。すなわち、第１回路４５－４へのクロックＣＬＫの供給は停止される。低電力コントローラ４２－４は、第２回路４６－４を稼働させる。低電力コントローラ４２－４は、ＰＬＬ回路４３－４を稼働させる。

同様にして、低電力コントローラ４２－５は、レーン回路ＬＣ５を第１低消費電力状態で動作させる。低電力コントローラ４２－６は、レーン回路ＬＣ６を第１低消費電力状態で動作させる。低電力コントローラ４２－７は、レーン回路ＬＣ７を第１低消費電力状態で動作させる。

このような制御により、レーン回路ＬＣ４～レーン回路ＬＣ７それぞれにおいて、レーン回路ＬＣ１、レーン回路ＬＣ２、およびレーン回路ＬＣ３それぞれにおける電力削減効果より小さい電力削減効果が得られる。換言すると、第１低消費電力状態における消費電力は、第３低消費電力状態における消費電力よりも大きい。レーン回路ＬＣ４～レーン回路ＬＣ７それぞれにおける電力削減効果は、クロックゲーティング回路４４－４～クロックゲーティング回路４４－７それぞれにおけるクロックゲーティング機能が稼働したことによる。また、レーン回路ＬＣ４～レーン回路ＬＣ７それぞれが通常動作状態に復帰するための復帰時間は、レーン回路ＬＣ１、レーン回路ＬＣ２、およびレーン回路ＬＣ３それぞれにおける復帰時間よりも短い。これは、クロックゲーティング回路４４－４～クロックゲーティング回路４４－７それぞれにおけるクロックゲーティング機能を停止させれば、対応するレーン回路ＬＣ４～レーン回路ＬＣ７それぞれが通常動作状態に復帰するためである。

このように、低電力コントローラ４２－４～低電力コントローラ４２－７は、使用が開始される際のリンク幅がｘ８（すなわち、最大リンク幅）である場合にのみ使用される、レーン４～レーン７（より詳しくは、レーン回路ＬＣ４～レーン回路ＬＣ７）を浅い第１低消費電力状態に設定する。

＜リンクパワーステートＬ０ｐ中のリンク幅がｘ２である場合＞
図１０は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合のリンク幅がｘ２である場合のレーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０およびレーン１（第０グループおよび第１グループのレーン）は、アクティブなレーンである。レーン２～レーン７（第２グループおよび第３グループのレーン）は、インアクティブなレーンである。以下では、グループ毎に、対応するレーン回路ＬＣの制御例を説明する。なお、図１０に示したハッチングの箇所は、リンク幅がｘ１からｘ２に広げられたことに応じて変更されるレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容を示している。

（第０グループ：レーン０）
低電力コントローラ４２－０は、レーン回路ＬＣ０を通常動作状態で動作させる。低電力コントローラ４２－０による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

（第１グループ：レーン１）
低電力コントローラ４２－１は、レーン回路ＬＣ１を通常動作状態で動作させる。具体的には、低電力コントローラ４２－１は、クロックゲーティング回路４４－１におけるクロックゲーティング機能を停止させる。すなわち、クロックＣＬＫは第１回路４５－１に供給される。低電力コントローラ４２－１は、第２回路４６－１を稼働させる。低電力コントローラ４２－１は、ＰＬＬ回路４３－１を稼働させる。

したがって、レーン回路ＬＣ１における電力削減効果はない。また、レーン回路ＬＣ１が通常動作状態で動作しているので、通常動作状態に復帰するための復帰時間はない。

（第２グループ：レーン２およびレーン３）
低電力コントローラ４２－２は、レーン回路ＬＣ２を第３低消費電力状態で動作させる。低電力コントローラ４２－３は、レーン回路ＬＣ３を第３低消費電力状態で動作させる。低電力コントローラ４２－２および４２－３による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

（第３グループ：レーン４、レーン５、レーン６、およびレーン７）
低電力コントローラ４２－４は、レーン回路ＬＣ４を第１低消費電力状態で動作させる。低電力コントローラ４２－５は、レーン回路ＬＣ５を第１低消費電力状態で動作させる。低電力コントローラ４２－６は、レーン回路ＬＣ６を第１低消費電力状態で動作させる。低電力コントローラ４２－７は、レーン回路ＬＣ７を第１低消費電力状態で動作させる。低電力コントローラ４２－４～低電力コントローラ４２－７による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

＜リンクパワーステートＬ０ｐ中のリンク幅がｘ４である場合＞
図１１は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合のリンク幅がｘ４である場合のレーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０～レーン３（第０グループ、第１グループ、および第２グループのレーン）は、アクティブなレーンである。レーン４～レーン７（第３グループのレーン）は、インアクティブなレーンである。以下では、グループ毎に、対応するレーン回路ＬＣの制御例を説明する。なお、図１１に示したハッチングの箇所は、リンク幅がｘ２からｘ４に広げられたことに応じて変更されるレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容を示している。

（第０グループ：レーン０）
低電力コントローラ４２－０は、レーン回路ＬＣ０を通常動作状態で動作させる。低電力コントローラ４２－０による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

（第１グループ：レーン１）
低電力コントローラ４２－１は、レーン回路ＬＣ１を通常動作状態で動作させる。低電力コントローラ４２－１による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ２である場合と同様である。

（第２グループ：レーン２およびレーン３）
低電力コントローラ４２－２は、レーン回路ＬＣ２を通常動作状態で動作させる。具体的には、低電力コントローラ４２－２は、クロックゲーティング回路４４－２におけるクロックゲーティング機能を停止させる。すなわち、クロックＣＬＫは第１回路４５－２に供給される。低電力コントローラ４２－２は、第２回路４６－２を稼働させる。低電力コントローラ４２－２は、ＰＬＬ回路４３－２を稼働させる。

同様にして、低電力コントローラ４２－３は、レーン回路ＬＣ３を通常動作状態で動作させる。

したがって、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれにおける電力削減効果はない。また、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれが通常動作状態で動作しているので、通常動作状態に復帰するための復帰時間はない。

（第３グループ：レーン４、レーン５、レーン６、およびレーン７）
低電力コントローラ４２－４は、レーン回路ＬＣ４を第１低消費電力状態で動作させる。低電力コントローラ４２－５は、レーン回路ＬＣ５を第１低消費電力状態で動作させる。低電力コントローラ４２－６は、レーン回路ＬＣ６を第１低消費電力状態で動作させる。低電力コントローラ４２－７は、レーン回路ＬＣ７を第１低消費電力状態で動作させる。低電力コントローラ４２－４～低電力コントローラ４２－７による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

＜リンクパワーステートＬ０ｐ中のリンク幅がｘ８である場合＞
図１２は、リンク３１がリンクパワーステートＬ０ｐに設定されている場合のリンク幅がｘ８である場合のレーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０～レーン７（第０グループ、第１グループ、第２グループ、および第３グループのレーン）は、アクティブなレーンである。以下では、グループ毎に、対応するレーン回路ＬＣの制御例を説明する。なお、図１２に示したハッチングの箇所は、リンク幅がｘ４からｘ８に広げられたことに応じて変更されるレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容を示している。

（第０グループ：レーン０）
低電力コントローラ４２－０は、レーン回路ＬＣ０を通常動作状態で動作させる。低電力コントローラ４２－０による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ１である場合と同様である。

（第１グループ：レーン１）
低電力コントローラ４２－１は、レーン回路ＬＣ１を通常動作状態で動作させる。低電力コントローラ４２－１による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ２である場合と同様である。

（第２グループ：レーン２およびレーン３）
低電力コントローラ４２－２は、レーン回路ＬＣ２を通常動作状態で動作させる。低電力コントローラ４２－３は、レーン回路ＬＣ３を通常動作状態で動作させる。低電力コントローラ４２－２および低電力コントローラ４２－３による具体的な制御、電力削減効果、および復帰時間は、リンクパワーステートＬ０ｐ中のリンク幅がｘ４である場合と同様である。

（第３グループ：レーン４、レーン５、レーン６、およびレーン７）
低電力コントローラ４２－４は、レーン回路ＬＣ４を通常動作状態で動作させる。具体的には、低電力コントローラ４２－４は、クロックゲーティング回路４４－４におけるクロックゲーティング機能を停止させる。すなわち、クロックＣＬＫは第１回路４５－４に供給される。低電力コントローラ４２－４は、第２回路４６－４を稼働させる。低電力コントローラ４２－４は、ＰＬＬ回路４３－４を稼働させる。

同様にして、低電力コントローラ４２－５は、レーン回路ＬＣ５を通常動作状態で動作させる。低電力コントローラ４２－６は、レーン回路ＬＣ６を通常動作状態で動作させる。低電力コントローラ４２－７は、レーン回路ＬＣ７を通常動作状態で動作させる。

したがって、レーン回路ＬＣ４、レーン回路ＬＣ５、レーン回路ＬＣ６、およびレーン回路ＬＣ７それぞれにおける電力削減効果はない。また、レーン回路ＬＣ４、レーン回路ＬＣ５、レーン回路ＬＣ６、およびレーン回路ＬＣ７それぞれが通常動作状態で動作しているので、通常動作状態に復帰するための復帰時間はない。

なお、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、例えば、図９から図１２に示したリンクパワーステートＬ０ｐ中のリンク幅の変化に応じたレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容の内、対応するレーン回路ＬＣの制御内容を示すテーブルを保持する。低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、そのテーブルを用いて、リンク幅コントローラ４１によって通知されたリンク幅に応じて、対応するレーン回路ＬＣの少なくとも一部を制御する。

図１３は、必要帯域が高い期間が比較的長い利用状況において必要帯域に応じてリンク幅が制御される場合の、第２実施形態のメモリシステム３におけるリンク３１の消費電力と比較例に係るメモリシステムにおけるリンクの消費電力との例を示すグラフである。横軸は、時間を示す。縦軸は、消費電力と必要帯域とを示す。ここでは、比較例に係るメモリシステムにおいて、インアクティブなレーン全てが、消費電力の低減を優先して、復帰時間が伸びる低消費電力状態（すなわち、深い低消費電力状態）に設定されることを想定する。また、必要帯域８２は、時間の経過に従って、リンク幅ｘ４に対応する帯域とリンク幅ｘ８に対応する帯域との閾値（第３閾値）を跨るように、上昇と低下を繰り返すものとする。つまり、必要帯域８２は、必要帯域が高い期間が比較的長い利用状況を表している。

第２実施形態のメモリシステム３におけるリンク３１の消費電力６２と、比較例のメモリシステムにおけるリンクの消費電力７２とは、必要帯域８２の上昇に応じてリンク幅が広くなることによって、増加する。また、消費電力６２と消費電力７２とは、必要帯域８２の低下に応じてリンク幅が狭くなることによって、減少する。

比較例のメモリシステムでは、インアクティブなレーン全てが深い低消費電力状態に設定される。これに対して、第２実施形態のメモリシステム３では、使用が開始される際のリンク幅が最大のリンク幅（ここでは、ｘ８）である場合にのみ使用されるインアクティブなレーンを、電力削減効果が小さく、復帰時間が短い低消費電力状態（浅い低消費電力状態）に設定する。また、第２実施形態のメモリシステム３では、使用が開始される際のリンク幅が最大のリンク幅以外のリンク幅であっても使用されるインアクティブなレーンを、深い低消費電力状態に設定する。

具体的には、時刻ｔ２１において、必要帯域８２がリンク幅ｘ８に対応する帯域からリンク幅ｘ４に対応する帯域へ低下した場合（すなわち、必要帯域８２が第３閾値以下になった場合）、第２実施形態のメモリシステム３は、復帰時間が短いことにより、今後予測される必要帯域８２の上昇を考慮しても、リンク幅をｘ８からｘ４に狭められると判断できる。したがって、第２実施形態のメモリシステム３では、リンク幅がｘ８からｘ４へ狭められる。

一方、比較例のメモリシステムでは、リンク幅はｘ８に維持される。比較例のメモリシステムでは、必要帯域８２が低下したことに応じてリンク幅をｘ８からｘ４に狭めた後に、必要帯域８２が上昇したことに応じてリンク幅をｘ４からｘ８に再び広げる場合に、長い復帰時間を要する。そのため、必要帯域８２が第３閾値を跨るように上昇と低下を繰り返す状況では、比較例のメモリシステムは、必要帯域８２が低下しても、長い復帰時間と今後予測される必要帯域８２の上昇との関係を考慮するとリンク幅をｘ８からｘ４に狭める判断ができないことがある。例えば、必要帯域８２が低下した場合に、今後予測される必要帯域８２の上昇までの時間（例えば、必要帯域８２が第３閾値を上回ることが予測されるまでの時間）が復帰時間に対して十分に長ければ、比較例のメモリシステムは、リンク幅をｘ８からｘ４に狭められると判断する。一方で、今後予測される必要帯域８２の上昇までの時間が復帰時間に対して同等または短ければ、比較例のメモリシステムは、リンク幅をｘ８からｘ４に狭められないと判断する。時刻ｔ２１では、比較例のメモリシステムは、必要帯域８２が低下したものの、長い復帰時間によって、今後予測される必要帯域８２の上昇に対して遅延なく復帰することができないので、リンク幅をｘ８からｘ４に狭められないと判断して、リンク幅をｘ８に維持する。

次いで、時刻ｔ２２において、必要帯域８２がリンク幅ｘ４に対応する帯域からリンク幅ｘ８に対応する帯域へ上昇した場合（すなわち、必要帯域８２が第３閾値を上回った場合）、第２実施形態のメモリシステム３では、時刻ｔ２３にリンク幅がｘ４からｘ８へ広げられる。第２実施形態のメモリシステム３において、必要帯域８２の上昇に応じてリンク幅をｘ４からｘ８へ広げることが要求されてから、この要求に応じてリンク幅がｘ４からｘ８へ広げられるまでの復帰時間は、時刻ｔ２２から時刻ｔ２３までの時間ｔｒである。復帰時間ｔｒは、第２実施形態のメモリシステム３において、４つのレーン（例えばレーン４～レーン７）が浅い低消費電力状態（例えば第１低消費電力状態）から通常動作状態に復帰する時刻に相当する。復帰時間ｔｒの間に、第２実施形態のメモリシステム３は、必要帯域８２の上昇に対して遅延なくリンク幅をｘ４からｘ８へ広げられる。そのため、第２実施形態のメモリシステム３では、第３閾値を跨る必要帯域８２の上昇と低下に応じて、ｘ４とｘ８のいずれかにリンク幅を頻繁に変更できる。

また、時刻ｔ２１から時刻ｔ２３までの期間において、リンク幅がｘ４である第２実施形態のメモリシステム３におけるリンク３１の消費電力６２は、リンク幅がｘ８である比較例のメモリシステムにおけるリンクの消費電力７２よりも低い。

前述したように、比較例のメモリシステムでは、必要帯域８２の上昇に応じてリンク幅を広げる場合に、長い復帰時間を要する。

これに対して、第２実施形態のメモリシステム３では、リンク幅が広い場合（例えばｘ４である場合）に、短い復帰時間でリンク幅を広げられる。そのため、メモリシステム３では、必要帯域が高い期間が比較的長い利用状況において、必要帯域８２の上昇または低下に応じて、頻繁にリンク幅を変更できる。なお、第２実施形態のメモリシステム３では、使用が開始される際のリンク幅が最大のリンク幅以外であっても使用されるレーン（例えばレーン１～レーン３）は、深い低消費電力状態（例えば第３低消費電力状態）に設定される。このため、リンク幅が狭い場合（例えばｘ２である場合）からリンク幅を広げる場合（例えばｘ４に広げる場合）に、リンク幅の追従性が悪化する。しかしながら、必要帯域が高い期間が比較的長い利用状況においては、リンク幅を狭くする必要性が生じる可能性はそもそも低い。例えば、レーン１～レーン３が第３低消費電力状態に設定される可能性はそもそも低い。このため、パケット伝送のパフォーマンスの低下は問題とはならないと考えられる。

したがって、メモリシステム３では、必要帯域が高い期間が比較的長いというリンク３１の利用状況に適した復帰時間および電力削減効果が得られるように、リンク幅が狭められた場合のレーン回路の動作を最適化できる。

（第３実施形態）
第１実施形態では、必要帯域が低い期間が比較的長いというリンク３１の利用状況において、リンク３１内の各レーンが制御される。第３実施形態では、必要帯域が低い期間が比較的長いというリンク３１の利用状況において、復帰時間をより短縮するように、リンク３１内の各レーンが制御される。

第３実施形態に係るメモリシステム３の構成は第１実施形態のメモリシステム３と同様である。第３実施形態と第１実施形態とでは、低電力コントローラ４２－０～低電力コントローラ４２－７によるレーンの制御動作が異なる。以下、第１実施形態と異なる点を主に説明する。

第３実施形態のメモリシステム３において、リンク３１がリンクパワーステートＬ０ｐに設定されている場合の、リンク幅の変化に応じたレーン回路ＬＣ０～レーン回路ＬＣ７の制御例は、第１実施形態において図４から図７を参照して前述した通りである。

第３実施形態のメモリシステム３ではさらに、必要帯域がリンク幅を広げるべき閾値に達したことに応じてインアクティブからアクティブに遷移するレーンに設定されている低消費電力状態が、より浅い低消費電力状態に事前に変更される。具体的には、必要帯域に対して、リンク幅を変更するか否かを判定するための閾値に加えて、リンク幅が変更される前に低消費電力状態の内容を変更するか否かを判定するための閾値（以下、事前閾値と称する）が設けられる。

例えば、リンク幅がｘ２からｘ４へ広げられたことに応じて使用が開始されるレーン２およびレーン３に設定されている低消費電力状態の内容を変更するか否かを、リンク幅がｘ２からｘ４へ変更される前に判定するための事前閾値（以下、第１事前閾値と称する）が設けられる。この場合、低電力コントローラ４２－２および低電力コントローラ４２－３は、必要帯域が第１事前閾値を上回ったならば、インアクティブなレーン２およびレーン３に設定されている第２低消費電力状態を、より浅い低消費電力状態に変更する。なお、必要帯域が第１事前閾値を上回ったことは、例えば、ＮＶＭｅコントローラ２３からリンク幅コントローラ４１を介して低電力コントローラ４２－２および４２－３に通知される。

また、例えば、リンク幅がｘ８に広げられたことに応じて使用が開始されるレーン４～レーン７に設定されている低消費電力状態の内容を変更するか否かを、リンク幅がｘ４からｘ８へ変更される前に判定するための事前閾値（以下、第２事前閾値と称する）が設けられる。この場合、低電力コントローラ４２－４～低電力コントローラ４２－７は、必要帯域が第２事前閾値を上回ったならば、インアクティブなレーン４～レーン７に設定されている第３低消費電力状態を、より浅い低消費電力状態に変更する。なお、必要帯域が第２事前閾値を上回ったことは、例えば、ＮＶＭｅコントローラ２３からリンク幅コントローラ４１を介して低電力コントローラ４２－４～低電力コントローラ４２－７に通知される。

図１４は、リンク３１がリンクパワーステートＬ０ｐに設定され、リンク幅がｘ２である間に、必要帯域が第１事前閾値を上回った場合の、レーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０およびレーン１（第０グループおよび第１グループのレーン）は、アクティブなレーンである。レーン２～レーン７（第２グループおよび第３グループのレーン）は、インアクティブなレーンである。

リンク幅がｘ２である場合における、第０グループ、第１グループ、および第３グループに属するレーン０、レーン１、およびレーン４～レーン７それぞれに対応するレーン回路ＬＣの制御例は、図５を参照して前述した通りである。

第２グループに属するレーン２およびレーン３にそれぞれ対応するレーン回路ＬＣ２およびレーン回路ＬＣ３の制御例について説明する。

図５を参照して前述した通り、低電力コントローラ４２－２は、リンク幅がｘ２である場合、レーン回路ＬＣ２を第２低消費電力状態で動作させる。具体的には、低電力コントローラ４２－２は、クロックゲーティング回路４４－２におけるクロックゲーティング機能を稼働させる。すなわち、第１回路４５－２へのクロックＣＬＫの供給は停止される。低電力コントローラ４２－２は、第２回路４６－２を停止させる。低電力コントローラ４２－２は、ＰＬＬ回路４３－２を稼働させる。

そして、必要帯域が第１事前閾値を上回ったならば、低電力コントローラ４２－２は、図１４に示すように、レーン回路ＬＣ２をより浅い低消費電力状態で動作させる。具体的には、低電力コントローラ４２－２は、第２回路４６－２を稼働させる。

同様にして、低電力コントローラ４２－３は、リンク幅がｘ２である場合、レーン回路ＬＣ３を第２低消費電力状態で動作させる。そして、必要帯域が第１事前閾値を上回ったならば、低電力コントローラ４２－３は、レーン回路ＬＣ３をより浅い低消費電力状態で動作させる。

このような制御により、レーン回路ＬＣ２およびレーン回路ＬＣ３それぞれにおいて、電力削減効果は小さくなるものの、復帰時間が短縮される。換言すると、より浅い低消費電力状態におけるレーン回路ＬＣの消費電力は、第２低消費電力状態のレーン回路ＬＣにおける消費電力よりも大きい。また、レーン回路ＬＣがより浅い低消費電力状態から動作状態に遷移するまでの時間は、レーン回路ＬＣが第２低消費電力状態から動作状態に遷移するまでの時間よりも短い。

このように、低電力コントローラ４２－２および低電力コントローラ４２－３は、リンク幅がｘ２からｘ４へ広げられることが予測される場合に、レーン２およびレーン３（より詳しくは、レーン回路ＬＣ２およびレーン回路ＬＣ３）の状態を第２低消費電力状態よりも浅い低消費電力状態に変更する。これにより、リンク幅がｘ２からｘ４へ広げられる場合に、復帰時間を短縮できる。

図１５は、リンク３１がリンクパワーステートＬ０ｐに設定され、リンク幅がｘ４である間に、必要帯域が第２事前閾値を上回った場合の、レーン回路ＬＣ０～レーン回路ＬＣ７の制御例を示す。この場合、レーン０～レーン３（第０グループ、第１グループ、および第２グループのレーン）は、アクティブなレーンである。レーン４～レーン７（第３グループのレーン）は、インアクティブなレーンである。

リンク幅がｘ４である場合における、第０グループ、第１グループ、および第２グループに属するレーン０～レーン３それぞれに対応するレーン回路ＬＣの制御例は、図６を参照して前述した通りである。

第３グループに属するレーン４～レーン７にそれぞれ対応するレーン回路ＬＣ４～レーン回路ＬＣ７の制御例について説明する。

図６を参照して前述した通り、低電力コントローラ４２－４は、リンク幅がｘ４である場合、レーン回路ＬＣ４を第３低消費電力状態で動作させる。具体的には、低電力コントローラ４２－４は、クロックゲーティング回路４４－４におけるクロックゲーティング機能を稼働させる。すなわち、第１回路４５－４へのクロックＣＬＫの供給は停止される。低電力コントローラ４２－４は、第２回路４６－４を停止させる。低電力コントローラ４２－４は、ＰＬＬ回路４３－４を停止させる。

そして、必要帯域が第２事前閾値を上回ったならば、低電力コントローラ４２－４は、図１５に示すように、レーン回路ＬＣ４をより浅い低消費電力状態で動作させる。具体的には、低電力コントローラ４２－４は、例えば、ＰＬＬ回路４３－４を稼働させる。

低電力コントローラ４２－５～低電力コントローラ４２－７も、低電力コントローラ４２－４と同様にして、レーン回路ＬＣ５～レーン回路ＬＣ７をそれぞれ制御する。

このような制御により、レーン回路ＬＣ４～レーン回路ＬＣ７それぞれにおいて、電力削減効果は小さくなるものの、復帰時間が短縮される。換言すると、より浅い低消費電力状態におけるレーン回路ＬＣの消費電力は、第３低消費電力状態のレーン回路における消費電力よりも大きい。また、レーン回路ＬＣがより浅い低消費電力状態から動作状態に遷移するまでの時間は、レーン回路ＬＣが第３低消費電力状態から動作状態に遷移するまでの時間よりも短い。

このように、低電力コントローラ４２－４～低電力コントローラ４２－７は、リンク幅がｘ４からｘ８へ広げられることが予測される場合に、レーン４～レーン７（より詳しくは、レーン回路ＬＣ４～レーン回路ＬＣ７）の状態を第３低消費電力状態よりも浅い低消費電力状態に変更する。これにより、リンク幅がｘ４からｘ８へ広げられる場合に、復帰時間を短縮できる。

なお、低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、例えば、図４から図７、図１４、および図１５に示したリンクパワーステートＬ０ｐ中のリンク幅の変化および必要帯域の変化に応じたレーン回路ＬＣ０～レーン回路ＬＣ７の制御内容の内、対応するレーン回路ＬＣの制御内容を示すテーブルを保持する。低電力コントローラ４２－０～低電力コントローラ４２－７のそれぞれは、そのテーブルを用いて、リンク幅コントローラ４１によって通知されたリンク幅に応じて、対応するレーン回路ＬＣの少なくとも一部を制御する。また、低電力コントローラ４２－２および低電力コントローラ４２－３は、そのテーブルを用いて、必要帯域が第１事前閾値を上回ったことがリンク幅コントローラ４１から通知されたことに応じて、対応するレーン回路ＬＣ２およびレーン回路ＬＣ３の少なくとも一部を制御する。低電力コントローラ４２－４～低電力コントローラ４２－７は、そのテーブルを用いて、必要帯域が第２事前閾値を上回ったことがリンク幅コントローラ４１から通知されたことに応じて、対応するレーン回路ＬＣ４～レーン回路ＬＣ７の少なくとも一部を制御する。

図１６は、必要帯域が低い期間が比較的長い利用状況において必要帯域に応じてリンク幅が制御される場合の、第１実施形態のメモリシステム３におけるリンク３１の消費電力と第３実施形態に係るメモリシステム３におけるリンク３１の消費電力との例を示すグラフである。横軸は、時間を示す。縦軸は、消費電力と必要帯域とを示す。必要帯域８１は、時間の経過に従って、リンク幅ｘ１に対応する帯域からリンク幅ｘ８に対応する帯域へ徐々に上昇した後、再びリンク幅ｘ１に対応する帯域へ徐々に低下するものとする。必要帯域８１は、必要帯域が低い期間が比較的長い利用状況を表している。

第１実施形態のメモリシステム３におけるリンク３１の消費電力６１と、第３実施形態のメモリシステム３におけるリンク３１の消費電力６３とは、必要帯域８１の上昇に応じてリンク幅が広くなることによって、増加する。また、消費電力６１と消費電力６３とは、必要帯域８１の低下に応じてリンク幅が狭くなることによって、減少する。

さらに、リンク幅がｘ２である間に必要帯域８１が第１事前閾値を上回ったことに応じて、第２グループのレーン２およびレーン３がより浅い低消費電力状態に設定されたことによって、消費電力６３は増加する。リンク幅がｘ４である間に必要帯域８１が第２事前閾値を上回ったことに応じて、第３グループのレーン４～レーン７がより浅い低消費電力状態に設定されたことによって、消費電力６３は増加する。

具体的には、必要帯域８１が第１閾値を上回ったことに応じてリンク幅がｘ１からｘ２へ広げられた時刻（復帰時刻）は、第１実施形態のメモリシステム３と第３実施形態のメモリシステム３のいずれでも時刻ｔ３１である。時刻ｔ３１は、第１実施形態のメモリシステム３と第３実施形態のメモリシステム３のそれぞれにおいて、１つのレーン（例えばレーン１）が浅い低消費電力状態（例えば第１低消費電力状態）から通常動作状態に復帰する時刻に相当する。

次いで、時刻ｔ３２において必要帯域８１が第１事前閾値を上回ったことに応じて、第３実施形態のメモリシステム３では、第２グループのレーン２およびレーン３がより浅い低消費電力状態に変更される（図１６中の“ｐｒｅ ｘ２ ｔｏ ｘ４”）。レーン２およびレーン３がより浅い低消費電力状態に変更されたことにより、第３実施形態のメモリシステム３におけるリンク３１の消費電力６３は、第１実施形態のメモリシステム３の消費電力６１よりも高くなる。

必要帯域８１が第２閾値を上回ったことに応じてリンク幅がｘ２からｘ４へ広げられた時刻は、第３実施形態のメモリシステム３では時刻ｔ３３であり、第１実施形態のメモリシステム３では時刻ｔ３５である。時刻ｔ３３は時刻ｔ３５よりも時間６５だけ早い。時刻ｔ３３は、第３実施形態のメモリシステム３において、２つのレーン（レーン２およびレーン３）がより浅い低消費電力状態から通常動作状態に復帰する時刻に相当する。時刻ｔ３５は、第１実施形態のメモリシステム３において、２つのレーン（レーン２およびレーン３）が比較的深い低消費電力状態（例えば第２低消費電力状態）から通常動作状態に復帰する時刻に相当する。第３実施形態のメモリシステム３では、レーン２およびレーン３がより浅い低消費電力状態に事前に設定されることによって、第１実施形態のメモリシステム３よりも復帰時間を時間６５だけ短縮できる。

また、時刻ｔ３３と時刻ｔ３５の間の時刻ｔ３４において必要帯域８１が第２事前閾値を上回ったことに応じて、第３実施形態のメモリシステム３では、第３グループのレーン４～レーン７がより浅い低消費電力状態に変更される（図１６中の“ｐｒｅ ｘ４ ｔｏ ｘ８”）。レーン４～レーン７がより浅い低消費電力状態に変更されたことにより、第３実施形態のメモリシステム３の消費電力６３は、第１実施形態のメモリシステム３の消費電力６１よりも高くなる。

必要帯域８１が第３閾値を上回ったことに応じてリンク幅がｘ４からｘ８へ広げられた時刻は、第３実施形態のメモリシステム３では時刻ｔ３６であり、第１実施形態のメモリシステム３では時刻ｔ３７である。時刻ｔ３６は時刻ｔ３７よりも時間６６だけ早い。時刻ｔ３６は、第３実施形態のメモリシステム３において、４つのレーン（レーン４～レーン７）がより浅い低消費電力状態から通常動作状態に復帰する時刻に相当する。時刻ｔ３７は、第１実施形態のメモリシステム３において、４つのレーン（レーン４～レーン７）が深い低消費電力状態（例えば第３低消費電力状態）から通常動作状態に復帰する時刻に相当する。第３実施形態のメモリシステム３では、レーン４～レーン７がより浅い低消費電力状態に事前に設定されることによって、第１実施形態のメモリシステム３よりも復帰時間を時間６６だけ短縮できる。

このように、第３実施形態のメモリシステム３では、必要帯域８１が第１事前閾値を上回ったことに応じて、第２グループのレーン２およびレーン３がより浅い低消費電力状態に変更される。また、第３実施形態のメモリシステム３では、必要帯域８１が第２事前閾値を上回ったことに応じて、第３グループのレーン４～レーン７がより浅い低消費電力状態に変更される。第２グループのレーン２およびレーン３がより浅い低消費電力状態に設定されている期間と、第３グループのレーン４～レーン７がより浅い低消費電力状態に設定されている期間とでは、第３実施形態のメモリシステム３における電力削減効果は、第１実施形態のメモリシステム３よりも小さくなる。しかし、第３実施形態のメモリシステム３では、リンク幅がｘ２からｘ４へ広げられる場合の復帰時間と、リンク幅がｘ４からｘ８へ広げられる場合の復帰時間とを、第１実施形態のメモリシステム３よりも短縮できる。これにより、第３実施形態のメモリシステム３では、リンク幅がｘ２からｘ４へ広げられる場合とリンク幅がｘ４からｘ８へ広げられる場合とに、第１実施形態のメモリシステム３よりもリンク幅の追従性を向上できる。

したがって、第３実施形態のメモリシステム３では、必要帯域が低い期間が比較的長いというリンク３１の利用状況に適した復帰時間および電力削減効果が得られるように、リンク幅が狭められた場合のレーン回路ＬＣの動作を最適化できると共に、復帰時間を短縮できる。

以上説明したように、本実施形態によれば、リンク幅が狭められた場合の動作を改善できる。コントローラ６（より詳しくは、リンク幅コントローラ４１、および低電力コントローラ４２－０～低電力コントローラ４２－７）は、ホスト２とメモリシステム３との間のリンク３１を介したデータ伝送のために要求される帯域に基づいて、リンク３１に含まれる複数のレーンの内、少なくとも１つの第０レーンを動作状態に設定し、残りのレーンの内の第１レーンを第１低消費電力状態に設定し、残りのレーンの内の第２レーンを第２低消費電力状態に設定する。第１低消費電力状態および第２低消費電力状態のそれぞれにおける消費電力は、動作状態における消費電力よりも低い。第１低消費電力状態から動作状態に遷移するまでの時間は、第２低消費電力状態から動作状態に遷移するまでの時間とは異なる。

これにより、コントローラ６は、例えば、リンク３１がリンクパワーステートＬ０ｐに設定されている場合に、インアクティブなレーンを、レーン毎に、あるいは同時に状態が遷移するレーンの単位毎に、異なる低消費電力状態に設定できる。したがって、メモリシステム３では、例えば、リンク３１の利用状況に適した復帰時間および電力削減効果が得られるように、リンク幅が狭められた場合のレーン回路の動作を改善できる。

第１乃至第３実施形態に記載された様々な機能の各々は、回路（処理回路）によって実現されてもよい。処理回路の例には、中央処理装置（ＣＰＵ）のような、プログラムされたプロセッサが含まれる。このプロセッサは、メモリに格納されたコンピュータプログラム（命令群）を実行することによって、記載された機能それぞれを実行する。このプロセッサは、電気回路を含むマイクロプロセッサであってもよい。処理回路の例には、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、マイクロコントローラ、コントローラ、他の電気回路部品も含まれる。これら実施形態に記載されたＣＰＵ以外の他のコンポーネントの各々もまた処理回路によって実現されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…情報処理システム、２…ホスト、３…メモリシステム、４…ＮＡＮＤ型フラッシュメモリ、５…ＤＲＡＭ、６…コントローラ、１１…ＣＰＵ、１２…ＮＡＮＤ Ｉ／Ｆ、１３…ＤＲＡＭ Ｉ／Ｆ、１４…ホストＩ／Ｆ、２１…ＰＣＩｅ ＰＨＹ、２２…ＰＣＩｅリンクコントローラ、２３…ＮＶＭｅコントローラ、３１…リンク、４１…リンク幅コントローラ、４２－０，４２－１，４２－７…低電力コントローラ、ＬＣ０，ＬＣ１，ＬＣ７…レーン回路、４３－０，４３－１，４３－７…ＰＬＬ回路、４４－０，４４－１，４４－７…クロックゲーティング回路、４５－１，４５－２，４５－７…第１回路、４６－１，４６－２，４６－７…第２回路。

Claims (18)

1. ホストに接続可能なメモリシステムであって、
   不揮発性メモリと、
   前記不揮発性メモリを制御し、
   前記ホストと前記メモリシステムとの間のリンクを介したデータ伝送のために要求される帯域に基づいて、前記リンクに含まれる複数のレーンの内、少なくとも１つの第０レーンを動作状態に設定し、残りのレーンの内の第１レーンを第１低消費電力状態に設定し、前記残りのレーンの内の第２レーンを第２低消費電力状態に設定するように構成されるコントローラと、
   を具備し、
   前記第１低消費電力状態および前記第２低消費電力状態のそれぞれにおける消費電力は、前記動作状態における消費電力よりも低く、
   前記第１低消費電力状態から前記動作状態に遷移するまでの時間は、前記第２低消費電力状態から前記動作状態に遷移するまでの時間とは異なる、
   メモリシステム。
2. 前記第２低消費電力状態から前記動作状態に遷移するまでの時間は、前記第１低消費電力状態から前記動作状態に遷移するまでの時間よりも長い、
   請求項１記載のメモリシステム。
3. 前記第２低消費電力状態における消費電力は、前記第１低消費電力状態における消費電力よりも小さい、
   請求項２記載のメモリシステム。
4. 前記コントローラは、前記複数のレーンそれぞれに対応する位相同期回路を含み、
   前記コントローラはさらに、
   前記動作状態である前記第０レーンに対応する前記位相同期回路を稼働させ、
   前記第１低消費電力状態である前記第１レーンに対応する前記位相同期回路を稼働させ、
   前記第２低消費電力状態である前記第２レーンに対応する前記位相同期回路を停止させるように構成される、
   請求項３記載のメモリシステム。
5. 前記コントローラは、前記複数のレーンそれぞれに対応するクロックゲーティング回路を含み、
   前記コントローラはさらに、
   前記動作状態である前記第０レーンに対応する前記クロックゲーティング回路のクロックゲーティング機能を停止させ、
   前記第１低消費電力状態である前記第１レーンに対応する前記クロックゲーティング回路のクロックゲーティング機能を稼働させ、
   前記第２低消費電力状態である前記第２レーンに対応する前記クロックゲーティング回路のクロックゲーティング機能を稼働させるように構成される、
   請求項３記載のメモリシステム。
6. 前記コントローラは、前記複数のレーンそれぞれに対応する特定の回路を含み、
   前記コントローラはさらに、
   前記動作状態である前記第０レーンに対応する前記特定の回路を稼働させ、
   前記第１低消費電力状態である前記第１レーンに対応する前記特定の回路を稼働させ、
   前記第２低消費電力状態である前記第２レーンに対応する前記特定の回路を停止させるように構成される、
   請求項３記載のメモリシステム。
7. 前記第２低消費電力状態から前記動作状態に遷移するまでの時間は、前記第１低消費電力状態から前記動作状態に遷移するまでの時間よりも短い、
   請求項１記載のメモリシステム。
8. 前記第２低消費電力状態における消費電力は、前記第１低消費電力状態における消費電力よりも大きい、
   請求項７記載のメモリシステム。
9. 前記コントローラは、前記複数のレーンそれぞれに対応する位相同期回路を含み、
   前記コントローラはさらに、
   前記動作状態である前記第０レーンに対応する前記位相同期回路を稼働させ、
   前記第１低消費電力状態である前記第１レーンに対応する前記位相同期回路を停止させ、
   前記第２低消費電力状態である前記第２レーンに対応する前記位相同期回路を稼働させるように構成される、
   請求項８記載のメモリシステム。
10. 前記コントローラは、前記複数のレーンそれぞれに対応するクロックゲーティング回路を含み、
    前記コントローラはさらに、
    前記動作状態である前記第０レーンに対応する前記クロックゲーティング回路のクロックゲーティング機能を停止させ、
    前記第１低消費電力状態である前記第１レーンに対応する前記クロックゲーティング回路のクロックゲーティング機能を稼働させ、
    前記第２低消費電力状態である前記第２レーンに対応する前記クロックゲーティング回路のクロックゲーティング機能を稼働させるように構成される、
    請求項８記載のメモリシステム。
11. 前記コントローラは、前記複数のレーンそれぞれに対応する特定の回路を含み、
    前記コントローラはさらに、
    前記動作状態である前記第０レーンに対応する前記特定の回路を稼働させ、
    前記第１低消費電力状態である前記第１レーンに対応する前記特定の回路を停止させ、
    前記第２低消費電力状態である前記第２レーンに対応する前記特定の回路を稼働させるように構成される、
    請求項８記載のメモリシステム。
12. 前記コントローラはさらに、前記帯域が第１事前閾値を上回ったことに応じ、前記第１レーンを前記第１低消費電力状態から第３低消費電力状態に遷移させるように構成され、
    前記第３低消費電力状態から前記動作状態に遷移するまでの時間は、前記第１低消費電力状態から前記動作状態に遷移するまでの時間よりも短い、
    請求項１記載のメモリシステム。
13. 前記第３低消費電力状態における消費電力は、前記第１低消費電力状態における消費電力よりも大きい、
    請求項１２記載のメモリシステム。
14. 前記コントローラは、前記複数のレーンそれぞれに対応する位相同期回路、クロックゲーティング回路、および特定の回路を含み、
    前記コントローラはさらに、
    前記第３低消費電力状態である前記第１レーンに対応する前記位相同期回路を稼働させ、
    前記第３低消費電力状態である前記第１レーンに対応する前記クロックゲーティング回路のクロックゲーティング機能を稼働させ、
    前記第３低消費電力状態である前記第１レーンに対応する前記特定の回路を稼働させるように構成される、
    請求項１３記載のメモリシステム。
15. 前記コントローラはさらに、前記帯域が第２事前閾値を上回ったことに応じ、前記第２レーンを前記第２低消費電力状態から第４低消費電力状態に遷移させるように構成され、
    前記第４低消費電力状態から前記動作状態に遷移するまでの時間は、前記第２低消費電力状態から前記動作状態に遷移するまでの時間よりも短い、
    請求項１３記載のメモリシステム。
16. 前記第４低消費電力状態における消費電力は、前記第２低消費電力状態における消費電力よりも大きい、
    請求項１５記載のメモリシステム。
17. 前記コントローラは、前記複数のレーンそれぞれに対応する位相同期回路、クロックゲーティング回路、および特定の回路を含み、
    前記コントローラはさらに、
    前記第４低消費電力状態である前記第２レーンに対応する前記位相同期回路を稼働させ、
    前記第４低消費電力状態である前記第２レーンに対応する前記クロックゲーティング回路のクロックゲーティング機能を稼働させ、
    前記第４低消費電力状態である前記第２レーンに対応する前記特定の回路を停止させるように構成される、
    請求項１６記載のメモリシステム。
18. 前記コントローラはさらに、
    前記帯域が第１閾値を上回ったことに応じ、前記第１レーンを前記第１低消費電力状態から前記動作状態に遷移させ、
    前記帯域が前記第１閾値よりも大きい第２閾値を上回ったことに応じ、前記第２レーンを前記第２低消費電力状態から前記動作状態に遷移させるように構成される、
    請求項１乃至請求項１７のいずれか一項に記載のメモリシステム。

Images