JP2024012192A - 半導体基板内のプレーナ埋込み光導波路および形成方法 - Google Patents

半導体基板内のプレーナ埋込み光導波路および形成方法 Download PDF

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Abstract

【課題】半導体基板内のプレーナ埋込み光導波路および形成方法を提供すること。【解決手段】半導体デバイスを形成する方法は、基板上面を有する半導体基板および基板上面に沿った誘電体層を形成するステップと、誘電体層の上に第１のマスク層を形成するステップと、を含み得る。方法は、第１のマスク層内の第１の開口を介して下部クラッディング壁および上部クラッディング壁を形成するステップを含み得る。方法はまた、誘電体層の上に第２のマスク層を形成するステップと、第２のマスク層内の第２の開口を介して側方クラッディング壁を形成するステップと、を含み得る。方法を介して形成された中に埋め込まれた導波路を有するさまざまな半導体デバイスもまた開示される。【選択図】図１

Description

優先権主張および関連出願の相互参照／参照による組み込み
[0001]本特許出願は、２０２２年７月１５日に出願された米国特許出願第６３／３８９，５１４号の非仮出願であり、上述した出願は、その全体が参照によって本願明細書に組み込まれる。
[0002]本開示は、一般に導波路および導波路を形成する方法に関する。
[0003]シリコンフォトニクスは、光デバイスまたは光電子デバイスのための光媒体として、シリコンの使用を含む。いくつかのフォトニクスデバイスにおいて、シリコンは、シリコン基板の酸化物層の頂部に位置決めされ得、そのような構成は、シリコン・オン・インシュレータ（ＳＯＩ）として知られている。シリコンは、フォトニック部品またはマイクロフォトニック部品内にパターニングされ得る。シリコンフォトニックデバイスは、既存の半導体製造技術を用いて作製され得、シリコンは、いくつかの集積回路のための基板としてすでに用いられるので、光学および電子部品が単一のマイクロチップ上に集積されるハイブリッドデバイスを作成することが可能であり得る。
[0004]従来は、そのような半導体製造技術は、エッチング、ブラスティング、再成長および平坦化ステップが続く成長、堆積または低屈折率材料とのボンディングを含んだ。しかしながら、そのような製造技術の複数の成長およびエッチングステップは、結果として、スタックされたチップまたはウェーハとの異質な統合のため、表面平坦性が不十分になる。
[0005]導波路およびそのような導波路を形成する方法は、図面の少なくとも１つに関連して図示および／または記載され、請求項においてより完全に記載される。
[0006]本開示のこれらおよびその他の利点、態様および新規の特徴ならびにその示された実施形態の詳細は、以下の説明および図面からより完全に理解される。
[0007]本開示のさまざまな特徴および利点は、添付の図面に関連した以下の詳細な説明を参照してより明確に理解され得るものであり、同様の参照符号は、同様の構造要素を示す。
[0008]半導体基板の平坦面に埋め込まれる光導波路を備える半導体デバイスの斜視図を提供する。 [0009]図１の半導体デバイスの断面図を提供する。 [0010]図１および図２の半導体デバイスを製造するためのプロセスを描写する。 図１および図２の半導体デバイスを製造するためのプロセスを描写する。 図１および図２の半導体デバイスを製造するためのプロセスを描写する。 図１および図２の半導体デバイスを製造するためのプロセスを描写する。 図１および図２の半導体デバイスを製造するためのプロセスを描写する。 図１および図２の半導体デバイスを製造するためのプロセスを描写する。 [0011]図３Ａから図３Ｆのプロセスによって製造される切断されたファセットのレーザデバイスおよびウィンドウファセットのレーザデバイスの上面図および端面図を提供する。 [0012]図３Ａから図３Ｆのプロセスによって製造される垂直格子結合器の上面図および断面図を提供する。 [0013]ｐｎ接合位相器、熱光位相器、ｐｎマイクロリング変調器および調整可能なマイクロリング波長分割多重（ＷＤＭ）フィルタのための上面図および側面図を提供する。 [0014]導波路マッハツェンダー変調器およびマイクロリングマッハツェンダー変調器のための上面図を提供する。 [0015]さまざまな半導体材料のための特性を描写する表を提供する。
[0016]以下の説明は、本開示の例を提供することによって、本開示のさまざまな態様を示す。そのような例は、非限定的であり、したがって、本開示のさまざまな態様の範囲は、提供される例のいかなる特定の特徴によっても制限されるべきではない。以下の説明において、「例えば」および「例示的な」というフレーズは、非限定的であり、概して、「例として、であり、この例に限定されない」、「例えば、であり、限定ではない」などと同義である。
[0017]本願明細書において利用されるとき、「および／または」は、「および／または」によって接続されるリストにおける項目の任意の１つまたは複数を意味する。例えば、「ｘおよび／またはｙ」は、３つの要素セット｛（ｘ）、（ｙ）、（ｘ、ｙ）｝の任意の要素を意味する。換言すれば、「ｘおよび／またはｙ」は、「ｘおよびｙの一方または両方」を意味する。他の例として、「ｘ、ｙおよび／またはｚ」は、７つの要素セット｛（ｘ）、（ｙ）、（ｚ）、（ｘ、ｙ）、（ｘ、ｚ）、（ｙ、ｚ）、（ｘ、ｙ、ｚ）｝の任意の要素を意味する。換言すれば、「ｘ、ｙおよび／またはｚ」は、「ｘ、ｙおよびｚの１つまたは複数」を意味する。
[0018]本願明細書において用いられる用語は、特定の例のみを記載するためであり、開示を限定することを意図するものではない。本願明細書において用いられるとき、文脈が明らかに別段の指示をしない限り、単数形は、複数形も含むことを意図する。この明細書において用いられるとき、「備える」、「含む」、「備えている」、「含んでいる」、「有する」、「有している」などの用語は、述べられた特徴、整数、ステップ、動作、要素および／または構成要素の存在を特定するが、１つまたは複数の他の特徴、整数、ステップ、動作、要素、構成要素および／またはそのグループの存在または追加を排除しないということをさらに理解されたい。
[0019]本願明細書において、第１、第２などの用語は、さまざまな要素を記載するために用いられ得るが、これらの要素は、これらの用語によって制限されるべきでないことを理解されたい。これらの用語は、１つの要素を他の要素と区別するために用いられるだけである。したがって、例えば、後述する第１の要素、第１の構成要素または第１の部分は、本開示の教示を逸脱しない範囲で、第２の要素、第２の構成要素または第２の部分と称することができる。同様に、さまざまな空間的用語、例えば、「上部」、「下部」、「側部」などは、相対的な方法で１つの要素を他の要素と区別する際に用いられ得る。しかしながら、構成要素が異なる方法で配向され得ることを理解されたい。例えば、半導体デバイスまたはパッケージは、本開示の教示を逸脱しない範囲で、その「上」面が水平に面しており、その「側」面が垂直に面しているように、横向きにされ得る。
[0020]図面において、層、領域および／または構成要素の厚さまたはサイズは、明確にするために誇張され得る。したがって、この開示の範囲は、そのような厚さまたはサイズによって制限されるべきではない。加えて、図面において、同様の参照符号は、考察の全体にわたって同様の要素を参照し得る。アポストロフィ（’）を有する番号付きの要素は、アポストロフィのない対応して番号が付けられた要素に類似し得る。
[0021]特に明記しない限り、「結合される」という用語は、互いに直接接触する２つの要素を記載するかまたは１つもしくは複数の他の要素によって間接的に接続される２つの要素を記載するために用いられ得る。例えば、要素Ａが要素Ｂに結合される場合、要素Ａは、要素Ｂに直接接触することができるかまたは介在する要素Ｃによって要素Ｂに間接的に接続することができる。同様に、「上に（ｏｖｅｒ）」または「上に（ｏｎ）」という用語は、互いに直接接触する２つの要素を記載するかまたは１つもしくは複数の他の要素によって間接的に接続される２つの要素を記載するために用いられ得る。
[0022]図１および図２を以下参照して、半導体基板１００および半導体基板１００に埋め込まれるプレーナ光導波路２００を備える半導体デバイス１０が示される。特に、半導体基板１００は、屈折率ｎ０およびキャリア密度Ｃ０を有し得る。図３Ａから図３Ｆに関しより詳細に後述するように、導波路２００およびその壁２１０、２２０、２３０、２４０は、拡散、イオン注入または選択的成長および平坦化技術による高ドープ領域であり得る。この目的で、半導体基板１００の結晶組成は、ドーパント（例えば、ＳｉＣ内のアルミニウムまたは窒素）の高濃度から自由キャリアによってその屈折率を減少するために変更され得る。特に、屈折率は、式（１）によって自由キャリアにより減少し得る。
ｎｉ：クラッド領域の屈折率
ｎ０：基板の屈折率
Ｃ０：基板の残りの自由キャリア密度
Ｃｉ：クラッド領域の自由キャリア密度。
光子周波数がキャリアのプラズマ周波数を上回り、かつ、導波路材料のバンドギャップ吸収周波数未満であるとき、そのような領域は、低い光学損失を経験し得る（例えば、高ドーピングのＳｉＣにおける１，３００／１，５００ｎｍ）。
[0023]Ｂｅｎｎｅｔら、ＩＥＥＥ、Ｊ．Ｑｕａｎｔｕｍ Ｅｌｅｃ．、２６、１１３（１９９０）およびＢｏｓｍａら、Ａｐｐｌ．Ｐｈｙｓ．１３１、０２５７０３（２０２２）を参照されたい。その内容は、その全体が参照により本願明細書に組み込まれる。
[0024]図３Ａから図３Ｆを以下参照して、図１から図２の半導体デバイス１０を製造するためのプロセスが示される。高ドープ領域は、例示のプレーナイオン注入プロセスにより、高濃度のドーパントを導入することによって形成され得るが、拡散または選択的成長のような他のプレーナ選択的ドーピングプロセスが用いられ得る。図３Ａでは、屈折率ｎ０を有する半導体基板１００が提供される。半導体基板１００は、基板上面１０１、基板上面１０１の反対側の基板下面１０２および基板上面１０１と基板下面１０２との間の基板側面１０３を含み得る。さらに、誘電体層１１０は、基板上面１０１上に形成され得る。さまざまな実施形態において、誘電体層１１０は、堆積プロセスを介して形成され得る。
[0025]図３Ｂに示すように、開口１２２を有する第１のマスク層１２０は、誘電体層１１０上に形成され得る。さまざまな実施形態において、第１のマスク層１２０は、堆積および／または他の技術を通して誘電体層１１０上に形成され得る。さらに、開口１２２は、フォトリソグラフィ、レーザアブレーションおよび／または他のプロセスを介して形成され得る。
[0026]図３Ｂにさらに示すように、導波路２００の下部クラッディング壁２１０は、イオン注入または他のドーピングプロセスを介して半導体基板１００において形成され得る。例えば、深いイオン注入は、開口１２２を通してイオン注入し得、屈折率ｎ２を有するドーピングした水平領域を形成し得る。このドーピングした水平領域は、導波路２００の下部クラッディング壁２１０を提供し得る。
[0027]図３Ｃに示すように、導波路２００の上部クラッディング壁２２０は、下部クラッディング壁２１０と同様の方法で、イオン注入または他のドーピングプロセスを介して半導体基板１００において形成され得る。例えば、浅いイオン注入プロセスは、下部クラッディング壁２１０を形成するために用いられたのと同じ開口１２２を通して、イオン注入し得る。注入されたイオンは、屈折率ｎ１を有する下部クラッディング壁２１０の上方にドーピングした水平領域を形成し得る。このドーピングした水平領域は、導波路２００の上部クラッディング壁２２０を提供し得る。いくつかの実施形態において、浅いイオン注入プロセスは、深いイオン注入プロセスより少ないエネルギーにより注入されたイオンを与え、したがって、結果として、浅いイオン注入プロセスのイオンは、深くは注入されず、基板上面１０１内に注入される。
[0028]図３Ｄに示すように、図３Ｂおよび図３Ｃの第１のマスク層１２０は、除去され、開口１３２、１３４を有する第２のマスク層１３０によって置換され得る。例えば、第１のマスク層１２０は、エッチング、グラインディングおよび／またはいくつかの他の手段を介して除去され得る。さらに、第２のマスク層１３０は、堆積および／または他の技術を通して誘電体層１１０上に形成され得る。さらに、開口１３２、１３４は、フォトリソグラフィ、レーザアブレーションおよび／または他のプロセスを介して形成され得る。
[0029]そのような開口１３２、１３４を介して、導波路２００の側方クラッディング壁２３０、２４０は、イオン注入または他のドーピングプロセスを介して形成され得る。例えば、イオンは、そのような開口１３２、１３４を介して、半導体基板１００内のさまざまな深さで注入され得る。開口１３２、１３４を介した複数のイオン注入を通して、屈折率ｎ３およびｎ４を有するドーピング垂直領域が形成され得る。さまざまな実施形態において、複数のイオン注入は、深さの範囲にわたりイオンを基板上面１０１内に注入し、ドーピング垂直領域を形成するようなエネルギーの範囲に広がり得る。これらのドーピング垂直領域は、埋め込まれた導波路２００の側方クラッディング壁２３０、２４０を提供し得る。示すように、下部クラッディング壁２１０および上部クラッディング壁２２０が側方クラッディング壁２３０、２４０の間に位置決めされるように、側方クラッディング壁２３０、２４０は、下部クラッディング壁２１０および上部クラッディング壁２２０の両方の横方向の側面に位置し得る。描写された実施形態において、下部クラッディング壁２１０および上部クラッディング壁２２０は、一方の側方クラッディング壁２３０から他方の側方クラッディング壁２４０まで広がり得るかまたは横断し得る。同様に、側方クラッディング壁２３０、２４０は、下部クラッディング壁２１０から上部クラッディング壁２２０まで広がり得るかまたは横断し得る。
[0030]図３Ｄの第２のマスク層１３０は、図３Ｅに示すように除去され得、半導体デバイス１０は、アニールされ、ドーピング領域内の自由キャリアを活性化し得る。例えば、第２のマスク層１３０は、エッチング、グラインディングおよび／またはいくつかの他の手段を介して除去され得る。そのようなアニーリングの後、誘電体層１１０は、除去され得る。また、誘電体層１１０は、エッチング、グラインディングおよび／またはいくつかの他の手段を介して除去され、図１および図２の半導体デバイスを達成し得る。注目すべきこととして、図３Ａから図３Ｆのプロセスの結果としての半導体デバイス１０の基板上面１０１は、平坦面のままとなり得ることを認識されたい。そのような平面性は、導波路２００の上の他の構造、例えば、図４から図７で示す伝導性パッドまたはコンタクトの次の形成につながると判明し得る。
[0031]図４から図７は、半導体デバイスを取得するために図３Ａから図３Ｆのプロセスによって製造され得るさまざまな半導体デバイスを描写し、半導体デバイスの各々は、プレーナ上面およびそれぞれの光学構造体の少なくとも一部を備える埋め込まれた導波路を有する。特に、図４は、切断されたファセットのレーザデバイスおよびウィンドウファセットのレーザデバイスの上面図および端面図を提供する。示すように、切断されたファセットのレーザデバイスは、導波路２００の出口端が、半導体基板１００の基板側面１０３からのレーザ出力を放出する切断されたファセット２６０まで延在する埋め込まれた導波路２００を備え得る。反対に、ウィンドウファセットのレーザデバイスは、導波路２００の出口端が、基板側面１０３の方に延在するが、基板側面１０３までは到達せず、ウィンドウファセット２６１を介して、基板側面１０３からレーザ出力を放出する埋め込まれた導波路２００を備え得る。
[0032]図５は、垂直格子結合器２７０を有する埋め込まれた導波路２００の上面図および断面図を提供する。示すように、垂直格子結合器２７０は、導波路２００のレーザ出力を基板上面１０１の方に向け得る。このように、図５のレーザデバイスは、レーザ出力を基板側面の代わりに基板上面１０１から放出し得る。
[0033]図６は、ｐｎ接合位相器、熱光位相器、ｐｎマイクロリング変調器および調整可能なマイクロリング波長分割多重（ＷＤＢ）フィルタのための上面図および側面図を提供する。図７は、導波路マッハツェンダー変調器およびマイクロリングマッハツェンダー変調器のための上面図を提供する。図６および図７に描写される構造により示すように、図３Ａから図３Ｆのプロセスを用いて、導波路２００のクラッディング壁２１０、２２０、２３０、２４０および／またはさまざまな幾何学的配置の他の構造を形成し得る。この目的で、第１のマスク層１２０および／または第２のマスク層１３０は、パターニングされ、それぞれの幾何学的配置によってクラッディング壁２１０、２２０、２３０、２４０を形成するための適切な開口を提供し得る。
[0034]最後に、図８は、図１から図７の半導体基板１００に適切となり得るさまざまな半導体材料のための特性を描写する。
[0035]本開示は、特定の例の参照を含むが、開示の範囲から逸脱することなく、さまざまな変更がなされ得、均等物が置換され得ることは、当業者によって理解されている。加えて、本開示の範囲から逸脱することなく、開示された例に対して修正が行われ得る。それゆえ、本開示が開示される例に限定されるものではなく、開示が添付の請求の範囲に含まれるすべての例を含むことが意図される。
１０ 半導体デバイス
１００ 半導体基板
１０１ 基板上面
１０２ 基板下面
１０３ 基板側面
１１０ 誘電体層
１２０ 第１のマスク層
１２２ 開口
１３０ 第２のマスク層
１３２ 開口
１３４ 開口
２００ 導波路
２１０ 下部クラッディング壁、クラッディング壁
２２０ 上部クラッディング壁、クラッディング壁
２３０ 側方クラッディング壁、クラッディング壁
２４０ 側方クラッディング壁、クラッディング壁
２６０ ファセット
２６１ ウィンドウファセット
２７０ 垂直格子結合器

Claims (20)

  1. 半導体デバイスを製造する方法であって、
    基板上面を有する半導体基板および前記基板上面に沿った誘電体層を提供するステップと、
    前記基板上面を介して下部クラッディング壁を前記半導体基板において形成するステップと、
    前記基板上面を介して上部クラッディング壁を前記半導体基板において形成するステップであって、前記上部クラッディング壁は、前記下部クラッディング壁の上方にある、ステップと、
    前記基板上面を介して側方クラッディング壁を前記半導体基板において形成するステップであって、前記側方クラッディング壁は、前記下部クラッディング壁および前記上部クラッディング壁の横方向の側面に位置する、ステップと
    を含む方法。
  2. 請求項１に記載の方法であって、前記基板上面に沿った前記誘電体層を形成するステップを含む方法。
  3. 請求項１に記載の方法であって、
    前記誘電体層の上にマスク層を形成するステップを含み、
    前記下部クラッディング壁を形成する前記ステップは、前記マスク層における開口を介して前記下部クラッディング壁にイオン注入するステップを含み、
    前記上部クラッディング壁を形成する前記ステップは、前記マスク層における前記開口を介して前記上部クラッディング壁にイオン注入するステップを含む、
    方法。
  4. 請求項１に記載の方法であって、
    前記誘電体層の上にマスク層を形成するステップを含み、
    前記側方クラッディング壁を形成する前記ステップは、前記マスク層における開口を介して前記側方クラッディング壁にイオン注入するステップを含む、
    方法。
  5. 請求項１に記載の方法であって、
    前記誘電体層の上に第１のマスク層を形成するステップと、
    前記誘電体層から前記第１のマスク層を除去するステップと、
    前記第１のマスク層を除去するステップの後に、前記誘電体層の上に第２のマスク層を形成するステップと
    を含み、
    前記下部クラッディング壁を形成する前記ステップおよび前記上部クラッディング壁を形成する前記ステップは、前記第１のマスク層における第１の開口を介して前記下部クラッディング壁および前記上部クラッディング壁にイオン注入するステップを含み、
    前記側方クラッディング壁を形成する前記ステップは、前記第２のマスク層における第２の開口を介して前記側方クラッディング壁にイオン注入するステップを含む、
    方法。
  6. 請求項１に記載の方法であって、側方クラッディング壁を形成する前記ステップは、各側方クラッディング壁が前記下部クラッディング壁から前記上部クラッディング壁まで垂直に広がるようなエネルギーの範囲を用いてイオン注入するステップを含む、方法。
  7. 半導体デバイスであって、
    基板上面を有する半導体基板および前記基板上面に埋め込まれる導波路を備え、
    前記導波路は、ドーピングした下部クラッディング壁および前記ドーピングした下部クラッディング壁の上方のドーピングした上部クラッディング壁を備え、
    前記導波路は、前記ドーピングした下部クラッディング壁および前記ドーピングした上部クラッディング壁の横方向の側面に位置するドーピングした側方クラッディング壁を備える、
    半導体デバイス。
  8. 請求項７に記載の半導体デバイスであって、前記ドーピングした下部クラッディング壁、前記ドーピングした上部クラッディング壁、および、前記ドーピングした側方クラッディング壁の各々の屈折率は、前記半導体基板の屈折率と異なる、半導体デバイス。
  9. 請求項７に記載の半導体デバイスであって、前記ドーピングした下部クラッディング壁、前記ドーピングした上部クラッディング壁、および、前記ドーピングした側方クラッディング壁の各々の自由キャリアの密度は、前記半導体基板の自由キャリアの密度と異なる、半導体デバイス。
  10. 請求項７に記載の半導体デバイスであって、
    前記ドーピングした側方クラッディング壁は、第１のドーピングした側方クラッディング壁および第２のドーピングした側方クラッディング壁を含み、
    前記ドーピングした下部クラッディング壁は、前記第１のドーピングした側方クラッディング壁から前記第２のドーピングした側方クラッディング壁まで広がる、
    半導体デバイス。
  11. 請求項１０に記載の半導体デバイスであって、前記ドーピングした上部クラッディング壁は、前記第１のドーピングした側方クラッディング壁から前記第２のドーピングした側方クラッディング壁まで広がる、半導体デバイス。
  12. 請求項７に記載の半導体デバイスであって、
    前記ドーピングした側方クラッディング壁は、第１のドーピングした側方クラッディング壁および第２のドーピングした側方クラッディング壁を含み、
    前記第１のドーピングした側方クラッディング壁は、前記ドーピングした下部クラッディング壁から前記上部のドーピングしたクラッディング壁まで広がり、
    前記第２のドーピングした側方クラッディング壁は、前記ドーピングした下部クラッディング壁から前記上部のドーピングしたクラッディング壁まで広がる、
    半導体デバイス。
  13. 請求項１２に記載の半導体デバイスであって、前記第１のドーピングした側方クラッディング壁および前記第２のドーピングした側方クラッディング壁は、前記ドーピングした下部クラッディング壁の下方に延在する、半導体デバイス。
  14. 請求項１２に記載の半導体デバイスであって、前記第１のドーピングした側方クラッディング壁および前記第２のドーピングした側方クラッディング壁は、前記基板上面まで延在する、半導体デバイス。
  15. 請求項１２に記載の半導体デバイスであって、前記基板上面は、前記導波路にわたって平坦である、半導体デバイス。
  16. 請求項７に記載の半導体デバイスであって、
    前記半導体基板の側面の切断されたファセットを備え、
    前記導波路の出口端は、前記切断されたファセットまで延在する、
    半導体デバイス。
  17. 請求項７に記載の半導体デバイスであって、前記導波路は、変調器の一部を備える、半導体デバイス。
  18. 請求項７に記載の半導体デバイスであって、前記導波路は、フィルタの一部を備える、半導体デバイス。
  19. 請求項７に記載の半導体デバイスであって、前記導波路は、位相器の一部を備える、半導体デバイス。
  20. 請求項７に記載の半導体デバイスであって、前記導波路は、マッハツェンダー変調器の一部を備える、半導体デバイス。
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