JP2024004794A - 光電変換装置、機器、積層体 - Google Patents

光電変換装置、機器、積層体 Download PDF

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Abstract

【課題】光電変換装置の光学特性と微細化を両立させる。【解決手段】光電変換素子を有する第１基板と、前記光電変換素子から出力される信号電荷である電子を増幅する増幅トランジスタを有する第２基板と、を備える光電変換装置であって、前記光電変換素子は前記電子を蓄積するＮ型の半導体領域を備え、前記増幅トランジスタはＰ型のＭＯＳトランジスタであることを特徴とする光電変換装置。【選択図】図５

Description

本発明は、光電変換装置、機器、積層体に関する。
光電変換装置において、画質を向上させるための種々の画素構成が検討されている。特許文献１には、増幅トランジスタをＰ型のＭＯＳトランジスタ（ＰＭＯＳ）で形成することで、１／ｆノイズを抑制するように構成した固体撮像素子が記載されている。また、特許文献２には、光電変換素子を含む基板と増幅トランジスタを含む基板とを分けて、それぞれの基板を積層させることで、トランジスタサイズを確保しつつ画素を微細化するように構成した撮像装置が記載されている。
特開２００５―２６８２９５号公報 国際公開第２０２０／１０５７１３号
しかしながら、特許文献１に記載の固体撮像素子は、ホール蓄積型の光電変換素子を有する。そのため、移動度の大きい電子蓄積型の光電変換素子と比べて浮遊拡散（ＦＤ：フローティングディフュージョン）部への転送時間が長くなり、撮像の高速化には適さない。
本発明は、高速駆動であり画素の１／ｆノイズを効果的に抑制し得る、微細化に適した光電変換装置を提供することを目的とするものである。
本明細書の一開示によれば、光電変換素子を有する第１基板と、前記光電変換素子から出力される信号電荷である電子を増幅する増幅トランジスタを有する第２基板と、を備える光電変換装置であって、前記光電変換素子は前記電子を蓄積するＮ型の半導体領域を備え、前記増幅トランジスタはＰ型のＭＯＳトランジスタであることを特徴とする光電変換装置が提供される。
本発明によれば、微細化に適した画素構造を備えた光電変換装置において、高速駆動であり、画素の１／ｆノイズを抑制した高品質な信号を出力することが可能である。
実施形態に係る光電変換装置を説明するブロック図 第１実施形態に係る光電変換装置を説明する回路図 第１実施形態に係る光電変換装置を説明する回路図 第１実施形態に係る光電変換装置を説明する回路図 第１実施形態に係る光電変換装置を説明する断面図 第１実施形態に係る光電変換装置の製造方法を説明する断面図 第１実施形態に係る光電変換装置の製造方法を説明する断面図 第１実施形態に係る光電変換装置の製造方法を説明する断面図 第１実施形態に係る光電変換装置の製造方法を説明する断面図 第１実施形態に係る光電変換装置の製造方法を説明する断面図 第１実施形態に係る光電変換装置の製造方法を説明する断面図 第２実施形態に係る光電変換装置の製造方法を説明する断面図 第２実施形態に係る光電変換装置の製造方法を説明する断面図 第３実施形態に係る光電変換装置を説明する回路図 第３実施形態に係る光電変換装置を説明する回路図 第３実施形態に係る光電変換装置を説明する回路図 第３実施形態に係る光電変換装置の製造方法を説明する断面図 第３実施形態に係る光電変換装置の製造方法を説明する断面図 第４実施形態に係る機器を説明する模式図
以下、図面を参照しながら各実施形態を説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。また、以下に述べる各実施形態では、光電変換装置の一例として、撮像向けのセンサを中心に説明する。ただし、各実施形態は、撮像向けのセンサに限られるものではなく、光電変換装置の他の例にも適用可能である。例えば、撮像装置、測距装置（焦点検出やＴＯＦ（Ｔｉｍｅ Ｏｆ Ｆｌｉｇｈｔ）を用いた距離測定等の装置）、測光装置（入射光量の測定等の装置）などがある。
本明細書において、必要に応じて特定の方向や位置を示す用語（例えば、「上」、「下」、「右」、「左」および、それらの用語を含む別の用語）を用いる。それらの用語の使用は図面を参照した実施形態の理解を容易にするためであって、それらの用語の意味によって本発明の技術的範囲が限定されるものではない。
本明細書に記載される配線、パッドなどの金属部材は、ある１つの元素の金属単体から構成されていても良いし、混合物（合金）であってもよい。例えば、銅配線として説明される配線は、銅の単体によって構成されていても良いし、銅を主に含み、他の成分をさらに含んだ構成であっても良い。また、例えば、外部の端子と接続されるパッドは、アルミニウムの単体から構成されていても良いし、アルミニウムを主に含み、他の成分をさらに含んだ構成であっても良い。ここに示した銅配線およびアルミニウムのパッドは一例であり、種々の金属に変更することができる。また、ここで示した配線およびパッドは半導体装置において使用される金属部材の一例であり、他の金属部材にも適用されうる。
本明細書において、「画素トランジスタ」とは、受光した光量に応じた光電変換素子から出力される信号電荷を読み出すためのトランジスタであり、かつ、複数の光電変換素子（画素）で共有可能なトランジスタである。例えば画素トランジスタには、光電変換素子から出力される信号電荷を増幅して出力する増幅トランジスタが少なくとも含まれる。
本明細書において「部材Ａと部材Ｂとを電気的に接続する」と記載した場合、部材Ａと部材Ｂとが直接接続される場合に限られない。例えば部材Ａと部材Ｂとの間に別の部材Ｃが接続されていたとしても、電気的に接続されていればよい。
本発明による各実施形態に係る光電変換装置に共通する構成について、図１を用いて説明する。
図１は、各実施形態に適用される光電変換装置１の概略構成を示すブロック図の一例である。
図１に示すように、光電変換装置１は、第１基板１０、第２基板２０、及び第３基板３０の３つの基板を備えている。光電変換装置１は、これら３つの基板を貼り合わせて構成された３次元構造である。また、第１基板１０、第２基板２０、及び第３基板３０は、この順に積層されている。
第１基板１０は、光電変換を行う複数の画素１２が設けられた第１半導体部材１１を有する。複数の画素１２は、第１基板１０における画素領域１３内に行列状に設けられている。複数の画素１２の各々は、電子蓄積型の光電変換素子を含み、入射光の光量に応じた画素信号を出力する。また、光電変換素子は電子を蓄積するＮ型の半導体領域を備える。
第２基板２０は、画素１２から出力された電荷に基づく画素信号を出力する読み出し回路２２が設けられた第２半導体部材２１を有する。読み出し回路２２は画素トランジスタを含む。また、第２基板２０は行方向に延在する複数の制御線２３と、列方向に延在する複数の垂直出力線２４とを有している。制御線２３は、後述する垂直駆動回路３３に接続されている。垂直出力線２４の各々は、列方向に並ぶ読み出し回路２２に接続され、これら読み出し回路２２に共通の信号線をなしている。垂直出力線２４は、後述する列信号処理部３４に接続されている。
第３基板３０は、画素信号を処理するロジック回路３２が設けられた第３半導体部材３１を有する。ロジック回路３２は、例えば、垂直駆動回路３３、列信号処理部３４、水平駆動回路３５、出力回路３６、及びシステム制御部３７を有している。
垂直駆動回路３３は、システム制御部３７から供給される制御信号を受け、画素１２及び読み出し回路２２を駆動するための制御信号を生成し、制御線２３を介して画素１２及び読み出し回路２２に供給する機能を備える制御回路である。読み出し回路２２から行単位で読み出された信号は、垂直出力線２４を介して列信号処理部３４に入力される。
列信号処理部３４は、垂直出力線２４の各々に対応して設けられ、各々が処理回路及び信号保持回路を含む複数の列回路を有する。処理回路は、対応する出力線を介して出力される画素信号に対して所定の信号処理を行う機能を備える。処理回路が行う信号処理としては、例えば、増幅処理、相関二重サンプリング（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）による補正処理、アナログ・デジタル変換（ＡＤ変換）処理などが挙げられる。信号保持回路は、処理回路で処理された画素信号を保持するためのメモリとしての機能を備える。
水平駆動回路３５は、システム制御部３７から供給される制御信号を受け、列信号処理部３４から画素信号を読み出すための制御信号を生成し、列信号処理部３４に供給する機能を備える制御回路である。水平駆動回路３５は、列信号処理部３４の各列の列回路を順次走査し、各々に保持されている画素信号を、出力回路３６へと出力させる。
出力回路３６は、外部インターフェース回路を有し、列信号処理部３４で処理された信号を光電変換装置１の外部へ出力するための回路である。なお、出力回路３６が備える外部インターフェース回路は、特に限定されるものではない。
システム制御部３７は、垂直駆動回路３３、列信号処理部３４及び水平駆動回路３５等の動作を制御する制御信号を生成し、各機能ブロックに供給する制御回路である。
以上より、本発明の各実施形態では、図１で説明したような３つの基板が３次元に積層された光電変換装置１の概略構成が基本となる。光電変換素子が形成される基板と、画素トランジスタが形成される基板とを分けて、それぞれの基板を積層させる。そうすることによって、画素ピッチを縮小した際にも画素トランジスタを配置するスペースを確保することができ、微細化に適した光電変換装置の構成であると考えられ得る。
この光電変換装置１の概略構成は、以下で説明する各実施形態に適用され得る。
〈第１実施形態〉
本発明による第１実施形態に係る光電変換装置１の構成について、図２から図１１を用いて説明する。なお、図１と同様の構成要素には同一の符号が付されており、これらの構成要素についての説明は省略又は簡略化されることがある。また、本実施形態に係る光電変換装置１の概略構成については、図１で説明した通りである。
以下では、図１に示した概略構成の光電変換装置１において、本実施形態において特徴的な観点に着目して説明を行う。
図２から図４は、本実施形態に係る画素１２及び読み出し回路２２の回路図の一例である。なお、図２は、１つの画素１２の出力が１つの読み出し回路２２に入力される場合の回路図である。他にも、複数の画素１２が１つの読み出し回路２２を共有している場合もあり、１つの読み出し回路２２に接続される画素１２の数は任意の数に変更可能である。より具体的に、２つの画素１２が１つの読み出し回路２２を共有している場合を図３に、４つの画素１２が１つの読み出し回路２２を共有している場合を図４に示す。ここで、「共有」とは、複数の画素１２の出力が共通の読み出し回路２２に入力されることを指している。
なお、図２から図４に示される各画素１２は、互いに共通の構成要素を有している。そのため、各画素１２の構成要素を互いに区別するために、各画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。以下では、各画素１２の構成要素を互いに区別する必要のある場合には、各画素１２の構成要素の符号の末尾に識別番号を付与する。しかし、各画素１２の構成要素を互いに区別する必要のない場合には、各画素１２の構成要素の符号の末尾の識別番号を省略するものとする。
以下では、最も単純な回路構成である図２を用いて、詳細な説明を行う。
以下の説明では、１つの読み出し回路２２に対して接続される任意の数の画素１２の組を単位画素２５と呼ぶものとする。図２は複数の単位画素２５のうち、第ｍ行第ｎ列に配された単位画素２５（ｍ，ｎ）を抜き出して示している。ｍは１～Ｍの整数であり、ｎは１～Ｎの整数である。なお、その他の単位画素２５の回路構成は、単位画素２５（ｍ，ｎ）と同様であり得る。
図２に示すように、単位画素２５（ｍ，ｎ）は、光電変換素子ＰＤ１と、浮遊拡散部ＦＤ１と、転送トランジスタＴＲ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３を有する。さらに、単位画素２５（ｍ，ｎ）は、選択トランジスタＭ４と、浮遊拡散（ＦＤ：フローティングディフュージョン）容量切り替えトランジスタＭ５を有する。なお、詳細は後述するが、ＦＤ容量切り替えトランジスタＭ５が配置されない場合もある。また、選択トランジスタＭ４が配置されない場合もある。
また、例えば図２においては、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４と、ＦＤ容量切り替えトランジスタＭ５がそれぞれ「画素トランジスタ」に相当する。また、転送トランジスタＴＲ１は光電変換素子ＰＤ１から出力される信号電荷である電子を増幅トランジスタＭ３に転送する。また、増幅トランジスタＭ３は、光電変換素子ＰＤ１から出力される信号電荷である電子を増幅する。
光電変換素子ＰＤ１は、例えばフォトダイオードである。光電変換素子ＰＤ１は、アノードが基準電圧ノードに接続され、カソードが転送トランジスタＴＲ１のソースに接続されている。転送トランジスタＴＲ１のドレインは、ＦＤ容量切り替えトランジスタＭ５のドレイン及び増幅トランジスタＭ３のゲートに接続されている。また、第２基板２０は転送トランジスタＴＲ１のドレイン、ＦＤ容量切り替えトランジスタＭ５のドレイン及び増幅トランジスタＭ３のゲートが接続されるノードを有する。浮遊拡散部ＦＤ１は、容量成分（ＦＤ容量）の一部を含み、電荷保持部としての機能を備える。なお、ＦＤ容量は浮遊拡散部ＦＤ１と、浮遊拡散部ＦＤ１から増幅トランジスタＭ３のゲートへの電気的経路に含まれる寄生容量を含む。ＦＤ容量切り替えトランジスタＭ５のソースは、リセットトランジスタＭ２のドレインに接続されている。リセットトランジスタＭ２のソースは、ノードＶＲＥＳに接続されている。ノードＶＲＥＳは、光電変換素子ＰＤ１及び浮遊拡散部ＦＤ１のリセット動作に応じて、基準電圧ＧＮＤよりも大きく電源電圧ＶＤＤ（第１電源電圧）よりも小さな範囲の電圧を設定し得る。但し、ノードＶＲＥＳの設定電圧範囲については制限があるので後述する。増幅トランジスタＭ３のドレインは、基準電圧ノードに接続されている。なお、ここでは一例として基準電圧ノードを設地電位としている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。選択トランジスタＭ４のソースは、垂直出力線２４ｎに接続されている。また、垂直出力線２４ｎには、列電流源４０が接続されている。
なお、第１基板１０は光電変換素子ＰＤ１と転送トランジスタＴＲ１と浮遊拡散部ＦＤ１を含み、第２基板２０はリセットトランジスタＭ２と増幅トランジスタＭ３と選択トランジスタＭ４とＦＤ容量切り替えトランジスタＭ５を含む。また、第３基板は列電流源４０を含む。
なお、ＭＯＳトランジスタのソース及びドレインの呼称はトランジスタの導電型や着目する機能によって異なることがある。本実施形態において使用するソース及びドレインの名称の一部又は全部は、逆の名称で呼ばれることもある。
本実施形態における光電変換素子ＰＤは、光入射によって生成される電子正孔対のうち、電子を信号電荷として用いる電子蓄積型フォトダイオードで形成される。電子蓄積型のフォトダイオードは、キャリアとなる電子の移動度がホールの移動度よりも大きいことから、蓄積された電荷の浮遊拡散部ＦＤへの転送速度がホール蓄積型のフォトダイオードよりも大きくなるため、高速撮像を行う上では有利な構成となり得る。また、転送トランジスタＴＲは、電子蓄積型フォトダイオードの転送に適したＮ型のＭＯＳトランジスタ（ＮＭＯＳ）で形成される。
一方で、本実施形態における画素トランジスタはＰ型のＭＯＳトランジスタ（ＰＭＯＳ）で形成される。ＰＭＯＳにおいては、ＮＭＯＳに比べ１／ｆノイズが１桁から２桁小さいことが知られている。また、後述するソースフォロワ回路をＰＭＯＳで構成する場合は、ランダムテレグラフシグナル（ＲＴＳ：Ｒａｎｄｏｍ Ｔｅｌｅｇｒａｐｈ Ｓｉｇｎａｌ）ノイズがＮＭＯＳ構成のソースフォロワ回路に比べて小さくなることが知られている。さらに、本実施形態においては、画素トランジスタのゲートはＰ型のポリシリコンを含む。
以上より、特に、増幅トランジスタＭ３をＰＭＯＳで形成することが、読み出し回路２２で発生するノイズの低減には有効であり得る。このように、読み出し回路２２に比較的ノイズの小さなＰＭＯＳ構成を取ることで、画素トランジスタのゲートサイズを増大させたり、ゲート酸化膜容量を増加させたりせずに、読み出し回路２２で発生する１／ｆやＲＴＳ等のノイズを効果的に抑制し得る。
図２の回路構成の場合は、各行の制御線２３ｍは、転送トランジスタＴＲ１のゲート、リセットトランジスタＭ２のゲート、選択トランジスタＭ４のゲート、及びＦＤ容量切り替えトランジスタＭ５のゲートに接続された４本の信号線を含む。第ｍ行の単位画素２５の転送トランジスタＴＲ１のゲートには、垂直駆動回路３３から制御信号ＴＸ１ｍが供給される。第ｍ行の単位画素２５のリセットトランジスタＭ２のゲートには、垂直駆動回路３３から制御信号ＲＳＴｍが供給される。第ｍ行の単位画素２５の選択トランジスタＭ４のゲートには、垂直駆動回路３３から制御信号ＳＥＬｍが供給される。第ｍ行の単位画素２５のＦＤ容量切り替えトランジスタＭ５のゲートには、垂直駆動回路３３から制御信号ＦＤＧｍが供給される。
光電変換素子ＰＤ１は、入射光をその光量に応じた量の電荷に変換（光電変換）し、生じた電荷を蓄積する。転送トランジスタＴＲ１は、オンになることにより光電変換素子ＰＤ１が保持する信号電荷の電荷Ｑを浮遊拡散部ＦＤ１に転送する。光電変換素子ＰＤ１から転送された電荷Ｑは、ＦＤ容量に保持される。その結果として、ＦＤ容量をＣとした場合に、浮遊拡散部ＦＤ１は、Ｑ＝ＣＶに基づく電荷電圧変換によって、光電変換素子ＰＤ１から転送された電荷の量に応じた電圧Ｖとなる。
ＦＤ容量切り替えトランジスタＭ５は、ＦＤ容量の容量値を切り替える際に用いられる。一般に、暗い場所での撮影時は画素信号が小さい。電荷電圧変換を行う際に、ＦＤ容量が大きければ、増幅トランジスタＭ３で変換した際の電圧Ｖが小さくなってしまう。一方、明るい場所では、画素信号が大きくなるので、ＦＤ容量が大きくなければ、光電変換素子ＰＤ１の電荷が浮遊拡散部ＦＤ１で飽和する。さらに、増幅トランジスタＭ３で変換した際の電圧Ｖが大きくなりすぎないように、ＦＤ容量を大きくする。
これらを踏まえると、ＦＤ容量切り替えトランジスタＭ５をオンにしたときには、ＦＤ容量切り替えトランジスタＭ５分のゲート容量が増えるので、全体のＦＤ容量が大きくなる。一方、ＦＤ容量切り替えトランジスタＭ５をオフにしたときには、全体のＦＤ容量が小さくなる。このように、ＦＤ容量切り替えトランジスタＭ５をオン／オフ切り替えすることで、ＦＤ容量の容量値を可変にし、変換効率を切り替えることができる。なお、読み出し回路２２にＦＤ容量切り替えトランジスタＭ５を配置せず、リセットトランジスタＭ２のドレインが浮遊拡散部ＦＤ１に接続される構成でもよい。
選択トランジスタＭ４は、オンになることにより増幅トランジスタＭ３を垂直出力線２４ｎに接続する。増幅トランジスタＭ３は、ドレインが基準電位ＧＮＤに接続され、ソースに選択トランジスタＭ４を介して列電流源４０からバイアス電流が供給される構成となっており、ゲートを入力ノードとする増幅部（ソースフォロワ回路）を構成する。これにより増幅トランジスタＭ３は、浮遊拡散部ＦＤの電圧に基づく信号を、選択トランジスタＭ４を介して垂直出力線２４ｎに出力する。この意味で、増幅トランジスタＭ３及び選択トランジスタＭ４は、浮遊拡散部ＦＤ１に保持された電荷の量に応じた画素信号を出力する出力部である。
リセットトランジスタＭ２は、電荷保持部としての浮遊拡散部ＦＤをリセットするための電圧ＶＲＥＳ（第２電源電圧）の浮遊拡散部ＦＤ１への供給を制御する機能を備える。リセットトランジスタＭ２は、オンになることにより浮遊拡散部ＦＤ１を電圧ＶＲＥＳ（第２電源電圧）に応じた電圧にリセットする。この際、転送トランジスタＴＲ１を同時にオンにすることで、光電変換素子ＰＤ１を電圧ＶＲＥＳ（第２電源電圧）に応じた電圧にリセットすることも可能である。
電圧ＶＲＥＳ（第２電源電圧）は、基準電圧ＧＮＤより大きく電源電圧ＶＤＤ（第１電源電圧）より小さな範囲の電圧を設定し得る。すなわち、リセットトランジスタＭ２に供給される電圧ＶＲＥＳ（第２電源電圧）は、基準電圧ＧＮＤより大きく電源電圧ＶＤＤ（第１電源電圧）より小さい。しかし、光電変換素子ＰＤ１への光入射に対する浮遊拡散部ＦＤ１の電圧変動範囲が、増幅トランジスタＭ３と列電流源４０によって構成されるソースフォロワ回路の線形応答範囲に収まるように適宜調整する必要がある。言い換えると、ソースフォロワ回路を構成する列電流源４０に含まれる定電流負荷となるＭＯＳトランジスタ（ここではＰＭＯＳを想定）が、光電変換素子ＰＤ１への光入射の程度に関わらず、常に飽和領域で駆動するような状態に設定する必要がある。すなわち、電圧ＶＲＥＳ（第２電源電圧）が電源電圧ＶＤＤ（第１電源電圧）に近づくほど、画素信号が小さい暗い場所の撮影の際に列電流源４０が動作しにくくなり、光入射に対して線形応答性が崩れる場合がある。そのため、適切な電圧ＶＲＥＳ（第２電源電圧）の設定が必要になり得る。なお、増幅トランジスタＭ３に供給される電源電圧ＶＤＤ（第１電源電圧）とリセットトランジスタＭ２に供給されるノードＶＲＥＳ（第２電源電圧）とは異なる。
また、電圧ＶＲＥＳ（第２電源電圧）を電源電圧ＶＤＤ（第１電源電圧）から下げた場合、光電変換素子ＰＤ１のリセット電圧が低下し得る。そこで、光電変換素子ＰＤ１のアノード（図２では基準電位に接続）に適切な負バイアスを印加する。そうすることによって、電圧ＶＲＥＳ（第２電源電圧）を電源電圧ＶＤＤ（第１電源電圧）から低下させた場合にも、電源電圧ＶＤＤ（第１電源電圧）によるリセットと同等なリセット動作を行える。
以上より、画素トランジスタを適宜制御することにより、各々の単位画素２５からは、浮遊拡散部ＦＤのリセット電圧に応じた信号と光電変換素子ＰＤへの入射光量に応じた信号とが読み出される。
図５は、本実施形態に係る光電変換装置１のうちの１つの単位画素２５に対応する断面図の一例である。
本実施形態に係る光電変換装置１は、図５に示すように、第１基板１０と第２基板２０と第３基板３０を有する。なお、第１基板１０と第２基板２０と第３基板３０は順に積層される。
第１基板１０は第１半導体部材１１と第１絶縁膜１３０を有する。第１半導体部材１１は、光電変換素子ＰＤと浮遊拡散部ＦＤが配置される。ここで、光電変換素子ＰＤはＮ型の半導体領域１１０を含む。また、第１絶縁膜１３０に転送トランジスタＴＲのゲート１２０が配置される。
第２基板２０は第２半導体部材２１と第２絶縁膜２３０を有する。第２半導体部材２１に、画素トランジスタの第１ソース／ドレイン領域２１１が配置される。また、第２絶縁膜２３０に、画素トランジスタの第１ゲート２２０と配線構造体２４０、２５０が配置される。さらに、第２半導体部材２１は素子分離領域２０１が配置されうる。
第３基板３０は第３半導体部材３１と第３絶縁膜３１０を有する。第３半導体部材３１に、ゲートを含むＭＯＳトランジスタなど、が設けられており、ＡＤ変換回路部や電流源４０などの所定の信号処理部が配置されうる。また、第３絶縁膜３１０に、配線構造体３２０、３５０が配置される。
第１基板１０と第２基板２０と第３基板３０は、第１絶縁膜１３０と第２半導体部材２１と第２絶縁膜２３０と第３絶縁膜３１０の内部に配置された配線構造体２４０、２５０、３２０、３５０によりそれぞれ電気的に接続されうる。また、配線構造体２５０と配線構造体３５０及び、第２絶縁膜２３０と第３絶縁膜３１０はそれぞれ向き合うように積層されており、配線構造体２５０と配線構造体３５０とが電気的に接続されている。なお、第２基板２０の深さ位置を貫通する配線構造体２４０は浮遊拡散部ＦＤに電気的に接続する。さらに、配線構造体２４０は、第１ゲート２２０に電気的に接続する。
なお、第１半導体部材１１は第１面１４０と第２面１５０を有し、第１面１４０が受光面となる。第１半導体部材１１、第１絶縁膜１３０、第２半導体部材２１、第２絶縁膜２３０、第３絶縁膜３１０、第３半導体部材３１は第１面１４０側から第２面１５０側へ向かう方向に順番に積層される。
また、第１半導体部材１１の上には、第１面１４０側から順番に、層内レンズ、カラーフィルタ層、マイクロレンズなどの光学構造体（不図示）が配置されうる。
以上に示すように、本実施形態に係る光電変換装置は、積層型センサであり、裏面照射型のセンサでもある。
次に、本実施形態に係る光電変換装置の製造方法について、図６から図１１を用いて説明する。図６から図１１は、本実施形態に係る光電変換装置の製造方法を示す工程断面図の一例である。
まず、図６に示すように、第１半導体部材１１に、光電変換素子ＰＤ及び浮遊拡散部ＦＤが形成される。また、素子分離領域（不図示）も第１半導体部材１１に形成され得る。ここで、光電変換素子ＰＤの内部にＮ型の半導体領域１１０が形成される。また、浮遊拡散部ＦＤはＮ型の半導体領域を含む。また、第２面１５０の上に、転送トランジスタＴＲのゲート１２０が形成される。ここで、ゲート１２０はＮ型のポリシリコンにより形成される。ここで、Ｎ型のポリシリコンは例えば減圧ＣＶＤ法を用いて、成膜中にドーパントのガスを導入することで形成することが可能である。また、ポリシリコン膜形成後にイオン注入法を用いてＮ型の不純物を注入することで形成することも可能である。その後、第１絶縁膜１３０が第２面１５０の上に形成される。なお、第１半導体部材１１は、例えばシリコン基板である。
次に図７に示すように、第１絶縁膜１３０の上に第２半導体部材２１を配する。ここで、例えば第１半導体部材１１と第２半導体部材２１はシリコン酸化膜である第１絶縁膜１３０を介して接合することが可能である。
その後、図８に示すように、第２半導体部材２１が薄膜化される。また、第２半導体部材２１に、素子分離領域２０１および第１ウェル領域２０２が形成される。ここで、第１ウェル領域２０２は素子分離領域２０１により電気的に分離されている。なお、第１ウェル領域２０２はＮ型の半導体領域を含む。
その後、第２半導体部材２１の上に画素トランジスタのゲート形成用にＰ型の第１ポリシリコン層２２０Ａが形成される。ここで、Ｐ型のポリシリコンは例えば減圧ＣＶＤ法を用いて、成膜中にドーパントのガスを導入することで形成することが可能である。また、ポリシリコン膜形成後にイオン注入法を用いてＰ型の不純物を注入することで形成することも可能である。
ついで、図９に示すように、フォトリソグラフィ技術及び、エッチング技術を用いてトランジスタの第１ゲート２２０を第２半導体部材２１の上に形成する。そして、第１ゲート２２０を形成した後に、イオン注入技術を用いて、Ｐ型の第１ソース／ドレイン領域２１１を第２半導体部材２１に形成する。これによりＰ型のポリシリコンを含む第１ゲート２２０を有したＰ型の画素トランジスタが形成される。すなわち、第１半導体部材１１に形成された光電変換素子ＰＤ及び浮遊拡散部ＦＤを駆動するための、リセットトランジスタＭ２、増幅トランジスタＭ３、選択トランジスタＭ４、ＦＤ容量切り替えトランジスタＭ５等が、第２半導体部材２１に形成される。
また、画素トランジスタを形成した後に、図１０に示すように第２半導体部材２１の上に第２絶縁膜２３０が形成される。その後、第２絶縁膜２３０の内部に配線構造体２４０、２５０が形成される。なお、配線構造体２４０は、第２基板２０の深さ位置を貫通するように形成される。また、配線構造体２４０は浮遊拡散部ＦＤと第１ゲート２２０に電気的に接続する。すなわち、第１半導体部材１１と第２半導体部材２１は配線構造体２４０により電気的に接続される。
ここで、第２半導体部材２１に形成された画素トランジスタは、第１半導体部材１１と第２半導体部材２１を積層した後に形成する方法に限るものではない。前もって第２半導体部材２１に画素トランジスタを形成した後に、第１半導体部材１１と第２半導体部材２１を接合することも可能である。なお、図１０に示す構造を第１基板１０と第２基板２０を備える積層体としてもよい。
その後、図１１に示すように、第３半導体部材３１に第３絶縁膜３１０と配線構造体３２０、３５０が形成された第３基板３０が第２基板２０に積層される。すなわち、第１基板１０と第２基板２０を備える積層体に第３基板３０が積層される。配線構造体２５０と配線構造体３５０及び、第２絶縁膜２３０と第３絶縁膜３１０がそれぞれ向き合うように、第２基板２０と第３基板３０は積層されており、配線構造体２５０と配線構造体３５０とが電気的に接続されている。ここで、例えば、配線構造体２５０、３５０はＣｕを主体とする導電性材料を含み、第２絶縁膜２３０、第３絶縁膜３１０はシリコン酸化膜を含む。それによって、Ｃｕ－Ｃｕの金属接合及びシリコン酸化膜の共有結合により、第２基板２０と第３基板３０を接合することができる。ここで、第２絶縁膜２３０及び、第３絶縁膜３１０はシリコン酸化膜に限ったものではなく、複数の膜から構成することも可能である。
また、第２基板２０と第３基板３０の積層方法はＣｕ－Ｃｕの金属接合とシリコン酸化膜の共有結合に限ったものではなく、絶縁膜同士の接合とすることも可能である。
また、第２基板２０と第３基板３０を積層した後に、第１半導体部材１１を薄膜化する。なお、その後に、第１面１４０上に層内レンズ、カラーフィルタ層、マイクロレンズなどの光学構造体を形成してもよい。
このように、本実施形態に係る光電変換装置１は、光電変換素子ＰＤがＮ型の半導体領域１１０を備え、読み出し回路２２に含まれる画素トランジスタはＰＭＯＳで形成される。同一の基板上に導電型の異なるＭＯＳトランジスタを形成する場合は、それぞれの導電型のトランジスタのウェル領域を電気的に分離するための物理的なスペースが必要になり、微細化しにくい構成となる。
しかしながら、図５の構成の場合は、画素１２と読み出し回路２２に含まれる画素トランジスタが物理的に切り離された異なる基板上にそれぞれ形成される。そのため、当該２つの要素（画素１２と画素トランジスタ）のウェル領域について、構造上、新たに分離のためにスペースを設ける必要がない。すなわち、光電変換素子ＰＤを電子蓄積型フォトダイオードで形成する場合は、画素トランジスタをＰＭＯＳで形成したとしても、ＮＭＯＳの場合に比べて、レイアウト効率の低減は生じにくい。
さらに、同一の基板上に導電型の異なるＭＯＳトランジスタを形成する場合は、ＭＯＳトランジスタ形成時にマスクの切り替えが必要となる。しかし、各基板上に単一の導電型のＭＯＳトランジスタのみ形成し、各基板を積層する場合は、ＭＯＳトランジスタ形成時にマスクの切り替えは不要となる。
したがって、本実施形態によれば、電子蓄積型の光電変換素子を第１基板に形成し、増幅トランジスタを第２基板にＰＭＯＳで形成する。そうすることによって、高速駆動であり画素の１／ｆノイズを効果的に抑制し得る、微細化に適した光電変換装置を提供することが可能となる。
〈第２実施形態〉
本発明による第２実施形態に係る光電変換装置１の構成について、図１２と図１３を用いて説明する。図１２と図１３は、本実施形態に係る光電変換装置１の製造方法を示す工程断面図の一例である。なお、第１実施形態と同様の構成要素には同一の符号が付されており、これらの構成要素についての説明は省略又は簡略化されることがある。
本実施形態は、ＰＭＯＳのゲートの導電型が第１実施形態とは異なる。第１実施形態では、読み出し回路２２に含まれる画素トランジスタのゲートがＰ型ポリシリコンで形成される例を挙げた。しかし、本実施形態では、画素トランジスタのゲートがＮ型ポリシリコンで形成される例について説明する。なお、本実施形態における光電変換装置１の概略構成を示す図１、画素１２及び読み出し回路２２の一例を示す図２から図４、概略断面を示す図５から図７は、第１実施形態と同様である。
以下、本実施形態の読み出し回路２２に含まれる画素トランジスタのゲートをＮ型ポリシリコンで形成する光電変換装置１の製造方法について説明する。なお、第２半導体部材２１を積層するまでの工程は第１実施形態と同様であるため、説明は省略する。
図１２に示すように、第２半導体部材２１に素子分離領域２０１および第１ウェル領域２０２が形成される。ここで、第１ウェル領域２０２はＮ型の半導体領域を含む。その後、第２ポリシリコン層２２１ＡはＮ型のポリシリコンにより第２半導体部材２１の上に形成される。ここで、Ｎ型のポリシリコンは例えば減圧ＣＶＤ法を用いて、成膜中にドーパントのガスを導入することで形成することが可能である。また、ポリシリコン膜形成後にイオン注入法を用いてＮ型の不純物を注入することで形成することも可能である。次に、第２ポリシリコン層２２１Ａ上にゲートのパターニング時にマスクとして機能するハードマスク層２２５Ａが形成される。
次に、図１３に示すように、フォトリソグラフィ技術及び、エッチング技術を用いて、第２ゲート２２１、及びゲート上にハードマスク層２２５を形成する。その後、イオン注入技術を用いて、Ｐ型の第１ソース／ドレイン領域２１１が形成される。この際、ハードマスク層２２５がソース／ドレイン注入時にマスクとなり、第２ゲート２２１にＰ型の不純物が注入されることを抑制する。これにより低抵抗なＮ型のポリシリコンゲートを有したＰ型のトランジスタを形成することが可能となる。ここで、Ｐ型の第１ソース／ドレイン領域２１１を形成するために実施するイオン注入時のＰ型不純物濃度を、第２ゲート２２１中のＮ型不純物濃度より相対的に低くする。そうすることによって、ハードマスク層２２５を用いずにＮ型のゲートを有するＰ型トランジスタを形成することも可能である。
以上より、本実施形態によれば、電子蓄積型の光電変換素子を第１基板に形成し、増幅トランジスタを第２基板にＰＭＯＳで形成する。そうすることによって、高速駆動であり画素の１／ｆノイズを効果的に抑制し得る、微細化に適した光電変換装置を提供することが可能となる。
なお、ゲートのポリシリコンの導電型は、絶縁膜を介して対向する半導体基板との仕事関数差によって、当該ゲートを含むＭＯＳトランジスタのしきい値電圧を決定するパラメータになり得る。読み出し回路２２に含まれる画素トランジスタのゲートのポリシリコンの導電型を適宜設定することで、ゲートに印加される電圧幅が限られた条件においても、効果的にしきい値電圧を制御することが可能になる。
〈第３実施形態〉
本発明による第３実施形態に係る光電変換装置１の構成について、図１４から図１８を用いて説明する。なお、第１実施形態乃至第２実施形態と同様の構成要素には同一の符号が付されており、これらの構成要素についての説明は省略又は簡略化されることがある。
本実施形態は、画素トランジスタの導電型が第１実施形態乃至第２実施形態とは異なる。第１実施形態乃至第２実施形態では、画素トランジスタが全てＰＭＯＳで構成される例を挙げた。しかし、本実施形態では、画素トランジスタがＮＭＯＳとＰＭＯＳの２つの異なる導電型のＭＯＳトランジスタを含む例について説明する。なお、光電変換装置１の概略構成を示す図１、概略断面を示す図５から図７は、第１実施形態乃至第２実施形態と同様である。しかし、単位画素２５の回路構成は、第１実施形態及び第２実施形態とは異なる。
図１４から図１６は、本実施形態に係る画素１２及び読み出し回路２２の回路図の一例である。ここでは、読み出し回路２２に含まれるＭＯＳトランジスタにおいて、リセットトランジスタＭ２及びＦＤ容量切り替えトランジスタＭ５がＮＭＯＳで形成され、増幅トランジスタＭ３及び選択トランジスタＭ４がＰＭＯＳで形成される場合を例に挙げて説明する。この例は、リセットトランジスタＭ２及びＦＤ容量切り替えトランジスタＭ５を画素１２に含まれる転送トランジスタＴＲと同様の導電型で形成することができる。さらに、１／ｆやＲＴＳノイズの低減に効果的なＰＭＯＳを増幅トランジスタＭ３に適用することができ、微細化及び読み出し回路２２の低ノイズ化に効果的な構成であり得る。
なお、読み出し回路２２に含まれる画素トランジスタの導電型の組み合わせについては、ここで説明する例に限定されるものではない。
また、図１４は、１つの画素１２が１つの読み出し回路２２に対応している場合の回路図である。本実施形形態においても、１つの読み出し回路２２に接続される画素１２の数は任意の数に変更可能である。より具体的に、２つの画素１２が１つの読み出し回路２２を共有している場合を図１５に、４つの画素１２が１つの読み出し回路２２を共有している場合を図１６に示す。ここで、「共有」とは、複数の画素１２の出力が共通の読み出し回路２２に入力されることを指している。
なお、図１４から図１６に示される各画素１２は、互いに共通の構成要素を有している。そのため、各画素１２の構成要素を互いに区別するために、各画素１２の構成要素の符号の末尾に識別番号（１，２，３，４）が付与されている。
以下、本実施形態の読み出し回路２２にＮＭＯＳとＰＭＯＳの２つの異なる導電型のＭＯＳトランジスタが含まれる光電変換装置１の製造方法について説明する。図１７と図１８は、本実施形態に係る光電変換装置１の製造方法を示す工程断面図の一例である。なお、半導体部材２１を積層するまでの工程は第１実施形態と同様であるため、説明は省略する。
図１７に示すように、第２半導体部材２１に素子分離領域２０１と第２ウェル領域２０３と第３ウェル領域２０４が形成される。ここで、第２ウェル領域２０３と第３ウェル領域２０４はそれぞれ異なる極性を持つ半導体領域を含む。また、第３ポリシリコン層２２２Ａと第４ポリシリコン層２２３Ａはそれぞれ任意の導電型のポリシリコン層とすることが可能である。ここで、ポリシリコンは例えば減圧ＣＶＤ法を用いて形成することが可能である。ポリシリコン膜形成後にフォトリソグラフィ技術により、任意の領域にイオン注入法を用いて不純物を注入することにより、Ｎ型、Ｐ型それぞれのポリシリコン層を形成することが可能である。次に、第３ポリシリコン層２２２Ａと第４ポリシリコン層２２３Ａの上にゲートのパターニング時のマスクとして機能するハードマスク層２２５Ａが形成される。
次に、図１８に示すように、フォトリソグラフィ技術及び、エッチング技術を用いて、第３ゲート２２２、第４ゲート２２３及びそれぞれのゲート上にハードマスク層２２５を形成する。その後、イオン注入技術を用いて、第２ウェル領域２０３と異なる極性を持つ、第２ソース／ドレイン領域２１２を形成する。また、第３ウェル領域２０４と異なる極性を持つ、第３ソース／ドレイン領域２１３を同様に形成する。この際に、ハードマスク層２２５がソース／ドレイン注入時にマスクとなり、第３ゲート２２２と第４ゲート２２３にゲートと異なる極性を持つ不純物が注入されることを抑制する。これにより低抵抗なポリシリコンゲートを有したトランジスタを形成することが可能となる。ここで、任意の導電型の第２ソース／ドレイン領域２１２を形成するために実施するイオン注入時の不純物濃度を、第３ゲート２２２中の第２ソース／ドレイン領域とは異なる導電型の不純物濃度より相対的に低くする。そうすることによって、ハードマスク層２２５を用いずに任意の極性をもつゲートを有するトランジスタを形成することも可能である。
例えば、本実施形態の場合において、ＮＭＯＳで形成されるリセットトランジスタＭ２及びＦＤ容量切り替えトランジスタＭ５のゲートをＮ型のポリシリコンで形成する。さらに、ＰＭＯＳで形成される増幅トランジスタＭ３及び選択トランジスタＭ４のゲートをＰ型のポリシリコンで形成する構成が考えられ得る。
この後の工程については、第１の実施形態と同様であるため、説明を省略する。
以上より、本実施形態によれば、電子蓄積型の光電変換素子を第１基板に形成し、増幅トランジスタを第２基板にＰＭＯＳで形成する。そうすることによって、高速駆動であり画素の１／ｆノイズを効果的に抑制し得る、微細化に適した光電変換装置を提供することが可能となる。
〈第４実施形態〉
第４実施形態は第１実施形態乃至第３実施形態のいずれにも適用可能である。図１９（ａ）は本実施形態の半導体装置９３０を備えた機器９１９１を説明する模式図である。半導体装置９３０には上記した各実施形態の光電変換装置を用いることができる。半導体装置９３０を備える機器９１９１について詳細に説明する。半導体装置９３０は、半導体デバイス９１０のほかに、半導体デバイス９１０を収容するパッケージ９２０を含むことができる。パッケージ９２０は、半導体デバイス９１０が固定された基体と、半導体デバイス９１０に対向するガラスなどの蓋体と、を含むことができる。パッケージ９２０は、さらに、基体に設けられた端子と半導体デバイス９１０に設けられた端子とを接続するボンディングワイヤやバンプなどの接合部材を含むことができる。
機器９１９１は、光学装置９４０、制御装置９５０、処理装置９６０、表示装置９７０、記憶装置９８０、機械装置９９０の少なくともいずれかを備えることができる。光学装置９４０は、半導体装置９３０に対応する。光学装置９４０は、例えばレンズやシャッター、ミラーである。制御装置９５０は、半導体装置９３０を制御する。制御装置９５０は、例えばＡＳＩＣなどの半導体装置である。
処理装置９６０は、半導体装置９３０から出力された信号を処理する。処理装置９６０は、ＡＦＥ（アナログフロントエンド）あるいはＤＦＥ（デジタルフロントエンド）を構成するための、ＣＰＵやＡＳＩＣなどの半導体装置である。表示装置９７０は、半導体装置９３０で得られた情報（画像）を表示する、ＥＬ表示装置や液晶表示装置である。記憶装置９８０は、半導体装置９３０で得られた情報（画像）を記憶する、磁気デバイスや半導体デバイスである。記憶装置９８０は、ＳＲＡＭやＤＲＡＭなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。
機械装置９９０は、モーターやエンジンなどの可動部あるいは推進部を有する。機器９１９１では、半導体装置９３０から出力された信号を表示装置９７０に表示したり、機器９１９１が備える通信装置（不図示）によって外部に送信したりする。そのために、機器９１９１は、半導体装置９３０が有する記憶回路や演算回路とは別に、記憶装置９８０や処理装置９６０をさらに備えることが好ましい。機械装置９９０は、半導体装置９３０から出力され信号に基づいて制御されてもよい。
また、機器９１９１は、撮影機能を有する情報端末（例えばスマートフォンやウエアラブル端末）やカメラ（例えばレンズ交換式カメラ、コンパクトカメラ、ビデオカメラ、監視カメラ）などの電子機器に適する。カメラにおける機械装置９９０はズーミングや合焦、シャッター動作のために光学装置９４０の部品を駆動することができる。あるいは、カメラにおける機械装置９９０は防振動作のために半導体装置９３０を移動することができる。
また、機器９１９１は、車両や船舶、飛行体などの輸送機器であり得る。輸送機器における機械装置９９０は移動装置として用いられうる。輸送機器としての機器９１９１は、半導体装置９３０を輸送するものや、撮影機能により運転（操縦）の補助および／または自動化を行うものに好適である。運転（操縦）の補助および／または自動化のための処理装置９６０は、半導体装置９３０で得られた情報に基づいて移動装置としての機械装置９９０を操作するための処理を行うことができる。あるいは、機器９１９１は内視鏡などの医療機器や、測距センサなどの計測機器、電子顕微鏡のような分析機器、複写機などの事務機器、ロボットなどの産業機器であってもよい。
上述した実施形態によれば、良好な画素特性を得ることが可能となる。従って、半導体装置の価値を高めることができる。ここでいう価値を高めることには、機能の追加、性能の向上、特性の向上、信頼性の向上、製造歩留まりの向上、環境負荷の低減、コストダウン、小型化、軽量化の少なくともいずれかが該当する。
従って、本実施形態に係る半導体装置９３０を機器９１９１に用いれば、機器の価値をも向上することができる。例えば、半導体装置９３０を輸送機器に搭載して、輸送機器の外部の撮影や外部環境の測定を行う際に優れた性能を得ることができる。よって、輸送機器の製造、販売を行う上で、本実施形態に係る半導体装置を輸送機器へ搭載することを決定することは、輸送機器自体の性能を高める上で有利である。特に、半導体装置で得られた情報を用いて輸送機器の運転支援および／または自動運転を行う輸送機器に半導体装置９３０は好適である。
また、本実施形態の光電変換システム及び移動体について、図１９（ｂ）、（ｃ）を用いて説明する。
図１９（ａ）は、車載カメラに関する光電変換システムの一例を示したものである。光電変換システム８は、光電変換装置１を有する。光電変換装置１は、上記のいずれかの実施形態に記載の光電変換装置（撮像装置）である。光電変換システム８は、光電変換装置１により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、光電変換システム８により取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差取得部８０２を有する。また、光電変換システム８は、算出された視差に基づいて対象物までの距離を算出する距離取得部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４と、を有する。ここで、視差取得部８０２や距離取得部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）やＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）等によって実現されてもよいし、これらの組合せによって実現されてもよい。
光電変換システム８は車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、光電変換システム８は、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、光電変換システム８は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。
本実施形態では、車両の周囲、例えば前方又は後方を光電変換システム８で撮像する。図１９（ｃ）に、車両前方（撮像範囲８５０）を撮像する場合の光電変換システムを示した。車両情報取得装置８１０が、光電変換システム８ないしは光電変換装置１に指示を送る。このような構成により、測距の精度をより向上させることができる。
上記では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御や、車線からはみ出さないように自動運転する制御などにも適用可能である。更に、光電変換システムは、自車両等の車両に限らず、例えば、船舶、航空機あるいは産業用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）等、広く物体認識を利用する機器に適用することができる。
以上、説明した実施形態は、技術思想を逸脱しない範囲において適宜変更が可能である。なお、本明細書の開示内容は、本明細書に記載したことのみならず、本明細書および本明細書に添付した図面から把握可能な全ての事項を含む。また本明細書の開示内容は、本明細書に記載した概念の補集合を含んでいる。すなわち、本明細書に例えば「ＡはＢよりも大きい」旨の記載があれば、「ＡはＢよりも大きくない」旨の記載を省略しても、本明細書は「ＡはＢよりも大きくない」旨を開示していると云える。なぜなら、「ＡはＢよりも大きい」旨を記載している場合には、「ＡはＢよりも大きくない」場合を考慮していることが前提だからである。
なお、本実施形態の開示は、以下の構成および方法を含む。
（構成１）光電変換素子を有する第１基板と、前記光電変換素子から出力される信号電荷である電子を増幅する増幅トランジスタを有する第２基板と、を備える光電変換装置であって、前記光電変換素子は前記電子を蓄積するＮ型の半導体領域を備え、前記増幅トランジスタはＰ型のＭＯＳトランジスタであることを特徴とする光電変換装置。
（構成２）前記第１基板は前記電子を前記増幅トランジスタに転送する転送トランジスタを有し、前記転送トランジスタはＮ型のＭＯＳトランジスタであることを特徴とする構成１に記載の光電変換装置。
（構成３）前記第２基板は、リセットトランジスタと選択トランジスタとＦＤ容量切り替えトランジスタを有し、前記リセットトランジスタと前記選択トランジスタと前記ＦＤ容量切り替えトランジスタはＰ型のＭＯＳトランジスタであることを特徴とする構成１または２に記載の光電変換装置。
（構成４）前記増幅トランジスタのゲートは、Ｐ型のポリシリコンにより形成されていることを特徴とする構成１乃至３のいずれか１項に記載の光電変換装置。
（構成５）前記増幅トランジスタのゲートは、Ｎ型のポリシリコンにより形成されていることを特徴とする構成１乃至３のいずれか１項に記載の光電変換装置。
（構成６）前記第２基板はリセットトランジスタと選択トランジスタとＦＤ容量切り替えトランジスタを有し、前記選択トランジスタはＰ型のＭＯＳトランジスタであり、前記リセットトランジスタとＦＤ容量切り替えトランジスタはＮ型のＭＯＳトランジスタであることを特徴とする構成１または２または４または５のいずれか１項に記載の光電変換装置。
（構成７）前記第２基板は前記第１基板に積層されることを特徴とする構成１乃至６のいずれか１項に記載の光電変換装置。
（構成８）前記増幅トランジスタから出力される画素信号を処理するロジック回路を有する第３基板を備えることを特徴とする構成１乃至７のいずれか１項に記載の光電変換装置。
（構成９）前記第２基板は、リセットトランジスタを有し、前記リセットトランジスタに供給される第１電源電圧と前記増幅トランジスタに供給される第２電源電圧とが異なることを特徴とする構成１乃至８のいずれか１項に記載の光電変換装置。
（構成１０）前記第２基板は、リセットトランジスタを有し、前記リセットトランジスタに供給される第１電源電圧は、基準電圧より大きく、前記増幅トランジスタに供給される第２電源電圧より小さいことを特徴とする構成１乃至９のいずれか１項に記載の光電変換装置。
（構成１１）前記光電変換素子のアノードに負バイアスを印加することを特徴とする構成１０に記載の光電変換装置。
（構成１２）前記第３基板は前記第２基板に積層されることを特徴とする構成８に記載の光電変換装置。
（構成１３）前記第１基板は浮遊拡散部を有し、前記第２基板の深さ位置を貫通する配線構造体が前記浮遊拡散部に電気的に接続することを特徴とする構成１乃至１２のいずれか１項に記載の光電変換装置。
（構成１４）前記配線構造体は、前記増幅トランジスタのゲートに電気的に接続することを特徴とする構成１３に記載の光電変換装置。
（構成１５）構成１乃至１４のいずれか１項に記載の光電変換装置を備える機器であって、前記光電変換装置に対応した光学装置、前記光電変換装置を制御する制御装置、前記光電変換装置から出力された信号を処理する処理装置、前記光電変換装置で得られた情報を表示する表示装置、前記光電変換装置で得られた情報を記憶する記憶装置、および、前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかを更に備えることを特徴とする機器。
（構成１６）光電変換素子を有する第１基板と、前記光電変換素子から出力される信号電荷である電子を増幅する増幅トランジスタを有する第２基板と、を備える積層体であって、前記光電変換素子は前記電子を蓄積するＮ型の半導体領域を備え、前記増幅トランジスタはＰ型のＭＯＳトランジスタであることを特徴とする積層体。
（構成１７）前記増幅トランジスタから出力される画素信号を処理するロジック回路を有する第３基板を備え、前記第３基板は前記第２基板に積層されることを特徴とする構成１６に記載の積層体。
１０ 第１基板
２０ 第２基板
１１０ Ｎ型の半導体領域
ＰＤ 光電変換素子
Ｍ３ 増幅トランジスタ

Claims (17)

  1. 光電変換素子を有する第１基板と、
    前記光電変換素子から出力される信号電荷である電子を増幅する増幅トランジスタを有する第２基板と、
    を備える光電変換装置であって、
    前記光電変換素子は前記電子を蓄積するＮ型の半導体領域を備え、
    前記増幅トランジスタはＰ型のＭＯＳトランジスタである
    ことを特徴とする光電変換装置。
  2. 前記第１基板は前記電子を前記増幅トランジスタに転送する転送トランジスタを有し、前記転送トランジスタはＮ型のＭＯＳトランジスタであることを特徴とする請求項１に記載の光電変換装置。
  3. 前記第２基板は、リセットトランジスタと選択トランジスタとＦＤ容量切り替えトランジスタを有し、前記リセットトランジスタと前記選択トランジスタと前記ＦＤ容量切り替えトランジスタはＰ型のＭＯＳトランジスタであることを特徴とする請求項１に記載の光電変換装置。
  4. 前記増幅トランジスタのゲートは、Ｐ型のポリシリコンにより形成されていることを特徴とする請求項１に記載の光電変換装置。
  5. 前記増幅トランジスタのゲートは、Ｎ型のポリシリコンにより形成されていることを特徴とする請求項１に記載の光電変換装置。
  6. 前記第２基板はリセットトランジスタと選択トランジスタとＦＤ容量切り替えトランジスタを有し、前記選択トランジスタはＰ型のＭＯＳトランジスタであり、前記リセットトランジスタとＦＤ容量切り替えトランジスタはＮ型のＭＯＳトランジスタであることを特徴とする請求項１に記載の光電変換装置。
  7. 前記第２基板は前記第１基板に積層されることを特徴とする請求項１に記載の光電変換装置。
  8. 前記増幅トランジスタから出力される画素信号を処理するロジック回路を有する第３基板を備えることを特徴とする請求項１に記載の光電変換装置。
  9. 前記第２基板は、リセットトランジスタを有し、前記リセットトランジスタに供給される第１電源電圧と前記増幅トランジスタに供給される第２電源電圧とが異なることを特徴とする請求項１に記載の光電変換装置。
  10. 前記第２基板は、リセットトランジスタを有し、前記リセットトランジスタに供給される第１電源電圧は、基準電圧より大きく、前記増幅トランジスタに供給される第２電源電圧より小さいことを特徴とする請求項１に記載の光電変換装置。
  11. 前記光電変換素子のアノードに負バイアスを印加することを特徴とする請求項１０に記載の光電変換装置。
  12. 前記第３基板は前記第２基板に積層されることを特徴とする請求項８に記載の光電変換装置。
  13. 前記第１基板は浮遊拡散部を有し、前記第２基板の深さ位置を貫通する配線構造体が前記浮遊拡散部に電気的に接続することを特徴とする請求項１に記載の光電変換装置。
  14. 前記配線構造体は、前記増幅トランジスタのゲートに電気的に接続することを特徴とする請求項１３に記載の光電変換装置。
  15. 請求項１乃至１４のいずれか１項に記載の光電変換装置を備える機器であって、
    前記光電変換装置に対応した光学装置、
    前記光電変換装置を制御する制御装置、
    前記光電変換装置から出力された信号を処理する処理装置、
    前記光電変換装置で得られた情報を表示する表示装置、
    前記光電変換装置で得られた情報を記憶する記憶装置、および、
    前記光電変換装置で得られた情報に基づいて動作する機械装置、の少なくともいずれかを更に備えることを特徴とする機器。
  16. 光電変換素子を有する第１基板と、
    前記光電変換素子から出力される信号電荷である電子を増幅する増幅トランジスタを有する第２基板と、
    を備える積層体であって、
    前記光電変換素子は前記電子を蓄積するＮ型の半導体領域を備え、
    前記増幅トランジスタはＰ型のＭＯＳトランジスタである
    ことを特徴とする積層体。
  17. 前記増幅トランジスタから出力される画素信号を処理するロジック回路を有する第３基板を備え、前記第３基板は前記第２基板に積層されることを特徴とする請求項１６に記載の積層体。
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