JP2024001640A - 光電変換装置 - Google Patents

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Abstract

【課題】飽和信号量の増大およびノイズの抑制に有利な技術を提供する。【解決手段】第１主面と前記第１主面とは反対側の第２主面とを備える半導体層に配された複数の画素を含む光電変換装置であって、前記複数の画素のそれぞれは、信号電荷を蓄積する第１導電型の第１領域を含む第１フォトダイオードと、前記第１主面に対する正射影において少なくとも一部が前記第１領域に重なるように前記第１領域と前記第２主面との間に配され、信号電荷を蓄積する前記第１導電型の第２領域を含む第２フォトダイオードと、前記第１領域と前記第２領域との間に配され、前記第１導電型とは逆の第２導電型の第３領域と、前記第１領域を覆うように前記第１主面の上に配された第１電極と、を含み、前記第２領域に蓄積された信号電荷が、前記第１電極の電位制御によって前記第３領域に形成される転送部を介して前記第１領域に転送される。【選択図】図２

Description

本発明は、光電変換装置に関する。
光電変換装置は、画素サイズを縮小して画素数を増やし解像度を向上させることによって、画質の向上が図られてきた。しかしながら、画素サイズの縮小は飽和信号量の低下を伴い、これによってダイナミックレンジが低下しうる。また、画素にはフォトダイオード（以下、ＰＤと示す場合がある。）とトランジスタとを電気的に分離するための誘電体などが配される。画素サイズが縮小すると、ＰＤと誘電体との距離が近くなり、誘電体とＰＤとの界面で生じる暗電流の影響でＳＮ比が低下しうる。特許文献１には、半導体層の一方の主面の側に配された埋込型のＰＤに加えて、埋込型のＰＤと半導体層の他方の主面との間のバルク中に、拡散層によって素子分離された他のＰＤを配することが示されている。
米国特許第８２７４５８７号明細書
特許文献１に示される構造において、半導体層のバルク中に配されたＰＤは、拡散層によって素子分離がされているため暗電流は小さくなる。一方、ポテンシャル分布を考慮した場合に、信号電荷に対してＰＤの中央部はポテンシャルが深く、ＰＤの端部はポテンシャルが高くなる。特許文献１に示される構造において、バルク中のＰＤの信号電荷を転送するための転送ゲートは、半導体層の主面上に、バルク中のＰＤの端部に対応するように配される。バルク中のＰＤは主面から離れて配されるため、半導体層の主面上に配された転送ゲートが、バルク中のＰＤの端部のポテンシャルを小さくする電界を発生させることは難しい。そのため、バルク中のＰＤの端部のポテンシャルの高さを、転送ゲートが発生させる電界によって信号電荷が転送できるように低く設計する必要があり、結果的にバルク中のＰＤの飽和信号量は小さくなってしまう。
本発明は、飽和信号量の増大およびノイズの抑制に有利な技術を提供することを目的とする。
上記課題に鑑みて、本発明の実施形態に係る光電変換装置は、第１主面と前記第１主面とは反対側の第２主面とを備える半導体層に配された複数の画素を含む光電変換装置であって、前記複数の画素のそれぞれは、信号電荷を蓄積する第１導電型の第１領域を含む第１フォトダイオードと、前記第１主面に対する正射影において少なくとも一部が前記第１領域に重なるように前記第１領域と前記第２主面との間に配され、信号電荷を蓄積する前記第１導電型の第２領域を含む第２フォトダイオードと、前記第１領域と前記第２領域との間に配され、前記第１導電型とは逆の第２導電型の第３領域と、前記第１領域を覆うように前記第１主面の上に配された第１電極と、を含み、前記第２領域に蓄積された信号電荷が、前記第１電極の電位制御によって前記第３領域に形成される転送部を介して前記第１領域に転送されることを特徴とする。
本発明によれば、飽和信号量の増大およびノイズの抑制に有利な技術を提供することができる。
本実施形態にかかる光電変換装置に配される画素の構成例を示す平面図。 図１の画素の構成例を示す断面図。 図１の画素のポテンシャル図。 図１の画素を動作させる際のタイミング図。 図１の画素の光電変換の特性を示す図。 図１の画素の構成例を示す断面図。 図６の画素のポテンシャル図。 図１の画素の変形例を示す平面図。 図８の画素の構成例を示す断面図。 図１の画素の変形例を示す平面図。 図１０の画素の構成例を示す断面図。 図１０の画素の信号の読み出し方を説明する回路図。
以下、添付図面を参照して実施形態を詳しく説明する。なお、以下の実施形態は特許請求の範囲に係る発明を限定するものではない。実施形態には複数の特徴が記載されているが、これらの複数の特徴の全てが発明に必須のものとは限らず、また、複数の特徴は任意に組み合わせられてもよい。さらに、添付図面においては、同一若しくは同様の構成に同一の参照番号を付し、重複した説明は省略する。
図１～図１２を参照して、本開示の実施形態による光電変換装置について説明する。図１は、本実施形態における光電変換装置に配される画素１０１の構成例を示す平面図である。図２は、図１に示されるＡ－Ｂ間の構成例を示す断面図である。光電変換装置は、主面１５１と主面１５１とは反対側の主面１５２とを備える半導体層１００に配された複数の画素１０１を含む。半導体層１００には、シリコンなどの半導体が用いられる。図１、２には、１つの画素１０１が示されている。複数の画素１０１によって得られた信号を用いて画像データが生成されうる。画像データは、表示装置などに送信され、画像として表示されうる。表示装置は、光電変換装置が備えていてもよいし、光電変換装置の外部に配されていてもよい。
画素１０１は、信号電荷を蓄積するＮ型の導電型を有する領域１０２を含むフォトダイオード（以下、ＰＤと示す場合がある。）と、主面１５１に対する正射影において少なくとも一部が領域１０２に重なるように領域１０２と主面１５２との間に配され、信号電荷を蓄積するＮ型の領域１０９を含むＰＤと、領域１０２と領域１０９との間に配され、Ｎ型とは逆の導電型のＰ型の領域１１２と、領域１０２を覆うように主面１５１の上に配された電極１０３と、を含む。電極１０３は、図１に示されるように、領域１０２の全体を覆っていてもよい。本実施形態において、ＰＤは、信号電荷として電子を蓄積するとして説明するが、これに限られることはなく、信号電荷としてホールを蓄積する構成とし、Ｎ型とＰ型とは、それぞれ逆であってもよい。
領域１０２を含むＰＤは、半導体層１００の主面１５１に接するように配される。領域１０２は、半導体層１００の主面１５１の一部を構成していてもよい。一方、領域１０９を含むＰＤは、半導体層１００の主面１５１から離れた半導体層１００のバルク中に配されている。領域１１２は、領域１０２を含むＰＤと領域１０９を含むＰＤとを分離するために配されている。
画素１０１は、さらに、領域１０２から信号電荷が転送されるＮ型の領域１０４と、領域１０２と領域１０４との間に配されたＰ型の領域１１４と、領域１０２から領域１０４に信号電荷を転送するために、領域１１４を覆うように主面１５１の上に配された電極１０５と、を含む。領域１０４は、画素１０１に配された２つのＰＤから信号電荷が転送されるフローティングディフュージョン（以下、ＦＤと示す場合がある。）として機能する。Ｐ型の領域１１４は、図２に示されるように、領域１０４の底部（半導体層１００の主面１５２の側）を覆っていてもよい。また、領域１０２と領域１１４との間には、信号電荷を電極１０５下へ転送するための転送路となるＮ型の領域１０６が配されている。
また、画素１０１は、主面１５２と領域１０９との間に配されたＰ型の領域１１１と、領域１１１と領域１０９との間に配され、領域１０９よりも不純物濃度が低いＮ型の領域１１０と、領域１０９および領域１１０を取り囲むように、領域１１２と領域１１１との間に配されたＰ型の領域１１３と、を含む。領域１１１は、半導体層１００の主面１５２に接するように配されていてもよい。換言すると、領域１１１は、半導体層１００の主面１５２の一部を構成していてもよい。領域１１３は、それぞれの画素１０１間の分離、特に、領域１０９を含むＰＤを分離するために配されている。図２に示されるように、光電変換装置の画素１０１は、半導体層１００の主面１５２から光が入射するように構成されている。
さらに、画素１０１には、ＦＤとして機能する領域１０４に転送された信号電荷を増幅して出力するためのトランジスタなどを含む出力回路１０７、ＰＤなどと出力回路１０７に配されたトランジスタなどとを分離するための誘電体分離部１０８が配される。誘電体分離部１０８には、酸化シリコンなどが用いられる。また、半導体層１００の主面１５１と電極１０３との間、半導体層１００の主面１５１と電極１０５との間には、ゲート絶縁膜１１６が配されている。ゲート絶縁膜１１６には、酸化シリコンなどが用いられる。さらに、図２に示されるように、半導体層１００の主面１５１に接するように、電極１０３と電極１０５との間に、Ｐ型の領域１１５が配されていてもよい。領域１１５は、底部および側部が領域１０６に取り囲まれるように配される。
電極１０３は、Ｎ型の領域１０９に蓄積された信号電荷（電子）をＮ型の領域１０２へ転送するための転送電極である。また、Ｐ型の領域１１３はＰ型の領域１１２よりも電子にとってポテンシャル障壁が高くなるように設定される。具体的には、領域１１３の不純物濃度が、領域１１２の不純物濃度よりも高くしてもよい。したがって、光が入射することによって発生した電子は、主としてＮ型の領域１０９に蓄積されるが、領域１０９が飽和すると、溢れた電子は、Ｎ型の領域１０２に流れ込むことになる。
図３は、図２に示されるＣ－Ｄ間のポテンシャル図である。電極１０３の電位が低い電位ＶＬと高い電位ＶＨとの間で変化した場合のポテンシャルが示されている。図３において、縦軸は電子に対するポテンシャルであり、電位が高い方が、電子に対するポテンシャルは低くなる。Ｃ－Ｄ間の位置は、領域１０２および領域１０９の中央部に近い。そのため、Ｃ－Ｄ間の線は、これら２つの信号電荷（電子）の蓄積層であるＮ型の領域１０２、１０９が空乏化した際のポテンシャルの底の近傍を通る。
図３において、実線は、電極１０３が電位ＶＬの場合のポテンシャルであり、信号電荷を蓄積する動作時の状態を表す。電極１０３は、例えば、Ｎ型のポリシリコンなどの半導体で形成されていてもよい。したがって、領域１０２と電極１０３とのそれぞれの仕事関数は、ほぼ同等となっている。そのため、一般的なＣＣＤのチャネル部と同様に領域１０２が空乏化すると、図３に示されるように、ポテンシャルの底が半導体層１００の主面１５１よりも少しバルク側にあるような埋め込みポテンシャル構造になる。この状態では、Ｐ型の領域１１２は空乏化せず、Ｎ型の領域１０２とＮ型の領域１０９とは分離されている。また、電位ＶＬを十分に低く設定し、半導体層１００の主面１５１がＰｉｎｎｉｎｇ状態、すなわち半導体層１００の主面１５１近傍にはホールが存在するような状態としてもよい。この状態にすることによって、領域１０２が、半導体層１００の主面１５１に接する構造であっても、半導体層１００の主面１５１とゲート絶縁膜１１６との界面で発生する暗電流の影響を小さく抑えることが可能である。
図３において、点線は、電極１０３が電位ＶＬから電位ＶＨに変化した場合のポテンシャルであり、領域１０９から領域１０２へ図の縦方向に信号電荷（電子）を転送する際の状態を表す。このポテンシャルの変化を説明するために、電極１０３と領域１０２との間の容量をＣ１、Ｎ型の領域１０２とＰ型の領域１１２との間の容量をＣ２とする。Ｃ１は、ほぼゲート絶縁膜１１６の容量である。Ｃ２は、領域１０２と領域１１２との間のＰＮ接合容量である。Ｃ１とＣ２との関係は、Ｃ１＞Ｃ２になる。この場合、領域１０２の電位の変化分は、ΔＶ＝（ＶＨ－ＶＬ）×Ｃ１／（Ｃ１＋Ｃ２）で表される。また、領域１１２は、信号電荷を転送する際に、領域１０２の電位が高くなると空乏化するように設定されている。したがって、Ｃ２は、信号電荷を転送する際には信号電荷を蓄積する際よりもさらに小さくなり、Ｃ１＞＞Ｃ２になるため、ΔＶ≒（ＶＨ－ＶＬ）となる。
これによって、電極１０３と領域１０２との間の相対的な電位関係は、信号電荷を転送する際も信号電荷を蓄積する際と大きく変化せず、図３に示されるように、領域１０２の埋め込みポテンシャル構造は保たれる。また、点線のポテンシャルが示すように、信号電荷を転送する際には、Ｐ型の領域１１２によるポテンシャル障壁がなくなり、Ｎ型の領域１０９に蓄積されていた電子は、Ｎ型の領域１０２に転送される。つまり、領域１０９に蓄積された信号電荷（電子）が、電極１０３の電位制御（電圧ＶＬ→電圧ＶＨ）によって領域１１２に形成される転送部３０１を介して領域１０２に転送される。
この信号電荷の転送時、仮に領域１０２のポテンシャルが埋め込み構造ではなくなり、半導体層１００の主面１５１がポテンシャルの底であると、電子が半導体層１００の主面１５１の近傍に集まる。一般に、半導体層１００の主面１５１とゲート絶縁膜１１６との界面には、電子の捕獲準位が多く存在し、電子の捕獲およびホールとの再結合によって電子の消滅が生じることがある。しかしながら、上述したように、信号電荷を転送する際にＣ１＞＞Ｃ２の関係が成立しているため、領域１０２のポテンシャル埋め込み構造が維持され、信号電荷である電子が消滅するような不具合は生じ難い。
次に、領域１０２からＦＤである領域１０４への信号電荷の転送について説明する。この信号電荷の転送時、電極１０３は電位ＶＬ、領域１０４の電位は高い電位での浮遊状態とし、電極１０５の電位を低い電位から高い電位に変化させて信号電荷の転送を行う。信号電荷である電子は、領域１０２から領域１０６、電極１０５直下の半導体層１００に形成されるチャンネル領域を経路として領域１０４に転送される。転送された信号電荷は、例えば、増幅用トランジスタを介して信号出力線に出力される。この場合、信号出力線に接続される読出回路にてノイズ除去などが行われてもよい。信号の読出動作は、一般的なＣＭＯＳセンサなどと同様でありうるため、詳細な説明は省略する。
図３の信号蓄積時（電位ＶＬ）の実線のポテンシャルから読み取れるように、Ｎ型の領域１０９に対してＰ型の領域１１２が作るポテンシャル障壁は、Ｎ型の領域１０２に対してＰ型の領域１１２が作るポテンシャル障壁よりも小さい。また、一般に、単位面積当たりのゲート絶縁膜容量は、ＰＤのＰＮ接合容量よりも圧倒的に大きい。そのため、領域１０２の容量（Ｃ１＋Ｃ２）は、領域１０９の容量よりもかなり大きい。したがって、領域１０２の面積が領域１０９の面積よりもある程度小さいとしても、領域１０９の飽和電子数に比べ、領域１０２の飽和電子数は大きくなる。例えば、領域１０２の飽和電子数は、領域１０９の飽和電子数よりも数倍以上大きくなりうる。
図４は、領域１０９から領域１０２に信号電荷を転送する際の転送パルスのタイミングの例である。信号電荷を蓄積する動作を終了した際に、領域１０２と領域１０９とのそれぞれに信号電荷として電子が蓄積されている。領域１０２に蓄積された信号電荷に起因する信号を信号Ｓ２、領域１０９に蓄積された信号電荷に起因する信号を信号Ｓ９とする。図４に示される電極１０５に入力される最初のパルスは、領域１０２に蓄積された信号Ｓ２を領域１０４に転送するパルスである。この時点で、領域１０２は空の状態になる。次に、電極１０３に入力されるパルスによって、領域１０９に蓄積された信号Ｓ９が領域１０２に転送される。その後、電極１０５に入力される２番目のパルスによって、信号Ｓ９は、領域１０４に転送される。信号Ｓ９が領域１０４に転送される前に、領域１０４に転送された信号Ｓ２は、出力回路１０７などに転送される。以上の動作によって、信号Ｓ２と信号Ｓ９とは、それぞれ独立して領域１０４に転送され、信号Ｓ２および信号Ｓ９は、それぞれ独立して読み出される。
図５は、画素１０１の光電変換の特性を示す図である。画素１０１への入射光量に対して、領域１０２および領域１０９に電子が蓄積され、どの大きさの信号として出力されるかを表している。入射光量Ｌ１以下では、入射光量と領域１０９信号量とが比例する。このとき、領域１０２にも少量の光が届くため、領域１０２に届く光量に応じた信号が領域１０２に生じる。入射光量Ｌ１で領域１０９が飽和に達し、入射光量Ｌ１以上の入射光に対して、溢れた電子が領域１０２に流入する。入射光量Ｌ２で領域１０２が飽和に達し、入射光量Ｌ２を超えて発生する電子は、信号電荷の蓄積動作時には所望の電位に設定された領域１０４に流出する。
次に、本実施形態によって、低ノイズ、高飽和の画素信号が得られることについて説明する。上述したように、領域１０２は、領域１０９よりも高飽和である。さらに、領域１０２は、一般的な埋込型のＰＤと比べても、同一の画素サイズであれば高飽和でありうる。電位ＶＬの設定によって領域１０２の界面をＰｉｎｎｉｎｇ状態にし、暗電流が低く抑えられることは上述した。このＰｉｎｎｉｎｇ状態で生成されるホール層の厚さは、埋込型のＰＤに形成される半導体層の表面のＰ型の領域よりも厚さが薄くできる。したがって、信号蓄積領域となる領域１０２の厚さは、ＣＭＯＳセンサのＮ型の信号蓄積領域に比べて十分に薄くできる。不純物濃度（ここではドナー濃度）が同じ半導体領域であれば、空乏化するのに要する電圧は、半導体領域の厚さに比例する。飽和はドナー量に比例し、ＦＤへの転送は空乏化電圧が小さいほど転送しやすい。そのため、領域１０２と一般的なＣＭＯＳセンサの埋込型のＰＤの信号蓄積用のＮ型領域とが同じ飽和量を有するならば、領域１０２の方が、ＦＤ（領域１０４）への信号電荷である電子の転送が容易になる。換言すると、ＦＤへ転送できる最大限の飽和量は、領域１０２の方が埋込型のＰＤよりも大きくなる。
さらに、信号電荷を蓄積するＮ型領域の厚さの以外に、領域１０２は、半導体層１００の主面１５１の近傍に形成されていることから、電極１０５の電位の影響が伝わりやすい。この点でも領域１０２の構成は、一般的な埋込型のＰＤよりもＦＤへの信号転送の点で有利である。ただし、領域１０２のＰｉｎｎｉｎｇ状態で生成されるホール層は薄いため、暗電流は、埋込型のＰＤよりも大きくなりうる。
領域１０９は、一般的なＣＭＯＳセンサの信号蓄積用の領域よりも、半導体層１００の主面１５１から離れた深い領域に形成されるため、領域１０９の厚さは厚くなりやすい。したがって、一般的な埋込型のＰＤと比較すると、空乏化に要する電圧が同じならば飽和信号量が小さくなる。しかしながら、図１に示されるように、領域１０９は、画素１０１のほぼ全面にわたって形成することができる。一方、一般的な埋込型のＰＤの信号蓄積用の領域は、信号増幅用トランジスタなどの出力回路１０７と面積を分け合うため、その面積は小さくなる。したがって、面積の大きさによって、領域１０９の飽和量を向上させることができる。具体的には、３μｍ角の画素で比較した場合、飽和量は以下のようになる。
〇一般的な埋込型のＰＤ：飽和電子数 約３万電子
〇領域１０２：飽和電子数 約８万電子 暗電流は若干大きい
〇領域１０９：飽和電子数 約１万電子 暗電流は小さい
次に、独立に得られる上述の信号Ｓ２、Ｓ９の使用について説明する。ここで、領域１０２の飽和電子数をＳＡＴ２、領域１０９の飽和電子数をＳＡＴ９とする。図５において、入射光量Ｌ１で領域１０９が飽和に達し、入射光量Ｌ２で領域１０２が飽和に達する。また、入射光量Ｌ１の際の領域１０２に蓄積された電子による信号を信号ΔＳ２とする。
Ｓ２≦ΔＳ２、すなわち入射光量≦Ｌ１の場合、画素信号として信号Ｓ９のみ使用し、信号Ｓ２は使用しなくてもよい。領域１０９は、領域１１３などの拡散層によって分離されているため、暗電流が小さい。したがって、ノイズの小さい信号Ｓ９を、画素信号として使用する。それによって、ＳＮ比を大きくすることができる。
Ｓ２＞ΔＳ２、すなわち入射光量＞Ｌ１の場合、画素信号として、（Ｓ９＋Ｓ２－ΔＳ２）を使用する。信号Ｓ２を使用するため、飽和量を大きくとることができる。領域１０２の埋込型のＰＤと比較して若干大きい暗電流が重畳してしまうが、信号電子数自体が大きく光ショットノイズがノイズの支配要因となり、暗電流ノイズはノイズ増大にほぼ寄与しない。信号ΔＳ２を（Ｓ９＋Ｓ２）から差し引くのは、入射光量と信号量との関係性において、入射光量≦Ｌ１の場合の信号量との連続性を保つためである。換言すれば、光電変換特性が、入射光量Ｌ１において不連続になることを避け、線形性を保つためである。信号ΔＳ２は、画素１０１の構成によって決まる量であるため、（Ｓ９＋Ｓ２）から差し引くことが可能である。
実際に、暗電流ノイズ、読出回路ノイズなどの合計は、通常、３～５電子程度である。したがって、光ショットノイズが１０電子以下、すなわち信号電子数が１００電子程度以下の範囲でのみ暗電流ノイズ、読出回路ノイズなどがＳＮ比に影響する。例えば、上述したように、３μｍ角の画素１０１において、入射光量＞Ｌ１の場合、信号電子数は、＞１万電子であり、したがって光ショットノイズは、＞１００電子になる。領域１０２の暗電流ノイズが、一般的な埋込型のＰＤよりも若干大きく８電子であるとしても、ノイズの和としては２乗和の平方根となるため、光ショットノイズの１００電子と暗電流ノイズの８電子との合計は、１００．３２電子であり、信号電子数に対して問題にはならない。
光電変換装置の画素１０１の基本性能として、感度、飽和量、暗時ノイズが重要視される。暗時ノイズは低信号でのＳＮ比を決める。本実施形態の画素１０１は、所謂、裏面光入射構造のため、入射光ロスは少なく、感度は、一般的な裏面光入射構造の埋込型のＰＤと遜色がない。さらに、飽和量、暗時ノイズは上述したように一般的な埋込型のＰＤを大きく上回る。
３μｍ角の画素、使用温度６０℃と、暗電流が出やすい条件での例を挙げれば、およそ次のようになる。
一般的な埋込型のＰＤ：飽和３万電子、暗時ノイズ４電子、ダイナミックレンジ７７．５ｄＢ
本実施形態：飽和９万電子、暗時ノイズ２電子、ダイナミックレンジ９３．１ｄＢ
飽和９万電子は、一般的な埋込型のＰＤでは画素サイズ６μｍ角程度を必要とする。
信号Ｓ２、Ｓ９の使用方法は、上述に限られることはない。暗く信号量が少ない条件下での撮影の場合、信号Ｓ９のみを使用する方法が考えられる。ダイナミックレンジの大きさを必要とされず、低信号量でのＳＮ比が重要な場合である。この場合、信号Ｓ２を読み出さずに放棄してしまってもよい。そのため、信号の読み出しは信号Ｓ９の読み出しの１回だけでもよく、信号の読み出し時間が短くなる。
また、明るく信号量が多い条件下での撮影の場合、常に（Ｓ２＋Ｓ９）を使用する方法が考えられる。例えば、高ダイナミックレンジ（高飽和）は重要であるが、低信号量でのＳＮ比は特に必要ない場合である。その場合、領域１０２に信号電荷が蓄積された状態で領域１０９の信号電荷を領域１０２に転送し、その後、領域１０２に集まった信号電荷を（Ｓ２＋Ｓ９）として領域１０４に転送すればよい。この場合も、信号の読み出しは１回となり、信号の読み出し時間が短くなる。
このように、本実施形態の光電変換装置に配される画素１０１は、飽和信号量が大きく、また、ノイズが抑制される。つまり、高ダイナミックレンジおよび高ＳＮ比の画素１０１が実現できる。また、上述のように、高ＳＮ比の信号を得る動作、高ダイナミックレンジな信号を得る動作、高ＳＮ比かつ高飽和ゆえ高ダイナミックレンジな信号を得る動作が、自由に選択できる。
図６は、図２に示される画素１０１の断面図の変形例を示す図である。図６に示されるように、画素１０１は、領域１０９と領域１１０との間に配されたＰ型の領域１１７をさらに含む。Ｐ型の領域１１７が配されることによって、Ｎ型の領域１０９を形成する不純物濃度の深さ方向の分布と領域１１７を形成する不純物濃度の深さ方向分布とが、一部重なり合う。それによって、領域１０９の深さ方向の幅が、図２に示される領域１１７が配されない場合よりも狭くなる。したがって、領域１０９の空乏化電圧が、図２に示される構成の場合と同じであれば、領域１０９の不純物（ドナー）の実効的な量が多くなる。ここで不純物の「実効的な量」とは、アクセプタとドナーとが混在している場合、アクセプタとドナーとの差分量を意味する。これよって、図２に示される構成と比較して、領域１０９の飽和信号量を多くすることができる。
一方で、領域１０９は、領域１１０で発生した信号電荷を蓄積する役目を果たさなければならない。そのため、領域１０９に信号電荷を蓄積する蓄積動作の際に、領域１１７の少なくとも一部が空乏化している必要がある。実際には、領域１１７の中央部に相当する場所は信号電荷を蓄積動作する際に空乏化している。さらに、図６に示される領域１０９、１１３の中央部におけるＥ－Ｆ間のポテンシャルは、図７に示されるように、Ｎ型の領域１０９と領域１１０との間でポテンシャル障壁が無いか、少なくとも十分に小さくなるようにＰ型の領域１１７の不純物濃度が決められる必要がある。例えば、領域１１７の不純物濃度が、領域１０９と領域１１０との間にポテンシャル障壁を形成しない濃度であるように、それぞれの領域の不純物濃度が設計されうる。
このように、図６に示される構成は、図２に示される構成と比較して、領域１０９の信号電荷の飽和量を大きくすることができる。また、領域１１７以外の構成は、図２に示される構成と同様である。このため、図６に示される構成において、ノイズが抑制された高ＳＮ比の信号を得ることができる。また、図２に示される構成よりも、飽和信号量が増大し、光電変換装置の高ダイナミックレンジ化が実現される。
図８は、図１に示される画素１０１の変形例を示す平面図である。図１に示される構成と比較して、２つの画素１０１、１０１’とが、ＦＤとして機能する領域１０４を共有している。つまり、光電変換装置が、画素１０１の領域１０２および画素１０１’の領域１０２’から信号電荷が転送されるＮ型の領域１０４を含んでいるといえる。例えば、図８に示されるように、画素１０１と画素１０１’とは、画素１０１と画素１０１’との間の中間線８０１に対して左右対称なレイアウトとなっていてもよい。また、図８に示されるように、画素１０１と画素１０１’とが、１つの出力回路１０７を共有している。
図９は、図８におけるＧ－Ｈ間の構成例を示す断面図である。図９に示されるように、領域１０４を共有する画素１０１と画素１０１’との領域１１２は、連続的に配されていてもよい。同様に、画素１０１と画素１０１’との領域１１１は、連続的に配されていてもよい。また、画素１０１および画素１０１’の領域１１３のうち画素１０１と画素１０１’との間に配された部分９０１と、連続的に配された領域１１１と、の間には、画素１０１および画素１０１’のそれぞれの領域１１０、１１０’が連続する部分９０２を含んでいてもよい。つまり、Ｎ型の領域１０９、１０９’および領域１１０、１１０’を取り囲むＰ型の領域１１３のうち画素１０１と画素１０１’との間に配される部分９０１は、分離の度合いが領域１０４を共有する画素１０１、１０１’の外周を取り囲む部分よりも弱い。したがって、画素１０１および画素１０１’の何れかの領域１０９が飽和に達すると、溢れた信号電荷は、他方の画素１０１、１０１’の領域１０９、または、画素１０１、１０１’の領域１０２に流出する。
また、画素１０１、１０１’において、電極１０３、１０３’、電極１０５、１０５’は、それぞれ独立に駆動され、画素１０１、１０１’に配された４つのＰＤの信号を独立に読み出すことが可能になっている。したがって、図９に示される画素１０１，１０１’を備える光電変換装置は、画素１０１と画素１０１’との信号量の違いに基づいて、自動焦点機能を有することが可能になる。
図９に示される構成では、領域１１３の部分９０１が、領域１１０と領域１１０’とを弱く分離している。しかしながら、これに限られることはなく、部分９０１が、他の領域１１３と同様に、領域１１０と領域１１０’とを分離していてもよい。２つの電気的に独立した画素１０１と画素１０１’とが、ＦＤとして機能する領域１０４を共有する形であってもよい。
例えば、画素１０１、１０１’は正方形であってもよく、その場合、図８に示される構成を縦方向に縮小（または、横方向に拡大、あるいは両方）し、正方系の画素にしてもよい。領域１０４を共有する２つ画素１０１、１０１’が隣接する方向と、信号出力線が延びる方向と、は同じであってもよいし、交差していてもよい。また、図８には、２つの画素１０１、１０１’で１つの領域１０４を共有する例が示されているが、画素の形状などに応じて、３つ以上の画素が、１つのＦＤとして機能する領域１０４を共有していてもよい。
また、図８に示される画素１０１、１０１’をそれぞれ独立の２つの画素として機能させるとして説明したが、これらをひとつの画素として用いる場合もありうる。その場合、画素信号として、領域１０２および領域１０２’に蓄積された信号電荷に起因する信号の和、また、領域１０９および領域１０９’に蓄積された信号電荷に起因するの信号の和を使用する。したがって、領域１０４への信号転送は、図４に示される動作において、電極１０３と電極１０３’とが同時に、また、電極１０５と電極１０５’とが同時に、それぞれ駆動されてもよい。このとき、画素１０１および画素１０１’に由来する２つの信号電荷が、領域１０４にて合算される。画素１０１、１０１’に自動焦点機能などを加える場合に、画素１０１および画素１０１’を合わせてひとつの画素として機能させることが考えられる。自動焦点用には画素１０１および画素１０１’のそれぞれの信号が必要である。つまり、画素信号を取得する場合と自動焦点用の信号を取得する場合とで、画素１０１および画素１０１’の信号の読み出し方が変化してもよい。図９に示される部分９０２は、自動焦点用の信号を得るのに適した構造である。また、部分９０２は、画素信号の取得には影響しない。
図８、図９に示される構成において、ＦＤを複数の画素１０１、１０１’が共有する。このため、信号増幅用のトランジスタが配される出力回路１０７も共有される。結果として、１つの画素あたりに占めることができる領域１０２の面積を増すことができる。つまり、画素１０１、１０１’において、信号飽和量を向上させることができる。
図１０は、図１に示される画素１０１の変形例を示す平面図である。図１１は、図１０に示されるＩ－Ｊ間の構成例を示す断面図である。図１、図２に示される画素１０１と比較して、図１０、図１１に示される画素１０１’’には、Ｎ型の領域１０２に取り囲まれるように、半導体層１００の主面１５１と領域１１２との間に領域１１２から離間して配されたＰ型の領域１１９が配されている。領域１１９は、半導体層１００の主面１５１に接するように配されうる。また、領域１１９は、電極１０３に覆われていない。そのため、電極１０３は、Ｐ型の領域１１９の部分でくり抜かれたような、四角いドーナツ形状になっている。
以上によって、領域１０２の信号電荷を読み出す際に、領域１０２が制御電極、領域１１２および領域１１９が主電極（図１１の構成において、領域１１９がソース、領域１１２がドレイン。）としてそれぞれ機能する縦型の接合型電界効果トランジスタ（以下、ＪＦＥＴと示す場合がある。）が構成されていることがわかる。領域１０４は、上述した画素１０１ではＦＤとして機能したが、図１０、図１１に示される画素１０１’’では、領域１０４には、固定の電位、基本的には電源電位が供給されうる。また、図１１には記されていないが、領域１１９上の電極１０３が配されない部分を通り、領域１１９に接続する配線パターンが形成される。
一般的な埋込型のＰＤでは、半導体層１００の主面１５１に接するように配されるＰ型の領域に固定電位が供給される。したがって、埋込型のＰＤではＪＦＥＴのソースになるＰ型の領域を形成することが非常に困難である。上述したように、領域１０２は埋込型のＰＤの構造ではないため、画素１０１’’において、ＪＦＥＴを構成することが可能になる。
図１２は、画素１０１’’から信号を読み出す際の回路構成を表している。図１２において、ＪＦＥＴ１２１は、上述の領域１０２、１１２、１１９によって構成されるＪＦＥＴである。ＪＦＥＴ１２１は、出力回路１０７に配されるトランジスタなどのスイッチ素子１２３を介して、列ごとなど複数の画素１０１’’によって共有される信号出力線１２２に信号を出力する。信号出力線１２２は、読出回路１２４に接続されている。読出回路１２４は、例えば、図１２に示されるように、画素１０１’’の外部に配されうる。
次いで、画素１０１’’から信号を読み出す動作について説明する。信号を読み出す画素１０１’’のスイッチ素子１２３がオン状態になる。このとき、同じ信号出力線１２２に接続された画素１０１’’のうち信号を出力する画素１０１’’以外の画素１０１’’のスイッチ素子１２３はオフ状態である。信号を読み出す画素１０１’’の電極１０３は、信号電荷を蓄積する際と同じ電位（電位ＶＬ）、または、領域１０２の半導体層１００の主面１５１に接するがＰｉｎｎｉｎｇ状態にはならない程度の電位に設定される。読出回路１２４から、信号出力線１２２に所定の電流が供給される。
以上の状態になると、ＪＦＥＴ１２１はソースフォロワ動作をし、領域１１９から信号出力線１２２に、画素１０１’’の領域１０２の電位、換言すると領域１０２に蓄積された信号電荷量に応じた電位が表れる。つまり、領域１０２の信号電荷の量に応じて、ＪＦＥＴ１２１による増幅信号が領域１１９に出力され、読出回路１２４に読み出される。
信号の読み出しが終了した後、電極１０５の電位をハイレベルにし、領域１０２に蓄積されていた信号電荷を固定電位が供給された領域１０４に排出し、領域１０２がリセットされる。上述の読出動作において、領域１０２に蓄積されている信号電荷は、蓄積期間中に領域１０２に蓄積されたものであってもよい（上述の信号Ｓ２に対応）。また、読出動作において領域１０２に蓄積されている信号電荷は、領域１０９に蓄積された信号電荷が領域１０２に転送されたものであってもよい（上述の信号Ｓ９に対応）。また、読出動作において領域１０２に蓄積されている信号電荷は、領域１０２と領域１０９とに蓄積された信号電荷の和であってもよい（上述の信号（Ｓ２＋Ｓ９）に対応）。
画素１０１’’において、信号電荷を蓄積する際には、信号出力線１２２を画素１０１’’の領域１１１、１１２、１１３の電位と同じ電位に設定し、スイッチ素子１２３をオン状態にすればＪＦＥＴ１２１のソース、ドレインは、同電位になり電流が流れない。つまり、上述の画素１０１と同様の信号蓄積動作が行われる。
画素１０１’’において、出力回路１０７は、スイッチ素子１２３を有するだけでもよく、一般的なＣＭＯＳセンサなどで必要になるＦＤをリセットするためのトランジスタや、信号を増幅するトランジスタが配されていなくてもよい。したがって、画素１０１’’が必要とする構成要素が少なくてすむ。つまり、上述の画素１０１と比較して画素１０１’’は、出力回路１０７の面積が小さくなり、１つの画素に占める領域１０２の割合（面積）を増すことができる。つまり、飽和信号量をより向上させることができる。さらに、ＪＦＥＴを用いたソースフォロワ回路は、一般に、ＭＯＳトランジスタを用いたソースフォロワ回路よりも低ノイズであり、画素１０１’’から出力される信号の高ＳＮ化が可能になる。
本明細書の開示は、以下の光電変換装置を含む。
（項目１）
第１主面と前記第１主面とは反対側の第２主面とを備える半導体層に配された複数の画素を含む光電変換装置であって、
前記複数の画素のそれぞれは、
信号電荷を蓄積する第１導電型の第１領域を含む第１フォトダイオードと、
前記第１主面に対する正射影において少なくとも一部が前記第１領域に重なるように前記第１領域と前記第２主面との間に配され、信号電荷を蓄積する前記第１導電型の第２領域を含む第２フォトダイオードと、
前記第１領域と前記第２領域との間に配され、前記第１導電型とは逆の第２導電型の第３領域と、
前記第１領域を覆うように前記第１主面の上に配された第１電極と、を含み、
前記第２領域に蓄積された信号電荷が、前記第１電極の電位制御によって前記第３領域に形成される転送部を介して前記第１領域に転送されることを特徴とする光電変換装置。
（項目２）
前記第１電極が、前記第１導電型の半導体であることを特徴とする項目１に記載の光電変換装置。
（項目３）
前記第１領域と前記第１電極との仕事関数が同じことを特徴とする項目１または２に記載の光電変換装置。
（項目４）
前記光電変換装置が、前記第２主面から光が入射するように構成されることを特徴とする項目１乃至３の何れか１項目に記載の光電変換装置。
（項目５）
前記複数の画素のそれぞれが、前記第２主面と前記第２領域との間に配された前記第２導電型の第４領域と、前記第４領域と前記第２領域との間に配され、前記第２領域よりも不純物濃度が低い前記第１導電型の第５領域と、前記第２領域および前記第５領域を取り囲むように、前記第３領域と前記第４領域との間に配された前記第２導電型の第６領域と、をさらに含むことを特徴とする項目１乃至４の何れか１項目に記載の光電変換装置。
（項目６）
前記第６領域の不純物濃度が、前記第３領域の不純物濃度よりも高いことを特徴とする項目５に記載の光電変換装置。
（項目７）
前記複数の画素のそれぞれが、前記第２領域と前記第５領域との間に配された前記第２導電型の第７領域をさらに含むことを特徴とする項目５または６に記載の光電変換装置。
（項目８）
前記第２領域に信号電荷を蓄積する際に、前記第７領域の少なくとも一部が空乏化していることを特徴とする項目７に記載の光電変換装置。
（項目９）
前記第７領域の不純物濃度が、前記第２領域と前記第５領域との間にポテンシャル障壁を形成しない濃度であることを特徴とする項目７または８に記載の光電変換装置。
（項目１０）
前記複数の画素のそれぞれが、前記第１領域から信号電荷が転送される前記第１導電型の第８領域と、前記第１領域と前記第８領域との間に配された前記第２導電型の第９領域と、前記第１領域から前記第８領域に信号電荷を転送するために、前記第９領域を覆うように前記第１主面の上に配された第２電極と、をさらに含むことを特徴とする項目１乃至９の何れか１項目に記載の光電変換装置。
（項目１１）
前記複数の画素は、互いに隣り合うように配された第１画素と第２画素とを含み、
前記光電変換装置が、前記第１画素の前記第１領域および前記第２画素の前記第１領域から信号電荷が転送される前記第１導電型の第８領域をさらに含み、
前記第１画素および前記第２画素のそれぞれが、前記第１領域と前記第８領域との間に配された前記第２導電型の第９領域と、前記第１領域から前記第８領域に信号電荷を転送するために、前記第９領域を覆うように前記第１主面の上に配された第２電極と、をさらに含むことを特徴とする項目１乃至９の何れか１項目に記載の光電変換装置。
（項目１２）
前記複数の画素は、互いに隣り合うように配された第１画素と第２画素とを含み、
前記光電変換装置が、前記第１画素の前記第１領域および前記第２画素の前記第１領域から信号電荷が転送される前記第１導電型の第８領域をさらに含み、
前記第１画素および前記第２画素のそれぞれが、前記第１領域と前記第８領域との間に配された前記第２導電型の第９領域と、前記第１領域から前記第８領域に信号電荷を転送するために、前記第９領域を覆うように前記第１主面の上に配された第２電極と、をさらに含み、
前記第１画素および前記第２画素の前記第４領域は、連続的に配されており、
前記第１画素および前記第２画素の前記第６領域のうち前記第１画素と前記第２画素との間に配された部分と、連続的に配された前記第４領域と、の間には、前記第１画素および前記第２画素のそれぞれの前記第５領域が連続する部分を含むことを特徴とする項目５乃至９の何れか１項目に記載の光電変換装置。
（項目１３）
前記第１領域に取り囲まれるように、前記第１主面と前記第３領域との間に前記第３領域から離間して配された前記第２導電型の第１０領域をさらに含むことを特徴とする項目１乃至９の何れか１項目に記載の光電変換装置。
（項目１４）
前記第１０領域が、前記第１電極に覆われていないことを特徴とする項目１３に記載の光電変換装置。
（項目１５）
前記第１領域の信号電荷を読み出す際に、前記第１領域が制御電極、前記第３領域および前記第１０領域が主電極としてそれぞれ機能する接合型電界効果トランジスタが構成され、
前記第１領域の信号電荷の量に応じて、前記接合型電界効果トランジスタによる増幅信号が前記第１０領域に出力されることを特徴とする項目１３または１４に記載の光電変換装置。
（項目１６）
前記第１領域が、前記第１主面の一部を構成していることを特徴とする項目１乃至１５の何れか１項目に記載の光電変換装置。
発明は上記実施形態に制限されるものではなく、発明の精神および範囲から離脱することなく、様々な変更および変形が可能である。従って、発明の範囲を公にするために請求項を添付する。
１００：半導体層、１０１，１０１’，１０１’’：画素、１０２，１０９，１１２：領域、１０３：電極、１５１，１５２：主面

Claims (16)

  1. 第１主面と前記第１主面とは反対側の第２主面とを備える半導体層に配された複数の画素を含む光電変換装置であって、
    前記複数の画素のそれぞれは、
    信号電荷を蓄積する第１導電型の第１領域を含む第１フォトダイオードと、
    前記第１主面に対する正射影において少なくとも一部が前記第１領域に重なるように前記第１領域と前記第２主面との間に配され、信号電荷を蓄積する前記第１導電型の第２領域を含む第２フォトダイオードと、
    前記第１領域と前記第２領域との間に配され、前記第１導電型とは逆の第２導電型の第３領域と、
    前記第１領域を覆うように前記第１主面の上に配された第１電極と、を含み、
    前記第２領域に蓄積された信号電荷が、前記第１電極の電位制御によって前記第３領域に形成される転送部を介して前記第１領域に転送されることを特徴とする光電変換装置。
  2. 前記第１電極が、前記第１導電型の半導体であることを特徴とする請求項１に記載の光電変換装置。
  3. 前記第１領域と前記第１電極との仕事関数が同じことを特徴とする請求項１に記載の光電変換装置。
  4. 前記第１領域が、前記第１主面の一部を構成していることを特徴とする請求項１に記載の光電変換装置。
  5. 前記複数の画素のそれぞれが、前記第２主面と前記第２領域との間に配された前記第２導電型の第４領域と、前記第４領域と前記第２領域との間に配され、前記第２領域よりも不純物濃度が低い前記第１導電型の第５領域と、前記第２領域および前記第５領域を取り囲むように、前記第３領域と前記第４領域との間に配された前記第２導電型の第６領域と、をさらに含むことを特徴とする請求項１に記載の光電変換装置。
  6. 前記第６領域の不純物濃度が、前記第３領域の不純物濃度よりも高いことを特徴とする請求項５に記載の光電変換装置。
  7. 前記複数の画素のそれぞれが、前記第２領域と前記第５領域との間に配された前記第２導電型の第７領域をさらに含むことを特徴とする請求項５に記載の光電変換装置。
  8. 前記第２領域に信号電荷を蓄積する際に、前記第７領域の少なくとも一部が空乏化していることを特徴とする請求項７に記載の光電変換装置。
  9. 前記第７領域の不純物濃度が、前記第２領域と前記第５領域との間にポテンシャル障壁を形成しない濃度であることを特徴とする請求項７に記載の光電変換装置。
  10. 前記複数の画素のそれぞれが、前記第１領域から信号電荷が転送される前記第１導電型の第８領域と、前記第１領域と前記第８領域との間に配された前記第２導電型の第９領域と、前記第１領域から前記第８領域に信号電荷を転送するために、前記第９領域を覆うように前記第１主面の上に配された第２電極と、をさらに含むことを特徴とする請求項１乃至９の何れか１項に記載の光電変換装置。
  11. 前記複数の画素は、互いに隣り合うように配された第１画素と第２画素とを含み、
    前記光電変換装置が、前記第１画素の前記第１領域および前記第２画素の前記第１領域から信号電荷が転送される前記第１導電型の第８領域をさらに含み、
    前記第１画素および前記第２画素のそれぞれが、前記第１領域と前記第８領域との間に配された前記第２導電型の第９領域と、前記第１領域から前記第８領域に信号電荷を転送するために、前記第９領域を覆うように前記第１主面の上に配された第２電極と、をさらに含むことを特徴とする請求項１乃至９の何れか１項に記載の光電変換装置。
  12. 前記複数の画素は、互いに隣り合うように配された第１画素と第２画素とを含み、
    前記光電変換装置が、前記第１画素の前記第１領域および前記第２画素の前記第１領域から信号電荷が転送される前記第１導電型の第８領域をさらに含み、
    前記第１画素および前記第２画素のそれぞれが、前記第１領域と前記第８領域との間に配された前記第２導電型の第９領域と、前記第１領域から前記第８領域に信号電荷を転送するために、前記第９領域を覆うように前記第１主面の上に配された第２電極と、をさらに含み、
    前記第１画素および前記第２画素の前記第４領域は、連続的に配されており、
    前記第１画素および前記第２画素の前記第６領域のうち前記第１画素と前記第２画素との間に配された部分と、連続的に配された前記第４領域と、の間には、前記第１画素および前記第２画素のそれぞれの前記第５領域が連続する部分を含むことを特徴とする請求項５乃至９の何れか１項に記載の光電変換装置。
  13. 前記第１領域に取り囲まれるように、前記第１主面と前記第３領域との間に前記第３領域から離間して配された前記第２導電型の第１０領域をさらに含むことを特徴とする請求項１乃至９の何れか１項に記載の光電変換装置。
  14. 前記第１０領域が、前記第１電極に覆われていないことを特徴とする請求項１３に記載の光電変換装置。
  15. 前記第１領域の信号電荷を読み出す際に、前記第１領域が制御電極、前記第３領域および前記第１０領域が主電極としてそれぞれ機能する接合型電界効果トランジスタが構成され、
    前記第１領域の信号電荷の量に応じて、前記接合型電界効果トランジスタによる増幅信号が前記第１０領域に出力されることを特徴とする請求項１３に記載の光電変換装置。
  16. 前記光電変換装置が、前記第２主面から光が入射するように構成されることを特徴とする請求項１に記載の光電変換装置。
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