JP2024000547A - 低ドロップアウトレギュレータ - Google Patents

Abstract

【課題】低ドロップアウトレギュレータを提供する。【解決手段】ゲインステージモジュールと、出力設定ステージと、検出回路と、を含んで構成されている。前記ゲインステージモジュールはゲインステージ信号を生成し、前記出力設定ステージは前記ゲインステージモジュールに電気的に接続され、前記出力設定ステージは前記ゲインステージ信号に応答して出力端子に向けて負荷電流を出力する。検出回路は前記ゲインステージモジュール及び前記出力設定ステージに電気的に接続され、前記検出回路は監視回路及び補償回路を備えている。前記監視回路は前記出力端子に電気的に接続されている。前記監視回路は前記出力端子に位置している信号の充電持続時間と予め設定された閾値期間とを比較すると共に、前記比較信号を対応するように生成する。前記補償回路は前記ゲインステージモジュール及び前記出力端子に電気的に接続され、前記補償回路は前記比較信号に選択的に応答して前記周波数補償を実行する。【選択図】図２

Description

本発明は、低ドロップアウトレギュレータ（A low dropout regulator）に関し、本発明は、支配極の位置を検出し、周波数補償を選択的に実行できる低ドロップアウトレギュレータに関するものである。

電子設備において、リニアレギュレータは電源電圧Vddを安定させると共にそれを安定的な出力電圧Voutに変換するために用いられている。低ドロップアウト（以下、略称LDO）レギュレータは、低コスト、低ノイズ、及び高速な電圧変換等の利点を有しているリニアレギュレータである。

図１は従来の電子設備に使用されるLDOレギュレータの一実施例を説明する概略図である。電子設備１０は、LDOレギュレータ１３ａ及び負荷回路１５を備えている。LDOレギュレータ１３ａは電源電圧Vddを出力電圧Voutに変換し、且つ負荷回路１５に向けて出力電圧Voutを供給する。出力電圧Voutの値は予め設定され、負荷回路１５の要求によって決定される。

電圧源１２（例えば、バッテリー）は電源電圧Vddを供給する。しかしながら、電源電圧Vddは不安定であるため、LDOレギュレータ１３ａを使用する。負荷コンデンサCldは出力端子Nout及び接地端子Gndに電気的に接続されている。理解を容易にするため、端子（terminal）及びその信号（signal）は、本明細書においては同じ符号を以て表示する。例えば、接地電圧及び接地端子は、本明細書では共に Gndと表示する。

実際の応用では、負荷コンデンサCldはLDOレギュレータ１３ａに統合されているが（すなわち、オンチップコンデンサ（on-chip capacitor）である）、LDOレギュレータ１３ａの外に単独で載置されてもよい（すなわち、オフチップコンデンサ、off-chip capacitor）。オフチップコンデンサを使用することで、周波数補償を提供すると共に安定性を確保する。出力抵抗が大きい場合、負荷電流が小さくなり（軽負荷条件）、出力極点が低周波に向けて移動を開始する。これは位相余裕（phase margin）が減少することを意味し、安定性を注視する必要がある。このため、大きなオフチップコンデンサを採用することで、出力極点を支配極（dominant pole）とする。但し、オフチップコンデンサには広い面積が必要である。一方、オフチップコンデンサは中負荷または重負荷条件においては必ずしも必要ではないため、オフチップコンデンサを省略すれば回路のコストを下げることができた。

実際の応用においては、LDOレギュレータ１３ａは異なる負荷条件でも動作する。軽負荷条件では、オフチップコンデンサを採用して安定性及び必要な負荷の過渡的性能を確保する。中から重負荷条件では、オフチップコンデンサを使用せず、安定性及び負荷の過渡的性能を保持する（load transient performance）。

よく知られているように、支配極はLDOレギュレータ１３ａの安定性に影響を与え、且つオフチップコンデンサを使用することで極点の位置が明確に改変されてしまう。しかしながら、LDOレギュレータ１３ａがオフチップコンデンサを備えているかどうかは、事前に知ることができなかった。このため、支配極の位置に応じて周波数補償を選択的に実行するかしないかを決める実行可能性を有するLDOレギュレータ１３ａを開発する必要があった。

そこで、本発明者は上記の欠点が改善可能と考え、鋭意検討を重ねた結果、合理的かつ効果的に課題を改善する本発明の提案に至った。

本発明は、かかる事情に鑑みてなされたものであり、その目的とするところは、支配極位置を検出する機能を備えるLDO レギュレータを提供することにある。上述の検出結果に基づいて、LDOレギュレータを選択的に補償する。

上記目的を達成するための本発明の諸態様は、以下のとおりである。上記課題を解決するために、本発明のある態様の低ドロップアウトレギュレータは、ゲインステージモジュールと、出力設定ステージと、検出回路と、を備えている。ゲインステージモジュールはゲインステージ信号を生成する。前記出力設定ステージは前記ゲインステージモジュールに電気的に接続されている。前記出力設定ステージは前記ゲインステージ信号に応答して出力端子に向けて負荷電流を出力する。前記検出回路は前記ゲインステージモジュール及び前記出力設定ステージに電気的に接続されている。前記検出回路は監視回路及び補償回路を含む。前記監視回路は前記出力端子に電気的に接続されている。前記監視回路は前記出力端子に位置している信号の充電持続時間と予め設定された閾値期間とを比較すると共に、比較信号を対応するように生成する。前記補償回路は前記ゲインステージモジュール及び前記出力端子に電気的に接続されている。前記補償回路は前記比較信号に応答して周波数補償を選択的に実行する。

以下の詳細な説明において、説明のために多くの具体的な仔細を提供し、開示する実施例の徹底的な理解を促す。しかしながら、これらの具体的な仔細のない状況でも、１つ或いは複数の実施例を実施可能であることは明白である。他の実施例では、構造及び設備の簡略化した図を概略的に示すことで大衆に周知する。

従来の電子設備に使用されるLDOレギュレータの一実施例を説明する概略図である。 本発明の一実施例に係るLDOレギュレータを説明するブロック図である。 本発明の一実施例に係るLDOレギュレータにプロセスを設置する時期の出力電圧Voutの変化を説明する概略図である。 本発明の一実施例に係るLDOレギュレータにプロセスを設置する時期の支配極の位置と出力電圧Voutの間の変化の関係を説明する概略図である。 本発明の一実施例に係る極検出回路の例示的な設計を示す概略図である。 本発明の一実施例に係るLDOレギュレータがランプ位相（PH1）時期の稼働状況を説明するフローチャートである。 本発明の一実施例に係るLDOレギュレータが定常状態位相（PH2）時期の稼働状況を説明するフローチャートである。 本発明の一実施例に係る例示的なキャパシタレスLD0レギュレータを示す概略図である。

以下、図面を参照しながら本発明の低ドロップアウトレギュレータの実施形態を説明するが、本発明はこれらの実施形態に限定されるものではなく、以下に説明する部材、材料等は、本発明の趣旨の範囲内で種々改変することができるものである。

図２は本発明の一実施例に係るLDOレギュレータを説明するブロック図である。LDOレギュレータ２０は、ゲインステージモジュール２２と、極検出回路２７と、出力設定ステージ２８と、リファレンスジェネレータ２９と、バイアスステージ２１と、負荷コンデンサCldと、を備えている。ゲインステージモジュール２２は、第１ゲインステージ２３及び第２ゲインステージ２５を含み、極検出回路２７は監視回路２７１及び補償回路２７３を具備している。

負荷コンデンサCldは出力端子Nout及び接地端子Gndに電気的に接続され、負荷コンデンサCldはオンチップ（on-chip）またはオフチップ（off-chip）である。

以下、LDOレギュレータ２０の素子及びその接続について説明する。第２ゲインステージ２５はLDOレギュレータ２０が重負荷条件で動作する際の総ループゲインに属する。

出力設定ステージ２８は基本的に反転ボルテージフォロワ（Flipped Voltage Follower、以下、略称FVF）である。出力設定ステージ２８は、出力端子Nout、第１ゲインステージ２３、第２ゲインステージ２５、及びリファレンスジェネレータ２９に電気的に接続されている。出力設定ステージ２８は負荷電流Ildを出力端子Noutに出力し、出力端子Noutで安定した出力電圧Voutを生成する。

バイアスステージ２１は、第１ゲインステージ２３、第２ゲインステージ２５、及び出力設定ステージ２８に電気的に接続されている。リファレンスジェネレータ２９は、バイアスステージ２１、第１ゲインステージ２３、及び出力設定ステージ２８に電気的に接続されている。

極検出回路２７において、監視回路２７１及び補償回路２７３は共に出力端子Noutに電気的に接続され、且つ補償回路２７３はゲインステージ端子Ng1を介して第１ゲインステージ２３及び第２ゲインステージに電気的に接続されている。監視回路２７１は補償回路２７３に電気的に接続され、且つ補償回路２７３に向けて比較信号Scmpを送信する。

監視回路２７１及び補償回路２７３の例示的な実施を図４に示す。バイアスステージ２１、第１ゲインステージ２３、第２ゲインステージ２５、出力設定ステージ２８、及びリファレンスジェネレータ２９の例示的な内部設計を図６に示す。

図３Ａは本発明の一実施例に係るLDOレギュレータにプロセスを設置する時期の出力電圧Voutの変化を説明する概略図である。縦軸は出力電圧Vout、横軸は時間を表す。

波形 WF1 は出力電圧 Vout が設定過程で変化する状況を表示している。設定過程はランプ位相（PH1）及び定常状態位相（PH2）に関連する。ランプ位相（PH1）において、出力電圧Voutは接地電圧Gnd（すなわち、図３Ａの電源投入時点t_on）から開始し、予め設定された出力電圧まで徐々に増加する。定常状態位相（PH2）において、出力電圧Voutは定電圧に保持される（予め設定された出力電圧において）。ランプ位相（PH1）の持続時間の定義は充電持続時間Tchであり、且つ充電時間Tchは支配極の位置に従って変化する（図３Ｂ参照）。

図３Ｂは本発明の一実施例に係るLDOレギュレータにプロセスを設置する時期の支配極の位置と出力電圧Voutの間の変化の関係を説明する概略図である。縦軸は出力電圧Vout、横軸は時間を表す。

波形WF2aは、支配極がゲインステージモジュール２２内部に位置している場合、出力電圧Voutが電源投入時点t_onから開始する設定過程でどのように変化するかを表示している。波形WF2a に対応する充電持続時間は充電持続時間Tch_aとして表示している。

波形WF2bは、支配極が出力端子Noutに位置している場合、出力電圧Voutが電源投入時点t_onから開始する設定過程でどのように変化するかを表示している。波形 WF2b に対応する充電持続時間は他の充電持続時間Tch_bとして表示している。

波形W2aのスルーレート（slew rate、電圧の変換速度を表示するために用いられている）は速い。波形W2aの高速スルーレートは、波形W2aに対応する負荷コンデンサCldが高速充電可能であり、その容量値が小さいことを意味する。よって、支配極がLDOレギュレータ２０内部に位置し、且つ第１ゲインステージ２３と第２ゲインステージ２５との間に位置している。

一方、波形W2bの緩慢なスルーレートは、波形W2aに対応する負荷コンデンサCldが高速充電不可能であり、その容量値が大きいことを意味する。よって、支配極が出力端子Noutに位置している。

波形WF2a、WF2bに基づいて結論を導き出すと、支配極がLDOレギュレータ２０内部に位置している場合、充電持続時間Tch_aが短い。また、支配極が出力端子Noutに位置している場合、充電持続時間Tch_bが更に長くなる。

本発明に係る実施例によると、予め設定された閾値期間Tthが定義されると共に支配極の位置を区分するために用いられている。まず、監視回路２７１が充電持続時間Tchを検出する。その後、監視回路２７１が検出した充電持続時間Tchを予め設定された閾値期間Tthと比較し、支配極の位置を識別する。

一例を挙げると、図３Ｂの例では、充電持続時間Tch_aが予め設定された閾値持続時間Tthよりも短いため、WF2aの波形に対応する支配極はゲインステージモジュール２２内部に位置していると識別される。一方、充電持続時間Tch_bが予め設定された閾値Tthより長いため、波形WF2bに対応する支配極は出力端子Noutに位置していると識別される。

図４は本発明の一実施例に係る極検出回路の例示的な設計を示す概略図である。図２と図４も併せて参照する。

監視回路２７１は、測定回路２７１ａと、閾値設定回路２７１ｅと、比較回路２７１ｃと、を備えている。測定回路２７１ａ及び閾値設定回路２７１ｅは比較回路２７１ｃに電気的に接続されている。測定回路２７１ａは充電持続時間Tchを測定し、閾値設定回路２７１ｅは予め設定された閾値期間Tthを提供する。

測定回路２７１ａ、閾値設定回路２７１ｅ、及び比較回路２７１ｃの実現は制限を受けない。例えば、測定回路２７１ａは、負荷コンデンサCldに対して充電を行うのに必要な周期を計数するデジタルカウンターでもよい。閾値設定回路２７１ｅは、予め設定された閾値持続時間Tthを表示した計数値を記録する記録器でもよく、比較回路２７１ｃはコンパレータでもよい。

他の例では、測定回路２７１ａは充電回路（例えば、チャージポンプ）を備え、比較回路２７１ｃはアナログコンパレータでもよい。充電回路は出力端子Noutに対して充電を行うと、充電持続時間Tchが同時に増加する。前述したアナログコンパレータ２７１ｃは出力端子Noutを検出し、出力端子Noutと閾値電圧Vthとの比較に基づいて、充電するかどうか、及びいつ充電を停止するかを確定する。閾値電圧Vthは予め設定された閾値期間Tthに対応している。一旦、出力端子Noutが閾値電圧Vthに達すると、充電回路が充電を停止する。予め設定された閾値電圧Vthはバンドギャップ回路（後述の図６参照）から供給される。

他の例では、測定回路２７１ａはデジタルカウンター及びデジタル-アナログコンバータ（以下、DACという）（図示省略）を備えている。デジタルカウンターは充電持続時間Tthを表示する累積数を計算し、DACは累積数を累積比較電圧Vcmpに変換する。

アナログ回路を使用して監視回路２７１を更に実現している。実際の応用においては、監視回路２７１がLDOレギュレータの充電持続時間Tchを検出し、且つ比較信号Scmpを正確に生成するのみで、充電持続時間Tchが予め設定された閾値期間Tth以上であるかどうかを識別する。監視回路２７１の設計は制限を受けない。

補償回路２７３は接続端子Nc1、Nc2を有している。接続端子Nc1、Nc2のうちの１つは出力端子Noutに電気的に接続されている、接続端子Nc1、Nc2のうちの他の１つはゲインステージ端子Ng1に電気的に接続されている。また、補償回路２７３は比較回路２７１ｃに電気的に接続されている。

補償回路２７３は１つのミラー容量Cm及び１つのスイッチswを備え、且つスイッチswは比較信号Scmpにより制御される。ミラー容量 Cm は周波数補償に用いられている。ミラー容量Cmはゲインステージ端子Ng1と出力端子Noutとの間に接続され、スイッチswがオンになった際の周波数を補償するために用いられている。或いは、スイッチswがオフになると、ミラー容量Cmの端子が浮動（floating）状態となり、ミラー容量Cmが補償周波数を停止する。

図５Ａは本発明の一実施例に係るLDOレギュレータがランプ位相（PH1）時期の稼働状況を説明するフローチャートである。まず、比較回路２７１ｃが閾値設定回路２７１ｅ及び測定回路２７１ａから予め設定された閾値期間Tth及び充電持続時間Tchをそれぞれ獲得し、比較回路２７１ｃが充電持続時間Tchと予め設定された閾値期間Tthとを比較する（ステップＳ３１ａ）。

充電持続時間Tchが予め設定された閾値期間Tth以上である場合（Tch≧Tth）、支配極はLDOレギュレータ２０の外にあると見做される（ステップＳ３１ｃ）。充電持続時間Tchが長いことは、負荷コンデンサCldが更に大きな容量値を有する可能性を意味している。このような状況では、比較回路２７１ｃが比較信号Scmpを論理低電位（Scmp=L）に設定して補償回路２７３を無効化し（ステップＳ３１ｅ）、且つLDOレギュレータ２０が周波数補償が無い状況で動作する。

充電持続時間Tchが予め設定された閾値期間Tthより短い場合（Tch<Tth）、支配極がLDOレギュレータ２０内部にあると見做される（ステップＳ３１ｇ）。充電持続時間Tchが短いことは、負荷コンデンサCldが小さい容量値を有する可能性を意味している。このような状況では、比較回路２７１ｃが比較信号Scmpを論理高電位（Scmp=H）に設定して補償回路２７３を有効化し（ステップＳ３１ｉ）、且つLDOレギュレータ２０が周波数補償により動作する。ステップＳ３１ｅ、Ｓ３１ｉの後に、LDOレギュレータ２０が定常状態位相（PH2）に進む。

図５Ｂは本発明の一実施例に係るLDOレギュレータが定常状態位相（PH2）時期の稼働状況を説明するフローチャートである。定常状態位相（PH2）期間において、LDOレギュレータ２０の操作は負荷条件に関連する（ステップＳ３３ａ）。

LDOレギュレータ２０が軽負荷条件に直面すると、負荷電流Ildが低下し、且つオーバーシュート（overshoot）が発生する。換言すれば、出力電圧Voutの増加が一時停止する。このような状況では、第２ゲインステージ２５が無効化され、出力電圧Voutが引き下げられてオーバーシュートが消除される（ステップＳ３３ｃ）。このようにすることで、出力電圧Voutが定常状態位相（PH2）期間に定電圧に保持される。

LDOレギュレータ２０が重負荷条件に直面すると、負荷電流Ildが増加すると共にアンダーシュート（undershoot）が発生する。換言すれば、出力電圧Voutの低下が一時停止する。このような状況では、第２ゲインステージ２５が有効化され、出力電圧Voutが引き上げられてアンダーシュートが消除される（ステップＳ３３ｅ）。このようにすることで、出力電圧Voutが定常状態位相（PH2）期間に定電圧に保持される。

図６は本発明の一実施例に係る例示的なキャパシタレスLDOレギュレータを示す概略図である。図２と図６も併せて参照する。バイアスステージ２１、第１ゲインステージ２３、第２ゲインステージ２５、及びリファレンスジェネレータ２９の内部素子についてそれぞれ下述する。

バイアスステージ２１はバイアストランジスタQb1、Qb2、Qb3と、電流源２１１と、抵抗器Rと、ハイパスコンデンサChと、を備えている。バイアストランジスタQb3はPMOSトランジスタであり、バイアストランジスタQb1、Qb2はNMOSトランジスタである。

バイアスステージ２１において、電流源２１１がシンクバイアス電流Ibiasを連続的に供給し、且つシンクバイアス電流Ibiasを複製することでバイアストランジスタQb2、Qb3を流れるミラー電流Imbを生成する。ハイパスコンデンサCh及び抵抗器Rは共にハイパス機能を提供し、シンクバイアス電流Ibiasが出力端子Noutのオーバーシュート（overshoot）の影響を受けるのを防止している。

第１ゲインステージ２３は第１ステージトランジスタQ1a、Q1bを備えている。第１ステージトランジスタQ1aはPMOSトランジスタであり、第１ステージトランジスタQ1bはNMOSトランジスタである。バイアストランジスタQb3及び第１ステージトランジスタQ1aがカレントミラーを形成することで、ミラー電流Imbにより第１ステージ電流I1が生成される。第１ステージ電流I1は第１ステージトランジスタQ1bを流れ、ゲインステージ端子Ng2（第１ステージトランジスタQ1bのソース端）の信号が第１ステージ電流I1に影響を与える。

第２ゲインステージ２５は第２ステージトランジスタQ2a、Q2b、Q2c、Q2dを備えている。第２ステージトランジスタQ2a、Q2bはPMOSトランジスタであり、第２ステージトランジスタQ2c、Q2dはNMOSトランジスタである。第２ステージトランジスタQ2aは電圧-電流コンバータとしてもよく、第２ステージトランジスタQ2aはゲインステージ端子の信号（すなわち、ゲインステージ信号）Ng1により制御される。第２ステージトランジスタQ2b及びバイアストランジスタQb3の電流構造に基づいて、第２ステージトランジスタQ2bはオン状態が保持される。第２ステージトランジスタQ2c、Q2dが共同で他のカレントミラーを形成している。

第２ステージトランジスタQ2aのみがオンである場合、第２ゲインステージ２５が有効化され、第２ステージトランジスタQ2aのオンは第１ステージ電流I1に関連する。第２ステージトランジスタQ2aがオンになると、第２ステージ電流I2aが第２ステージトランジスタQ2a、Q2cを流れ、第２ステージトランジスタQ2dがバイアストランジスタQ2cから第２ステージ電流I2aを複製することで、第２ステージ電流I2bが生成される。

出力設定ステージ２８は、パワートランジスタQp1、Qp2と、出力設定トランジスタQosと、出力バイアストランジスタQob1、Qob2と、を備えている。パワートランジスタQp1、Qp2及び出力設定トランジスタQosはPMOSトランジスタであり、出力バイアストランジスタQob1、Qob2はNMOSトランジスタである。パワートランジスタQp1、Qp2は第１ゲインステージ２３及び第２ゲインステージ２５の出力によりそれぞれ制御される。LDOレギュレータ２０が軽負荷条件に直面すると、パワートランジスタQp1がオンとなり、パワートランジスタQp2がオフとなる。LDOレギュレータ２０が重負荷条件に直面すると、パワートランジスタQp1がオフとなり、パワートランジスタQp2がオンとなる。

パワートランジスタQp2のアスペクト比はパワートランジスタQp1のアスペクト比よりも大きい。例えば、パワートランジスタQp2のアスペクト比はパワートランジスタQp1のアスペクト比の10倍に相当する。よって、LDOレギュレータ２０が重負荷条件に直面すると、パワートランジスタQp2がオンとなって更に大きな負荷電流Ildを伝導し、LDOレギュレータ２０が軽負荷条件に直面すると、パワートランジスタQp1がオンとなって低い負荷電流Ildを伝導する。

出力バイアストランジスタQob1のアスペクト比は出力バイアストランジスタQob2のアスペクト比より大きい。このため、出力バイアストランジスタQb1を流れる出力バイアス電流Iobは出力バイアストランジスタQob2を流れる出力設定電流Ios2より大きい。

リファレンスジェネレータ２９は、バンドギャップ回路２９１と、リファレンストランジスタQr1、Qr2、Qr3と、オペアンプ２９３と、を備えている。バンドギャップ回路２９１は安定的な基準電圧Vrefをオペアンプ２９３の反転入力端（-）及び第１ステージトランジスタQ1bゲート端に出力する。こうすることで、第１ステージトランジスタQ1bがオンに維持され、第１ステージ電流I1がゲインステージ端子Ng2に連続的に伝導される。

リファレンストランジスタQr2及び出力設定トランジスタQosがカレントミラーを形成すると、出力設定トランジスタQosを流れる出力設定電流Ios1がリファレンストランジスタQr2を流れる基準電流Irefを複製する。また、カレントミラー構造に基づいて、出力端子Noutの信号がオペアンプ２９３の非反転入力端（+）と等価になる。

オペアンプ２９３の仮想短絡特徴により、出力電圧Voutが基準電圧Vrefと等価になる（Nout =Vref）。よって、LDOレギュレータ２０が定電圧の出力電圧Voutを連続的に出力する。

以上述べた如く、LDOレギュレータ２０はオフチップコンデンサと共に使用してもしなくてもよく、具体的には負荷条件によって決定される。異なる負荷条件での操作を支援するため、LDOレギュレータ２０には、出力端子が大負荷コンデンサに接続されているかどうかを検出するメカニズムが必要である。極検出回路２７を利用することで、出力端子Noutが支配極を形成しているかどうかをLDOレギュレータ２０が確定可能になっている。一旦この点が確定すると、LDOレギュレータ２０は適切な動作により周波数補償を調整する。

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更又は改良を加えることが可能であることが当業者に明らかである。その様な変更又は改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

１０ 電子設備
１２ 電圧源
１３ａ 低ドロップアウトレギュレータ
１５ 負荷回路
２０ 低ドロップアウトレギュレータ
２１ バイアスステージ
２１１ 電流源
２２ ゲインステージモジュール
２３ 第１ゲインステージ
２５ 第２ゲインステージ
２７ 極検出回路
２７１ 監視回路
２７１ａ 測定回路
２７１ｃ 比較回路
２７１ｅ 閾値設定回路
２７３ 補償回路
２８ 出力設定ステージ
２９ リファレンスジェネレータ
２９１ バンドギャップ回路
２９３ オペアンプ
Cld 負荷コンデンサ
Cm ミラー容量
CMP コンパレータ
Ch ハイパスコンデンサ
Gnd アース端子（接地電圧）
I1 第１ステージ電流
I2a 第２ステージ電流
I2b 第２ステージ電流
Ibias シンクバイアス電流
Ild 負荷電流
Imb ミラーバイアス電流
Iob 出力バイアス電流
Ios1 出力設定電流
Ios2 出力設定電流
Iref 基準電流
Nc1 接続端子
Nc2 接続端子
Ng1 ゲインステージ端子
Ng2 ゲインステージ端子
Nout 出力端子
PH1 ランプ位相
PH2 定常状態位相
Q1a 第１ステージトランジスタ
Q1b 第１ステージトランジスタ
Q2a 第２ステージトランジスタ
Q2b 第２ステージトランジスタ
Q2c 第２ステージトランジスタ
Q2d 第２ステージトランジスタ
Qb1 バイアストランジスタ
Qb2 バイアストランジスタ
Qb3 バイアストランジスタ
Qp1 パワートランジスタ
Qp2 パワートランジスタ
Qob1 出力バイアストランジスタ
Qob2 出力バイアストランジスタ
Qos 出力設定トランジスタ
Qr1 リファレンストランジスタ
Qr2 リファレンストランジスタ
Qr3 リファレンストランジスタ
R 抵抗器
sw スイッチ
Scmp 比較信号
Tch チャージ時間
Tch_a チャージ時間
Tch_b チャージ時間
Tth 予め設定された閾値期間
t_on 電源投入時点
Vdd 電源電圧
Vout 出力電圧
Vref 基準電圧
WF1 波形
WF2a 波形
WF2b 波形
Ｓ３１ａ ステップ
Ｓ３１ｃ ステップ
Ｓ３１ｇ ステップ
Ｓ３１ｅ ステップ
Ｓ３１ｉ ステップ
Ｓ３３ａ ステップ
Ｓ３３ｃ ステップ
Ｓ３３ｅ ステップ

Claims (16)

1. ゲインステージ信号を生成するためのゲインステージモジュールと、
   前記ゲインステージモジュールに電気的に接続され、前記ゲインステージ信号に応答して、出力端子に向けて負荷電流を出力するための出力設定ステージと、
   前記ゲインステージモジュール及び前記出力設定ステージに電気的に接続されている検出回路と、を備え、
   前記検出回路は、
   前記出力端子に電気的に接続され、前記出力端子に位置している信号の充電持続時間と予め設定された閾値期間とを比較して比較信号を対応するように生成するための監視回路と、
   前記ゲインステージモジュール及び前記出力端子に電気的に接続され、前記比較信号に応答して周波数補償を選択的に実行する補償回路と、を含むことを特徴とする低ドロップアウトレギュレータ。
2. 前記補償回路は、
   ミラー容量と、
   前記ミラー容量及び前記監視回路に電気的に接続され、前記比較信号により選択的にオンにするためのスイッチと、を備えていることを特徴とする請求項１に記載の低ドロップアウトレギュレータ。
3. 前記スイッチがオンとなると、前記補償回路が前記ミラー容量を使用して前記周波数補償を実行し、また、前記スイッチがオフとなると、前記補償回路は前記周波数補償の実行を停止することを特徴とする請求項２に記載の低ドロップアウトレギュレータ。
4. 前記監視回路は、
   前記充電持続時間を測定するための測定回路と、
   前記予め設定された閾値期間を提供するための閾値設定回路と、
   前記測定回路及び前記閾値設定回路に電気的に接続され、前記充電持続時間及び前記予め設定された閾値期間を比較すると共に、前記比較信号を対応するように生成するための比較回路と、を備えていることを特徴とする請求項１に記載の低ドロップアウトレギュレータ。
5. 前記充電持続時間が前記予め設定された閾値期間以上である場合、前記比較信号が第１論理電位に設定されることを特徴とする請求項４に記載の低ドロップアウトレギュレータ。
6. 前記充電持続時間が前記予め設定された閾値期間より短い場合、前記比較信号が第２論理電位に設定されることを特徴とする請求項４に記載の低ドロップアウトレギュレータ。
7. 前記測定回路はアナログ回路またはデジタルカウンターであることを特徴とする請求項４に記載の低ドロップアウトレギュレータ。
8. 前記充電持続時間が前記予め設定された閾値期間より短い場合、前記低ドロップアウトレギュレータの支配極が前記ゲインステージモジュール内部に位置することを特徴とする請求項１に記載の低ドロップアウトレギュレータ。
9. 前記低ドロップアウトレギュレータの前記支配極が前記ゲインステージモジュール内部に位置している場合、前記補償回路が前記周波数補償を実行することを特徴とする請求項８に記載の低ドロップアウトレギュレータ。
10. 前記充電持続時間が前記予め設定された閾値期間以上である場合、前記低ドロップアウトレギュレータの支配極が前記出力端子に位置することを特徴とする請求項１に記載の低ドロップアウトレギュレータ。
11. 前記低ドロップアウトレギュレータの前記支配極が前記出力端子に位置している場合、前記補償回路は前記周波数補償の実行を停止することを特徴とする請求項１０に記載の低ドロップアウトレギュレータ。
12. 前記低ドロップアウトレギュレータがランプ位相で動作している場合、前記出力端子に位置している前記信号が徐々に増加し、また、低ドロップアウトレギュレータが定常状態位相で動作している場合、前記出力端子に位置している前記信号が一定に保持され、前記定常状態位相は前記ランプ位相の後にあることを特徴とする請求項１に記載の低ドロップアウトレギュレータ。
13. 前記充電持続時間は、前記出力端子に位置している前記信号が接地電圧から予め設定された出力電圧まで上昇する持続時間を表示していることを特徴とする請求項１２に記載の低ドロップアウトレギュレータ。
14. 負荷コンデンサは前記出力端子に電気的に接続され、前記負荷コンデンサはオンチップ（on-chip）コンデンサであることを特徴とする請求項１に記載の低ドロップアウトレギュレータ。
15. 負荷コンデンサは前記出力端子に電気的に接続され、前記負荷コンデンサはオフチップ（off-chip）コンデンサであることを特徴とする請求項１に記載の低ドロップアウトレギュレータ。
16. 前記低ドロップアウトレギュレータが軽負荷条件に直面すると、前記負荷電流が減少し、また、前記低ドロップアウトレギュレータが重負荷条件に直面すると、前記負荷電流が増加することを特徴とする請求項１に記載の低ドロップアウトレギュレータ。