JP2023536765A - 人工知能に基づく回路設計方法及び実装システム - Google Patents

人工知能に基づく回路設計方法及び実装システム Download PDF

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Abstract

本願は人工知能に基づく回路設計方法及び実装システムを提供し、履歴段階の回路設計トポロジーマップの異なるタイプのサブ回路を分類し訓練して第１特徴モデルを取得し、回路特徴パラメータを取得し、最後、前記回路特徴パラメータを予想パラメータと比較して、対応する判定結果を得ることにより、回路設計に判断を提供することができ、シミュレーションが不要になり、回路設計をタイムリーに調整し回路を最適化することができ、設計効率を向上させる。又は履歴段階の回路設計トポロジーマップを分類して格納し回路生成モデル及び判断モデルをそれぞれ得て、生成モジュールは回路生成モデルに基づいて第１目標回路設計図を得て、判断モジュールは第１目標回路設計図及び第２目標機能パラメータを取得し、判断モデルに基づいて訓練命令を生成して生成モジュールに出力し、生成モジュールは回路生成モデルを再訓練し、再訓練を行う際にシミュレーションが不要になるため、訓練速度は速い。

Description

本願は、回路設計の分野に関し、具体的には、人工知能に基づく回路設計方法及び実装システムに関する。
従来の回路の設計において、スイッチングトランジスタ等の半導体デバイスからなる能動回路はすべて研究開発者が経験に基づいて設計されるものであり、しかし、回路構造やデバイスパラメータが複雑で変わりやすいので、回路を設計する際に、研究開発者は通常、ＥＤＡ（電子設計の自動化）ソフトウェアを利用して回路を設計し、シミュレーションにより設計の正確性を検証し、そのうち、回路を絶えずに変更する過程で、変更方向が誤っている問題があり、シミュレーション時間が長い問題もあり、その結果、回路設計に時間と労力がかかり、効率が低く、回路構造又はパラメータが数百回調整し改良されるため、回路設計の効率が低くなる。
これに鑑みて、本願の実施例は、従来技術に存在する問題を解決することに寄与する、人工知能に基づく回路設計方法及び実装システムを提供する。
第１態様では、本願は回路設計のための人工知能実装方法を提供し、複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを取得するステップと、前記回路設計トポロジーマップを訓練するための畳み込みニューラルネットワークを構築するステップと、各タイプの前記サブ回路トポロジーマップを前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得るステップと、設計中の回路トポロジーマップを前記第１特徴モデルに入力して回路特徴パラメータを得るステップと、前記回路特徴パラメータを予想パラメータと比較し、対応する判定結果を得るステップとを含む。
さらに、各タイプの前記サブ回路トポロジーマップを畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得るステップにおいて、具体的に、前記回路設計トポロジーマップを前記複数のサブ回路トポロジーマップに分割し、前記サブ回路の機能パラメータ中の機能名に従って分類するステップと、前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の接続関係を含むサンプルデータベースを構築するステップと、前記サンプルデータベース内のデータを収集し前記畳み込みニューラルネットワークに入力し訓練して前記第１特徴モデルを得るステップとが含まれる。
さらに、前記サブ回路トポロジーの回路素子名及び各回路素子同士の接続関係は第１行列の形態で前記サンプルデータベースに格納され、隣接する回路素子の間に１つのノードが設けられ、各回路素子は前記ノードに接続される接続点を含み、前記第１行列中の第ｉ行第ｊ列の要素Ｘijはノードｉとノードｊとの間の回路素子Ａabkを表し、Ａは回路素子のタイプ、ａはノードｉに接続される第１接続点、ｂはノードｊに接続される第２接続点であり、ｋはＡタイプの素子の番号である。
さらに、前記サンプルデータベースは第２行列をさらに含み、前記第２行列は前記回路設計トポロジーマップ中のサブ回路を格納するために用いられ、前記第２行列中の第ｍ行第ｎ列の要素Ｙについては、第ｍ行はあるサブ回路の回路名に対応する番号を表し、第ｎ列はすべてのサブ回路の保存回数を表し、Ｙの値は０又は１であり、０は前記あるサブ回路の回路トポロジーマップと前に保存されたサブ回路トポロジーマップが同じであることを示し、１は前記あるサブ回路の回路トポロジーの機能パラメータが前に保存されたサブ回路トポロジーの機能パラメータと異なることを示す。
さらに、前記機能パラメータは、回路設計の設計段階、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数をさらに含む。
さらに、前記サンプルデータベース内のデータを収集し前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得るステップにおいて、具体的に、前記サンプルデータベースに基づきサンプル集合を構築するステップと、前記サンプル集合を訓練サンプル及びテストサンプルにランダムに分割するステップと、前記訓練サンプル中のデータを読み取り、前記訓練サンプルを前記畳み込みニューラルネットワークにバッチで入力して、訓練操作を実行するステップと、訓練過程で前記畳み込みニューラルネットワークのネットワークパラメータ重みを調整して、訓練後の第１ニューラルネットワークモデルを取得するステップと、前記テストサンプルを前記第１ニューラルネットワークモデルに入力して検証操作を行い、検証結果を得るステップと、検証された結果に基づき前記第１ニューラルネットワークモデルを最適化して、前記第１特徴モデルを取得するステップとが含まれる。
さらに、前記テストサンプルを前記第１ニューラルネットワークモデルに入力して検証操作を行い、検証結果を得るステップにおいて、具体的に、Ｘ個のテストサンプルを前記第１ニューラルネットワークモデルに入力し、Ｘ個の第１結果を取得するステップと、前記Ｘ個の第１結果を前記Ｘ個のテストサンプルの機能パラメータと比較し、前記第１結果と前記テストサンプルに対応する機能パラメータとの差の絶対値が閾値よりも大きいサンプルの個数Ｙを統計するステップと、サンプルの個数Ｙとサンプルの個数Ｘとの比である検証結果を計算するステップとが含まれる。
さらに、前記回路特徴パラメータを予想パラメータと比較し、対応する判定結果を得るステップにおいて、具体的に、前記回路特徴パラメータと前記予想パラメータとの差の絶対値がパラメータ閾値よりも小さい場合、前記設計中の回路トポロジーマップの設計が合格であると判定し、前記回路特徴パラメータと前記予想パラメータとの差の絶対値がパラメータ閾値よりも大きい場合、前記設計中の回路トポロジーマップの設計が不合格であると判定するステップが含まれる。
さらに、前記回路設計トポロジーマップの設計全体は１つの設計サイクルであり、前記設計サイクルは複数の連続的なサブ設計段階を含み、各タイプの前記サブ回路トポロジーマップを前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得るステップにおいて、前記サブ回路の入力ラベルは各サブ回路トポロジーマップが所在するサブ設計段階を含み、設計中の回路トポロジーマップを前記第１特徴モデルに入力して回路特徴パラメータを得る前記ステップにおいて、前記特徴パラメータは前記設計中の回路トポロジーマップ中の各サブ回路の設計段階を含む。
第２態様では、本願は回路設計の判定システムをさらに提供し、複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを取得する取得モジュールと、前記回路設計トポロジーマップを訓練するための畳み込みニューラルネットワークを構築する構築モジュールと、各タイプの前記サブ回路トポロジーマップを前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得る訓練モジュールと、設計中の回路トポロジーマップを前記第１特徴モデルに入力して回路特徴パラメータを得る出力モジュールと、前記回路特徴パラメータを予想パラメータと比較し、対応する判定結果を得る比較モジュールとを含む。
第３態様では、本願は回路設計のための人工知能実装システムを提供し、履歴段階の回路設計トポロジーマップ中のサブ回路トポロジーマップを分類して格納するために用いられ、前記分類のタイプはサブ回路トポロジーマップの機能である格納モジュールと、既に格納されたすべての回路設計図に基づいて人工知能訓練を行って回路生成モデルを得るためのジェネレーター演算モジュールと、既に格納されたすべての回路設計図に基づき人工知能訓練を行って判断モデルを得るためのトレーナー演算モジュールと、設計されている回路設計図及び第１目標機能パラメータを入力するための第１入力モジュールと、前記設計されている回路設計図及び前記第１目標機能パラメータを取得し、且つ前記回路生成モデルに基づき第１目標回路設計図を得るための生成モジュールと、前記第１目標回路設計図を出力するための出力モジュールと、第２目標機能パラメータを入力するための第２入力モジュールと、前記第１目標回路設計図を取得し、且つ前記判断モデルに基づき前記第１目標回路設計図を判断した後第１結果を得て、訓練命令を生成して前記生成モジュールに出力するための判断モジュールとを含み、前記生成モジュールは前記訓練命令を取得し、且つ前記訓練命令に基づき前記回路生成モデルを再訓練する。
さらに、前記回路設計のための人工知能実装システムは、既に格納されたすべての回路設計図に基づき訓練サンプルデータベースを構築し且つ前記トレーナー演算モジュールに入力するためのサンプルデータベース構築モジュールであって、前記サンプルデータベースは前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の電気的接続関係を含むサンプルデータベース構築モジュールをさらに含む。
さらに、前記サンプルデータベース構築モジュールは、前記サブ回路トポロジーを分割し、前記サブ回路の機能パラメータ中の機能名に従って分類するための分割ユニットと、前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の電気的接続関係を前記サンプルデータベースに格納するための構築ユニットとを含む。
さらに、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の電気的接続関係は第１行列の形態で前記サンプルデータベースに格納され、隣接する回路素子の間に１つのノードが設けられ、各回路素子は前記ノードに接続される接続点を含み、前記第１行列中の第ｉ行第ｊ列の要素Ｘijはノードｉとノードｊとの間の回路素子Ａabkを表し、Ａは回路素子のタイプ、ａはノードｉに接続される第１接続点、ｂはノードｊに接続される第２接続点であり、ｋはＡタイプの素子の番号である。
さらに、前記サンプルデータベースは第２行列をさらに含み、前記第２行列は前記回路設計トポロジーマップ中のサブ回路を格納するために用いられ、前記第２行列中の第ｍ行第ｎ列の要素Ｙについては、第ｍ行はあるサブ回路の回路名に対応する番号を表し、第ｎ列はサブ回路のサブ設計段階を表し、Ｙの値は０又は１であり、０は前記あるサブ回路の回路トポロジーマップと前に保存されたサブ回路トポロジーマップが同じであることを示し、１は前記あるサブ回路の回路トポロジーマップの機能パラメータが前に保存されたサブ回路トポロジーマップの機能パラメータと異なることを示す。
さらに、前記機能パラメータは、回路設計の設計段階、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数をさらに含む。
さらに、前記第１目標機能パラメータと前記第２目標機能パラメータの値は同じであり、前記第１目標機能パラメータと前記第２目標機能パラメータはいずれも、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数を含む。
さらに、前記トレーナー演算モジュールは、前記サンプルデータベースに基づきサンプル集合を構築するためのサンプル集合構築ユニットと、前記サンプル集合を訓練サンプル及びテストサンプルにランダムに分割するためのサンプル集合分割ユニットと、前記訓練サンプル中のデータを読み取り、前記訓練サンプルを前記ニューラルネットワークに入力して、訓練操作を実行するための読み取りユニットと、訓練過程で第１ニューラルネットワークのネットワークパラメータ重みを調整して、訓練後の第１ニューラルネットワークモデルを取得するための第１ニューラルネットワークモデル構築ユニットと、前記テストサンプルを前記第１ニューラルネットワークモデルに入力して検証操作を行い、検証結果を得るための検証ユニットと、検証された結果に基づき前記第１ニューラルネットワークモデルを最適化して、前記判断モデルを取得するための最適化ユニットとを含む。
さらに、前記検証ユニットは、Ｘ個のテストサンプルを第１ニューラルネットワークモデルに入力し、Ｘ個の第１結果を取得するための入力サブユニットと、前記Ｘ個の第１結果を前記Ｘ個のテストサンプルと比較し、前記第１結果と前記テストサンプルに対応する機能パラメータとの差の絶対値が閾値よりも大きいサンプルの個数Ｙを統計するための統計サブユニットと、サンプルの個数Ｙとサンプルの個数Ｘとの比である第１検証結果を計算するための計算サブユニットとを含む。
第４態様では、本願の回路設計のための人工知能実装方法は、複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを格納するステップと、既に格納されたすべての回路設計図に基づき人工知能訓練を行って回路生成モデルを得るステップと、既に格納されたすべての回路設計図に基づき人工知能訓練を行って判断モデルを得るステップと、設計されている回路設計図及び第１目標機能パラメータを前記回路生成モデルに入力し、第１目標回路設計図を得るステップと、前記判断モデルに基づき前記第１目標回路設計図及び第２目標機能パラメータを判断し第１結果を得て、且つ訓練命令を生成するステップと、前記訓練命令を前記回路生成モデルに入力し、且つ前記訓練命令に基づき前記回路生成モデルを再訓練するステップとを含む。
本願の技術的解決手段は、以下の利点を有する。
本願は回路設計のための人工知能実装方法を提供し、履歴段階の回路設計トポロジーマップの異なるタイプのサブ回路を分類し、畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得て、設計されている回路トポロジーマップを前記第１特徴モデルに入力し回路特徴パラメータを得て、最後、前記回路特徴パラメータを予想パラメータと比較して、対応する判定結果を得ることにより、回路設計に判断を提供することができ、シミュレーションが不要になり、これにより、設計者は回路設計をタイムリーに調整し回路を最適化することができ、設計効率を向上させる。
本願が提供するサンプルデータベースでは、サブ回路の接続関係が第１行列の形態で具現化され、且つ履歴段階の回路設計トポロジーマップのサブ回路の格納状況が記録されており、回路設計トポロジーマップを訓練することにより、サブ回路トポロジー構造を正確に説明することができ、訓練精度も向上し、且つ第１行列の形態で格納され、データ量が小さいため、同様に訓練速度を向上させることができる。
本願は訓練の過程で、訓練ラベルは各サブ回路トポロジーマップが所在するサブ設計段階をさらに含み、畳み込みニューラルネットワークに入力し訓練して第２特徴モデルを得て、従って第２特徴モデルは前記設計中の回路トポロジーマップ中の各サブ回路の設計段階を出力する。最後、第２特徴モデルが出力した設計段階をサブ回路の実際の設計段階と比較し、同じでない場合、ロジックが乱れていると判定し、これは設計者に最適化の提案を提供し、作業効率を向上させることができる。サブ回路の設計段階が第２行列の形態で具現化されることにより、訓練速度を向上させることができる。
本願は履歴段階の回路設計トポロジーマップの異なるタイプのサブ回路を分類して格納し、ジェネレーター演算モジュール及びトレーナー演算モジュールに入力しそれぞれ回路生成モデル及び判断モデルを得て、続いて設計されている回路設計トポロジーマップ及び第１目標機能パラメータを前記生成モジュールに入力し、前記生成モジュールは前記回路生成モデルに基づき第１目標回路設計図を得て、出力モジュールは前記第１目標回路設計図を出力することにより、設計効率を向上させるために、研究開発者に設計されている回路の設計参照方法を提供することができる。
さらに、前記判断モジュールは前記第１目標回路設計図及び前記第２目標機能パラメータを取得し、且つ前記判断モデルに基づき前記第１目標回路設計図及び前記第２目標機能パラメータを判断した後第１結果を得て、訓練命令を生成して前記生成モジュールに出力し、前記生成モジュールは前記訓練命令に基づき前記回路生成モデルを再訓練し、再訓練する際にシミュレーションを行う必要がないため、訓練速度が速い。
本願の具体的な実施形態又は従来技術の技術的解決手段をより明確に説明するために、以下では、具体的な実施形態又は従来技術の説明に使用される必要のある図面を簡単に説明し、明らかなように、以下の説明における図面は本願のいくつかの実施例であり、当業者であれば、創造的な労働を必要とせずにこれらの図面に基づいて他の図面を取得することもできる。
本願の実施例に係る回路設計の人工知能実装方法のフローチャートである。 本願の実施例に係る回路設計の人工知能実装方法のフローチャートである。 本願の実施例に係るサブ回路トポロジーの回路図である。 本願の実施例に係る回路設計の人工知能実装方法のフローチャートである。 本願の実施例に係る回路設計の人工知能実装方法のフローチャートである。 本願の実施例に係る回路設計の人工知能実装システムの構造ブロック図である。 本願の実施例に係る電子機器のハードウェア構造模式図である。 本願の実施例に係る回路設計のための人工知能実装システムの構造ブロック図である。 本願の実施例に係るサンプルデータベース構築モジュールの構造ブロック図である。 本願の実施例に係るサブ回路トポロジーマップの回路図である。 本願の実施例に係るトレーナー演算モジュールの構造ブロック図である。 本願の実施例に係る検証ユニットの構造ブロック図である。 本願の実施例に係る回路設計のための人工知能実装方法のフローチャートである。 本願の別の実施例に係る電子機器のハードウェア構造模式図である。
本願の実施例の目的、技術的解決手段及び利点をより明確にするために、以下では本願の実施例の図面を参照しながら、本願の実施例の技術的解決手段を明瞭で、完全に説明する。勿論、説明される実施例は本願の一部の実施例であり、全ての実施例ではない。本願の実施例に基づき、当業者が創造的な労働を必要とせずに得られるすべての他の実施例は、いずれも本願の保護範囲に属する。
実施例１
図１に示すように、本願は回路設計のための人工知能実装方法を提供し、回路開発プラットフォームに適用され、研究開発者が保存ボタンをクリックするたびに、回路設計トポロジーマップのすべての変更記録を自動的に保存する。具体的に、保存ボタンのコードを変更し、つまり、実際にファイルを保存した後プログラムが編集、終了等の他のコードに戻る前に１行を挿入し、プログラムで保存したばかりのファイルの対応するネットリストファイルをコードリポジトリに記憶し、これにより、ファイルの歴史的なバージョンを効果的に保存することができる。回路設計のための人工知能実装方法はステップＳ１～ステップＳ６を含む。
Ｓ１、複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを取得する。前記履歴段階の回路設計トポロジーマップは第１回の設計サイクル内の完全な回路設計トポロジーマップを含む。サブ回路トポロジーマップは能動回路を含む。
Ｓ２、前記回路設計トポロジーマップを訓練するための畳み込みニューラルネットワークを構築する。畳み込みニューラルネットワーク（Ｃｏｎｖｏｌｕｔｉｏｎａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ、ＣＮＮと略記）は畳み込み計算を含んで深層構造を有するフィードフォワードニューラルネットワーク（Ｆｅｅｄｆｏｒｗａｒｄ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ）であり、深層学習（ｄｅｅｐ ｌｅａｒｎｉｎｇ）の代表的なアルゴリズムの１つである。畳み込みニューラルネットワークは表現学習（ｒｅｐｒｅｓｅｎｔａｔｉｏｎ ｌｅａｒｎｉｎｇ）能力を有し、その階層構造に従って入力情報を並進不変に分類する（ｓｈｉｆｔ－ｉｎｖａｒｉａｎｔ ｃｌａｓｓｉｆｉｃａｔｉｏｎ）ことができ、従って、「並進不変の人工ニューラルネットワーク（Ｓｈｉｆｔ－Ｉｎｖａｒｉａｎｔ Ａｒｔｉｆｉｃｉａｌ Ｎｅｕｒａｌ Ｎｅｔｗｏｒｋｓ、ＳＩＡＮＮと略記）」とも呼称される。
Ｓ３、前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の接続関係を含むサンプルデータベースを構築する。図２に示すように、ステップＳ３は具体的にステップＳ３０１～ステップＳ３０２を含む。
Ｓ３０１、前記回路設計トポロジーマップを前記複数のサブ回路トポロジーマップに分割し、前記サブ回路の機能パラメータ中の機能名に従って分類する。
Ｓ３０２、前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の接続関係を前記サンプルデータベースに格納する。
表１に示すように、前記サブ回路トポロジーの回路素子名及び各回路素子同士の接続関係は第１行列の形態で前記サンプルデータベースに格納され、隣接する回路素子の間に１つのノードが設けられ、各回路素子は前記ノードに接続される接続点を含み、前記第１行列中の第ｉ行第ｊ列の要素Ｘijはノードｉとノードｊとの間の回路素子Ａabkを表し、Ａは回路素子のタイプ、ａはノードｉに接続される第１接続点、ｂはノードｊに接続される第２接続点であり、ｋはＡタイプの素子の番号である。本願は第１行列を用いて訓練することにより訓練時間を短縮することができる。本願は第１行列を用いて回路接続関係を正確に説明するため、訓練モデル際の精度がより高い。
図３に示すように、電圧源を含むＲＣ回路トポロジーを例とし、図におけるサブ回路の各ノードに番号を付け、デフォルトのサブ回路の接地箇所のノードは０ノードであり、接地ノードがない場合ノード０が空けられ、ノード１から番号を付け始め、ノード番号を行列の横縦番号として表を作成し、すべての素子を入力して第１行列を得て、回路中のデバイスの実際の接続関係に関連付けることができる。
Figure 2023536765000002
表において、Ｘ１０の要素はＶｂａ１であり、ノード１からノード０までの間の回路素子Ｖを表し、回路素子Ｖの接続点ｂはノード１に接続され、回路素子Ｖの接続点ａはノード０に接続され、デフォルトで、回路中の回路素子の出現回数はいずれも１であると仮定する。
前記機能パラメータは、回路設計の設計段階、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数等をさらに含む。
異なるサブ回路の機能パラメータは異なり、例えば、バンドギャップ基準電圧源サブ回路の機能パラメータは入力電圧範囲、出力電圧、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率及び静的動作電流等を含み、発振回路の関連パラメータは出力周波数に関連するパラメータになり、従って本願は異なる機能のサブ回路を分類した後に訓練し、サブ回路の回路トポロジーを入力し、対応する機能パラメータを出力する。
Ｓ４、各タイプの前記サブ回路トポロジーマップを前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得る。
図４に示すように、ステップＳ４は具体的にステップＳ４０１～ステップＳ４０５を含む。
Ｓ４０１、前記サンプルデータベースに基づきサンプル集合を構築する。
Ｓ４０２、前記サンプル集合を訓練サンプル及びテストサンプルにランダムに分割する。
Ｓ４０３、前記訓練サンプル中のデータを読み取り、前記訓練サンプルを前記畳み込みニューラルネットワークにバッチで入力して、訓練操作を実行する。
Ｓ４０４、訓練過程で前記畳み込みニューラルネットワークのネットワークパラメータ重みを調整して、訓練後の第１ニューラルネットワークモデルを取得する。
Ｓ４０５、前記テストサンプルを前記第１ニューラルネットワークモデルに入力して検証操作を行い、検証結果を得る。図５に示すように、具体的に、ステップＳ３０３５は具体的にステップＳ４０５１～ステップＳ４０５３を含む。
Ｓ４０５１、Ｘ個のテストサンプルを前記第１ニューラルネットワークモデルに入力し、Ｘ個の第１結果を取得し、前記第１結果は予測された機能パラメータである。
Ｓ４０５２、前記Ｘ個の第１結果を前記Ｘ個のテストサンプルの機能パラメータと比較し、前記第１結果と前記テストサンプルの機能パラメータとの差の絶対値が閾値よりも大きいサンプルの個数Ｙを統計する。
Ｓ４０５３、サンプルの個数Ｙとサンプルの個数Ｘとの比である検証結果を計算する。
Ｓ４０６、検証された結果に基づき前記第１ニューラルネットワークモデルを最適化して、前記第１特徴モデルを取得する。
Ｓ５、設計中の回路トポロジーマップを前記第１特徴モデルに入力して回路特徴パラメータを得る。出力される特徴パラメータは、回路設計の設計段階、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数等を含む。出力される特徴パラメータは機能パラメータに対応する。
Ｓ６、前記回路特徴パラメータを予想パラメータと比較し、対応する判定結果を得る。
ステップＳ６について、具体的に、前記回路特徴パラメータと前記予想パラメータとの差の絶対値がパラメータ閾値よりも小さい場合、前記設計中の回路トポロジーマップの設計が合格であると判定し、前記回路特徴パラメータと前記予想パラメータとの差の絶対値がパラメータ閾値よりも大きい場合、前記設計中の回路トポロジーマップの設計が不合格であると判定する。
設計サイクルが完了するたびに、新たなサブ回路トポロジーが出現する可能性があるため、データの整合性を確保するために、第２回の設計サイクル内の完全な回路設計トポロジーマップを保存した後、第２回の設計サイクル内の完全な回路設計トポロジーマップのサンプルデータを前記畳み込みニューラルネットワークに入力して再訓練し、且つ前記第１特徴モデルを更新し、前記第２回の設計サイクル内の完全な回路設計トポロジーマップのサンプルデータは、サブ回路の機能パラメータ、サブ回路トポロジーの各回路素子名及び各回路素子同士の接続関係を含み、好ましくは、サブ回路トポロジーの各回路素子名及び各回路素子同士の接続関係は第３行列の形態で前記サンプルデータベースに格納され、前記第３行列は前記第１行列の格納方式と同じであり、以下同様である。
１つの実施例では、前記回路設計トポロジーマップの設計全体は１つの設計サイクルであり、前記設計サイクルは複数の連続的なサブ設計段階を含み、一般的に、サブ設計段階は、サブ回路に異なる設計段階でラベリングするために、１～ｎのように時系列に番号を付ける。
表２に示すように、前記サンプルデータベースは第２行列をさらに含み、前記第２行列は前記回路設計トポロジーマップ中のサブ回路を格納するために用いられ、前記第２行列中の第ｍ行第ｎ列の要素Ｙについては、第ｍ行はあるサブ回路の回路名に対応する番号を表し、第ｎ列はサブ回路のサブ設計段階を表し、Ｙの値は０又は１であり、０は前記あるサブ回路の回路トポロジーマップと前に保存されたサブ回路トポロジーマップが同じであることを示し、１は前記あるサブ回路の回路トポロジーの機能パラメータが前に保存されたサブ回路トポロジーマップの機能パラメータと異なることを示す。サブ回路の回路名は機能名である。本願は第２行列を用いて訓練することにより訓練時間を短縮することができる。
Figure 2023536765000003
表２において、行１～行ｍはそれぞれ異なるサブ回路の機能名を表し、例えば、第１行はバンドギャップ基準電圧源を表し、第２行は発振器を表し、第ｍ行は最上位の接続を表し、ｎは回路設計トポロジーマップ全体の保存されたサブ設計段階である。
その場合、本願は回路設計のための人工知能実装方法を提供し、以下のステップをさらに含む。
Ｓ７、前記第２行列を前記畳み込みニューラルネットワークに入力し訓練して第２特徴モデルを得る。ステップＳ７の訓練方法はステップＳ４０３を参照でき、ここで具体的に説明しない。
Ｓ８、設計中の回路トポロジーマップを前記第２特徴モデルに入力してサブ回路設計段階を得る。
Ｓ９、前記サブ回路設計段階を実際の設計段階と比較し、対応する判定結果を得る。
最後、第２特徴モデルが出力した設計段階をサブ回路の実際の設計段階と比較し、同じでない場合、ロジックが乱れていると判定し、これは設計者に最適化の提案を提供することができる。第２回の設計サイクル内の完全な回路設計トポロジーマップを保存した後、第２回の設計サイクル内の完全な回路設計トポロジーマップに基づき、第２回の設計サイクル内の完全な回路設計トポロジーマップの新たなサブ回路機能名を第２行列に更新し、且つ更新後の第２行列を前記畳み込みニューラルネットワークに入力して再訓練し、前記第２特徴モデルを更新し、以下同様である。
本願は、履歴段階の回路設計トポロジーマップの異なるタイプのサブ回路を分類し、畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得て、設計されている回路トポロジーマップを前記第１特徴モデルに入力して回路特徴パラメータを得て、最後、前記回路特徴パラメータを予想パラメータと比較して、対応する判定結果を得ることにより、回路設計に判断を提供することができ、シミュレーションが不要になり、これにより、設計者は回路設計をタイムリーに調整し回路を最適化することができ、さらに設計効率を向上させる。
且つ本願は訓練の過程で、入力ラベルは各サブ回路トポロジーマップが所在するサブ設計段階をさらに含み、畳み込みニューラルネットワークに入力し訓練して第２特徴モデルを得て、従って第２特徴モデルは前記設計中の回路トポロジーマップ中の各サブ回路の設計段階を出力する。最後、第２特徴モデルが出力した設計段階をサブ回路の実際の設計段階と比較し、同じでない場合、ロジックが乱れていると判定し、これは設計者に最適化の提案を提供し、作業効率を向上させることができる。
実施例２
図６に示すように、本願は回路設計のための人工知能実装システムを提供し、取得モジュール１１、構築モジュール１２、訓練モジュール１３、出力モジュール１４及び比較モジュール１５を含む。
前記取得モジュール１１は、複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを取得するために用いられる。
前記構築モジュール１２は、前記回路設計トポロジーマップを訓練するための畳み込みニューラルネットワークを構築するために用いられる。
前記訓練モジュール１３は、各タイプの前記サブ回路トポロジーマップを前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得るために用いられる。
前記出力モジュール１４は、設計中の回路トポロジーマップを前記第１特徴モデルに入力して回路特徴パラメータを得るために用いられる。
前記比較モジュール１５は、前記回路特徴パラメータを予想パラメータと比較し、対応する判定結果を得るために用いられる。
本実施例は回路設計のための人工知能実装システムをさらに提供し、該システムは上記実施例及び好ましい実施形態を実現するために用いられ、既に説明した内容の説明は省略する。以下で使用される用語「モジュール」は所定の機能を実現可能なソフトウェア及び／又はハードウェアの組み合わせである。以下の実施例で説明される装置をソフトウェアで実現することが好ましいが、ハードウェア、又はソフトウェアとハードウェアの組み合わせによって実現することも可能で構想されるものである。
本実施例における回路設計のための人工知能実装システムは機能ユニットの形態で具現化され、ここでのユニットとはＡＳＩＣ回路、１つ又は複数のソフトウェア又は固定プログラムを実行するプロセッサ及びメモリ、及び／又は上記機能を提供可能なその他のデバイスを指す。
上記各モジュールのさらなる機能の説明は上記対応する実施例と同じであり、ここで繰り返し説明しない。
実際に使用する過程で、該システムは研究開発者の第１回の完全な回路設計サイクル中のすべての回路設計トポロジーマップを保存し、既に格納されたすべての回路設計図を訓練モジュール１３に入力することにより人工知能訓練を行い、人工知能訓練の結果に基づき、人工知能実装システムは、その後研究開発者が回路を設計するたびに、比較モジュール１５によって回路トポロジー構造又はパラメータの変更が合理的であるか否かを判断し、且つ結果を研究開発者に出力し、それにより、研究開発者の回路設計効率を向上させる。
図７に示すように、本願の実施例は、上記図６に示される回路設計のための人工知能実装システムを有する電子機器をさらに提供する。
図７を参照して、図７は本願の選択可能な実施例に係る電子機器の構造模式図であり、該電子機器はＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央プロセッサ）等の少なくとも１つのプロセッサ５１、少なくとも１つの通信インタフェース５３、メモリ５４、少なくとも１つの通信バス５２を含んでもよい。通信バス５２はこれらの構成要素の間の接続通信を実現するために用いられる。通信インタフェース５３は表示画面（Ｄｉｓｐｌａｙ）、キーボード（Ｋｅｙｂｏａｒｄ）を含んでもよく、選択的に、通信インタフェース５３は標準の有線インタフェース、無線インタフェースをさらに含んでもよい。メモリ５４は高速ＲＡＭメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、揮発性ランダムアクセスメモリ）であってもよく、又は少なくとも１つのディスクメモリ等の不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）であってもよい。選択的に、メモリ５４は上記プロセッサ５１から離れる少なくとも１つの格納装置であってもよい。プロセッサ５１は図６に説明されるシステムと組み合わせることができ、メモリ５４にアプリケーションプログラムが格納され、且つプロセッサ５１はメモリ５４に格納されるプログラムコードを呼び出して、上記回路設計のための人工知能実装方法を実行するために用いられる。
通信バス５２は周辺構成要素相互接続（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩと略記）バス又は拡張業界標準アーキテクチャ（ｅｘｔｅｎｄｅｄ ｉｎｄｕｓｔｒｙ ｓｔａｎｄａｒｄ ａｒｃｈｉｔｅｃｔｕｒｅ、ＥＩＳＡと略記）バス等であってもよい。通信バス５２はアドレスバス、データバス、コントロールバス等に分けられてもよい。表すことを簡単にするために、図７では１本の太い線だけで表されているが、１本のバス又は１種類のバスのみが存在することを意味しない。
メモリ５４は揮発性メモリ（英語：ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、例えばランダムアクセスメモリ（英語：ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ、略称：ＲＡＭ）を含んでもよく、メモリも不揮発性メモリ（英語：ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、例えばフラッシュメモリ（英語：ｆｌａｓｈ ｍｅｍｏｒｙ）、ハードディスク（英語：ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ、略称：ＨＤＤ）又はソリッドステートドライブ（英語：ｓｏｌｉｄ－ｓｔａｔｅ ｄｒｉｖｅ、略称：ＳＳＤ）を含んでもよく、メモリ５４はさらに上記種類のメモリの組み合わせを含んでもよい。
プロセッサ５１は中央プロセッサ（英語：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、略称：ＣＰＵ）、ネットワークプロセッサ（英語：ｎｅｔｗｏｒｋ ｐｒｏｃｅｓｓｏｒ、略称：ＮＰ）又はＣＰＵとＮＰの組み合わせであってもよい。
プロセッサ５１はさらにハードウェアチップを含んでもよい。上記ハードウェアチップは、特定用途向け集積回路（英語：ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、略称：ＡＳＩＣ）、プログラマブルロジックデバイス（英語：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ、略称：ＰＬＤ）又はそれらの組み合わせであってもよい。上記ＰＬＤは、複合プログラマブルロジックデバイス（英語：ｃｏｍｐｌｅｘ ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ、略称：ＣＰＬＤ）、フィールドプログラマブルゲートアレイ（英語：ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ、略称：ＦＰＧＡ）、汎用アレイロジック（英語：ｇｅｎｅｒｉｃ ａｒｒａｙ ｌｏｇｉｃ、略称：ＧＡＬ）又はそれらの任意の組み合わせであってもよい。
選択的に、メモリ５４はさらにプロクラム命令を格納するために用いられる。プロセッサ５１はプログラム命令を呼び出して、本願に示されるピッキングバレルドリルの最適化方法を実現することができる。
実施例３
図８に示すように、本願は回路設計のための人工知能実装システムを提供し、格納モジュール１１、サンプルデータベース構築モジュール１２、ジェネレーター演算モジュール１３、トレーナー演算モジュール１４、第１入力モジュール１５、生成モジュール１６、第２入力モジュール１７、判断モジュール１８及び出力モジュール１９を含む。
前記格納モジュール１１は、履歴段階の回路設計トポロジーマップ中のサブ回路トポロジーマップを分類して格納するために用いられる。前記分類のタイプはサブ回路トポロジーマップの機能である。
具体的に、回路開発プラットフォームは、研究開発者が保存ボタンをクリックするたびに、回路設計トポロジーマップのすべての変更記録を自動的に保存する。すべての変更記録を自動的に保存することは、具体的に、保存ボタンのコードを変更し、つまり、実際にファイルを保存した後プログラムが編集、終了等の他のコードに戻る前に１行を挿入し、プログラムで保存したばかりのファイルの対応するネットリストファイルをコードリポジトリに記憶し、これにより、ファイルの歴史的なバージョンを効果的に保存することができる。
前記サンプルデータベース構築モジュール１２は、既に格納されたすべての回路設計図に基づきサンプルデータベースを構築し且つ前記トレーナー演算モジュール１４に入力するために使用され、前記サンプルデータベースは前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の電気的接続関係を含む。
図９に示すように、前記サンプルデータベース構築モジュール１２は分割ユニット１２１及び構築ユニット１２２を含む。
前記分割ユニット１２１は、前記サブ回路トポロジーを分割し、前記サブ回路の機能パラメータ中の機能名に従って分類するために用いられる。
前記構築ユニット１２２は、前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の電気的接続関係を前記サンプルデータベースに格納するために用いられる。
前記サブ回路トポロジーの各回路素子名及び各回路素子同士の電気的接続関係は第１行列の形態で前記サンプルデータベースに格納される。
隣接する回路素子の間に１つのノードが設けられ、各回路素子は前記ノードに接続される接続点を含み、前記第１行列中の第ｉ行第ｊ列の要素Ｘijはノードｉとノードｊとの間の回路素子Ａabkを表し、Ａは回路素子のタイプ、ａはノードｉに接続される第１接続点、ｂはノードｊに接続される第２接続点であり、ｋはＡタイプの素子の番号である。
図１０に示すように、電圧源を含むＲＣ回路トポロジーを例とし、図におけるサブ回路の各ノードに番号を付け、デフォルトのサブ回路の接地箇所のノードは０ノードであり、接地ノードがない場合ノード０が空けられ、ノード１から番号を付け始め、ノード番号を行列の横縦番号として表を作成し、すべての素子を入力して第１行列を得て、回路中のデバイスの実際の電気的接続関係に関連付けることができる。
Figure 2023536765000004
表において、Ｘ１０の要素はＶｂａ１であり、ノード１からノード０までの間の回路素子Ｖを表し、回路素子Ｖの接続点ｂはノード１に接続され、回路素子Ｖの接続点ａはノード０に接続され、デフォルトで、回路中の回路素子の出現回数はいずれも１であると仮定する。
実施例では、前記回路設計トポロジーマップの設計全体は１つの設計サイクルであり、前記設計サイクルは複数の連続的なサブ設計段階を含み、一般的に、サブ設計段階は、サブ回路に異なる設計段階でラベリングするために、１～ｎのように時系列に番号を付ける。
前記サンプルデータベースは第２行列をさらに含み、前記第２行列は前記回路設計トポロジーマップ中のサブ回路を格納するために用いられ、前記第２行列中の第ｍ行第ｎ列の要素Ｙについては、第ｍ行はあるサブ回路の回路名に対応する番号を表し、第ｎ列はサブ回路のサブ設計段階を表し、Ｙの値は０又は１であり、０は前記あるサブ回路の回路トポロジーマップと前に保存されたサブ回路トポロジーマップが同じであることを示し、１は前記あるサブ回路の回路トポロジーマップの機能パラメータが前に保存されたサブ回路トポロジーマップの機能パラメータと異なることを示す。サブ回路の回路名は機能名である。
Figure 2023536765000005
表４において、行１～行ｍはそれぞれ異なるサブ回路の機能名を表し、例えば、第１行はバンドギャップ基準電圧源を表し、第２行は発振器を表し、第ｍ行は最上位の接続を表し、ｎは回路設計トポロジーマップ全体の保存されたサブ設計段階である。設計サイクルが完了するたびに、新たなサブ回路トポロジーが出現する可能性があるため、データの整合性を確保するために、第２回の設計サイクル内の完全な回路設計トポロジーマップを保存した後、第２回の設計サイクル内の完全な回路設計トポロジーマップに基づき第１行列を更新し、第２回の設計サイクル内の完全な回路設計トポロジーマップの新たなサブ回路機能名を第２行列に更新し、且つ更新後の第１行列及び第２行列を前記トレーナー演算モジュールに入力して再訓練し、前記判断モジュールを更新し、以下同様である。
前記機能パラメータは、回路設計の設計段階、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数等をさらに含む。
前記ジェネレーター演算モジュール１３は、既に格納されたすべての回路設計図に基づき人工知能訓練を行って回路生成モデルを得るために用いられる。
前記トレーナー演算モジュール１４は、既に格納されたすべての回路設計図に基づき人工知能訓練を行って判断モデルを得るために用いられる。具体的に、サンプルデータベースに基づき人工知能訓練を行って判断モデルを得る。
図１１に示すように、前記トレーナー演算モジュール１４はサンプル集合構築ユニット１４１、サンプル集合分割ユニット１４２、読み取りユニット１４３、第１ニューラルネットワークモデル構築ユニット１４４、検証ユニット１４５及び最適化ユニット１４６を含む。
前記サンプル集合構築ユニット１４１は前記サンプルデータベースに基づきサンプル集合を構築するために用いられる。
前記サンプル集合分割ユニット１４２は前記サンプル集合を訓練サンプル及びテストサンプルにランダムに分割するために用いられる。
前記読み取りユニット１４３は前記訓練サンプル中のデータを読み取り、前記訓練サンプルを前記ニューラルネットワークに入力して、訓練操作を実行するために用いられる。
前記第１ニューラルネットワークモデル構築ユニット１４４は訓練過程で前記ニューラルネットワークのネットワークパラメータ重みを調整して、訓練後の第１ニューラルネットワークモデルを取得するために用いられる。
前記検証ユニット１４５は前記テストサンプルを前記第１ニューラルネットワークモデルに入力して検証操作を行い、検証結果を得るために用いられる。
図１２に示すように、前記検証ユニット１４５は入力サブユニット１４５１、統計サブユニット１４５２及び計算サブユニット１４５３を含む。
前記入力サブユニット１４５１はＸ個のテストサンプルを第１ニューラルネットワークモデルに入力し、Ｘ個の第１結果を取得するために用いられる。
前記統計サブユニット１４５２は前記Ｘ個の第１結果を前記Ｘ個のテストサンプルと比較し、前記第１結果と前記テストサンプルに対応する機能パラメータとの差の絶対値が閾値よりも大きいサンプルの個数Ｙを統計するために用いられる。
前記計算サブユニット１４５３はサンプルの個数Ｙとサンプルの個数Ｘとの比である第１検証結果を計算するために用いられる。
前記最適化ユニット１４６は検証された結果に基づき前記第１ニューラルネットワークモデルを最適化して、前記回路判断モデルを取得するために用いられる。
前記第１入力モジュール１５は設計されている回路設計図及び第１目標機能パラメータを入力するために用いられる。
前記生成モジュール１６は前記設計されている回路設計図及び前記第１目標機能パラメータを取得し、且つ前記回路生成モデルに基づき第１目標回路設計図を得るために用いられ、これは研究開発者に参照を提供し、設計効率及び設計精度を向上させることができる。
前記第２入力モジュール１７は第２目標機能パラメータを入力するために用いられる。前記第１目標機能パラメータと前記第２目標機能パラメータの値は同じであり、前記第１目標機能パラメータ及び第２目標機能パラメータはいずれも、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数等を含む。
前記判断モジュール１８は前記第１目標回路設計図及び前記第２目標機能パラメータを取得し、且つ前記判断モデルに基づき前記第１目標回路設計図及び前記第２目標機能パラメータを判断した後第１結果を得て、訓練命令を生成して前記生成モジュール１６に出力し、生成モジュール１６が回路生成モデルを再訓練するために用いられる。
具体的に、前記第１目標回路設計図を前記判断モデルに入力し対応する機能パラメータを得て、且つ前記第２目標機能パラメータと比較し、差が閾値よりも大きい場合、該第１目標回路設計図が設計要件を満たさないと判定し、逆方向の訓練命令を生成する。差が閾値よりも小さい場合、該第１目標回路設計図が設計要件を満たすと判定し、順方向の訓練命令を生成し、最後、前記生成モジュール１６は前記訓練命令を取得し、前記訓練命令に基づき前記回路生成モデルを再訓練する。再訓練する際にシミュレーションを行う必要がないため、訓練速度は速い。
前記出力モジュール１９は前記第１目標回路トポロジーマップを参照設計のために研究開発者に出力し、設計効率を向上させるために用いられる。
本願は履歴段階の回路設計トポロジーマップの異なるタイプのサブ回路を分類し格納し、ジェネレーター演算モジュール１３及びトレーナー計算モジュール１４に入力しそれぞれ回路生成モデル及び判断モデルを得て、続いて設計されている回路設計トポロジーマップ及び第１目標機能パラメータを前記生成モジュール１６に入力し、前記生成モジュール１６は前記回路生成モデルに基づき第１目標回路設計図を得て、出力モジュール１９は前記第１目標回路設計図を出力することにより、設計効率を向上させるために、研究開発者に設計されている回路の設計参照方法を提供することができる。
さらに、前記判断モジュール１７は前記第１目標回路設計図及び前記第２目標機能パラメータを取得し、且つ前記判断モデルに基づき前記第１目標回路設計図及び前記第２目標機能パラメータを判断した後第１結果を得て、訓練命令を生成して前記生成モジュール１６に出力し、前記生成モジュール１６は前記訓練命令に基づき前記回路生成モデルを再訓練し、再訓練する際にシミュレーションを行う必要がないため、訓練速度は速い。
本願のシステムの具体的な動作過程は以下のとおりである。先ず、ジェネレーター演算モジュール１３及びトレーナー演算モジュール１４は第１回の回路設計サイクルの後に保存されたすべての回路図に基づき人工知能訓練を行って、回路生成モデル及び判断モデルを得る。
第２回の回路設計サイクルの第１回のサブ設計段階で、先ず研究開発者が設計している回路図及び第１目標機能パラメータを生成モジュールに入力し第１目標回路設計図を得て、出力モジュールにより研究開発者及び判断モジュールに出力し、研究開発者は第１目標回路設計図を参照しながら回路を設計し、第１回の全体的な設計図を得て、それと同時に、判断モジュールは第２目標機能パラメータ及び第１目標回路設計図を取得し、判断モデルによって判断し、判断モジュールは判断結果に基づき訓練命令を生成して生成モジュールに出力し、生成モジュールは回路生成モデルを再訓練する。
第２回の回路設計サイクルの第２回のサブ設計段階で、先ず第１回の全体的な設計図及び第１目標機能パラメータを入力し、生成モジュールは第２目標回路設計図を得て、該第２目標回路設計図は出力モジュールにより研究開発者及び判断モジュールに出力され、研究開発者は第２目標回路設計図を参照しながら回路を設計し、第２回の全体的な設計図を得て、それと同時に、判断モジュールは第２目標機能パラメータ及び第２目標回路設計図を取得し、判断モデルによって判断し、判断モジュールは判断結果に基づき訓練命令を生成して生成モジュールに出力し、生成モジュールは回路生成モデルを再訓練する。そして、第３回のサブ設計段階及びその後の訓練はこれと同様である。
本実施例で使用される用語「モジュール」は所定の機能を実現可能なソフトウェア及び／又はハードウェアの組み合わせである。以下の実施例で説明される装置をソフトウェアで実現することが好ましいが、ハードウェア、又はソフトウェアとハードウェアの組み合わせによって実現することも可能で構想されるものである。
本実施例中の回路設計のための人工知能実装システムは機能ユニットの形態で具現化され、ここでのユニットとはＡＳＩＣ回路、１つ又は複数のソフトウェア又は固定プログラムを実行するプロセッサ及びメモリ、及び／又は上記機能を提供可能なその他のデバイスを指す。
実施例４
図１３に示すように、本願は回路設計のための人工知能実装方法を提供し、ステップＳ１～ステップＳ６を含む。
Ｓ１、複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを格納する。
Ｓ２、既に格納されたすべての回路設計図に基づき人工知能訓練を行って回路生成モデルを得る。
Ｓ３、既に格納されたすべての回路設計図に基づき人工知能訓練を行って判断モデルを得る。
Ｓ４、設計されている回路設計図及び第１目標機能パラメータを前記回路生成モデルに入力し、第１目標回路設計図を出力することで、研究開発者に参照を提供し、設計効率を向上させる。
Ｓ５、前記判断モデルに基づき前記第１目標回路設計図及び第２目標機能パラメータを判断し第１結果を得て、且つ訓練命令を生成する。
Ｓ６、前記訓練命令を前記回路生成モデルに入力し、且つ前記訓練命令に基づき前記回路生成モデルを再訓練する。
本願は回路設計のための人工知能実装方法を提供し、本願は履歴段階の回路設計トポロジーマップの異なるタイプのサブ回路を分類し格納し、人工知能訓練を行ってそれぞれ回路生成モデル及び判断モデルを得て、続いて設計されている回路設計トポロジーマップ及び第１目標機能パラメータを前記回路生成モデルに入力し第１目標回路設計図を出力することにより、設計効率を向上させるために、研究開発者に設計されている回路の設計参照方法を提供することができる。
さらに、前記第１目標回路設計図及び前記第２目標機能パラメータを前記判断モデルに入力し、且つ前記判断モデルに基づき前記第１目標回路設計図及び前記第２目標機能パラメータを判断した後第１結果を得て訓練命令を生成し、前記訓練命令に基づき前記回路生成モデルを再訓練し、再訓練する際にシミュレーションを行う必要がないため、訓練速度は速い。
実施例５
本願の実施例は、上記図８、図９、図１１及び図１２に示される回路設計のための人工知能実装システムを有する電子機器をさらに提供する。
図１４を参照して、図１４は本願の選択可能な実施例に係る電子機器の構造模式図であり、該電子機器は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ、中央プロセッサ）等の少なくとも１つのプロセッサ１５１、少なくとも１つの通信インタフェース１５３、メモリ１５４、少なくとも１つの通信バス１５２を含んでもよい。通信バス１５２はこれらの構成要素の間の接続通信を実現するために用いられる。通信インタフェース１５３は表示画面（Ｄｉｓｐｌａｙ）、キーボード（Ｋｅｙｂｏａｒｄ）を含んでもよく、選択的に、通信インタフェース１５３は標準の有線インタフェース、無線インタフェースをさらに含んでもよい。メモリ１５４は高速ＲＡＭメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、揮発性ランダムアクセスメモリ）であってもよく、又は少なくとも１つのディスクメモリ等の不揮発性メモリ（ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）であってもよい。選択的に、メモリ１５４は上記プロセッサ１５１から離れる少なくとも１つの格納装置であってもよい。プロセッサ１５１は実施例３に説明されるシステムと組み合わせることができ、メモリ１５４にアプリケーションプログラムが格納され、且つプロセッサ１５１はメモリ１５４に格納されるプログラムコードを呼び出して、上記回路設計のための人工知能実装方法のステップを実行するために用いられる。
通信バス１５２は周辺構成要素相互接続（ｐｅｒｉｐｈｅｒａｌ ｃｏｍｐｏｎｅｎｔ ｉｎｔｅｒｃｏｎｎｅｃｔ、ＰＣＩと略記）バス又は拡張業界標準アーキテクチャ（ｅｘｔｅｎｄｅｄ ｉｎｄｕｓｔｒｙ ｓｔａｎｄａｒｄ ａｒｃｈｉｔｅｃｔｕｒｅ、ＥＩＳＡと略記）バス等であってもよい。通信バス１５２はアドレスバス、データバス、コントロールバス等に分けられてもよい。表すことを簡単にするために、図１４では１本の太い線だけで表されているが、１本のバス又は１種類のバスのみが存在することを意味しない。
メモリ１５４は揮発性メモリ（英語：ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、例えばランダムアクセスメモリ（英語：ｒａｎｄｏｍ－ａｃｃｅｓｓ ｍｅｍｏｒｙ、略称：ＲＡＭ）を含んでもよく）、メモリも不揮発性メモリ（英語：ｎｏｎ－ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ）、例えばフラッシュメモリ（英語：ｆｌａｓｈ ｍｅｍｏｒｙ）、ハードディスク（英語：ｈａｒｄ ｄｉｓｋ ｄｒｉｖｅ、略称：ＨＤＤ）又はソリッドステートドライブ（英語：ｓｏｌｉｄ－ｓｔａｔｅ ｄｒｉｖｅ、略称：ＳＳＤ）を含んでもよく、メモリ１５４はさらに上記種類のメモリの組み合わせを含んでもよい。
プロセッサ１５１は中央プロセッサ（英語：ｃｅｎｔｒａｌ ｐｒｏｃｅｓｓｉｎｇ ｕｎｉｔ、略称：ＣＰＵ）、ネットワークプロセッサ（英語：ｎｅｔｗｏｒｋ ｐｒｏｃｅｓｓｏｒ、略称：ＮＰ）又はＣＰＵとＮＰの組み合わせであってもよい。
プロセッサ１５１はさらにハードウェアチップを含んでもよい。上記ハードウェアチップは、特定用途向け集積回路（英語：ａｐｐｌｉｃａｔｉｏｎ－ｓｐｅｃｉｆｉｃ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ、略称：ＡＳＩＣ）、プログラマブルロジックデバイス（英語：ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ、略称：ＰＬＤ）又はそれらの組み合わせであってもよい。上記ＰＬＤは、複合プログラマブルロジックデバイス（英語：ｃｏｍｐｌｅｘ ｐｒｏｇｒａｍｍａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅ、略称：ＣＰＬＤ）、フィールドプログラマブルゲートアレイ（英語：ｆｉｅｌｄ－ｐｒｏｇｒａｍｍａｂｌｅ ｇａｔｅ ａｒｒａｙ、略称：ＦＰＧＡ）、汎用アレイロジック（英語：ｇｅｎｅｒｉｃ ａｒｒａｙ ｌｏｇｉｃ、略称：ＧＡＬ）又はそれらの任意の組み合わせであってもよい。
選択的に、メモリ１５４はさらにプロクラム命令を格納するために用いられる。プロセッサ１５１はプログラム命令を呼び出して、本願に示されるピッキングバレルドリルの最適化方法を実現することができる。
本願の実施例は非一時的コンピュータ記憶媒体をさらに提供し、前記コンピュータ記憶媒体にはコンピュータ実行可能命令が格納され、該コンピュータ実行可能命令は上記方法実施例のいずれかにおける回路設計のための人工知能実装方法を実行することができる。前記記憶媒体は磁気ディスク、光ディスク、読み取り専用メモリ（Ｒｅａｄ－Ｏｎｌｙ Ｍｅｍｏｒｙ、ＲＯＭ）、ランダムアクセスメモリ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ、ＲＡＭ）、フラッシュメモリ（Ｆｌａｓｈ Ｍｅｍｏｒｙ）、ハードディスク（Ｈａｒｄ Ｄｉｓｋ Ｄｒｉｖｅ、略称：ＨＤＤ）又はソリッドステートドライブ（Ｓｏｌｉｄ－Ｓｔａｔｅ Ｄｒｉｖｅ、ＳＳＤ）等であってもよく、前記記憶媒体はさらに上記種類のメモリの組み合わせを含んでもよい。
図面を参照しながら本願の実施例を説明したが、当業者であれば、本願の精神や範囲を逸脱することなく様々な修正や変形を行うことができ、これらの修正や変形はすべて添付の特許請求の範囲に限定される範囲内に属する。

Claims (20)

  1. 回路設計のための人工知能実装方法であって、
    複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを取得するステップと、
    前記回路設計トポロジーマップを訓練するための畳み込みニューラルネットワークを構築するステップと、
    前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の接続関係を含むサンプルデータベースを構築するステップと、
    前記サンプルデータベースを前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得るステップと、
    設計中の回路トポロジーマップを前記第１特徴モデルに入力して回路特徴パラメータを得るステップと、
    前記回路特徴パラメータを予想パラメータと比較し、対応する判定結果を得るステップとを含む、ことを特徴とする回路設計のための人工知能実装方法。
  2. サンプルデータベースを構築する前記ステップにおいて、具体的に、
    前記回路設計トポロジーマップを前記複数のサブ回路トポロジーマップに分割し、前記サブ回路の機能パラメータ中の機能名に従って分類するステップと、
    前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の接続関係を前記サンプルデータベースに格納するステップとが含まれる、ことを特徴とする請求項１に記載の回路設計のための人工知能実装方法。
  3. 前記サブ回路トポロジーの回路素子名及び各回路素子同士の接続関係は第１行列の形態で前記サンプルデータベースに格納され、
    隣接する回路素子の間に１つのノードが設けられ、各回路素子は前記ノードに接続される接続点を含み、前記第１行列中の第ｉ行第ｊ列の要素Ｘijはノードｉとノードｊとの間の回路素子Ａabkを表し、Ａは回路素子のタイプ、ａはノードｉに接続される第１接続点、ｂはノードｊに接続される第２接続点であり、ｋはＡタイプの素子の番号を表す、ことを特徴とする請求項１に記載の回路設計のための人工知能実装方法。
  4. 前記機能パラメータは、回路設計の設計段階、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数をさらに含む、ことを特徴とする請求項２に記載の回路設計のための人工知能実装方法。
  5. 前記サンプルデータベース内のデータを収集し前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得るステップにおいて、具体的に、
    前記サンプルデータベースに基づきサンプル集合を構築するステップと、
    前記サンプル集合を訓練サンプル及びテストサンプルにランダムに分割するステップと、
    前記訓練サンプル中のデータを読み取り、前記訓練サンプルを前記畳み込みニューラルネットワークにバッチで入力して、訓練操作を実行するステップと、
    訓練過程で前記畳み込みニューラルネットワークのネットワークパラメータ重みを調整して、訓練後の第１ニューラルネットワークモデルを取得するステップと、
    前記テストサンプルを前記第１ニューラルネットワークモデルに入力して検証操作を行い、検証結果を得るステップと、
    検証された結果に基づき前記第１ニューラルネットワークモデルを最適化して、前記第１特徴モデルを取得するステップとが含まれる、ことを特徴とする請求項２に記載の回路設計のための人工知能実装方法。
  6. 前記テストサンプルを前記第１ニューラルネットワークモデルに入力して検証操作を行い、検証結果を得るステップにおいて、具体的に、
    Ｘ個のテストサンプルを前記第１ニューラルネットワークモデルに入力し、Ｘ個の第１結果を取得するステップと、
    前記Ｘ個の第１結果を前記Ｘ個のテストサンプルの機能パラメータと比較し、前記第１結果と前記テストサンプルに対応する機能パラメータとの差の絶対値が閾値よりも大きいサンプルの個数Ｙを統計するステップと、
    サンプルの個数Ｙとサンプルの個数Ｘとの比である検証結果を計算するステップとが含まれる、ことを特徴とする請求項５に記載の回路設計のための人工知能実装方法。
  7. 前記回路特徴パラメータを予想パラメータと比較し、対応する判定結果を得るステップにおいて、具体的に、
    前記回路特徴パラメータと前記予想パラメータとの差の絶対値がパラメータ閾値よりも小さい場合、前記設計中の回路トポロジーマップ設計が合格であると判定し、前記回路特徴パラメータと前記予想パラメータとの差の絶対値がパラメータ閾値よりも大きい場合、前記設計中の回路トポロジーマップ設計が不合格であると判定するステップが含まれる、ことを特徴とする請求項１に記載の回路設計のための人工知能実装方法。
  8. 前記回路設計トポロジーマップの全設計時間は１つの設計サイクルであり、前記設計サイクルは複数の連続的なサブ設計段階を含み、前記サンプルデータベースには前記サブ回路トポロジーの設計段階が格納され、
    前記回路設計のための人工知能実装方法は、
    サブ回路トポロジーの設計段階及び機能パラメータ中の機能名を前記畳み込みニューラルネットワークに入力し訓練して第２特徴モデルを得るステップと、
    設計中の回路トポロジーマップを前記第２特徴モデルに入力してサブ回路設計段階を得るステップと、
    前記サブ回路設計段階を実際の設計段階と比較し、対応する判定結果を得るステップとをさらに含む、ことを特徴とする請求項１に記載の回路設計のための人工知能実装方法。
  9. 前記サブ回路トポロジーの設計段階は第２行列の形態で前記サンプルデータベースに格納され、前記第２行列は前記回路設計トポロジーマップ中のサブ回路を格納するために用いられ、前記第２行列中の第ｍ行第ｎ列の要素Ｙについては、第ｍ行はあるサブ回路の回路名に対応する番号を表し、第ｎ列はサブ回路のサブ設計段階を表し、Ｙの値は０又は１であり、０は前記あるサブ回路の回路トポロジーマップと前に保存されたサブ回路トポロジーマップが同じであることを示し、１は前記あるサブ回路の回路トポロジーの機能パラメータが前に保存されたサブ回路トポロジーの機能パラメータと異なることを示す、ことを特徴とする請求項８に記載の回路設計のための人工知能実装方法。
  10. 回路設計のための人工知能実装システムであって、
    複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを取得する取得モジュールと、
    前記回路設計トポロジーマップを訓練するための畳み込みニューラルネットワークを構築する構築モジュールと、
    各タイプの前記サブ回路トポロジーマップを前記畳み込みニューラルネットワークに入力し訓練して第１特徴モデルを得る訓練モジュールと、
    設計中の回路トポロジーマップを前記第１特徴モデルに入力して回路特徴パラメータを得る出力モジュールと、
    前記回路特徴パラメータを予想パラメータと比較し、対応する判定結果を得る比較モジュールとを含む、ことを特徴とする回路設計のための人工知能実装システム。
  11. 回路設計のための人工知能実装システムであって、
    履歴段階の回路設計トポロジーマップ中のサブ回路トポロジーマップを分類して格納するために用いられ、前記分類のタイプはサブ回路トポロジーマップの機能である格納モジュールと、
    既に格納されたすべての回路設計図に基づいて人工知能訓練を行って回路生成モデルを得るためのジェネレーター演算モジュールと、
    既に格納されたすべての回路設計図に基づき人工知能訓練を行って判断モデルを得るためのトレーナー演算モジュールと、
    設計されている回路設計図及び第１目標機能パラメータを入力するための第１入力モジュールと、
    前記設計されている回路設計図及び前記第１目標機能パラメータを取得し、且つ前記回路生成モデルに基づき第１目標回路設計図を得るための生成モジュールと、
    前記第１目標回路設計図を出力するための出力モジュールと、
    第２目標機能パラメータを入力するための第２入力モジュールと、
    前記第１目標回路設計図及び前記第２目標機能パラメータを取得し、且つ前記判断モデルに基づき前記第１目標回路設計図及び前記第２目標機能パラメータを判断した後第１結果を得て、訓練命令を生成して前記生成モジュールに出力するための判断モジュールとを含み、
    前記生成モジュールは前記訓練命令を取得し、且つ前記訓練命令に基づき前記回路生成モデルを再訓練する、ことを特徴とする回路設計のための人工知能実装システム。
  12. 既に格納されたすべての回路設計図に基づき訓練サンプルデータベースを構築し且つ前記トレーナー演算モジュールに入力するためのサンプルデータベース構築モジュールであって、前記サンプルデータベースは前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の電気的接続関係を含むサンプルデータベース構築モジュールをさらに含む、ことを特徴とする請求項１１に記載の回路設計のための人工知能実装システム。
  13. 前記サンプルデータベース構築モジュールは、
    前記サブ回路トポロジーを分割し、前記サブ回路の機能パラメータ中の機能名に従って分類するための分割ユニットと、
    前記サブ回路の機能パラメータ、前記サブ回路トポロジーの各回路素子名及び各回路素子同士の電気的接続関係を前記サンプルデータベースに格納するための構築ユニットとを含む、ことを特徴とする請求項１２に記載の回路設計のための人工知能実装システム。
  14. 前記サブ回路トポロジーマップの各回路素子名及び各回路素子同士の電気的接続関係は第１行列の形態で前記サンプルデータベースに格納され、
    隣接する回路素子の間に１つのノードが設けられ、各回路素子は前記ノードに接続される接続点を含み、前記第１行列中の第ｉ行第ｊ列の要素Ｘijはノードｉとノードｊとの間の回路素子Ａabkを表し、Ａは回路素子のタイプ、ａはノードｉに接続される第１接続点、ｂはノードｊに接続される第２接続点であり、ｋはＡタイプの素子の番号である、ことを特徴とする請求項１２に記載の回路設計のための人工知能実装システム。
  15. 前記サンプルデータベースは第２行列をさらに含み、前記第２行列は前記回路設計トポロジーマップ中のサブ回路を格納するために用いられ、前記第２行列中の第ｍ行第ｎ列の要素Ｙについては、第ｍ行はあるサブ回路の回路名に対応する番号を表し、第ｎ列はサブ回路のサブ設計段階を表し、Ｙの値は０又は１であり、０は前記あるサブ回路の回路トポロジーマップと前に保存されたサブ回路トポロジーマップが同じであることを示し、１は前記あるサブ回路の回路トポロジーマップの機能パラメータが前に保存されたサブ回路トポロジーマップの機能パラメータと異なることを示す、ことを特徴とする請求項１２に記載の回路設計のための人工知能実装システム。
  16. 前記サブ回路の機能パラメータは、回路設計の設計段階、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数をさらに含む、ことを特徴とする請求項１２に記載の回路設計のための人工知能実装システム。
  17. 前記第１目標機能パラメータと前記第２目標機能パラメータの値は同じであり、前記第１目標機能パラメータと前記第２目標機能パラメータはいずれも、入力電圧範囲、出力電圧範囲、出力電圧の温度ドリフト率、出力電圧の電圧ドリフト率、静的動作電流又は出力周波数を含む、ことを特徴とする請求項１１に記載の回路設計のための人工知能実装システム。
  18. 前記トレーナー演算モジュールは、
    前記サンプルデータベースに基づきサンプル集合を構築するためのサンプル集合構築ユニットと、
    前記サンプル集合を訓練サンプル及びテストサンプルにランダムに分割するためのサンプル集合分割ユニットと、
    前記訓練サンプル中のデータを読み取り、前記訓練サンプルを前記ニューラルネットワークに入力して、訓練操作を実行するための読み取りユニットと、
    訓練過程で第１ニューラルネットワークのネットワークパラメータ重みを調整して、訓練後の第１ニューラルネットワークモデルを取得するための第１ニューラルネットワークモデル構築ユニットと、
    前記テストサンプルを前記第１ニューラルネットワークモデルに入力して検証操作を行い、検証結果を得るための検証ユニットと、
    検証された結果に基づき前記第１ニューラルネットワークモデルを最適化して、前記判断モデルを取得するための最適化ユニットとを含む、ことを特徴とする請求項１２に記載の回路設計のための人工知能実装システム。
  19. 前記検証ユニットは、
    Ｘ個のテストサンプルを第１ニューラルネットワークモデルに入力し、Ｘ個の第１結果を取得するための入力サブユニットと、
    前記Ｘ個の第１結果を前記Ｘ個のテストサンプルと比較し、前記第１結果と前記テストサンプルに対応する機能パラメータとの差の絶対値が閾値よりも大きいサンプルの個数Ｙを統計するための統計サブユニットと、
    サンプルの個数Ｙとサンプルの個数Ｘとの比である第１検証結果を計算するための計算サブユニットとを含む、ことを特徴とする請求項１８に記載の回路設計のための人工知能実装システム。
  20. 回路設計のための人工知能実装方法であって、
    複数のサブ回路トポロジーマップからなる履歴段階の回路設計トポロジーマップを格納するステップと、
    既に格納されたすべての回路設計図に基づき人工知能訓練を行って回路生成モデルを得るステップと、
    既に格納されたすべての回路設計図に基づき人工知能訓練を行って判断モデルを得るステップと、
    設計されている回路設計図及び第１目標機能パラメータを前記回路生成モデルに入力し、第１目標回路設計図を出力するステップと、
    前記判断モデルに基づき前記第１目標回路設計図及び第２目標機能パラメータを判断し第１結果を得て、且つ訓練命令を生成するステップと、
    前記訓練命令を前記回路生成モデルに入力し、且つ前記訓練命令に基づき前記回路生成モデルを再訓練するステップとを含む、ことを特徴とする回路設計のための人工知能実装方法。
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