JP2023523938A - 改善された絶縁破壊特性を有するゲート誘電体層を有する半導体パワー・デバイス及びそのようなデバイスを形成する方法 - Google Patents

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Abstract

半導体デバイスは、炭化シリコンを含む半導体層構造と、半導体層構造上のゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む。幾つかの実施例において、ゲート電極の下にあるゲート誘電体層の部分の周辺部は、ゲート誘電体層の中心部分より肉厚であり、ゲート電極の下側表面は、丸い及び／又は斜角の外側縁部等の窪んだ外側縁部を有する。

Description

本発明は、半導体デバイスに関し、より詳細には、パワー半導体スイッチング・デバイスに関する。
金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ」：Ｍｅｔａｌ Ｉｎｓｕｌａｔｉｎｇ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）は、スイッチング・デバイスとして使用することができるよく知られているタイプの半導体トランジスタである。ＭＩＳＦＥＴは、ゲート端子、ドレイン端子、及びソース端子並びに半導体本体を有する３端子デバイスである。ソース領域及びドレイン領域は、半導体本体内に形成され、チャネル領域によって分離され、（ゲート端子として働くか又はゲート端子に電気的に接続されることができる）ゲート電極は、チャネル領域に隣接して配設される。ＭＩＳＦＥＴは、ゲート電極にバイアス電圧を印加することによってオン又はオフすることができる。ＭＩＳＦＥＴがオンされる（すなわち、ＭＩＳＦＥＴがその「オン状態（ｏｎ－ｓｔａｔｅ）」になる）と、電流が、ＭＩＳＦＥＴのチャネル領域を通ってソース領域とドレイン領域との間で伝導する。バイアス電圧がゲート電極から取り除かれる（又は、閾値レベル以下に減少する）と、電流は、チャネル領域を通して伝導するのを停止する。例として、ｎ型ＭＩＳＦＥＴは、ｎ型ソース及びドレイン領域並びにｐ型チャネルを有する。ｎ型ＭＩＳＦＥＴは、したがって、「ｎ－ｐ－ｎ」設計を有する。ｎ型ＭＩＳＦＥＴは、ゲート・バイアス電圧であって、ｎ型ソース及びドレイン領域を電気的に接続するｐ型チャネル領域内に導電性ｎ型反転層を作成するのに十分である、ゲート・バイアス電圧がゲート電極に印加されると、オンし、それにより、ソース領域とドレイン領域との間の大量のキャリア伝導を可能にする。
パワーＭＩＳＦＥＴのゲート電極は、典型的には、薄いゲート誘電体層によってチャネル領域から分離される。ほとんどの場合、ゲート誘電体層は酸化物層（例えば、酸化シリコン層）である。酸化物ゲート誘電体層を有するＭＩＳＦＥＴは、金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ：Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ」）と呼ばれる。酸化物ゲート誘電体層は、それらの優れた特性によってほぼ常に使用されるため、本明細書の議論は、ＭＩＳＦＥＴと対照的に、ＭＯＳＦＥＴに焦点を当てることになるが、本明細書で説明される本発明の実施例による技法が、酸化物以外の材料で形成されたゲート誘電体層を有するデバイスに同様に適用可能であることが認識されるであろう。
ＭＯＳＦＥＴのゲート電極は、ゲート誘電体層によってチャネル領域から絶縁されるため、ＭＯＳＦＥＴをそのオン状態に維持するために又はＭＯＳＦＥＴをそのオン状態とそのオフ状態との間で切り換えるために、最小ゲート電流が必要とされる。ゲートがチャネル領域とキャパシタを形成するため、ゲート電流は、スイッチング中に小さく保たれる。そのため、最小の充電及び放電電流のみが、スイッチング中に必要とされ、複雑でないゲート・ドライブ回路部及びより速いスイッチング速度を可能にする。ＭＯＳＦＥＴは、独立型デバイスであることができる、又は、他の回路デバイスと組み合わされることができる。例えば、絶縁ゲート型バイポーラ・トランジスタ（「ＩＧＢＴ：Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ」）は、ＭＯＳＦＥＴとバイポーラ・ジャンクション・トランジスタ（「ＢＪＴ：Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ」）の両方を含む半導体デバイスであり、ＭＯＳＦＥＴの高インピーダンス・ゲート電極を、ＢＪＴが提供することができる小さいオン状態伝導損失と組み合わせる。ＩＧＢＴは、例えば、入力に高電圧ｎチャネルＭＯＳＦＥＴ及び出力にＢＪＴを含むダーリントン・ペアとして実装することができる。ＢＪＴのベース電流は、ＭＯＳＦＥＴのチャネルを通して供給され、それにより、簡略化された外部ドライブ回路を可能にする（ドライブ回路が、ＭＯＳＦＥＴのゲート電極を充電し放電するだけであるため）。
ハイ・パワー半導体スイッチング・デバイスについての需要増加が存在し、そのデバイスは、その「オン（ｏｎ）」状態で大電流を流し、その逆遮断状態で大電圧（例えば、数千ボルト）を遮断することができる。高い電流密度を維持し、そのような高い電圧を遮断するために、パワーＭＯＳＦＥＴ及びＩＧＢＴは、典型的に、肉厚の半導体層構造の対向する側面にソース及びドレインを有する縦構造を有して、より高い電圧レベルを遮断する。パワーが非常に高い用途において、半導体スイッチング・デバイスは、典型的には、例えば、炭化シリコン（「ＳｉＣ」）等のワイド・バンドギャップ半導体材料システム（本明細書で、用語「ワイド・バンドギャップ半導体（ｗｉｄｅ ｂａｎｄ－ｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）」は、少なくとも１．４ｅＶのバンドギャップを有する任意の半導体を包含する）において形成され、炭化シリコンは、例えば、高電界絶縁破壊強度、高熱伝導率、高電子移動度、高溶融点、及び高飽和電子ドリフト速度を含む多数の有利な特性を有する。例えば、シリコン等の他の半導体材料を使用して形成されるデバイスと比べて、炭化シリコンを使用して形成される電子デバイスは、高い温度で、高いパワー密度で、高い速度で、高いパワー・レベルで、及び／又は高い放射密度下で動作する能力を有することができる。
パワーＭＯＳＦＥＴについての１つの故障メカニズムは、いわゆる、ゲート酸化物層の「絶縁破壊（ｂｒｅａｋｄｏｗｎ）」である。パワーＭＯＳＦＥＴが、その伝導又は「オン」状態にあるとき、ゲート酸化物層は、高電界を受ける。これらの電界によって引き起こされるゲート酸化物層に対する応力は、経時的に増大する酸化物材料内の欠陥を発生する。欠陥の濃度が臨界値に達すると、ゲート電極を、半導体層構造の下にあるソース領域に電気的に接続する、いわゆる「パーコレーション経路（ｐｅｒｃｏｌａｔｉｏｎ ｐａｔｈ）」がゲート酸化物層を通して作成されることができ、それにより、ゲート電極とソース領域を短絡し、それが、デバイスを破壊する可能性がある。ゲート酸化物層の「寿命（ｌｉｆｅｔｉｍｅ）」（すなわち、絶縁破壊が起こる前に、デバイスがどれだけ長く動作することができるか）は、とりわけ、ゲート酸化物層が受ける電界の大きさ及び電界が印加される時間の長さの関数である。図１は、絶縁破壊が起こるまでの動作時間（「ゲート酸化物寿命（ｇａｔｅ ｏｘｉｄｅ ｌｉｆｅｔｉｍｅ）」）と、ゲート酸化物層に印加される電界のレベルとの間の関係を示す概略グラフである。このグラフは、同じ電界が常に印加される（必ずしもそうであるわけではない）ことを仮定し、特定の厚さを有するゲート酸化物層を仮定する。図１に示すように、その関係は、幾つかの場合、ゲート酸化物寿命が対数スケールでプロットされると、ほぼ線形とすることができる。図１から得られる重要なポイントは、電界レベルが増加するにつれて、ゲート酸化物層の寿命が指数関数的に減少することである。ゲート酸化物層の寿命は、ゲート酸化物層の厚さを増加させることによって増加させることができるが、ＭＯＳＦＥＴの性能も、ゲート酸化物層の厚さの関数であり、したがって、ゲート酸化物層の厚さを増加させることは、典型的には、ゲート酸化物層の寿命を増加させる受け入れられる方法ではない。
図２Ａは、従来のシリコン・パワーＭＯＳＦＥＴ１００の概略断面図である。図２Ａに示すように、ＭＯＳＦＥＴ１００はｎ型シリコン基板１１０を含む。低濃度にドープされた（ｎ－）ｎ型シリコン・ドリフト層１２０は基板１１０上に設けられる。ｐ型導電率を有する「ウェル（ｗｅｌｌ）」又は「ｐウェル（ｐ－ｗｅｌｌ）」１３０と呼ばれる領域は、ｎ型シリコン・ドリフト層１２０の上側部分に形成される。ｐウェル１３０は、例えば、ｐ型ドーパントによって、ｎ型シリコン・ドリフト層１２０の部分をカウンタードーピングすることによって、形成することができる。高濃度にドープされた（ｎ＋）ｎ型シリコン・ソース領域１４０は、ｐウェル１３０の上側部分内に設けられる。ｎ型ソース領域１４０は、ｎ型ドーパントによって、ｐウェル１３０の部分をカウンタードーピングすることによって、形成することができる。ドリフト層１２０及び基板１１０は共に、デバイス１００用の共通ドレイン領域として働く。基板１１０、ドリフト層１２０、ｐウェル１３０、及びソース領域１４０は共に、ＭＯＳＦＥＴ１００の半導体層構造１５０を構成する。二酸化シリコン（ＳｉＯ２）ゲート酸化物層１６０は、半導体層構造１５０の上側表面に設けられる。ゲート電極１７０は、半導体層構造１５０に対向するゲート酸化物層１６０上に設けられる。誘電体分離パターン１８０はゲート電極１７０上に形成され、ソース金属被覆１９０は誘電体分離パターン１８０上で且つ露出したソース領域１４０上に形成される。ドレイン接点（図示せず）は、典型的には、ドリフト層１２０に対向する、基板１１０の下側表面に設けられる。
図２Ｂは、別の従来のシリコンＭＯＳＦＥＴ１００’の概略断面図であり、酸化アニールは、ゲート電極を形成するためにゲート電極層がパターニングされた後に実施される（ゲート誘電体層１６０は、パターニングされるか又はされないとすることもできる）。酸化アニールに先立って、ＭＯＳＦＥＴ１００’は、ＭＯＳＦＥＴ１００のソース領域１４０、ゲート酸化物層１６０、及びゲート電極１７０と同一である、ソース領域１４０、ゲート酸化物層１６０、及びゲート電極１７０を有する。ゲート酸化アニールは、以下で説明するように、ソース領域１４０、ゲート酸化物層１６０、及びゲート電極１７０を、ソース領域１４０’、ゲート酸化物層１６０’、及びゲート電極１７０’に変換する。
酸化アニールは、ゲート酸化物層１６０及びゲート電極１７０（図２Ａ参照）が形成された後であるが、誘電体分離パターン１８０の形成前に実施される。酸化アニールは、露出したシリコン表面を酸化し、したがって、シリコン・ゲート電極１７０の露出領域をシリコン酸化物に変換し、ゲート電極１７０をゲート電極１７０’に変換する。ゲート電極１７０’は、ゲート電極１７０よりサイズが小さく（ゲート電極１７０の一部分がシリコン酸化物に変換されるため）、変換は、ゲート電極１７０’の上部表面及び側壁上にシリコン酸化物パターン１７２を形成する。角において２つの側面が露出し、酸化の増大を可能にするため、最も強い酸化が上部角領域で起こることに留意されたい。図２Ｂにも見ることができるように、ゲート酸化物層１６０とゲート電極１７０との間の界面は、同様に好都合な酸化経路を提供するため、ゲート電極１７０’の下側表面は、同様にその周辺部の周りで酸化され、酸化される下側表面の量は、ゲート電極１７０’の下側角からの距離の増加と共に減少する。シリコン酸化物に変換されるゲート電極１７０の下側表面の部分は、効果的にゲート酸化物層１６０の一部になって、ゲート酸化物層１６０’を提供する。そのため、酸化は、ゲート電極１７０のサイズを低減し（それにより、ゲート電極１７０’を形成する）、ゲート酸化物層１６０の外側部分の厚さを増加させる（それにより、ゲート酸化物層１６０’を形成する）ように働く。
同様の現象は、ゲート酸化物層１６０の下側表面とソース領域１４０との間の界面で起こり、シリコン・ソース領域１４０は、ソース領域１４０’を形成するためにゲート酸化物層１６０が半導体層構造１５０内に効果的に「成長する（ｇｒｏｗ）」ように酸化される。再度、ソース領域１４０が酸化する量は、ゲート酸化物層１６０の外側縁部からの距離の増加と共に減少する。その結果は、ゲート酸化物層１６０’の外側部分がゲート酸化物層１６０’の中心部分より肉厚であり、その厚さが、各端部から中心部分に向かってテーパが付くということである。中心部分は一定厚を有する。ゲート酸化物層１６０’の肉厚化された外側領域は、ＭＯＳＦＥＴ１００’の絶縁破壊性能を改善することができる。
米国特許出願第１６／４１３，９２１号
本発明の実施例によれば、半導体デバイスが提供され、半導体デバイスは、炭化シリコンを含む半導体層構造と、半導体層構造上のゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む。ゲート電極の下にあるゲート誘電体層の部分の周辺部は、ゲート誘電体層の中心部分より肉厚であり、ゲート電極の下側表面は、窪んだ外側縁部を有する。
幾つかの実施例において、ゲート誘電体層は、酸化シリコン層及び窒化シリコン層を含むことができる。
幾つかの実施例において、窒化シリコン層は、ゲート電極と酸化シリコン層との間に位置することができる。
幾つかの実施例において、窒化シリコン層は、ゲート電極の下にあるゲート誘電体層の部分の周辺部の最も上の領域を含むことができる。
幾つかの実施例において、ゲート電極の窪んだ外側縁部は、丸い外側縁部及び／又は斜角の外側縁部を備えることができる。
幾つかの実施例において、半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の上側部分内の第２の導電型を有するウェル、及びウェルの上側部分内の第１の導電型を有するソース領域を含むことができ、チャネル領域は、ソース領域と、ゲート誘電体層に接触するドリフト層の部分との間のウェル内に設けられることができる。幾つかの実施例において、ソース領域の上に載るゲート電極の下のゲート誘電体層の部分は、チャネル領域の上に載るゲート誘電体層の部分より肉厚とすることができる。幾つかの実施例において、チャネル領域の上に載るゲート誘電体層の部分は一定厚を有するとすることができる。幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ソース領域に接触するチャネル領域の側壁の上に実質的に位置することになるように構成されることができる。
幾つかの実施例において、ゲート誘電体層の中心部分の下側表面は、半導体層構造の底部表面に平行である第１の平面を規定することができ、ゲート誘電体層の中心部分の上側表面は、半導体層構造の底部表面に平行である第２の平面を規定することができ、第１の平面と、ゲート電極の下にあるゲート誘電体層の部分の周辺部の下側表面との間の第１の距離は、第２の平面と、ゲート電極の下にあるゲート誘電体層の部分の周辺部の上側表面との間の第２の距離の半分未満とすることができる。
幾つかの実施例において、ゲート電極のそれぞれの窪んだ外側縁部は、複数の斜角の又は丸い領域を含むことができる。
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の中心の直下のゲート誘電体層の上側表面における電界の値の１０％以内になるように構成されることができる。
幾つかの実施例において、ゲート誘電体層の下側表面は実質的に平坦とすることができる。
幾つかの実施例において、半導体デバイスはＭＩＳＦＥＴ又はＩＧＢＴである。
幾つかの実施例において、ゲート電極はシリコンを含むことができる。
幾つかの実施例において、ゲート誘電体層の中心部分より肉厚とすることができる、ゲート電極の下にあるゲート誘電体層の部分の周辺部は、ゲート誘電体層の寿命を延ばすように働く（ａｃｔ）。
幾つかの実施例において、ゲート電極の中心部分は、ゲート電極の上側表面の周辺部が延在するよりも、半導体層構造のさらに上に延在することができる。
幾つかの実施例において、ゲート電極の上側表面の周辺部は窪んでいるとすることができる。
幾つかの実施例において、半導体デバイスは、ＭＯＳＦＥＴとすることができ、ゲート電極の下側表面の窪んだ外側縁部は、ＭＯＳＦＥＴがそのオン状態にあるときに、ゲート誘電体層内の電界のピーク値を低減するように構成されることができる。
幾つかの実施例において、ゲート電極の下側表面の窪んだ外側縁部は、ゲート電極の酸化済み又は窒化済み材料を含む。
本発明のさらなる実施例によれば、半導体デバイスが提供され、半導体デバイスは、炭化シリコンを含む半導体層構造であって、第１の導電型を有するドリフト層、ドリフト層の上側部分内の、第１の導電型と逆の第２の導電型を有するウェル、及びウェル内の第１の導電型を有するソース領域を含む、半導体層構造と、半導体層構造上のゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む。これらの半導体デバイスは、オン状態動作中に、ピーク電界値が起こる場所が、ゲート電極の下で且つゲート電極の側壁から内方に離間するように構成される。
幾つかの実施例において、ピーク電界値が起こるゲート誘電体層内の場所は、ゲート電極の側壁から内方に少なくとも０．０５ミクロンだけ離間するとすることができる。
幾つかの実施例において、ゲート誘電体層は、酸化シリコン層及び窒化シリコン層を含むことができる。
幾つかの実施例において、窒化シリコン層は、ゲート電極と酸化シリコン層との間に位置するとすることができる。
幾つかの実施例において、ゲート電極の下側表面は窪んだ外側縁部を有するとすることができる。
幾つかの実施例において、チャネル領域は、ソース領域と、ゲート誘電体層に接触するドリフト層の部分との間のウェル内に設けられることができ、ソース領域の上に載るゲート電極の下のゲート誘電体層の部分は、チャネル領域の上に載るゲート誘電体層の部分より肉厚とすることができる。
幾つかの実施例において、チャネル領域は、ソース領域と、ゲート誘電体層に接触するドリフト層の部分との間のウェル内に設けられることができ、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ソース領域に接触するチャネル領域の側壁の上に実質的に位置することになるように構成されることができる。
幾つかの実施例において、ゲート誘電体層の中心部分の下側表面は、半導体層構造の底部表面に平行である第１の平面を規定することができ、ゲート誘電体層の中心部分の上側表面は、半導体層構造の底部表面に平行である第２の平面を規定することができ、第１の平面と、ゲート電極の下にあるゲート誘電体層の部分の周辺部の下側表面との間の第１の距離は、第２の平面と、ゲート電極の下にあるゲート誘電体層の部分の周辺部の上側表面との間の第２の距離の半分未満とすることができる。
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の中心の直下のゲート誘電体層の上側表面における電界の値の１０％以内であることができるように構成される。
本発明のなおさらなる実施例によれば、半導体デバイスが提供され、半導体デバイスは、炭化シリコンを含む半導体層構造であって、第１の導電型を有するドリフト層、ドリフト層の上側部分内の、第１の導電型と逆の第２の導電型を有するウェルであって、内部にチャネル領域を有する、ウェル、及びウェル内の第１の導電型を有するソース領域を含む、半導体層構造と、半導体層構造上のゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む。これらの半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の中心部分の下のゲート誘電体層の上側表面における電界の値の１０％以内になるように構成される。
幾つかの実施例において、ゲート電極の中心部分の下のゲート誘電体層は、オン状態動作中に、実質的に一定の電界値を有することができる。
幾つかの実施例において、ゲート誘電体層は、酸化シリコン層及び窒化シリコン層を含むことができる。窒化シリコン層は、ゲート電極の下にあるゲート誘電体層の部分の周辺部の最も上の領域を含むことができる。
幾つかの実施例において、ゲート電極の下側表面は、丸い又は斜角の外側縁部を備えることができる。
幾つかの実施例において、ソース領域の上に載るゲート電極の下のゲート誘電体層の部分は、チャネル領域の上に載るゲート誘電体層の部分より肉厚とすることができる。幾つかの実施例おいて、チャネル領域の上に載るゲート誘電体層の部分は一定厚を有するとすることができる。
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ソース領域に接触するチャネル領域の側壁の上に実質的に位置することになるように構成されることができる。
本発明のなおさらなる実施例によれば、半導体デバイスを形成する方法が提供され、その方法において、炭化シリコンを含む半導体層構造が形成され、半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の上側部分内の、第１の導電型と逆の第２の導電型を有するウェルであって、内部にチャネル領域を有する、ウェル、及びウェル内の第１の導電型を有するソース領域を含む。ゲート誘電体層は半導体層構造上に形成される。シリコンを含むゲート電極は、半導体層構造に対向するゲート誘電体層上に形成される。半導体層構造、ゲート誘電体層、及びゲート電極は、その後、酸素及び窒素のうちの少なくとも一方の中でアニール処理されて、ゲート電極の下側表面の中心部分を窒化シリコンに変換せずに、ゲート電極の下側表面の外側周辺部を窒化シリコンに変換する。
幾つかの実施例において、半導体層構造、ゲート誘電体層、及びゲート電極を酸素及び窒素のうちの少なくとも一方の中でアニール処理することは、半導体層構造、ゲート誘電体層、及びゲート電極を、窒素を含む雰囲気内でアニール処理することを含むことができる。
幾つかの実施例において、方法は、半導体層構造、ゲート誘電体層、及びゲート電極を窒素雰囲気内でアニール処理した後に、ゲート電極上に誘電体分離パターンを形成することをさらに含むことができる。
幾つかの実施例において、方法は、半導体層構造、ゲート誘電体層、及びゲート電極を窒素雰囲気内でアニール処理する前に、ゲート電極上に誘電体分離パターンを形成することをさらに含むことができる。
幾つかの実施例において、方法は、半導体層構造、ゲート誘電体層、及びゲート電極を窒素雰囲気内でアニール処理した後に、ゲート電極から電気的に分離され、ソース領域に電気的に接続される金属パターンを形成することをさらに含むことができる。
幾つかの実施例において、ゲート電極の下側表面は窪んだ外側縁部を有することができる。
幾つかの実施例において、窪んだ外側縁部は、斜角の及び／又は丸い外側縁部を備えることができる。
幾つかの実施例において、ソース領域の上に載るゲート電極の下のゲート誘電体層の部分は、チャネル領域の上に載るゲート誘電体層の部分より肉厚とすることができる。
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ソース領域に接触するチャネル領域の側壁の上に実質的に位置することになるように構成されることができる。
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の中心の直下のゲート誘電体層の上側表面における電界の値の１０％以内になるように構成されることができる。
本発明のさらなる実施例によれば、半導体デバイスを形成する方法が提供され、その方法において、炭化シリコンを含む半導体層構造が形成される。ゲート誘電体層は半導体層構造上に形成され、ゲート電極は、ゲート誘電体層上に形成されるため、ゲート誘電体層はゲート電極を半導体層構造から電気的に分離する。ゲート電極はシリコンを含む。ゲート電極の少なくとも底部縁部を、ゲート誘電体層の一部になる誘電体材料に変換するために、半導体層構造、ゲート誘電体層、及びゲート電極が酸素及び窒素のうちの少なくとも一方の中でアニール処理されるため、ゲート電極の下にあるゲート誘電体層の部分の周辺部の上側縁部は、ゲート誘電体層の中心部分より肉厚である。
幾つかの実施例において、方法は、半導体層構造、ゲート誘電体層、及びゲート電極を酸素及び窒素のうちの少なくとも一方の中でアニール処理した後に、ゲート電極上に誘電体分離パターンを形成することをさらに含む。
幾つかの実施例において、方法は、半導体層構造、ゲート誘電体層、及びゲート電極を酸素及び窒素のうちの少なくとも一方の中でアニール処理する前に、ゲート電極上に誘電体分離パターンを形成することをさらに含む。
幾つかの実施例において、ゲート電極の下側表面は窪んだ外側縁部を有する。
幾つかの実施例において、窪んだ外側縁部は、斜角の及び／又は丸い外側縁部を備える。
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、半導体デバイスのチャネル領域の外側側壁の上に実質的に位置することになるように構成される。
幾つかの実施例において、半導体デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の中心の直下のゲート誘電体層の上側表面における電界の値の１０％以内になるように構成される。
幾つかの実施例において、ウェルの上側表面は、ソース領域の上側表面が延在するよりも、ドリフト層のさらに上に延在する。
幾つかの実施例において、ソース領域はウェルの中心部分にあり、ソース領域の第１の側面上のウェルの部分の上側表面は、ソース領域の上側表面が延在するよりも、ドリフト層のさらに上に延在し、第１の側面に対向するソース領域の第２の側面上のウェルの部分の上側表面は同様に、ソース領域の上側表面が延在するよりも、ドリフト層のさらに上に延在する。
ゲート誘電体層の寿命と印加された電界強度の関数との関係を示すグラフである。 従来のシリコンＭＯＳＦＥＴの概略断面図である。 別の従来のシリコンＭＯＳＦＥＴの概略断面図である。 従来の炭化シリコンＭＯＳＦＥＴの概略断面図である。 本発明の実施例によるＭＯＳＦＥＴの概略断面図である。 図４のＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 図４のＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 図４のＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 図４のＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 より積極的な酸化アニールが実施される、本発明の実施例によるＭＯＳＦＥＴの概略断面図である。 図６ＡのＭＯＳＦＥＴの２つの修正バージョンのうちの１つの拡大部分概略断面図である。 図６ＡのＭＯＳＦＥＴの２つの修正バージョンのうちの１つの拡大部分概略断面図である。 ＭＯＳＦＥＴのゲート誘電体層内の電界強度を示す、図３のＭＯＳＦＥＴの拡大断面図である。 ＭＯＳＦＥＴのゲート誘電体層内の電界強度を示す、図６ＡのＭＯＳＦＥＴの拡大断面図である。 電界強度が、図７Ａ及び図７Ｂにおけるライン８－８に沿って測定される、図７Ａ及び図７ＢのＭＯＳＦＥＴのゲート誘電体層内の電界強度をそれぞれ示すグラフである。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のなおさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のなおさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のなおさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 トレンチ内に形成されるゲート電極を有する、本発明のさらなる実施例による、ＭＯＳＦＥＴの作製を説明する概略断面図である。 トレンチ内に形成されるゲート電極を有する、本発明のさらなる実施例による、ＭＯＳＦＥＴの作製を説明する概略断面図である。 本発明のさらなる実施例による、窒化ガリウム・ベース高電子移動度トランジスタのゲート接点、ソース接点、及びドレイン接点の概略平面図である。 図１２Ａのライン１２Ｂ－１２Ｂに沿って切り取った断面図である。 ゲート接点、ソース接点、及びドレイン接点の露出した外側表面を誘電体材料に変換するためにアニールが実施された後の、図１２Ｂの上側部分の拡大図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のなおさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。 本発明のなおさらなる実施例による、ＭＯＳＦＥＴを作製するための方法を示す概略断面図である。
パワー炭化シリコンベースＭＯＳＦＥＴは、高電圧遮断を必要とする用途のために今日、使用されている。例によれば、少なくとも１０ｋＶの電圧を遮断することになる１０Ａ／ｃｍ２以上の電流密度の定格を持つ炭化シリコンＭＯＳＦＥＴが市販されている。そのようなデバイスを形成するために、複数の「ユニット・セル（ｕｎｉｔ ｃｅｌｌ）」が、典型的には形成され、各ユニット・セルはＭＯＳＦＥＴトランジスタを含む。ハイ・パワー用途において、多数（例えば、数百又は数千）のこれらのユニット・セルは、典型的には半導体基板上に設けられ、ユニット・セルの全てについてのゲート電極として働くゲート電極パターンが半導体基板の上部側面上に形成される。半導体基板の対向する（底部）側面は、デバイスのユニット・セルの全てについての共通ドレインとして働く。複数のソース接点は、半導体層構造内のソース領域上に形成され、ゲート電極パターン内の開口内で露出する。これらのソース接点は同様に、共通ソースとして役立つために互いに電気的に接続される。結果得られるデバイスは、３つの端子、すなわち、数百又は数千の個々のユニット・セル・トランジスタについての端子として働く、共通ソース端子、共通ドレイン端子、及び共通ゲート電極を有する。上記説明がｎ型ＭＯＳＦＥＴについてのものであり；ドレイン及びソースの場所がｐ型ＭＯＳＦＥＴについて逆であることになり、ｎ型及びｐ型領域の導電型が逆であることになることが認識されるであろう。
本発明の実施例によれば、寿命の増加を示すことになる改善されたゲート誘電体層を有する半導体デバイスが提供される。ＭＯＳＦＥＴが、その「オン」又は伝導状態にあるとき、電界は、デバイスのゲート誘電体層内で発生する。一般的に言うと、この電界の強度は、ゲート電極の側壁の直下にあるゲート誘電体層の部分において特に高い。上記で論じたように、ゲート誘電体層の寿命は、ゲート誘電体層内の電界の強度の関数である。そのため、ゲート電極の側壁の下にあるゲート誘電体層の部分が最も高い電界を受けるため、これらの部分は、典型的には最初に絶縁破壊を経験することになる領域である。本明細書で、「ゲート誘電体層」に対する参照が、連続ゲート誘電体層並びにパターン化ゲート誘電体層を共に包含することが認識されるであろう。
残念ながら、オン状態動作中に、最も高い電界を経験するゲート誘電体層の部分は、ゲート電極及びゲート誘電体層を形成するために使用されるエッチ・プロセス中のオーバエッチングの結果として損傷を受けやすい部分でもある。したがって、デバイスの或る程度のパーセントにおいて、ゲート誘電体層の外側縁部は、オーバエッチングによって既に薄化され、したがって、絶縁破壊をより受けやすいとすることができる。さらに、ゲート電極及びゲート誘電体層の側壁にわたって形成される誘電体分離パターンは、常に十分に高密度化されることができない。ピーク電界値は、典型的には、この誘電体分離パターンに直接隣接して起こるため、誘電体分離パターン内に延在する電界は、依然として比較的高いとすることができ、したがって、誘電体分離パターンの絶縁破壊は、考えられる別の故障メカニズムである。さらに、最も高い電界が経験される領域は、ソース領域の上に載るゲート誘電体層の外側部分内である。絶縁破壊を経験するＭＯＳＦＥＴについての故障メカニズムが、ゲート電極とソース電極との間の短絡の生成であるため、ソース領域の上に直接載るゲート誘電体層の部分が絶縁破壊を最も受けやすい部分であるということは、絶縁破壊によるデバイス故障までの時間を短縮する傾向がある。
本発明の実施例によるパワー半導体デバイスは、典型的には（常にそうであるわけではないが）シリコン（例えば、ポリシリコン）ゲート電極であるゲート電極の下側表面を酸化するために、酸化及び／又は窒化アニールを受ける。アニールは、ゲート電極の下側表面の周辺部が誘電体材料に変換され、ゲート電極の下側表面の周辺部の周りに窪みを効果的に形成するように、実施することができる。幾つかの実施例において、窪みは、ゲート電極の下側表面及び側壁の交差部の丸みの形態をとることができる。他の実施例において、ゲート電極の下側表面と側壁との交差部は斜角付きとすることができる。他の（例えば、湾曲型、スカラップ型等の）窪み又は異なるタイプの窪み（例えば、２つの斜角、斜角と丸み等）の組み合わせが、幾つかの実施例において設けられることができる。酸化及び／又は窒化アニールは、ゲート電極の部分を誘電体材料（例えば、窒化シリコン及び／又は酸化シリコン）に変換するため、アニールは、ゲート電極の周辺部の下のゲート誘電体層の厚さを増加させ、それは、ゲート誘電体層の寿命を増加させることができる。さらに、ゲート電極の下側縁部の丸み付け又は斜角付けは、ゲート電極に印加される所与の電圧に関連する電界のピーク値も低減する。図１を参照して上記で論じたように、ゲート酸化物層の予想寿命は、印加電界の指数関数である。そのため、所与のゲート電圧レベルについて印加電界を低減することによって、デバイスの寿命は延長することができる。最後に、ゲート誘電体層内のピーク電界値を低減することに加えて、ゲート電極の下側縁部の丸み付け又は斜角付けは、ピーク電界値がゲート誘電体層内で起こる場所を内方に移動させるように働く。この現象は、有利には、その場所をソース領域から遠く離れて（ａｗａｙ）移動させるため、誘電体絶縁破壊によるゲート誘電体層に対するいずれの損傷も、ゲート電極とソース領域との間の短絡をもたらす可能性が小さい。そのため、これらの理由の全ての理由で、本発明の実施例による半導体デバイスは、同じ動作条件下で動作した匹敵する従来のデバイスより長い寿命を示すと予想される。
デバイスのチャネル領域の上に載るＭＯＳＦＥＴ（又はＭＩＳＦＥＴ）のゲート誘電体層の部分の厚さは、最適デバイス動作を保証するために一定（すなわち、５％未満の変動）であるべきである。そのため、ソース領域の上に載るゲート誘電体層の厚さを増加することが望ましいが、チャネル領域の上にあるゲート電極の部分が誘電体材料に変換されないことも重要であり得る。幸運にも、ゲート電極の下側表面の外側周辺部は急速に酸化（及び／又は窒化）することができるが、このプロセスは、ゲート誘電体層の側壁からの距離が増加することに伴ってかなり緩徐化する。その結果、チャネル領域の上にあるゲート電極の下側表面の外側周辺部の部分を誘電体材料に変換せずに、ソース領域の上にあるゲート電極の下側表面の外側周辺部の部分を誘電体材料に変換することが可能である。
幾つかの実施例において、ゲート誘電体層の上側周辺部の厚さを増加させるように働くだけでなく、半導体層構造とゲート誘電体層との間の窒化物界面層を形成することもできる窒化アニールが使用されることができる。この界面層は、デバイスが導通しているときにＭＯＳＦＥＴのオン状態抵抗を低減することができる。
本発明の幾つかの実施例によれば、半導体デバイスが提供され、半導体デバイスは、炭化シリコンを含む半導体層構造と、半導体層構造上のゲート誘電体層と、半導体層構造に対向するゲート誘電体層上のゲート電極とを含む。幾つかの実施例において、ゲート電極の下にあるゲート誘電体層の部分の周辺部は、ゲート誘電体層の中心部分より肉厚であり、ゲート電極の下側表面は、丸い及び／又は斜角の外側縁部等の窪んだ外側縁部を有する。他の実施例において、デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界の場所が、ゲート電極の下で且つゲート電極の側壁から内方に離間するように構成されることができる。さらに他の実施例において、デバイスは、オン状態動作中に、ゲート誘電体層内のピーク電界値が、ゲート電極の中心の直下のゲート誘電体層の上側表面における電界の値の５％、８％、１０％、１２％、又は１５％以内になるように構成されることができる。
本発明のさらなる実施例によれば、半導体デバイスを形成する方法が提供され、その方法において、炭化シリコンを含む半導体層構造が形成され、半導体層構造は、第１の導電型を有するドリフト層、ドリフト層の上側部分内の、第１の導電型と逆の第２の導電型を有するウェルであって、内部にチャネル領域を有する、ウェル、及びウェル内の第１の導電型を有するソース領域を含む。ゲート誘電体層は半導体層構造上に形成される。シリコン・ゲート電極は、半導体層構造に対向するゲート誘電体層上に形成される。半導体層構造、ゲート誘電体層、及びゲート電極は、その後、窒素雰囲気内でアニール処理されて、ゲート電極の下側表面の中心部分を窒化シリコンに変換せずに、ゲート電極の下側表面の外側周辺部を窒化シリコンに変換する。アニール処理ステップは、付加的に又は代替的に、ゲート電極の少なくとも底部縁部を、ゲート誘電体層の一部になる誘電体材料に変換することができるために、ゲート電極の下にあるゲート誘電体層の部分の周辺部の上側縁部は、ゲート誘電体層の中心部分より肉厚であり、一方、ゲート誘電体層の底部表面は実質的に平坦のままである。
上記で説明したプロセスは、一部の従来のシリコンデバイスにおいて実施された酸化アニールと比較して、幾つかの重要な差を含む。特に、シリコンデバイスにおいて、シリコン半導体層構造は、非常に容易に酸化して、酸化シリコンを形成し、したがって、アニール中に、ゲート酸化物層は、ソース領域内に成長するように、上方にだけでなく下方にも成長する。これは、アニール処理ステップで使用されることができるプロセス条件を制限する場合があり、基本的に異なる形状を有するゲート誘電体層をもたらす。さらに、ウェル及びソース領域を形成するために使用されるドーパント等のドーパントは容易にシリコン内で拡散し、したがって、半導体層構造内のドーパントの望ましくない拡散を防止するために、より低いアニール処理温度が使用されなければならない。対照的に、ドーパントは、炭化シリコン内で容易に移動しないため、より積極的なアニール処理条件が使用される場合がある。さらに、シリコンデバイスにおいて、窒化シリコン誘電体層が不十分なチャネル特性を有するために酸化アニールが使用されなければならず、そのような理由で、最新のシリコンＭＩＳＦＥＴデバイスは酸化シリコン・ゲート誘電体層を使用する。本発明の実施例による技法において、窒化アニールが、所望される場合、使用されることができる。
本発明の実施例による半導体デバイスは、ここで、図３～図１２Ｃを参照してより詳細に説明される。
図３は、従来の炭化シリコン縦型パワーＭＯＳＦＥＴ２００のユニット・セルの概略断面図である。図３に示すように、従来のＭＯＳＦＥＴ２００は、高濃度にドープされた（ｎ＋）ｎ型炭化シリコン半導体基板２１０を使用して形成される。低濃度にドープされた（ｎ－）ｎ型炭化シリコン・ドリフト層２２０は基板２１０上に設けられる。ｎ型炭化シリコン・ドリフト層２２０の上側部分は、ｐウェル２３０を形成するためにドープｐ型とすることができる。高濃度にドープされた（ｎ＋）ｎ型炭化シリコン・ソース領域２４０は、ｐウェル２３０の上側部分内に形成される。ドリフト層２２０及び基板２１０は共に、デバイス２００用の共通ドレイン領域として働く。ｎ型炭化シリコン基板２１０、ｎ型炭化シリコン・ドリフト層２２０、ｐウェル２３０、及びｐウェル２３０内に形成されたｎ型ソース領域２４０は共に、デバイス２００の半導体層構造２５０を構成する。
ゲート誘電体層２６０は、半導体層構造２５０の上側表面上に形成される。ゲート誘電体層２６０は、典型的には酸化シリコン（ＳｉＯ２）層を備える。ゲート電極２７０は、半導体層構造２５０に対向するゲート誘電体層２６０上に形成される。誘電体分離パターン２８０はゲート電極２７０上に形成され、ソース金属被覆２９０は、誘電体分離パターン２８０及び露出したソース領域２４０上に形成される。ドレイン接点（図示せず）は、基板２１０の下側表面上に設けられる。
図４は、本発明の実施例によるＭＯＳＦＥＴ３００のユニット・セルの概略断面図である。
図４に示すように、ＭＯＳＦＥＴ３００は、ｎ型炭化シリコン半導体基板３１０を含む。基板３１０は、例えば、ｎ型不純物を高濃度にドープされている単結晶４Ｈ炭化シリコン半導体基板（すなわち、ｎ＋炭化シリコン基板）を備えることができる。低濃度にドープされた（ｎ－）ｎ型炭化シリコン・ドリフト層３２０は基板３１０上に設けられる。ｎ型炭化シリコン・ドリフト層３２０の上側部分は、例えば、炭化シリコンｐウェル３３０を形成するためにイオン注入によるドープｐ型とすることができる。高濃度にドープされた（ｎ＋）ｎ型炭化シリコン領域３４０は、炭化シリコンｐウェル３３０の上側部分内に形成することができる。ｎ型領域３４０はイオン注入によって形成することができる。高濃度にドープされた（ｎ＋）ｎ型炭化シリコン領域３４０は、デバイス３００用のソース領域として働く。ドリフト層３２０及び基板３１０は共に、デバイス３００用の共通ドレイン領域として働く。ｎ型基板３１０、ｎ型ドリフト層３２０、ｐウェル３３０、及びｐウェル３３０内に形成されたｎ型ソース領域３４０は共に、デバイス３００の半導体層構造３５０を構成する。
ゲート誘電体層３６０は、半導体層構造３５０の上側表面上に形成することができる。ゲート誘電体層３６０は、下の半導体より約２ｅＶ大きいバンドギャップを有する任意の安定な誘電体とすることができる。ゲート誘電体層３６０は、多層材料スタック或いは単一誘電体化合物又は合金とすることができる。ゲート誘電体層３６０は、例えば、二酸化シリコン（ＳｉＯ２）層を含むことができるが、ＳｉＯｘＮｙ、ＳｉｘＮｙ、Ａｌ２Ｏ３、及び／又は酸化ハフニウム等のｈｉｇｈ－Ｋ誘電体、及び同様なもの等の他の絶縁材料が使用されることができる。ゲート電極３７０は、半導体層構造３５０に対向するゲート誘電体層３６０上に形成される。ゲート電極３７０は、例えば、シリサイド、ドープ多結晶シリコン（ポリシリコン）、及び／又は安定導体を含むことができる。チャネル領域３３２は、ソース領域３４０と、ゲート誘電体層３６０の直下にあるドリフト層３２０の部分との間のｐウェル３３０の上側部分内に設けられる。図４に示すように、ゲート誘電体層３６０はゲート電極３７０を囲む。さらに、ゲート電極３７０の側壁の下側縁部は、丸いため、ゲート誘電体層３６０は、ゲート電極３７０の下側表面の周辺部の下でより肉厚である。
誘電体分離パターン３８０は、ゲート電極３８０上に形成され、ソース金属被覆３９０は、誘電体分離パターン３８０上で且つ露出したソース領域３４０上に形成される。ドレイン接点（図示せず）は、ドリフト層３２０に対向する基板３１０の下側表面上に設けることができる。
図４に示すように、ゲート電極３７０の下にあるゲート誘電体層３６０の部分の周辺部（すなわち、ゲート電極の丸い下側角の下の部分）は、ゲート誘電体層３６０の中心部分より肉厚である。ゲート誘電体層のより肉厚の部分は、ソース領域３４０の上に載ることができるため、ソース領域３４０の上に載るゲート誘電体層３６０の部分は、チャネル領域３３２の上に載るゲート誘電体層３６０の部分より肉厚である。チャネル領域３３２の上に載るゲート誘電体層３６０の部分は一定厚を有することができる。さらに、ゲート誘電体層３６０の下側表面は、炭化シリコンの低い酸化特性のために、幾つかの実施例において、実質的に平坦とすることができる。さらに、ゲート電極の下側表面は窪んだ（ここでは、丸い）外側縁部を有する。
図４の半導体層構造３５０は、単に例であり、半導体層構造３５０の他の構成が、本明細書で説明する実施例から逸脱することなく、使用されることができる。例えば、本明細書で説明する実施例は、２、３例を挙げると、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、又はＩＧＢＴデバイス等の金属酸化物及び／又は金属絶縁体界面を利用するゲート電極によって制御される半導体層構造３５０を含む、ゲート制御式である半導体デバイスにおいて利用することができる。そのため、半導体層構造３５０が、本明細書で説明する実施例から逸脱することなく、複数の他の形態をとることができることが理解されるであろう。
上記説明が、ｎ型ＭＯＳＦＥＴについてのものであることが認識されるであろう。ｐ型デバイスにおいて、ソース接点及びドレイン接点の場所が逆にされることができ、他のｎ型及びｐ型領域の導電型が交換されることができる。したがって、ソース領域３４０は、「ソース／ドレイン領域（ｓｏｕｒｃｅ／ｄｒａｉｎ ｒｅｇｉｏｎ）」３４０と呼ばれることができる。
上記で論じたように、本発明の実施例によれば、酸化及び／又は窒化アニールは、デバイス作製中に実施することができ、シリコン・ゲート電極の部分を誘電体材料に変換するために使用される。図４の実施例において、この酸化／窒化アニールは、ゲート電極３７０及びゲート誘電体層３６０が形成された後であるが、誘電体分離パターン３８０の形成前に実施される。
図５Ａ～図５Ｄは、図４のＭＯＳＦＥＴ３００を作製するための方法を示す概略断面図である。
図５Ａを参照すると、半導体層構造３５０が形成されることができる。例えば、高濃度にドープされた（ｎ＋）ｎ型炭化シリコン基板３１０が設けられ、低濃度にドープされた（ｎ－）ｎ型炭化シリコン・ドリフト層３２０は、エピタキシャル成長によって基板３１０上に形成される。図示しないが、幾つかの実施例において、ドリフト層３２０の上側部分を構成するｎ型炭化シリコン電流拡散層が形成されることができる。炭化シリコンｐウェル３３０は、例えば、イオン注入によって、ドリフト層３２０の上側部分内に形成される。高濃度にドープされた（ｎ＋）ｎ型炭化シリコン・ソース／ドレイン領域３４０は、その後、例えば、イオン注入によって、ｐウェル３３０の上側部分内に形成される。ゲート誘電体層（図示せず）及びゲート電極層（図示せず）は、その後、半導体層構造３５０の上側表面上に順次形成される。ゲート誘電体層及びゲート電極層は、その後、パターニングされ、エッチングされて、初期ゲート誘電体層３６１及び初期ゲート電極３７１を形成する。構造全体は、その後、酸素及び／又は窒素を含む雰囲気内でアニールされる。
シリコンベース・ゲート電極の場合、アニールは、緩徐酸化の場合、例えば、７５０℃～８５０℃のアニール・チャンバ温度で実施することができ、アニールの継続時間は、例えば、５分～５時間とすることができる。他の例の実施例において、アニール・チャンバ温度は、より高い（例えば、８５０～９５０℃）とすることができ、アニール継続時間は、（例えば、１～６０分の間に）短縮することができ、それは、より速い酸化及び／又はより肉厚の酸化物領域を提供することができる。酸化又は反応物圧力が１気圧未満である場合、上記で挙げたアニール時間は増加されることができる。より低い圧力（例えば、１気圧未満）におけるより長いアニールは、起こる酸化の量についてのより精密な制御を提供することができる。
図５Ｂを参照すると、アニールは、初期ゲート電極３７１の部分を、酸化シリコン、窒化シリコン、又は酸窒化シリコン等の誘電体材料に変換する。そのため、アニールは、初期ゲート誘電体層３６１をゲート誘電体層３６０に、初期ゲート電極３７１をゲート電極３７０に変換する。特に、初期ゲート電極３７１の部分の酸化は、初期ゲート誘電体層３６１（ここでは、酸化シリコン層である）が、ゲート誘電体層３６０内に効果的に成長又は増大するように効果的にさせる。特に、炭化シリコンは、シリコンと比較して、非常に低い酸化レートを有する。そのため、図５Ｂに示すように、シリコン初期ゲート電極３７１は、炭化シリコン半導体層構造３５０の露出表面が酸化するよりずっと速く酸化することになる。初期ゲート電極３７１の制限された酸化のみが所望されるため、正味の結果は、アニール中に、炭化シリコン半導体層構造３５０の露出した上側表面が、図５Ｂに示すように、効果的に全く酸化されないということである。図５Ｂに見ることができるように、初期ゲート電極３７１の露出領域は、初期ゲート電極３７１の上部表面及びその側壁の交差部が酸化するように酸化し、それにより、結果得られるゲート電極３７０の上部表面及び側壁にわたって誘電体を形成する。同様に、初期ゲート電極３７１の底部表面及びその側壁の交差部は丸くなる。初期ゲート誘電体層３６１と共に酸化する初期ゲート電極３７１の下側部分は、結果得られるゲート誘電体層３６０を形成する。図５Ｂに見ることができるように、ソース領域３４０の上に載るゲート誘電体層３６０の部分は、特に、外側周辺部において厚肉化され、それは、図３を参照して上記で論じた従来のＭＯＳＦＥＴ２００と比較して、ＭＯＳＦＥＴ３００の絶縁破壊性能を劇的に改善することができる（上記議論参照）。さらに、ＭＯＳＦＥＴ３００のチャネル３３２が形成される場所である、ｐ型ウェル３３０の上に載るゲート誘電体層３６０の部分は、一定厚のままである。その理由は、酸化が、ゲート電極３７０の下でそれほど遠くまで延在しないからである。ゲート誘電体層３６０が、各チャネル３３２にわたって比較的一定の厚さを有することを保証することは、ＭＯＳＦＥＴ３００の性能が低下しないことを保証することができる。
上記議論は、酸化アニールがゲート電極３７０の側壁及び底部表面の交差部を丸くするために使用されたと仮定したが、本発明の実施例がそれに限定されないことが認識されるであろう。他の実施例において、窒化アニールは、酸化アニールの代わりに又はそれに加えて実施することができる、又は、アニールは、混合された酸素及び窒素を含む環境において実施することができる。本発明の例の実施例において、アニールは、以下の環境：空気、Ｏ２、希釈Ｏ２、オゾン（Ｏ３）、水分（Ｈ２Ｏ）、Ｎ２、ＮＨ３、Ｎ２Ｏ、又はＮＯのうちの任意の環境で実施することができる。アニールが、酸素を含むが、窒素を含まない環境で実施される場合、シリコン・ゲート電極３７０の露出表面は、酸化シリコン（ＳｉＯ２）に変換されることになる。アニールが、窒素を含むが、酸素を含まない環境で実施される場合、シリコン・ゲート電極３７０の露出表面は、窒化シリコンに変換されることになる。アニールが、酸素と窒素の両方を含む環境で実施される場合、シリコン・ゲート電極３７０の露出表面は、酸化シリコン／窒化シリコン混合物に変換されることになる。
図５Ｃを参照すると、例えば、多層又は単層誘電体層を備えることができる誘電体分離層（図示せず）が形成される。例の実施例において、誘電体分離層は、酸化シリコン及びリン・ケイ酸ガラスを含む多層構造を備えることができる。誘電体分離層は、その後、ソース領域を露出させるためにパターニングされて、図５Ｃに示す誘電体分離パターン３８０を形成する。最後に、ソース金属被覆３９０は、その後、図５Ｄに示すように、誘電体分離パターンを覆い、ソース領域３４０に接触するために形成されて、ＭＯＳＦＥＴ３００を提供する。
図６Ａは、図４のＭＯＳＦＥＴ３００の修正バージョンである、本発明の実施例によるＭＯＳＦＥＴ３００’の概略断面図である。ＭＯＳＦＥＴ３００と３００’との差は、より積極的な酸化及び／又は窒化アニールが、ＭＯＳＦＥＴ３００’の作製中に実施されることであり、アニールが、より高い温度で、より長い継続時間の間、及び／又はより多くの酸素／窒素を含む環境で実施されるため、初期ゲート電極３７１の大部分が誘電体材料に変換されることを意味する。より積極的なアニール（ここでは、アニールが酸化アニールであると仮定することになる）が実施されると、初期ゲート電極３７１の上側表面は、より多くの酸化が起こる縁部を除いて、均一に酸化する傾向がある。初期ゲート電極３７１の下側表面は露出しないため、酸化の程度は、初期ゲート電極３７１の側壁からの距離の増加と共に減少し、ゲート電極３７０’であって、その下側周辺部の周りに斜角の形態で窪みを有する（すなわち、下側表面は斜角の外側縁部を有する）、ゲート電極３７０’及びゲート誘電体層３６０’をもたらす。
幾つかの実施例において、ゲート誘電体層３６０’の中心部分の下側表面は、半導体層構造３５０の底部表面に平行である第１の平面Ｐ１を規定し、ゲート誘電体層３６０’の中心部分の上側表面は、半導体層構造３５０の底部表面に平行である第２の平面Ｐ２を規定する。第１の平面Ｐ１と、ゲート電極３７０’の下にあるゲート誘電体層３６０’の部分の周辺部の下側表面との間の第１の距離（炭化シリコン半導体層構造３５０の酸化が実質的に存在しないため、図６Ａにおいて見えない）は、第２の平面Ｐ２と、ゲート電極３７０’の下にあるゲート誘電体層３６０’の部分の周辺部の上側表面との間の第２の距離Ｄ２の半分未満である。
図６ＡのＭＯＳＦＥＴ３００’は単一斜角を含むが、図６Ｂであって、ＭＯＳＦＥＴの図６Ａに含まれるコールアウトと同様のコールアウトであり、そのような複数の斜角を含む、図６Ｂに示すように、その下側表面の周辺部に複数の斜角を有するゲート電極３７０’’が、他の実施例において設けられることができることが認識されるであろう。
上記で論じたように、幾つかの実施例において、アニールは窒素雰囲気内で実施することができる。初期ゲート電極３７１がシリコン・ゲート電極であり、初期ゲート誘電体層３６１が酸化シリコン層である場合、窒素雰囲気内でのアニールは、２つの異なる材料を含む最終的なゲート誘電体層３６０Ａを形成することになる。特に、図６Ａに含まれるコールアウトと同様のコールアウトである図６Ｃに示すように、窒素アニールは、初期ゲート電極３７１の上側表面、側壁、及び周辺部を窒化シリコン層３６３に変換する。そのため、そのような実施例における最終的なゲート誘電体層３６０Ａは酸化シリコン層３６２及び窒化シリコン層３６３を含む。窒化シリコン層３６３は、ゲート電極３７０’と酸化シリコン層３６２との間に位置する。窒化シリコン層３６３は、ゲート電極３７０’の下にあるゲート誘電体層３６０Ａの部分の周辺部の最も上の部分を含む。
図７Ａ及び図７Ｂは、それぞれ、図３及び図６ＡのＭＯＳＦＥＴ２００及び３００’の拡大断面図であり、両者のゲート誘電体層２６０、３６０’内の電界強度を示す。図７Ａ及び図７Ｂにおいて、異なる塗りつぶしパターンは、ゲート誘電体層内の異なる電界強度を示し、凡例は、図に含まれる異なるシェーディングの相対値を示す。
図７Ａに示すように、従来のＭＯＳＦＥＴ２００のゲート誘電体層２６０内の電界強度は、第１のレベルにおいて比較的一定であるが、上側外側角においてずっと高い（ピーク電界が起こる場所は図７Ａにおいて丸で囲まれる）。このピーク電界値は、例えば、ゲート誘電体層２６０の残りの部分全体を通した電界値より少なくとも２０％高いとすることができる。図７Ａにおいて同様に見ることができるように、ピーク電界値が起こる場所は、ソース領域２４０の上であり、したがって、絶縁破壊が起こり始めると、ゲート電極２７０とソース領域２４０との間の短絡を急速にもたらす場合がある。
図７Ｂに示すように、ＭＯＳＦＥＴ３００’のゲート電極３７０’の斜角下側縁部は、ＭＯＳＦＥＴ２００のゲート誘電体層２６０と比較して、ゲート誘電体層３６０’内の電界分布を劇的に変化させる。特に、ピーク電界強度の場所は、ゲート電極の側壁から内方に（すなわち、ゲート誘電体層３６０’の中心に向かって）離間し、ピーク電界値は減少する。幾つかの実施例において、ピーク電界値が起こるゲート誘電体層３６０内の場所は、ゲート電極の側壁から内方に、少なくとも０．０５ミクロン、少なくとも０．１ミクロン、少なくとも０．２ミクロン、又は少なくとも０．４ミクロンだけ離間することができる。幾つかの実施例において、オン状態動作中に、ゲート誘電体層内のピーク電界値は、図７Ｂに示すように、チャネル領域３３２の外側側壁（すなわち、ソース領域３４０に最も近い側壁）の上に実質的に位置することができる（ピーク電界が起こる場所は図７Ｂにおいても丸で囲まれる）。
さらに、ゲート電極３７０’とソース領域３４０との間の領域内のゲート誘電体層３６０’の厚さは、初期ゲート電極３７１の下側表面の一部のアニールによる誘電体材料への変換によって増加する。ゲート誘電体層３６０’の厚さの増加は、絶縁破壊までの時間を増加させることができる。その理由は、ゲート電極３７０’とソース領域３４０との間で短絡が形成される前に、大量の誘電体材料が劣化しなければならないからである。さらに、ピーク電界値がソース領域３４０とチャネル領域３３２との間の界面のほぼ上になるように、ピーク電界値が起こる場所を移動させることは、特に、ソース領域３４０の上にあるゲート誘電体層３６０’において電界が低いとすることができるため、絶縁破壊までの時間を延長することができる。所与のゲート電圧についてのゲート誘電体層３６０’で発生するピーク電界値の低減は、絶縁破壊までの時間を増加させるようにも働く。最後に、ゲート電極３７０’に隣接する誘電体分離パターンの部分内の電界値も低減され、考えられる別の絶縁破壊メカニズムを軽減する。そのため、図６ＡのＭＯＳＦＥＴ３００’は、図３の従来のＭＯＳＦＥＴ２００に比べて、ゲート誘電体絶縁破壊の点で著しく長い寿命を有することができる。
図８は、図７Ａ及び図７ＢのＭＯＳＦＥＴのゲート誘電体層内の電界強度を示すグラフであり、電界強度は図７Ａ及び図７Ｂのライン８－８に沿って測定される。図８は、図７Ａ及び図７Ｂを参照して上記で論じた効果をより明確に示す。特に、図８の実線曲線で示すように、図３の従来のＭＯＳＦＥＴ２００のゲート誘電体層内の電界強度は約４ＭＶ／ｃｍであるが、ゲート電極２７０の縁部の下で（すなわち、ゲート誘電体層２６０の上側縁部で）、電界強度は、５ＭＶ／ｃｍを超えるまで急上昇する。ゲート誘電体層に当接する誘電体分離パターン３８０内の電界強度は、実線曲線の右側に示すように、このピークから非常に低いレベルに急速に落ちる。
対照的に、図８の破線曲線は、本発明の実施例によるＭＯＳＦＥＴ３００’のゲート誘電体層内の電界強度がやはり約４ＭＶ／ｃｍであることを示す。実線曲線と同様に、破線曲線は、電界強度の急上昇を含み、その急上昇は、その後、急速に減少するが、破線曲線において、急上昇はずっと小さく（約４．２ＭＶ／ｃｍまで）、ゲート電極３７０’の縁部からもっと下に位置する。これらの差は、ＭＯＳＦＥＴ２００と比較して、ＭＯＳＦＥＴ３００’についての改善された絶縁破壊性能をもたらす。
そのため、図８に示すように、本発明の実施例による半導体デバイスは、オン状態動作中に、ゲート誘電体層３６０内のピーク電界値が、ゲート電極３７０の下側表面の中心部分の下のゲート誘電体層３６０の上側表面における電界の値の５％、８％、１０％、１２％、又は１５％以内になるように構成されることができる。ゲート電極３７０の下側表面の中心部分は、オン状態動作中に、実質的に一定の電界値を有する。
上記で論じたように、幾つかの実施例において、本発明の実施例によるアニールは、窒素を含む環境で実施することができる。このアニール中に形成される窒化シリコン層は、ゲート誘電体層３６０、３６０’とチャネル領域３３２との間の界面において電子的にアクティブな界面状態を排除するために使用することができるパッシベーション層として働くことができる。窒素は、酸化を強化することもでき、したがって、ゲート電極の中心部分の下（チャネル３３２の上に載るゲート電極３７０、３７０’の部分を含む）に酸化を引き起こすことなく、ゲート電極３７０、３７０’の周辺部の下でより高い酸化レートを提供することができる。そのため、アニールにおいて窒素を含むことによって、ゲート誘電体層３６０、３６０’の特性は、改善することができ、窒素がゲート電極の下に幅広く延在しないため、デバイスのＪＦＥＴ領域の上に窒素があるときに起こる可能性がある種々の悪影響が回避されることができる。
図９Ａ～図９Ｄは、本発明のさらなる実施例による、ＭＯＳＦＥＴ４００を作製するための方法を示す概略断面図である。
図９Ａを参照すると、例えば、図５Ａに示す、半導体層構造３５０、初期ゲート誘電体層３６１、及び初期ゲート電極パターン３７１を形成する上記で説明した同じステップを使用して、半導体層構造４５０、初期ゲート誘電体層４６１、及び初期ゲート電極パターン４７１が形成される。次に、図９Ｂを参照すると、誘電体分離層（図示せず）は、半導体層構造４５０の上側表面、初期ゲート誘電体層４６１、及び初期ゲート電極４７１を覆うために形成される。誘電体分離層は、その後、パターニングされて、例えば、図５Ｃを参照して上記で論じた誘電体分離パターン３８０と同一とすることができる誘電体分離パターン４８０を提供する。
図９Ｃを参照すると、図９Ｂの構造は、その後、酸素及び／又は窒素を含む雰囲気内でアニールされる。アニールは、例えば、図５Ａを参照して上記で論じた条件下にあるとすることができる。アニールは、初期ゲート電極４７１の部分を、酸化シリコン、窒化シリコン、又は酸窒化シリコン等の誘電体材料に変換する。
図９Ａ～図９Ｄに示す例の場合、アニールが酸素環境内で実施されるため、誘電体材料に変換される初期ゲート電極４７１の部分が、酸化シリコンに変換され、したがって、初期ゲート電極４７１の部分の酸化によって、初期ゲート電極４７１が、ゲート電極４７０になるためにサイズが収縮する間、初期ゲート誘電体層４６１（ここでは、酸化シリコン層である）がゲート誘電体層４６０になるように効果的に成長又は増大することが仮定される。図９Ｃに示すように、初期ゲート電極４７１の上側表面及び側壁は、初期ゲート電極４７１の下側角／側壁が酸化されるように、アニール中に酸化され、それが、丸いプロファイルを有する側壁を有するゲート電極４７０をもたらす。
最後に、図９Ｄに示すように、ソース金属被覆４９０は、その後、誘電体分離パターン４８０を覆い、ソース領域４４０に接触するために形成することができる。
誘電体分離パターン４８０を形成した後に酸化／窒化アニールを実施することによって、アニールは、誘電体分離パターン４８０の誘電体材料を高密度化するために働くことができる。これは、誘電体分離パターン４８０を通して誘電体絶縁破壊経路が形成する可能性を低減するのに役立つことができる。さらに、誘電体分離パターン４８０の存在は、シリコン初期ゲート電極４７１の酸化及び／又は窒化レートを緩徐化し、それは、より精密なプロセス制御を可能にする。これは、チャネル領域の上に載る初期ゲート電極４７１の下側表面の部分を誘電体材料に変換することを回避しながら、ソース領域４４０の上に載る初期ゲート電極４７１の下側表面の部分を誘電体材料により繰り返して変換することを可能にすることができる。
図１０Ａ～図１０Ｃは、本発明のなおさらなる実施例による、ＭＯＳＦＥＴ５００を作製するための方法を示す概略断面図である。
図１０Ａを参照すると、半導体層構造５５０は、例えば、図８Ａに示す半導体層構造３５０を形成する、上記で説明した同じステップを使用して形成される。ゲート誘電体層（図示せず）及びゲート電極層（図示せず）は、その後、半導体層構造５５０の上側表面上に順次形成される。ここでは、ゲート電極層は、図５Ａ～図５Ｄ及び図９Ａ～図９Ｄを参照して上記で論じた実施例において形成されるゲート電極層と比較して、ずっと肉厚（例えば、少なくとも２～３倍以上肉厚）になるように形成される。ゲート誘電体層及びゲート電極層は、その後、パターニングされ、エッチングされて、初期ゲート誘電体層５６１及び初期ゲート電極５７１を形成する。構造全体は、その後、酸素及び／又は窒素を含む雰囲気内でアニールされる。アニールは、図５Ａを参照して上記で説明したアニールと比較して、より長い期間の間及び／又はより高い温度で実施することができる。
図１０Ｂに示すように、アニールは、多量の初期ゲート電極５７１を、酸化シリコン、窒化シリコン、及び／又は酸窒化シリコン等の誘電体材料に変換する。図１０Ａ～図１０Ｃに示す例の場合、アニールが酸素環境内で実施されるため、誘電体材料に変換される初期ゲート電極５７１の部分が、酸化シリコンに変換され、したがって、初期ゲート電極５７１の部分の酸化によって、初期ゲート誘電体層５６１（ここでは、酸化シリコン層である）が図１０Ｂに示すゲート誘電体層を提供するために効果的に成長又は増大し、初期ゲート電極５７１が、ゲート電極５７０を形成するためにサイズが相応して低減されることが仮定される。初期ゲート電極５７１の大部分が酸化シリコンに変換されるため、別個の誘電体分離パターンは省略することができる。図１０Ｃを参照すると、ソース金属被覆５９０は、その後、ＭＯＳＦＥＴ５００を提供するために、ゲート誘電体層５６０を覆うために形成することができる。
図１０Ａ～図１０Ｃのアプローチの１つの利点は、初期ゲート電極５７１に対して実施される延長されたアニールが、ゲート電極５７０の上部及び側部表面上に肉厚で高密度の誘電体パターンの形成をもたらすことができることである。その内容全体が参照により本明細書に組み込まれる２０１９年５月１６日に出願された特許文献１において論じられるように、湿式エッチャント又は他の腐食性材料は、特に、ソース金属被覆の上側表面に鍵穴又は他の欠陥が存在する場合、ソース金属被覆を通して粒界に沿って移動することができる。ソース金属被覆が拡散バリア層を含む場合でも、湿式エッチャントが、拡散バリア層内のボイド又は通路を通して染み出し、誘電体分離パターンを攻撃することが、時として可能である。誘電体分離パターンの厚さが不十分である場合、誘電体分離パターンの部分は、湿式エッチャントによって完全に溶解することができ、ソース金属被覆はゲート電極に対して短絡することができ、それがデバイス故障をもたらす。
本明細書の図に示すように、誘電体分離パターンは、典型的には、後続の高温プロセス中に誘電体分離パターンのリフローによって生じる丸い角又はさらに完全に丸い上部表面を有する。結果として、従来のデバイスにおいて誘電体分離パターンが最小厚を有する場所（すなわち、最小量の誘電体分離パターンがゲート電極をソース金属被覆から分離する場所）は、典型的には、ゲート電極の上側角及び側壁に隣接する。しかしながら、図１０Ａ～図１０Ｃに関して上記で論じた技法が使用されるとき、アニールによってゲート電極の側壁及び上側表面上に形成された誘電体分離パターンは、丸くない角及び側壁を有することができ、それにより、誘電体分離パターンの最小厚を増加させる。さらに、初期ゲート電極の上側表面及び側壁の交差部は、例えば、上側表面及び側壁の残りの部分と比較して（これらの交差部において、初期ゲート電極が２つの側面から酸化されるため）より急速に誘電体材料に変換することになるため、ゲート電極５７０において、上側表面及び側壁の交差部は丸くなり、それが、誘電体分離パターンの最小厚を増加させる。結果として、誘電体分離パターンの全体厚さは低減することができる。これは、集積度の増大を可能にすることができる。その理由は、隣接する誘電体分離パターン間の領域の幅が、最小ボイドを有するこれらの領域をソース金属被覆が埋めることを保証するために、ユニット・セルをどれだけ高密度に形成することができるかをしばしば決定するからである。
図１１Ａ及び図１１Ｂは、本発明のさらなる実施例による、ＭＯＳＦＥＴ６００の作製を説明する概略断面図であり、ＭＯＳＦＥＴ６００は、その半導体層構造内のトレンチ内に形成されるゲート電極を有する。ゲート・トレンチを有するそのようなＭＯＳＦＥＴは、Ｕ形状ＭＯＳＦＥＴ（ＵＭＯＳＦＥＴ）デバイスと一般に呼ばれる。
図１１Ａに示すように、ＭＯＳＦＥＴ６００は、半導体層構造６５０を含み、半導体層構造６５０は、高濃度にドープされたｎ型炭化シリコン半導体基板６１０、低濃度にドープされた（ｎ－）ｎ型炭化シリコン・ドリフト層６２０、炭化シリコンｐ型ウェル６３０、及び高濃度にドープされた（ｎ＋）ｎ型炭化シリコン・ソース領域６４０を含む。トレンチ６２２はドリフト層６２０内に形成され、初期ゲート誘電体層６６１は、トレンチ６２２の底部表面及び側壁上に形成される。幾つかの実施例において、トレンチ６２２の底部表面は、ウェル６３０及び／又はソース領域６４０の底部表面の下でドリフト層６２０内に延在することができる。初期ゲート電極６７１は、トレンチ６２２内の初期ゲート誘電体層６６１上に形成される。
基板６１０、ドリフト層６２０、ウェル６３０、及びソース領域６４０は、２つの例外を除いて、図４のＭＯＳＦＥＴ３００の対応する領域／層と同一とすることができる。第１に、上記で説明したように、トレンチ６２２はドリフト層６２０の上側表面に形成される。第２に、ｐ型シールド領域６３６はドリフト層６２０内に形成される。シールド領域６３６は、逆遮断動作中に高電界から最終ゲート誘電体層６６０（図１１Ｂ）の角を保護するのに役立つことができる。そのため、基板６１０、ドリフト層６２０、ウェル６３０、及びソース領域６４０のさらなる議論は省略される。
酸化及び／又は窒化アニールは、その後、図１１Ａのデバイスに対して実施される。図１１Ａ～図１１Ｂを参照して説明する特定の実施例において、このアニールは、誘電体分離パターンの形成前に実施されるが、他の実施例において、誘電体分離パターンがアニールの前に実施することができることが認識されるであろう。図１１Ｂに示すように、アニールは、初期ゲート電極６７１の上側部分を誘電体材料に変換するように働く。正味の効果は、初期ゲート誘電体層６６１の上側角が、図１１Ｂに示すゲート誘電体層６６０を提供するためにアニールによって肉厚化され、初期ゲート電極６７１が、ゲート電極６７０を提供するためにサイズが相応して低減されることである。ゲート電極６７０の形状を変更するとともに、ゲート誘電体層６６０の部分の厚さを増加させるための、初期ゲート電極６７１の一部の誘電体材料への変換は、ゲート誘電体層６６０の上側角における電界に関して、上記で論じた他の実施例と同じ有益な効果を有する。特に、ピーク電界値の場所はゲート電極の角から遠くに移動する、ゲート電極の上部に隣接するピーク電界値は減少する、ゲート電極の上部に隣接するゲート誘電体層は肉厚化される。
図１２Ａ～図１２Ｃは、本発明のさらなる実施例による、窒化ガリウム・ベース高電子移動度トランジスタ（「ＨＥＭＴ」）７００を概略的に示す。特に、図１２Ａは、ＨＥＭＴ７００のゲート接点、ソース接点、及びドレイン接点（すなわち、半導体層構造の上側表面に接触するゲート、ソース、及びドレイン金属被覆の部分）の概略平面図である。図１２Ｂは、図１２Ａのライン１２Ｂ－１２Ｂに沿って切り取った断面図である。図１２Ｃは、ゲート、ソース、及びドレイン接点の露出した外側表面を誘電体材料に変換するために本発明の実施例によるアニールが実施された後の、図１２Ｂの上側右部分の拡大図である。
最初に図１２Ｂを参照すると、ＨＥＭＴ７００は基板７１０を含み、基板７１０は、例えば、４Ｈ又は６Ｈ炭化シリコン基板とすることができる。チャネル層７２０は基板７１０上にあり、バリア層７３０はチャネル層７２０上にあるため、チャネル層７２０は、基板７１０とバリア層７３０との間にある。チャネル層７２０及びバリア層７３０は、第ＩＩＩ族窒化物ベース材料を含むことができ、バリア層７３０の材料はチャネル層７２０の材料より大きいバンドギャップを有する。例えば、チャネル層７２０は窒化ガリウム（「ＧａＮ」）を含むことができ、一方、バリア層７３０は窒化アルミニウム・ガリウム（「ＡｌＧａＮ」）を含むことができる。チャネル層７２０及び／又はバリア層７３０は、幾つかの実施例において、多層構造を備えることができ、さらなる層（図示せず）は、半導体層構造７５０内に含むことができる。
ソース接点７０５及びドレイン接点７２５は、バリア層７３０上に設けられる。ゲート接点７１５は、隣接するソース及びドレイン接点７０５、７２５の間のバリア層７３０上に設けられる。ゲート接点７１５は、例えば、Ｎｉ、Ｐｔ、Ｃｕ、Ｐｄ、Ｃｒ、及び／又はＷを含むことができる。ソース接点７０５及びドレイン接点７２５は、ＧａＮに対する抵抗接点を形成することができるＴｉＡｌＮ等の金属を含むことができる。
バリア層７３０とチャネル層７２０との間のバンドギャップの差及びバリア層７３０とチャネル層７２０との間の界面における圧電効果によって、適切なバイアス電圧がゲート、ソース、及びドレイン接点７１５、７０５、７２５に印加されると、２次元電子ガス（２ＤＥＧ：ｔｗｏ ｄｉｍｅｎｓｉｏｎａｌ ｅｌｅｃｔｒｏｎ ｇａｓ）が、チャネル層７２０とバリア層７３０との間の接合部においてチャネル層７２０内に誘起される。２ＤＥＧは、ソース領域がソース接点７０５下のバリア層７３０の部分であり、ドレイン領域がドレイン接点７２５下のバリア層７３０の部分であるデバイスのソース領域とドレイン領域との間の伝導を可能にする高伝導層として働く。
図１２Ａを参照すると、ＨＥＭＴ７００は、ゲート接点に接続されるゲート・バス７１２及びドレイン接点７２５に接続されるドレイン・バス７２２をさらに含む。ソース・バス（図示せず）は、ソース接点７０５に接続される。１つの個々のユニット・セル・トランジスタ７４０は、図１２Ａにおいて破線ボックスで示され、隣接するソース及びドレイン接点７０５、７２５との間に延在するゲート接点７１５を含む。
アニールは、酸素及び／又は窒素を含む環境で図１２Ａ～図１２Ｂの構造に対して実施されて、図１２Ｃに示すように、ゲート、ソース、及びドレイン接点７１５、７０５、７２５の露出した外側表面を誘電体材料に変換することができる。図１２Ｃに示すように、各ゲート、ソース、及びドレイン接点７１５、７０５、７２５の上部表面と側壁との間の界面は、このアニールによって著しく丸くすることができ、各ゲート、ソース、及びドレイン接点７１５、７０５、７２５の底部表面と側壁との間の界面は、アニールによって、程度は小さいが丸くすることもできる。例えば、ゲート接点の下側角のこの丸み付けは、バリア層７３０の上側表面の電界を低減することができる。窒化ガリウム・ベース材料等の多くの半導体材料は、酸化物が経験するのと同様に絶縁破棄を経験することができる。そのため、本発明の技法は、広範囲の半導体デバイスに利益をもたらすことができる。
図１３Ａ～図１３Ｅは、本発明のさらなる実施例による、ＭＯＳＦＥＴ５００を作製するための方法を示す概略断面図である。
図１３Ａを参照すると、半導体層構造５５０が形成され、半導体層構造５５０は、例えば、高濃度にドープされたｎ型炭化シリコン基板５１０、基板５１０の上部に形成される低濃度にドープされた炭化シリコン・ドリフト層５２０、ドリフト層５２０の上側部分に形成される炭化シリコンｐウェル５３０、及びｐウェル５３０の上側中心部分に形成される高濃度にドープされたｎ型炭化シリコン・ソース領域５４０を含む。ソース領域５４０の上側領域は、高用量で浅いインプラントを注入されて、各ソース領域５４０の上側部分内に非常に高濃度にドープされた炭化シリコン領域５４２を形成する。非常に高濃度にドープされた炭化シリコン領域５４２は、例えば、イオン注入によって形成することができる。例の実施例において、非常に高濃度にドープされた炭化シリコン領域５４２は、少なくとも１×１０１９原子／ｃｍ３又は少なくとも１×１０２０原子／ｃｍ３又は少なくとも５×１０２０原子／ｃｍ３のピーク・ドーピング濃度を有することができる。非常に高濃度にドープされた炭化シリコン領域５４２の深さ、そのピーク・ドーピング濃度、及び／又はこれらの領域５４２のドーピング・プロファイル（すなわち、表面からの深さに伴って濃度がどのように変化するか）は、事前選択されて、幾つかの実施例において後続の高温処理ステップ（ゲート誘電体層の形成等）中にソース領域５４０の上側表面において所望量の酸化を達成することができる。
図１３Ｂを参照すると、ゲート誘電体層５６２（この例では、酸化シリコン層である）は、その後、デバイスの上側表面上に形成される。ゲート誘電体層５６２は、例えば、高温堆積プロセスによって形成することができる（例えば、ゲート誘電体層５６２は、１０００℃を超える処理温度で形成することができる）。非常に高濃度にドープされた炭化シリコン領域５４２内の高いドーパント濃度は、炭化シリコン・ソース領域５４０及び炭化シリコンｐウェル５３０の残りの部分と比較して、これらの領域の酸化レートを増加させるように働く。結果として、非常に高濃度にドープされた炭化シリコン領域５４２は、ゲート誘電体層５６２の堆積中に酸化シリコンに変換されることができ、酸化シリコン・ゲート誘電体層５６２が、各炭化シリコン・ソース領域５４０の上側表面になるように下方に「成長する（ｇｒｏｗ）」ことを効果的に可能にする。非常に高濃度にドープされた炭化シリコン領域５４２内の炭素原子は、この高温プロセス中に蒸発する。その理由は、非常に高濃度にドープされた炭化シリコン領域５４２が酸化シリコン領域５４４に変換されるからである。さらに、環境からの酸素が酸化シリコン領域５４４に組み込まれるため、ソース領域５４０の上にある酸化シリコン層５６２の部分も、図１３Ｂに示すように、上方に「成長する」ため、ソース領域５４０の上にある酸化シリコン層５６２の部分は、酸化シリコン層５６２の残りの部分と比較して下と上の両方の方向にさらに延在する。したがって、ソース領域５４０の上にある酸化シリコン層５６２の部分は、酸化シリコン層５６２の残りの部分より肉厚である。
図１３Ｃを参照すると、ゲート電極層（図示せず）は、その後、デバイスの上側表面に形成され、ゲート電極５７１を提供するためにパターニングされる。図１３Ｃに示さないが、ゲート誘電体層５６２の肉厚化した領域の上にあるゲート電極５７１の上側表面の外側部分は、ゲート電極５７１の上側表面の中心部分より高く延在することができるため、ゲート電極５７１は、比較的一定の厚さを有する。
次に、図１３Ｄを参照すると、ゲート誘電体層５６２は、ゲート誘電体層５６１を形成するためにパターニングすることができる。この実施例において、ゲート誘電体層５６２は、ゲート電極５７１のパターニングと別個にパターニングされた。図１３Ｄに示すように、ゲート誘電体層５６１は、ゲート電極５７１の側壁を超えて横に延在するように形成することができる。これは、ゲート電極５７１を覆うために使用される誘電体分離パターンと比較して、ゲート誘電体層５６１が高品質誘電体材料を含むことができるために有利であり得る。ゲート誘電体層５６１をゲート電極５７１の側壁を超えて横に延在させることは、したがって、ソース領域５４０の上にある誘電体層の部分が、絶縁破壊を受けにくい高品質酸化シリコン（又は他の誘電体材料）を含むことを保証することができる。幾つかの実施例において、ゲート誘電体層５６１は、その後形成される誘電体分離パターン５８０（図１３Ｅ参照）が、ゲート電極５７０の側壁を超えて横に延在する同じ距離だけ、ゲート電極５７１の側壁を超えて横に延在することができる。
図１３Ｅに示すように、各ソース領域５４０の上側部分の誘電体材料５４４への変換によって、ソース領域５４０の第１の側面上にあるｐウェル５３０の部分の上側表面は、ソース領域５４０の上側表面が延在するよりもドリフト層５２０のさらに上に延在することができ、第１の側面と対向するソース領域５４０の第２の側面上にあるｐウェル５３０の部分の上側表面は、ソース領域５４０の上側表面が延在するよりもドリフト層５２０のさらに上に延在することもできる。ゲート誘電体層５６１は、デバイスのチャネル領域の上に一定の厚さを有することができる。
上記図に示さないが、本明細書で説明する実施例のうちの任意の実施例におけるゲート誘電体層が、図１３Ｄに関して上記で論じたのと同じ方法で、上に載るゲート電極の側壁を超えて横に延在するために形成することができることが認識されるであろう。
最後に、図１３Ｅを参照すると、誘電体分離層（図示せず）は、半導体層構造５５０の上側表面、ゲート誘電体層５６１、及びゲート電極５７１を覆うために形成される。誘電体分離層は、その後、例えば、図１３Ｅに示す誘電体分離パターン５８０を提供するためにパターニングされて、半導体デバイス５００を形成する。
上記で論じたように、デバイスのソース領域の上のゲート誘電体層の厚さを増加させることは、有利には、デバイスの絶縁破壊性能を改善することができ、ゲート誘電体層の上側表面の形状の（従来の平坦形状から）ゲート電極の側壁に隣接するより微妙な形状への変更は、ピーク電界値を下げることができる。そのため、図１３Ａ～図１３Ｅは、半導体デバイスの絶縁破壊性能を改善するための別の技法を示す。
図１３Ａ～図１３Ｅを参照して説明される技法が、上記で説明した実施例のうちの任意の実施例の技法と組み合わされて、なおさらに改善された絶縁破壊性能を有する半導体デバイスを提供することができることも認識されるであろう。組み合わされたそのような技法の２つの例の実施例が、ここで、図１４Ａ～図１４Ｂ及び図１５Ａ～図１５Ｂを参照して説明される。
これらの実施例のうちの第１の実施例において、図１３Ｄに示す半導体デバイスは、ゲート誘電体層５６１がここでは、「初期（ｉｎｉｔｉａｌ）」ゲート誘電体層５６１であると考えられ、ゲート電極５７１がここでは、「初期」ゲート電極５７１であると考えられることを除いて、上記で説明したように形成される。図１３Ｄの半導体デバイスは、その後、酸素及び／又は窒素を含む雰囲気内でアニールされる。アニールは、例えば、図５Ａを参照して上記で説明した条件下にあるとすることができる。この実施例において、図５Ａ～図５Ｄの実施例で使用されたアニール等の積極的でないアニールが使用されることが仮定される。図１０Ａ～図１０Ｃを参照して上記で論じたより積極的なアニールは、他の実施例で使用される可能性がある。アニールは、初期ゲート電極５７１の部分を、酸化シリコン、窒化シリコン、又は酸窒化シリコン等の誘電体材料に変換する。図１４Ａ～図１４Ｂの例の場合、アニールが酸素環境内で実施されるため、誘電体材料に変換される初期ゲート電極５７１の部分が、酸化シリコンに変換され、したがって、初期ゲート電極５７１の部分の酸化によって、初期ゲート電極５７１が、ゲート電極５７０になるためにサイズが収縮する間、初期ゲート誘電体層５６１（ここでは、酸化シリコン層である）がゲート誘電体層５６０になるように効果的に成長又は増大することが仮定される。図１４Ａに示すように、初期ゲート電極５７１の上側表面及び側壁は、初期ゲート電極５７１の下側角／側壁が酸化されるように、アニール中に酸化され、それが、丸いプロファイルを有する側壁を有するゲート電極５７０をもたらす。
最後に、誘電体分離層（図示せず）は、半導体層構造５５０の上側表面、ゲート誘電体層５６０、及びゲート電極５７０を覆うために形成される。誘電体分離層は、その後、例えば、図１４Ｂに示す誘電体分離パターン５８０を提供するためにパターニングされ、それにより、半導体デバイス５００Ａを提供する。ソース金属被覆は、その後、他の実施例に関して上記で説明したように堆積することができる。
これらの実施例のうちの第２の実施例において、図１３Ｄに示す半導体デバイスは、上記で説明したようにやはり形成され、図１４Ａ～図１４Ｂの実施例の場合と同様に、ゲート誘電体層５６１はここでは、「初期」ゲート誘電体層５６１であると考えられ、ゲート電極５７１はここでは、「初期」ゲート電極５７１であると考えられる。次に、誘電体分離層（図示せず）は、半導体層構造５５０の上側表面、初期ゲート誘電体層５６１、及び初期ゲート電極５７１を覆うために形成される。誘電体分離層は、その後、例えば、図１５Ａに示す誘電体分離パターン５８０を提供するためにパターニングされる。
図１５Ｂを参照すると、図１５Ａの半導体デバイスは、その後、酸素及び／又は窒素を含む雰囲気内でアニールされる。アニールは、例えば、図５Ａを参照して上記で説明した条件下にあるとすることができる。この実施例において、図５Ａ～図５Ｄの実施例で使用されたアニール等の積極的でないアニールが使用されることが例としてやはり仮定される。図１０Ａ～図１０Ｃを参照して上記で論じた、より積極的なアニールは、他の実施例で使用される可能性がある。アニールは、初期ゲート電極５７１の部分を、酸化シリコン、窒化シリコン、又は酸窒化シリコン等の誘電体材料に変換する。図１５Ａ～図１５Ｂの例の場合、アニールが酸素環境内で実施されるため、誘電体材料に変換される初期ゲート電極５７１の部分が、酸化シリコンに変換され、したがって、初期ゲート電極５７１の部分の酸化によって、初期ゲート電極５７１が、ゲート電極５７０になるためにサイズが収縮する間、初期ゲート誘電体層５６１（ここでは、酸化シリコン層である）がゲート誘電体層５６０になるように効果的に成長又は増大することが仮定される。図１５Ｂに示すように、初期ゲート電極５７１の上側表面及び側壁は、初期ゲート電極５７１の下側角／側壁が酸化されるように、アニール中に酸化され、それが、丸いプロファイルを有する側壁を有するゲート電極５７０をもたらす。このプロセスによって形成される図１５Ｂの半導体デバイス５００Ｂは、図１４Ｂの半導体デバイス５００Ａと同様であるか又はさらに同一とすることができるが、図１５Ａ～図１５Ｂで使用されるプロセスに関してよりよいプロセス制御を得ることができる。その理由は、酸化プロセスがよりゆっくり起こるからである。
本発明の実施例は、シリコン・ゲート電極を含む半導体デバイスに関して主に上記で論じられたが、本発明の実施例がそれに限定されないことが認識されるであろう。そのため、他の実施例において、例えば、他の半導体材料、シリサイド、及び／又は金属で形成されたゲート電極を含む他のゲート電極材料が使用されることができる。本明細書で開示する酸化及び／又は窒化アニール技法は、これらの他のゲート電極の選択された部分を誘電体材料に変換するために使用することができる。
本開示は、金属酸化物（又は絶縁体）半導体（ＭＯＳ又はＭＩＳ）デバイスにおける界面保護を改善するアプローチを説明する。これは、特に、パワー・トランジスタ（例えば、ＭＯＳＦＥＴ、ＭＩＳＦＥＴ、又はＩＧＢＴ）内のゲート領域を改善するのに特に有用であり得る。これらの技法は、図１２Ａ～図１２Ｃを参照して上記で論じたように、ＨＥＭＴデバイス等の他の電界効果トランジスタにおいて使用されることもできる。
上記で論じた実施例のうちの種々のものはｎチャネルＭＯＳＦＥＴのユニット・セルの構造を示すが、本発明のさらなる実施例によれば、各デバイス内の半導体層のそれぞれの半導体層の極性が、対応するｐチャネルＭＯＳＦＥＴを提供するために反転されることができることが認識されるであろう。
本発明は、本発明の実施例がそこに示される添付の図面を参照して上記で説明された。しかしながら、本発明は、多くの異なる形態で具現化することができ、本明細書で述べる実施例に限定されるものと解釈されるべきでない。むしろ、これらの実施例は、本開示が、徹底的且つ完全であるように、また、当業者に本発明の範囲を完全に伝えるように提供される。図面において、層及び領域のサイズ及び相対的サイズは、明確にするために誇張することができる。要素又は層が、別の要素又は層「の上に（ｏｎ）」存在する、それ「に接続される（ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に結合される（ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、その要素又は層は、他の要素又は層に直接接続又は結合されることができる、或いは、介在する要素又は層が存在することができることが理解されるであろう。対照的に、要素が、別の要素又は層「の直接上に（ｄｉｒｅｃｔｌｙ ｏｎ）」存在する、それ「に直接接続される（ｄｉｒｅｃｔｌｙ ｃｏｎｎｅｃｔｅｄ ｔｏ）」、又はそれ「に直接結合される（ｄｉｒｅｃｔｌｙ ｃｏｕｐｌｅｄ ｔｏ）」として言及されるとき、介在する要素又は層は存在しない。本明細書で使用されるように、用語「及び／又は（ａｎｄ／ｏｒ）」は、関連する列挙項目の１つ又は複数の任意の及び全ての組み合わせを含む。同様の数字は、全体を通して同様の要素を指す。
種々の領域、層、及び／又は要素を説明するために、用語、第１及び第２が本明細書で使用されるが、これらの領域、層、及び／又は要素がこれらの用語によって制限されるべきでないことが理解されるであろう。これらの用語は、１つの領域、層、又は要素を別の領域、層、又は要素から区別するために使用されるだけである。そのため、以下で論じる第１の領域、層、又は要素は、第２の領域、層、又は要素と呼ぶことができ、同様に、本発明の範囲から逸脱することなく、第２の領域、層、又は要素は、第１の領域、層、又は要素と呼ぶことができる。
「下側（ｌｏｗｅｒ）」又は「底部（ｂｏｔｔｏｍ）」及び「上側（ｕｐｐｅｒ）」又は「上部（ｔｏｐ）」等の相対的な用語は、図面に示すように、１つの要素の別の要素に対する関係を説明するために本明細書で使用することができる。相対的な用語が、図面に描かれる配向に加えて、デバイスの異なる配向を包含することを意図されることが理解されるであろう。例えば、図面内のデバイスがひっくり返っている場合、他の要素の「下側」側面の上に存在するものとして説明される要素は、他の要素の「上側」側面の上に配向することになる。したがって、例示的な用語「下側」は、図の特定の配向に応じて、「下側」及び「上側」の配向を共に包含することができる。同様に、図のうちの１つの図内のデバイスがひっくり返っている場合、他の要素「の下に（ｂｅｌｏｗ）」又は「の下に（ｂｅｎｅａｔｈ）」あるとして説明される要素は、他の要素「の上で（ａｂｏｖｅ）」配向することになる。したがって、例示的な用語「の下に（ｂｅｌｏｗ）」又は「の下に（ｂｅｎｅａｔｈ）」は、上に、及び、下に、の両方の配向を包含することができる。
本明細書で使用する用語は、特定の実施例のみを説明するためのものであり、本発明を制限するためのものであることを意図されない。本明細書で使用されるように、単数形「１つの（ａ）」、「１つの（ａｎ）」、及び「その（ｔｈｅ）」は、文脈が別段に明確に指示しない限り、複数形も含むことを意図される。用語「備える（ｃｏｍｐｒｉｓｅｓ）」、「備えている（ｃｏｍｐｒｉｓｉｎｇ）」、「含む（ｉｎｃｌｕｄｅｓ）」、及び／又は「含んでいる（ｉｎｃｌｕｄｉｎｇ）」は、本明細書で使用するとき、述べた特徴、要素、及び／又は構成要素の存在を指定するが、１つ又は複数の他の特徴、要素、構成要素、及び／又はこれらの群の存在又は追加を除外しないことがさらに理解されるであろう。
本発明の実施例は、概略図である断面図を参照して本明細書で説明される。したがって、例えば、製造技法及び／又は公差の結果としての図の形状からの変動が予測される。そのため、本発明の実施例は、本明細書で示される領域の特定の形状に限定されるものとして解釈されるべきでなく、例えば製造に起因する形状の逸脱を含む。例えば、長方形として示す被注入領域は、典型的には、被注入領域から未注入領域への２値変化ではなく、その縁部において、丸い又は湾曲した特徴部及び／又はイオン注入濃度の勾配を有することになる。そのため、図に示す領域は、本来概略的であり、それらの形状は、デバイスの領域の実際の形状を示すことを意図されず、本発明の範囲を制限することを意図されない。
本明細書で開示される実施例が組み合わされることができることが理解されるであろう。そのため、第１の実施例に関して描かれる及び／又は説明される特徴は、第２の実施例にも含まれることができる、またその逆も同様である。
上記実施例は特定の図を参照して説明されるが、本発明の幾つかの実施例が、さらなる及び／又は介在する層、構造、又は要素を含むことができる、及び／又は、特定の層、構造、又は要素が削除されることができることが理解される。本発明の少数の例示的な実施例が説明されたが、多くの修正が、本発明の新奇な教示及び利点から実質上逸脱することなく例示的実施例において可能であることを当業者は容易に認識するであろう。したがって、全てのそのような修正は、特許請求項に規定される本発明の範囲内に含まれることを意図される。したがって、上記が、本発明の例証であり、開示される特定の実施例に限定されるものとして解釈されないこと、及び、開示される実施例並びに他の実施例に対する修正が、添付の特許請求項の範囲内に含まれることを意図されることが理解される。本発明は、特許請求の範囲に含まれる特許請求の範囲の均等物と共に、以下特許請求の範囲によって規定される。

Claims (64)

  1. 炭化シリコンを含む半導体層構造と、
    前記半導体層構造上のゲート誘電体層と、
    前記半導体層構造に対向する前記ゲート誘電体層上のゲート電極と
    を備える半導体デバイスであって、
    前記ゲート電極の下にある前記ゲート誘電体層の部分の周辺部は、前記ゲート誘電体層の中心部分より厚く、
    前記ゲート電極の下側表面は、窪んだ外側縁部を有する、半導体デバイス。
  2. 前記ゲート誘電体層は、酸化シリコン層及び窒化シリコン層を含む、請求項１に記載の半導体デバイス。
  3. 前記窒化シリコン層は、前記ゲート電極と前記酸化シリコン層との間に位置する、請求項２に記載の半導体デバイス。
  4. 前記窒化シリコン層は、前記ゲート電極の下にある前記ゲート誘電体層の前記部分の前記周辺部の最も上の領域を含む、請求項２又は３に記載の半導体デバイス。
  5. 前記ゲート電極の前記窪んだ外側縁部は、丸い外側縁部を備える、請求項１から４までのいずれか一項に記載の半導体デバイス。
  6. 前記ゲート電極の前記窪んだ外側縁部は、斜角の外側縁部を備える、請求項１から５までのいずれか一項に記載の半導体デバイス。
  7. 前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上側部分内の第２の導電型を有するウェル、及び前記ウェルの上側部分内の前記第１の導電型を有するソース領域を含み、
    チャネル領域が、前記ソース領域と前記ゲート誘電体層に接触する前記ドリフト層の部分との間の前記ウェル内に設けられる、請求項１から６までのいずれか一項に記載の半導体デバイス。
  8. 前記ソース領域の上に載る前記ゲート電極の下の前記ゲート誘電体層の部分は、前記チャネル領域の上に載る前記ゲート誘電体層の部分より厚い、請求項７に記載の半導体デバイス。
  9. 前記チャネル領域の上に載る前記ゲート誘電体層の部分は、一定厚を有する、請求項７に記載の半導体デバイス。
  10. 前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内のピーク電界値が、前記ソース領域に接触する前記チャネル領域の側壁の上に実質的に位置するように構成されている、請求項７から９までのいずれか一項に記載の半導体デバイス。
  11. 前記ゲート誘電体層の前記中心部分の下側表面は、前記半導体層構造の底部表面に平行である第１の平面を規定し、前記ゲート誘電体層の前記中心部分の上側表面は、前記半導体層構造の前記底部表面に平行である第２の平面を規定し、前記第１の平面と前記ゲート電極の下にある前記ゲート誘電体層の前記部分の前記周辺部の下側表面との間の第１の距離が、前記第２の平面と前記ゲート電極の下にある前記ゲート誘電体層の前記部分の前記周辺部の上側表面との間の第２の距離の半分未満である、請求項１から１０までのいずれか一項に記載の半導体デバイス。
  12. 前記ゲート電極のそれぞれの窪んだ外側縁部は、複数の斜角の又は丸い領域を含む、請求項１から１１までのいずれか一項に記載の半導体デバイス。
  13. 前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内のピーク電界値が、前記ゲート電極の中心の直下の前記ゲート誘電体層の上側表面における電界の値の１０％以内になるように構成されている、請求項１から１２までのいずれか一項に記載の半導体デバイス。
  14. 前記ゲート誘電体層の下側表面は、実質的に平坦である、請求項１から１３までのいずれか一項に記載の半導体デバイス。
  15. 前記半導体デバイスは、金属絶縁体半導体電界効果トランジスタ（「ＭＩＳＦＥＴ」）又は絶縁ゲート型バイポーラ・トランジスタ（「ＩＧＢＴ」）である、請求項１から１４までのいずれか一項に記載の半導体デバイス。
  16. 前記ゲート電極は、シリコンを含む、請求項１から１５までのいずれか一項に記載の半導体デバイス。
  17. 前記ゲート誘電体層の前記中心部分より厚い、前記ゲート電極の下にある前記ゲート誘電体層の前記部分の前記周辺部は、前記ゲート誘電体層の寿命を延ばすように働く、請求項１から１６までのいずれか一項に記載の半導体デバイス。
  18. 前記ゲート電極の中心部分は、前記ゲート電極の前記上側表面の周辺部が延在するより、前記半導体層構造の上にさらに延在する、請求項１から１７までのいずれか一項に記載の半導体デバイス。
  19. 前記ゲート電極の上側表面の周辺部は窪んでいる、請求項１から１８までのいずれか一項に記載の半導体デバイス。
  20. 前記半導体デバイスは、金属酸化物半導体電界効果トランジスタ（「ＭＯＳＦＥＴ」）であり、前記ゲート電極の前記下側表面の前記窪んだ外側縁部は、前記ＭＯＳＦＥＴが前記ＭＯＳＦＥＴのオン状態にある場合に、前記ゲート誘電体層内の前記電界のピーク値を減少させるように構成されている、請求項１から１９までのいずれか一項に記載の半導体デバイス。
  21. 前記ゲート電極の前記下側表面の前記窪んだ外側縁部は、前記ゲート電極の酸化材料又は窒化材料を含む、請求項１から２０までのいずれか一項に記載の半導体デバイス。
  22. 炭化シリコンを含む半導体層構造であって、第１の導電型を有するドリフト層、前記ドリフト層の上側部分内の、前記第１の導電型とは反対の第２の導電型を有するウェル、及び前記ウェル内の前記第１の導電型を有するソース領域を含む半導体層構造と、
    前記半導体層構造上のゲート誘電体層と、
    前記半導体層構造に対向する前記ゲート誘電体層上のゲート電極と
    を備える半導体デバイスであって、
    半導体デバイスは、オン状態動作中に、ピーク電界値が起こる場所が、前記ゲート電極の下で且つ前記ゲート電極の側壁から内方に離間するように構成されている、半導体デバイス。
  23. 前記ピーク電界値が起こる前記ゲート誘電体層内の前記場所は、前記ゲート電極の前記側壁から内方に少なくとも０．０５ミクロンだけ離間する、請求項２２に記載の半導体デバイス。
  24. 前記ゲート誘電体層は、酸化シリコン層及び窒化シリコン層を含む、請求項２２又は２３に記載の半導体デバイス。
  25. 前記窒化シリコン層は、前記ゲート電極と前記酸化シリコン層との間に位置する、請求項２４に記載の半導体デバイス。
  26. 前記ゲート電極の下側表面は、窪んだ外側縁部を有する、請求項２２から２５までのいずれか一項に記載の半導体デバイス。
  27. チャネル領域が、前記ソース領域と前記ゲート誘電体層に接触する前記ドリフト層の部分との間の前記ウェル内に設けられ、前記ソース領域の上に載る前記ゲート電極の下の前記ゲート誘電体層の部分は、前記チャネル領域の上に載る前記ゲート誘電体層の部分より厚い、請求項２２から２６までのいずれか一項に記載の半導体デバイス。
  28. チャネル領域が、前記ソース領域と前記ゲート誘電体層に接触する前記ドリフト層の部分との間の前記ウェル内に設けられ、前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内の前記ピーク電界値が、前記ソース領域に接触する前記チャネル領域の側壁の上に実質的に位置するように構成されている、請求項２２から２７までのいずれか一項に記載の半導体デバイス。
  29. 前記ゲート誘電体層の中心部分の下側表面は、前記半導体層構造の底部表面に平行である第１の平面を規定し、前記ゲート誘電体層の前記中心部分の上側表面は、前記半導体層構造の前記底部表面に平行である第２の平面を規定し、前記第１の平面と前記ゲート電極の下にある前記ゲート誘電体層の部分の周辺部の下側表面との間の第１の距離が、前記第２の平面と前記ゲート電極の下にある前記ゲート誘電体層の前記部分の前記周辺部の上側表面との間の第２の距離の半分未満である、請求項２２から２８までのいずれか一項に記載の半導体デバイス。
  30. 前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内の前記ピーク電界値が、前記ゲート電極の中心の直下の前記ゲート誘電体層の上側表面における電界の値の１０％以内になるように構成されている、請求項２２から２９までのいずれか一項に記載の半導体デバイス。
  31. 炭化シリコンを含む半導体層構造であって、第１の導電型を有するドリフト層、前記ドリフト層の上側部分内の、前記第１の導電型とは反対の第２の導電型を有するウェルであって、前記ウェル内にチャネル領域を有するウェル、及び前記ウェル内の前記第１の導電型を有するソース領域を含む半導体層構造と、
    前記半導体層構造上のゲート誘電体層と、
    前記半導体層構造に対向する前記ゲート誘電体層上のゲート電極と
    を備える半導体デバイスであって、
    前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内のピーク電界値が、前記ゲート電極の中心部分の下の前記ゲート誘電体層の上側表面における電界の値の１０％以内になるように構成されている、半導体デバイス。
  32. 前記ゲート電極の前記中心部分の下の前記ゲート誘電体層は、オン状態動作中に、実質的に一定の電界値を有する、請求項３１に記載の半導体デバイス。
  33. 前記ゲート誘電体層は、酸化シリコン層及び窒化シリコン層を含む、請求項３１又は３２に記載の半導体デバイス。
  34. 前記窒化シリコン層は、前記ゲート電極の下にある前記ゲート誘電体層の部分の周辺部の最も上の領域を含む、請求項３２に記載の半導体デバイス。
  35. 前記ゲート電極の下側表面は、丸い又は斜角の外側縁部を備える、請求項３１から３４までのいずれか一項に記載の半導体デバイス。
  36. 前記ソース領域の上に載る前記ゲート電極の下の前記ゲート誘電体層の部分は、前記チャネル領域の上に載る前記ゲート誘電体層の部分より厚い、請求項３１から３５までのいずれか一項に記載の半導体デバイス。
  37. 前記チャネル領域の上に載る前記ゲート誘電体層の部分は、一定厚を有する、請求項３５に記載の半導体デバイス。
  38. 前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内の前記ピーク電界値が、前記ソース領域に接触する前記チャネル領域の側壁の上に実質的に位置するように構成されている、請求項３１から３７までのいずれか一項に記載の半導体デバイス。
  39. 前記ゲート誘電体層の中心部分の下側表面は、前記半導体層構造の底部表面に平行である第１の平面を規定し、前記ゲート誘電体層の前記中心部分の上側表面は、前記半導体層構造の前記底部表面に平行である第２の平面を規定し、前記第１の平面と前記ゲート電極の下にある前記ゲート誘電体層の部分の周辺部の下側表面との間の第１の距離が、前記第２の平面と前記ゲート電極の下にある前記ゲート誘電体層の前記部分の前記周辺部の上側表面との間の第２の距離の半分未満である、請求項３１から３８までのいずれか一項に記載の半導体デバイス。
  40. 半導体デバイスを形成する方法であって、
    炭化シリコンを含む半導体層構造であって、第１の導電型を有するドリフト層、前記ドリフト層の上側部分内の、前記第１の導電型とは反対の第２の導電型を有するウェルであって、前記ウェル内にチャネル領域を有するウェル、及び前記ウェル内の前記第１の導電型を有するソース領域を含む半導体層構造を形成するステップと、
    前記半導体層構造上にゲート誘電体層を形成するステップと、
    前記半導体層構造に対向する前記ゲート誘電体層上に、シリコンを含むゲート電極を形成するステップと、
    前記ゲート電極の下側表面の外側周辺部を、前記ゲート電極の前記下側表面の中心部分を窒化シリコンに変換せずに窒化シリコンに変換するために、前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を酸素及び窒素のうちの少なくとも一方の中でアニール処理するステップと
    を含む、方法。
  41. 前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を酸素及び窒素のうちの少なくとも一方の中でアニール処理するステップは、前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を、窒素を含む雰囲気内でアニール処理するステップを含む、請求項４０に記載の方法。
  42. 前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を窒素雰囲気内でアニール処理した後に、前記ゲート電極上に誘電体分離パターンを形成するステップをさらに含む、請求項４０又は４１に記載の方法。
  43. 前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を窒素雰囲気内でアニール処理する前に、前記ゲート電極上に誘電体分離パターンを形成するステップをさらに含む、請求項４０から４２までのいずれか一項に記載の方法。
  44. 前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を窒素雰囲気内でアニール処理した後に、前記ゲート電極から電気的に分離され、前記ソース領域に電気的に接続される金属パターンを形成するステップをさらに含む、請求項４０から４３までのいずれか一項に記載の方法。
  45. 前記ゲート電極の前記下側表面は、窪んだ外側縁部を有する、請求項４０から４４までのいずれか一項に記載の方法。
  46. 前記窪んだ外側縁部は、斜角の及び／又は丸い外側縁部を備える、請求項４５に記載の方法。
  47. 前記ソース領域の上に載る前記ゲート電極の下の前記ゲート誘電体層の部分は、前記チャネル領域の上に載る前記ゲート誘電体層の部分より厚い、請求項４０から４６までのいずれか一項に記載の方法。
  48. 前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内のピーク電界値が、前記ソース領域に接触する前記チャネル領域の側壁の上に実質的に位置するように構成されている、請求項４０から４７までのいずれか一項に記載の方法。
  49. 前記ゲート誘電体層の前記中心部分の下側表面は、前記半導体層構造の底部表面に平行である第１の平面を規定し、前記ゲート誘電体層の前記中心部分の上側表面は、前記半導体層構造の前記底部表面に平行である第２の平面を規定し、前記第１の平面と前記ゲート電極の下にある前記ゲート誘電体層の部分の周辺部の下側表面との間の第１の距離が、前記第２の平面と前記ゲート電極の下にある前記ゲート誘電体層の前記部分の前記周辺部の上側表面との間の第２の距離の半分未満である、請求項４０から４８までのいずれか一項に記載の方法。
  50. 前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内のピーク電界値が、前記ゲート電極の中心の直下の前記ゲート誘電体層の上側表面における電界の値の１０％以内になるように構成されている、請求項４０から４９までのいずれか一項に記載の方法。
  51. 半導体デバイスを形成する方法であって、
    炭化シリコンを含む半導体層構造を形成するステップと、
    前記半導体層構造上にゲート誘電体層を形成するステップと、
    前記ゲート誘電体層上にゲート電極を形成するステップであって、それにより、前記ゲート誘電体層は、前記ゲート電極を前記半導体層構造から電気的に分離し、前記ゲート電極は、シリコンを含む、ステップと、
    前記ゲート電極の少なくとも底部縁部を、前記ゲート誘電体層の一部になる誘電体材料に変換するために、前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を酸素及び窒素のうちの少なくとも一方の中でアニール処理するステップであって、それにより、前記ゲート電極の下にある前記ゲート誘電体層の部分の周辺部の上側縁部は、前記ゲート誘電体層の中心部分より厚い、ステップと
    を含む、方法。
  52. 前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を酸素及び窒素のうちの少なくとも一方の中でアニール処理した後に、前記ゲート電極上に誘電体分離パターンを形成するステップをさらに含む、請求項５１に記載の方法。
  53. 前記半導体層構造、前記ゲート誘電体層、及び前記ゲート電極を酸素及び窒素のうちの少なくとも一方の中でアニール処理する前に、前記ゲート電極上に誘電体分離パターンを形成するステップをさらに含む、請求項５１に記載の方法。
  54. 前記ゲート電極の下側表面は、窪んだ外側縁部を有する、請求項５１から５３までのいずれか一項に記載の方法。
  55. 前記窪んだ外側縁部は、斜角の及び／又は丸い外側縁部を備える、請求項５４に記載の方法。
  56. 前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内のピーク電界値が、前記半導体デバイスのチャネル領域の外側側壁の上に実質的に位置するように構成されている、請求項５１から５５までのいずれか一項に記載の方法。
  57. 前記半導体デバイスは、オン状態動作中に、前記ゲート誘電体層内のピーク電界値が、前記ゲート電極の中心の直下の前記ゲート誘電体層の上側表面における電界の値の１０％以内になるように構成されている、請求項５１から５６までのいずれか一項に記載の方法。
  58. 前記ウェルの上側表面は、前記ソース領域の上側表面が延在するより、前記ドリフト層の上にさらに延在する、請求項７に記載の半導体デバイス。
  59. 前記ソース領域は、前記ウェルの中心部分にあり、前記ソース領域の第１の側面上の前記ウェルの前記部分の上側表面は、前記ソース領域の上側表面が延在するより、前記ドリフト層の上にさらに延在し、前記第１の側面に対向する前記ソース領域の第２の側面上の前記ウェルの前記部分の上側表面も、前記ソース領域の前記上側表面が延在するより、前記ドリフト層の上にさらに延在する、請求項７に記載の半導体デバイス。
  60. 前記ウェルの上側表面は、前記ソース領域の上側表面が延在するより、前記ドリフト層の上にさらに延在する、請求項２２に記載の半導体デバイス。
  61. 前記ソース領域は、前記ウェルの中心部分にあり、前記ソース領域の第１の側面上の前記ウェルの前記部分の上側表面は、前記ソース領域の上側表面が延在するより、前記ドリフト層の上にさらに延在し、前記第１の側面に対向する前記ソース領域の第２の側面上の前記ウェルの前記部分の上側表面も、前記ソース領域の前記上側表面が延在するより、前記ドリフト層の上にさらに延在する、請求項２２に記載の半導体デバイス。
  62. 前記ウェルの上側表面は、前記ソース領域の上側表面が延在するより、前記ドリフト層の上にさらに延在する、請求項３１に記載の半導体デバイス。
  63. 前記ソース領域は、前記ウェルの中心部分にあり、前記ソース領域の第１の側面上の前記ウェルの前記部分の上側表面は、前記ソース領域の上側表面が延在するより、前記ドリフト層の上にさらに延在し、前記第１の側面に対向する前記ソース領域の第２の側面上の前記ウェルの前記部分の上側表面も、前記ソース領域の前記上側表面が延在するより、前記ドリフト層の上にさらに延在する、請求項３１に記載の半導体デバイス。
  64. 前記半導体層構造は、第１の導電型を有するドリフト層、前記ドリフト層の上側部分内の、前記第１の導電型とは反対の第２の導電型を有するウェル、及び前記ウェル内の前記第１の導電型を有するソース領域を含み、前記ソース領域は、イオン注入によって形成され、前記ソース領域の前記上側部分内のドーパントの濃度は、前記ソース領域の前記上側部分の所定の部分が、前記ゲート誘電体層の前記形成中に誘電体材料に変換されるように選択される、請求項５１に記載の方法。
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