JP2023506553A - 入力サンプルのセットに基づいて複数の出力サンプルを提供するための信号処理装置、および入力サンプルのセットに基づいて複数の出力サンプルを提供するための方法 - Google Patents

Abstract

入力サンプルのセットの複数のサブセットを異なる時間シフトと関連付けられた処理演算を実行する複数の処理コアに提供するように構成されたサンプル分配論理と、出力サンプルを取得するために異なる時間シフトと関連付けられた処理演算を並列に実行するように構成された複数の処理コアとを備え、サンプル分配論理が、複数の階層レベルを有する階層ツリー構造を備え、最下位階層レベルのそれぞれの分割ノードが、２つ以上のサブセットを最下位階層レベルのそれぞれの分割ノードに結合された複数の処理コアに提供し、最下位階層レベルよりも上位の所与の階層レベルのそれぞれの分割ノードが、２つ以上のサブセットを所与の階層レベルのそれぞれの分割ノードに結合された複数のサブツリーに提供し、それぞれの分割ノードが、対応するサブツリー結合された処理コアと関連付けられた時間シフトの範囲に従うように各サブセットを選択する、信号処理装置。【選択図】図２

Description

本発明による実施形態は、デジタル信号処理に関する。
本発明によるさらなる実施形態は、デジタル信号プロセッサ上でのリアルタイム波形生成に関する。より具体的には、本発明は、処理されるデータのレートがデジタル信号プロセッサのクロック速度よりも高く、したがって並列処理アーキテクチャが採用されるＤＳＰ上のリアルタイム波形生成に関する。
本発明の実施形態は、並列補間デジタルコンボルバに関する。

補間は、アップサンプリングおよびフィルタリングしてシーケンスの近似を生成するプロセスを記述し、出力サンプリングは一般に入力サンプリングよりも密度が高く、ゆえに「補間」コンボルバという名前である。

補間器または補間コンボルバは、等距離サンプリングで与えられた入力波形を連続時間インパルス応答で畳み込み、その出力で、等距離である場合もそうでない場合もある、異なるサンプリングでこの演算の結果を生成する。補間器は、特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）上での好都合な実装に役立つアルゴリズムアーキテクチャを示す。従来使用されている補間器は、Ｆａｒｒｏｗ補間器である。Ｆａｒｒｏｗ補間器のインパルス応答は、区分的多項式形式で記述される。

順次デジタル信号プロセッサ（ＤＳＰ）に対して補間デジタル畳み込みを実行するための従来の演算の実装はＦａｒｒｏｗによるものであり、以下として要約される。時間アキュムレータが、Δｔの増分で半開区間［０：１）における分数サンプルを累算する。時間アキュムレータがオーバーフローすると、時間アキュムレータは１つの入力サンプルを要求する。入力レジスタには、最新の入力サンプルおよび複数の以前の入力サンプルが格納されている。格納された入力サンプルは、有限インパルス応答（ＦＩＲ）コアに供給される。ＦＩＲコアの係数は、連続時間畳み込みカーネルを、したがって補間器の応答を、区分的多項式形式で決定する。ＦＩＲ演算の結果は、多項式評価器における多項式の係数として用いられる。多項式は、累算時間の分数部を用いて独立変数として評価される。Ｆａｒｒｏｗ補間器は一度に１つのサンプルを処理し、クロックサイクルごとに１つの出力サンプルを生成するので、標準的なＦａｒｒｏｗ実装形態は並列度１を有する。Ｆａｒｒｏｗ補間器は、順次デジタル処理のみをサポートする。

サンプルレートがデジタル信号プロセッサのクロックレートよりも高いときはいつでも、サンプル分配を適度に小さくするための労力を保ちながら、（例えば、共通のサンプルのセットに対して）並列処理演算を実行する必要がある。

この目的は、独立請求項の主題によって解決される。

本発明の一実施形態（例えば、請求項１を参照）は、例えば２Ｐ＋Ｍ－２個のサンプルなどの入力サンプルまたは入力値のセットに基づいて、例えばＰ個のＦａｒｒｏｗコアによって提供されたＰ個の出力サンプルなどの複数の出力サンプル、または出力値を並列に提供するための、補間器や補間コンボルバなどのデジタル信号処理装置である。

デジタル信号処理装置は、入力サンプルのセットの複数のサブセットを、例えば基準時間、例えば入力サンプルと関連付けられた時間に対する異なる時間シフトと関連付けられた処理演算を実行する、Ｆａｒｒｏｗコアのような補間コアなどの複数の処理コアに提供するように構成されたサンプル分配論理または構造を備える。

サンプル分配論理は、複数の階層レベルの分割ノードを有する階層ツリー構造を備える。

最下位階層レベルのそれぞれの分割ノードは、最下位階層レベルのそれぞれの分割ノードの入力サンプルから、２つ以上のサブセットを、最下位階層レベルのそれぞれの分割ノードに結合された複数の処理コアに提供するように構成される。

さらに、最下位階層レベルよりも上位の所与の階層レベルのそれぞれの分割ノードは、所与の階層レベルのそれぞれの分割ノードの入力サンプルから、２つ以上のサブセットを、所与の階層レベルのそれぞれの分割ノードに結合された複数のサブツリーに提供するように構成される。

さらに、それぞれの分割ノードは、対応するサブツリーに結合された処理コアと関連付けられた時間シフトの範囲に従うように、例えば、第１のサブセットが、最初のサブツリーの処理コアと関連付けられた時間シフトの範囲に依存して、第２のサブセットに対してシフトされるか、または第１のサブセットと同一であるように、各サブセットを選択するように構成される。

デジタル信号処理装置は、出力サンプルを取得するために、並列に異なる時間シフトと関連付けられた処理演算、例えば補間演算やまたは補間デジタル畳み込み演算を実行するように構成された複数の処理コアをさらに備える。

言い換えれば、例えばＰ個の出力サンプルは、Ｐ個の処理コアまたはＦａｒｒｏｗコアによって提供される。各処理コアは、複数の階層レベルの分割ノードから構成された階層ツリー構造を備えるサンプル分配論理から例えば、Ｍ個の入力サンプルを受け取る。

各分割ノードは、所与の分割ノードの入力サンプルの２つ以上のサブセットを提供するように構成される。所与の階層レベルの各分割ノードは、次の上位階層レベルの分割ノードから入力サンプルを受け取り、次の下位階層レベルの分割ノードに入力サンプルのその出力サブセットを供給する。

サンプル分配論理の入力サンプル、例えばＰ＋Ｍ－１個のサンプルは、最上位階層レベルの分割ノードの入力であり、サンプル分配論理の出力サブセット、例えばＭ個のサンプルのサブセットは、最下位階層レベルの分割ノードの出力サブセットである。

実施形態（例えば、請求項２参照）によれば、デジタル信号処理装置の入力サンプルの入力サンプルレートは、デジタル信号処理装置の出力サンプルのターゲット出力サンプルレート以下である。

デジタル信号処理装置は、入力サンプリングよりも概して密度が高い出力サンプリングを提供するように構成される。

デジタル信号処理装置のこの属性のいくつかの典型的であるが限定的ではない使用事例および／または用途を以下に列挙する。
－ ターゲットサンプルレートがソースサンプルレート以上である場合の、柔軟な（もしくはほぼ任意の）サンプルレート変換、および／または
－ ターゲットレートがソースレートに等しいときの、柔軟な（もしくはほぼ任意の）サンプルレート変換の特殊事例である、サブサンプル分解能を有するデジタル遅延、および／または
－ デジタルパターン生成のためのパルス整形、および／または
－ 例えば、測定計器における制御された信号調節のためのタイミングジッタの導入、および／または
－ インターリーブデジタル・アナログ変換器（ＤＡＣ）のタイミング誤差補正。

好ましい実施形態（例えば、請求項３参照）では、デジタル信号処理装置は、時間シフトを追跡し、入力レジスタ内の新しい入力サンプルの取得をトリガするように構成された時間アキュムレータを備える。入力レジスタは、例えば選択ブロックを介して、サンプル分配論理に結合される。時間シフトが入力サンプルのサンプリング周期のＰなどの所定の倍数をオーバーフローするたびに、新しい入力サンプルの取得がトリガされる。

時間アキュムレータは、Ｐ×Δｔ増分で半開区間［０：Ｐ）における分数サンプルを累算する。アキュムレータがオーバーフローするたびに、アキュムレータは、例えばＰ個の入力サンプルを要求する。

実施形態（例えば、請求項４参照）によれば、サンプル分配論理の同じ階層レベル内の複数の分割ノードの入力サンプルのセット内のサンプル数は同一であり、かつ／またはサンプル分配論理の同じ階層レベル内の複数の分割ノードによって出力サンプルとして提供される、入力サンプルのサブセットの各々のサンプル数は同一である。

例えば、第１の分割ノードの入力サンプルのセット内のサンプル数および出力サンプルのセット内のサンプル数は、同じ階層レベルの第２の分割ノードの入力サンプルのセット内のサンプル数および出力サンプルのセット内のサンプル数と等しい。

同じ階層レベルの分割ノードが、等しい量の入力サンプルおよび入力サンプルの等しい量の出力サブセットを有し、サブセット内に等しい量のサンプルを有する、サンプル分配論理は、同じモジュールから構築された階層レベルを有するモジュール構造を有し、これにより、サンプル分配論理の生成および／または計画がより単純に、より安価に、かつ／またはより高速になる。

好ましい実施形態（例えば、請求項５参照）では、所与の分割ノードの入力サンプルのセット内のサンプル数は、次の下位階層レベルの分割ノードに提供される、または入力サンプルとして処理コアに提供されるサンプルのサブセットの各々のサンプル数よりも大きい。

所与の分割ノードは、入力サンプルを、等しい量のサンプルを有する２つ以上の入力サンプルのセットまたはサブセットに分割し、それらを出力サンプルとして提供する。２つ以上の入力サンプルのサブセットは、互いに交差していてもよい。

所与の分割ノードの入力サンプル数は、所与の分割ノードの任意の出力サブセット内のサンプル数よりも大きい。所与の分割ノードの出力サブセットは、等しい数のサンプルを含み、それらのサンプルは、次の下位階層レベルの分割ノードの入力サンプルのセットとして、または処理コアの入力サンプルのセットとして提供される。

一実施形態（例えば、請求項６参照）によれば、サンプル分配論理は、次の階層レベルのそれぞれの分割ノードによって入力サンプルとして分割ノードに提供されるサブセットあたりのサンプル数が、階層レベルが下がるにつれて段階的に減少するように構成される。

サンプル分配論理は、分割ノードの連鎖であり、各分割ノードは、上位階層レベルの分割ノードから入力サンプルとして１つの出力サブセットを受け取り、下位階層レベルの２つ以上の分割ノードに出力サブセットを供給する。

最下位階層レベルの分割ノードは、２つ以上の出力サブセットをそれぞれの２つ以上の処理コアに提供する。

上から下へのサンプル分配論理のツリー構造に従って、異なる階層レベルの分割ノードの入力サンプル数は減少し、より下位の階層レベルの分割ノードの出力サブセット内のサンプル数も減少する。

実施形態（例えば、請求項７参照）によれば、それぞれの分割ノードの入力サンプル数および／またはそれぞれの分割ノードによって出力サンプルとして提供される入力サンプルのサブセットの各々のサンプル数は、例えばＭとして表される、単一の処理コアに提供される入力サンプルのセットのサブセット内のサンプル数、および／または例えばｈとして表される、それぞれの分割ノードの階層レベル、および／または例えばＰとして表される処理コアの数の、例えばｐ_ｋとして表される整数因数への因数分解に基づくものである。

入力サンプル数と所与の分割ノードの出力サンプル数との間には関係があり、この関係は、分割ノードの階層レベル、処理コアの入力サンプル数、および処理コアの数の整数因数に依存する。この関係を、例えば方程式上で定義することにより、分割ノードおよび／またはサンプル分配論理全体の明確かつ直接的な理解が得られる。

好ましい実施形態（例えば、請求項８参照）では、それぞれの分割ノードによって提供される入力サンプルのサブセットの数は、例えばＰとして表される処理コアの数の、例えばｐ_ｋとして表される整数因数への因数分解に依存する。

ｐ_ｋは、例えば、Ｐが

によって記述されるような、Ｐの、必ずしも素因数ではない整数因数を表す。式中、Ｐは、処理コアの数を表し、ｋは、０と（Ｈ－１）との間の割当変数を表し、Ｈは、選択された整数因数分解における因数の総数を表す。

所与の分割ノードは、入力サンプルのセットをサンプルのサブセットに分割し、サブセットは重複し得る。所与の分割ノードによって提供される入力サンプルのセットのサブセットの数は、処理コアの数Ｐの整数因数ｐ_ｋに依存する。

所与の分割ノードによって提供されるサブセットの数は処理コアの数の整数因数に依存するため、整数個の階層レベルが得られる。

同じ階層レベルの分割ノードは、入力サンプルのセット内に同じ量のサンプルを有し、サブセット内に同数のサンプルを有する同数のサブセットを提供する。

実施形態（例えば、請求項９参照）によれば、所与の階層レベルのそれぞれの分割ノードによって提供される入力サンプルのサブセットの数は、例えば、ｐ_ｈとして表され、これは処理コアの数Ｐの整数因数ｐ_ｋのうちの１つを表す。

ｐ_ｈは、上述したように、Ｐが

によって記述されるような、処理コアの数Ｐの、必ずしも素因数ではない整数因数ｐ_ｋのセットの１つの要素である。

ｐ_ｈのｈは、それぞれの分割ノードの階層レベルを表す。最下位階層レベルはｈ＝０によって記述され、ｈは階層レベルが増加するにつれて増加する。

好ましい実施形態（例えば、請求項１０参照）では、それぞれの分割ノードの入力サンプル数は、以下の式に基づくものである。

式中、Ｎ_{ｉｎｐｕｔ}は、入力サンプル数を表し、
ｐ_ｋは、上述したように、

であるような、処理コアの数Ｐの、必ずしも素因数ではない整数因数を表し、
ｈは、それぞれの分割ノードの階層レベルを表し、最下位階層レベルは、ｈ＝０によって記述され、ｈは、階層レベルが増加するにつれて増加し、
Ｍは、単一の処理コアに提供される入力サンプルのセットのサブセット内のサンプル数を表す。

好ましい実施形態（例えば、請求項１１参照）では、それぞれの分割ノードによって出力サンプルとして提供される入力サンプルのサブセットの各々のサンプル数は、以下の式に基づくものである。

式中、Ｎ_{ｏｕｔｐｕｔ}は、それぞれの分割ノードによって出力サンプルとして提供される入力サンプルのサブセットの各々のサンプル数を表し、
ｐ_ｈは、所与の階層レベルのそれぞれの分割ノードによって提供される入力サンプルのサブセットの数を表し、
ｐ_ｋは、上述したように、

であるような、処理コアの数Ｐの、ただし必ずしも素因数ではない整数因数を表し、
ｈは、それぞれの分割ノードの階層レベルを表し、最下位階層レベルは、ｈ＝０によって記述され、ｈは、階層レベルが増加するにつれて増加し、
Ｍは、単一の処理コアによって提供される入力サンプルのセットのサブセット内のサンプル数を表す。

好ましい実施形態（例えば、請求項１２参照）では、それぞれの分割ノードは、入力サンプルのセット内のサンプルを複数のサブツリーまたは処理コアに割り当てるように構成され、サンプル分配論理のそれぞれの階層レベル内のそれぞれの分割ノードは、同じかまたは異なるサンプルインデックスから開始する、入力サンプルの同じかまたは異なる連続したサブセットがサブツリーまたは処理コアの各々に提供されるように、入力サンプルからサンプルおよび／または出力サンプルを選択するように構成される。さらに、各サブツリーに提供される入力サンプルのサブセットの開始インデックスは、それぞれの分割ノードの階層レベルｈ、および／または処理コアの数Ｐの因数分解のために選択された整数因数ｐ_ｋ、および／または時間シフトΔｔ、および／または入力サンプルのセットに割り当てられた時間情報ｆｒａｃ_ｐｒｅｖに依存する。

所与の分割ノードは、所与の分割ノードに提供された入力サンプルのセットの２つ以上のサブセットを提供する。分割ノードによって提供される入力サンプルのサブセットは互いに重複してもよく、これは、同じサンプルが入力サンプルのセットの２つ以上のサブセットによって含まれ得ることを意味する。入力サンプルの差分サブセットは、サブツリーまたは処理コアの各々に提供される異なるサンプルインデックスから開始する。

異なるサンプルインデックスから開始することにより、入力サンプルの非同一のサブセットが得られ、サンプルは入力サンプルのセットの複数のサブツリーに含まれ得る。入力サンプルのセットのサブセットの開始インデックスは、各サブツリーに提供され、かつ／または所与の分割ノードによって計算される。入力サンプルのセットのサブセットの開始インデックスを計算するための定義された開始インデックスおよび／または式を有することにより、入力サンプルのセットの複製可能なサブセットが提供される。

実施形態（例えば、請求項１３参照）によれば、それぞれの分割ノードのインデックスｉを有するサブツリーに提供される入力サンプルのサブセットの開始インデックスは、以下の式に基づくものである。

式中、ｉｎｄｅｘ_ｉは、インデックスｉを有するサブツリーに提供される入力サンプルのサブセットの開始インデックスを表し、ｉ＝０は最初のサブツリーを指し、
ｐ_ｈは、それぞれの分割ノードによって提供される入力サンプルのサブセットの数を表し、
Ｗは、

によって記述され、式中、ｐ_ｋは、上述したように、

であるような、Ｐの、必ずしも素因数ではない整数因数を表し、
ｈは、それぞれの分割ノードの階層レベルを表し、最下位階層レベルは、ｈ＝０によって記述され、ｈは、階層レベルが増加するにつれて増加し、

は、引数以下の最大整数を表し、
ｆｒａｃ_ｐｒｅｖは、入力サンプルのセットに割り当てられた時間情報を表し、
Δｔは、例えば、隣接する処理コアによって提供されるサンプル間の時間シフトを表す。

好ましい実施形態（例えば、請求項１４参照）では、それぞれの階層レベルのそれぞれの分割ノードは、それぞれの分割ノードの入力サンプルに割り当てられた時間情報ｆｒａｃ_ｐｒｅｖ、および／またはそれぞれの分割ノードの階層レベルｈ、および／または処理コアの数Ｐの因数分解のために選択された整数因数ｐ_ｋ、および／または時間シフトΔｔに基づいて時間情報を各サブツリーに割り当てるように構成される。

それぞれの分割ノードの入力サンプルに割り当てられた時間情報は、入力サンプルのセットのサブセットの開始インデックスを計算するために使用される。時間情報は、所与の分割ノードの階層レベル、および／または処理コアの数の整数因数、および／または時間シフトに依存する。

実施形態（例えば、請求項１５参照）によれば、例えばｆｒａｃ_ｉとして表される、それぞれの分割ノードのインデックスｉを有するサブツリーに割り当てられる時間情報は、以下の式に基づくものである。

式中、ｆｒａｃ_ｉは、インデックスｉを有するサブツリーに割り当てられる時間情報を表し、ｉ＝０は最初のサブツリーを指し、
Ｗは、上述の式

によって記述され、

は、引数以下の最大整数を表し、
ｆｒａｃ_ｐｒｅｖは、入力サンプルのセットに割り当てられた時間情報を表し、
Δｔは、例えば、隣接する処理コアによって提供されるサンプル間の時間シフトを表す。

好ましい実施形態（例えば、請求項１６参照）では、デジタル信号処理装置は、複数の入力サンプルを格納するように構成された入力レジスタを備える。

サンプルを入力レジスタに格納することにより、分配論理によって処理コアに分配されるべき格納されたサンプルのセットを選択することが可能になる。１つのサンプルを選択し、かつ／または１つもしくは複数の処理コアに数回分配することができる。

好ましい実施形態（例えば、請求項１７参照）では、入力レジスタはシフトレジスタである。

限られた数の入力サンプルが格納されさえすればよいので、限られた数の入力サンプルを格納するにはシフトレジスタで十分である。シフトレジスタは、限られた数のサンプルを格納するための実行可能な解決策であり、広く使用されており、使用が簡単で費用効果が高い。

実施形態（例えば、請求項１８参照）によれば、複数の入力サンプルからサンプル分配論理の入力サンプルのセットを選択するように構成されたセレクタを備えるデジタル信号処理装置。

セレクタは、入力レジスタに格納された複数の入力サンプルから、サンプル分配論理によって処理コアに分配されるべきサンプルのセットを選択し、入力サンプルの事前選択をもたらす。

好ましい実施形態（例えば、請求項１９参照）では、例えば、同じ階層レベルの分割ノードおよび／または異なる階層レベルの分割ノードで使用される時間シフトの長さは、タイミングジッタが適用される場合、等距離または非等距離である。

時間シフトは処理演算と関連付けられるので、等距離または非等距離であり得る時間シフトの長さの可変性により、等距離または非等距離の時間シフトで可変処理演算を実行することになる。非等距離の時間シフトを使用して、インターリーブ高速ＤＡＣ実装形態に存在するタイミング誤差を補正することができる。

好ましい実施形態（例えば、請求項２０参照）では、信号処理装置は、入力サンプル間の補間を実行する。

デジタル信号処理装置は、時間シフトが時間アキュムレータ内の入力サンプルのサンプリング周期の所定の倍数をオーバーフローするたびに新しい入力サンプルを取得し、異なる時間シフトと関連付けられた処理演算を実行する複数の処理コアを介して出力サンプルを出力する。処理演算と関連付けられた時間シフトは、入力サンプルのサンプリング周期の分数であり、結果として出力サンプルは、入力サンプル間に位置する補間サンプルになる。

実施形態（例えば、請求項２１参照）によれば、デジタル信号処理装置は、畳み込みを実行する。

所与の処理コアが処理演算を実行して、複数の入力サンプルを取得し、単一の出力サンプルを出力するので、処理コアは、複数の入力要素から単一の出力要素を提供する、加重平均演算または畳み込み演算を実行する。

好ましい実施形態（例えば、請求項２２参照）では、複数の処理コアは、Ｆａｒｒｏｗ構造を実装する。Ｆａｒｒｏｗ構造は、補間器の広く使用されている実装形態であり、これにより補間器が、適用が容易な、既製の、費用効果の高い解決策になる。

実施形態（例えば、請求項２３参照）によれば、異なるサブツリーの構造が、処理コアの数Ｐの整数因数ｐ_ｋの同じかまたは異なる選択から導出される。

一例として、Ｐ＝１６の場合、処理コアの数を、ツリーの一部に対して１６＝（２×２×２）×２として、かつ／またはツリーの異なる部分に対して１６＝（４×２）×２として因数分解することができる。

実施形態（例えば、請求項２４参照）によれば、異なるサブツリーの構造が、処理コアの数Ｐの整数因数ｐ_ｋの同じかまたは異なる順序付けから導出される。

一例として、Ｐ＝１６の場合、処理コアの数を、ツリーの一部に対して１６＝２×４×２として、かつ／またはツリーの異なる部分に対して１６＝４×２×２として因数分解することができる。

本発明によるさらなる実施形態は、それぞれの方法を作り出す。

しかしながら、方法は、対応する装置と同じ考察に基づくものであることに留意されたい。さらに、方法は、装置に関して本明細書に記載されている特徴および／または機能および／または詳細のいずれかによって、個別と組み合わせの両方によって補足され得る。

以下において、本開示の実施形態を、図面を参照してより詳細に説明する。
サンプル分配論理と複数の処理コアとを備える、信号処理装置を示すブロック図である。 時間アキュムレータ、入力レジスタ、およびセレクタで拡張された信号処理装置を示すブロック図である。 サンプル分配論理の分割ノードを示すブロック図である。 それぞれの時間情報と共に入力サンプルの２つの出力サブセットを提供する分割ノードを示す例示的なブロック図である。 Ｆａｒｒｏｗ補間器を示すブロック図である。 拡張信号処理装置を示す例示的なブロック図である。 拡張信号処理装置を示す別の例示的なブロック図である。 拡張信号処理装置を示す別の例示的なブロック図である。

以下において、様々な発明の実施形態および態様について説明する。また、さらなる実施形態も、添付の特許請求の範囲によって定義される。

特許請求の範囲によって定義される任意の実施形態は、本明細書に記載される詳細、特徴および／または機能のいずれかによって補足できることに留意されたい。また、本明細書に記載される実施形態は、個別に使用することもでき、特許請求の範囲に含まれる詳細および／または特徴および／または機能のいずれかによって任意選択的に補足することもできる。

また、本明細書に記載される個々の態様は、個別にまたは組み合わせて使用できることにも留意されたい。よって、前記態様の別の態様に詳細を付加することなく、前記個々の態様の各々に詳細を付加できる。

本開示は、信号処理装置において使用可能な特徴を明示的または暗黙的に記述することに留意されたい。よって、本明細書に記載される特徴のいずれも、信号処理装置の文脈で使用できる。

さらに、方法に関連して本明細書に開示される特徴および機能は、そのような機能を実行するように構成された装置においても使用することができる。さらに、装置に関して本明細書に開示される任意の特徴または機能は、対応する方法においても使用できる。言い換えれば、本明細書に開示される方法は、装置に関して説明される特徴および機能のいずれかによって補足できる。

本発明は、以下に記載される詳細な説明、および本発明の実施形態の添付の図面を読めばより完全に理解されるが、これらは本発明を記載される特定の実施形態に限定するものと解釈されるべきではなく、説明および理解のためのものにすぎない。

［図１による実施形態］
図１に、サンプル分配論理１１０と複数の処理コア１２０とを備える、デジタル信号処理装置１００のブロック図を示す。サンプル分配論理１１０は、複数の階層レベル１４０ａ～１４０ｃを有する階層ツリー構造１４０に編成された複数の分割ノード１３０ａ～１３０ｆを備える。

デジタル信号処理装置１００の入力サンプル１５０は、入力サンプルとしてサンプル分配論理１１０に提供され、入力サンプル１５０は、最上位階層レベル１４０ａの分割ノード１３０ａに提供される。分割ノード１３０ａは、入力サンプル１５０を入力として取得し、入力サンプル１５０から２つ以上のサブセット１６０ａ、１６０ｂを提供する。レベル１４０ａのサブセット１６０ａ～１６０ｂやレベル１４０ｂのサブセット１６０ｃ～１６０ｆなどの、同じ階層レベルのサブセット内のサンプル数は同一である。サブセット、例えばサブセット１６０ａ、１６０ｂは、次の下位階層レベル１４０ｂの１３０ｂ、１３０ｃなどの異なる分割ノードに与えられる。

任意の所与の分割ノード１３０ａ～１３０ｆが、次の上位階層レベルから１つの入力サンプルのセットを取得し、例えば、分割ノード１３０ｃは、階層レベル１４０ａの分割ノード１３０ａから入力サンプル１６０ｂを取得し、２つ以上のサブセット、例えば１６０ｃ、１６０ｄを次の下位階層レベル、例えば１４０ｃの２つ以上の分割ノード（図示されているのは分割ノード１３０ｆである）に提供する。

サンプル分配論理は、分割ノード１３０ａ～１３０ｆの階層ツリー構造１４０を有し、最上位階層レベルの分割ノード１３０ａは入力サンプル１５０を取得し、他のすべての分割ノード１３０ｂ～１３０ｆは、次の上位階層レベルから入力サンプルのセットを取得する。最下位階層レベル１４０ｃの分割ノード１３０ｄ～１３０ｆは、２つ以上の処理コアと結合されており、サンプル分配論理１１０の他のすべての分割ノード１３０ａ～１３０ｃは、次の下位階層レベルの２つ以上の分割ノード１３０ｂ～１３０ｆと結合されている。

複数の処理コア１２０は、その入力が、分配論理１１０の最下位階層レベル１４０ｃの分割ノード１３０ｄ～１３０ｆに結合されている処理コア１２０ａ～１２０ｆを備える。処理コア１２０ｂは、サンプル分配論理１１０の最下位階層レベル１４０ｃの単一の分割ノード１３０ｄに結合されており、サンプル分配論理１１０の最下位階層レベル１４０ｃの分割ノード１３０ｄは、デジタル信号処理装置１００の２つ以上の処理コア１２０ａ、１２０ｂに結合されている。所与の処理コア１２０ｂの入力サンプルのセット１２５ｂは、所与の処理コア１２０ｂに結合されたサンプル分配論理１１０の最下位階層レベル１４０ｃの分割ノード１３０ｄによって提供される。任意の所与の処理コア１２０ａ～１２０ｆは、それぞれの入力サンプルのセット１２５ａ～１２５ｆから単一の出力サンプル１８０ａ～１８０ｆを提供するように構成されている。複数の処理コア１２０は、複数の出力サンプル１８０を提供するために、処理演算を並列に実行し、処理演算は、異なる時間シフトと関連付けられている。

言い換えれば、デジタル信号処理装置１００は、複数の処理コア１２０とサンプル分配論理１１０とを備え、入力サンプルのセット１５０から複数の出力サンプル１８０を提供するように構成されている。複数の処理コア１２０は処理演算を並列に実行し、処理コア１２０ａ～１２０ｆは、異なる時間シフトと関連付けられている。処理コア１２０ａ～１２０ｆの入力サンプルのセット１２５ａ～１２５ｆは、サンプル分配論理１１０によって提供される。

サンプル分配論理１１０は、階層レベル１４０ａ～１４０ｃに編成された分割ノード１３０ａ～１３０ｆの階層ツリー構造１４０を使用することによって、入力サンプルのセット１５０のサブセット１２５ａ～１２５ｆを提供する。

入力サンプル１５０は、入力として処理コア１２０ａ～１２０ｆに供給されるサブセット１２５ａ～１２５ｆに分配され、サブセット１２５ａ～１２５ｆ内のサンプル数はすべてのサブセット１２５ａ～１２５ｆについて等しい。

サンプル分配論理１１０の各レベル１４０ａ～１４０ｃは、分割ノード１３０ａ～１３０ｆを含み、所与の階層レベル１４０ａ～１４０ｃの分割ノード１３０ａ～１３０ｆは、次の上位階層レベルから１つの入力サンプルのセットを取得し、次の下位階層レベル１４０ａ～１４０ｃに２つ以上のサブセット１６０ａ～１６０ｄ、１２５ａ～１２５ｆを提供する。

本明細書に記載されるデジタル信号処理装置１００または並列補間デジタルコンボルバ１００は、信号プロセッサ特定用途向け集積回路（ＡＳＩＣ）および／または他の計器の一部の重要な構成要素として使用され得る。

本明細書に記載されるデジタル信号処理装置の適用形態は、例えば、デジタル信号処理装置がリアルタイムで１００ＧＳａ／ｓのサンプルレートに対処することができるように、柔軟な（またはほぼ任意の高い）サンプルレートに対して、リアルタイムまたはほぼリアルタイムの応答時間で、並列ＤＳＰ上で対処することができる。これは、並列処理コアを有するアーキテクチャの面積効率の良い実装形態である。

さらに、信号処理装置を、無線周波数（ＲＦ）用途およびアナログベースバンド用途のために、リアルタイムで高品質の柔軟な（またはほぼ任意の）サンプルレート変換を提供するために使用できる。使用可能な帯域幅は、例えば、ナイキストレートの７５％とすることができ、例えば、６０ｄＢのイメージ抑圧を達成できる。変換比は、いくつかの単純な分数に著しく限定されず、例えば、６４ビットの分解能で０と１との間の数としてプログラムされるという意味で、真に柔軟である（またはほぼ任意である）。ＤＳＰのクロックレートをはるかに超えるサンプルレートに対処できる。

さらに、信号処理装置は、柔軟な（またはほぼ任意の）ユーザビットレートに非ゼロ復帰（ＮＲＺ）デジタル波形および／またはパルス振幅変調（ＰＡＭ）デジタル波形の生成のためのパルス整形を提供するために使用できる。

非等距離サンプリング事例では、信号処理装置を使用して、メモリベースのタイミングジッタを注入することもできる。

重要な使用事例が、時間・デジタル（ＴＤＣ）ベースの同期機構のための分数サブサンプル遅延を提供することである。

［図２による実施形態］
図２に、図１のデジタル信号処理装置１００の強化または拡張バージョンである信号処理装置２００の概略ブロック図またはハイレベルブロック図を示す。デジタル信号処理装置２００の入力は、シフトレジスタである入力レジスタ２７０に結合されている。入力レジスタ２７０は、１入力１出力を有し、この入力はデジタル信号処理装置２００の入力でもあり、入力レジスタ２７０の出力はセレクタ２９０に結合される。

セレクタ２９０は、２入力１出力を有する。セレクタの第１の入力は入力レジスタ２７０に結合され、セレクタ２９０の第２の入力は時間アキュムレータ２９５に結合される。セレクタ２９０の出力は、図１のサンプル分配論理１１０と同様のサンプル分配論理２１０に結合される。時間アキュムレータ２９５は、デジタル信号処理装置２００の新しいサンプルをトリガするように構成されており、セレクタ２９０およびサンプル分配論理２１０と結合されている。

サンプル分配論理２１０は、図１のサンプル分配論理１１０と同様であり、複数の階層レベルに編成された分割ノード２３０ａ～２３０ｆの階層ツリー構造２４０を備える。

サンプル分配論理２１０の最上位階層レベル２４０ａの分割ノード２３０ａの入力は、サンプル分配論理２１０の入力であり、セレクタ２９０に結合されている。分割ノード２３０ａは、次の下位階層レベル、例えばレベル２４０ｂの異なる分割ノード２３０ｂ～２３０ｃに結合された２つ以上の出力を有する。

サンプル分配論理２１０の任意の分割ノード２３０ａ～２３０ｆは、１入力２つ以上の出力を有する。所与の分割ノード２３０ａ～２３０ｆの入力は、次の上位階層レベル２４０ａ～２４０ｃの別の分割ノード２３０ａ～２３０ｆに結合され、分割ノード２３０ａ～２３０ｆの出力は、次の下位階層レベル２４０ａ～２４０ｃの異なる分割ノード２３０ａ～２３０ｆに結合される。

最下位階層レベル２４０ｃの分割ノード２３０ｄ～２３０ｆの出力サンプルのセットは、サンプル分配論理２１０の出力サンプルのセットである。サンプル分配論理２１０の最下位階層レベル２４０ｃの分割ノード２３０ｄ～２３０ｆは、図１の複数の処理コア１２０と同様の、複数の処理コア２２０の２つ以上の処理コア２２０ａ～２２０ｆに結合されている。

処理コア２２０ａ～２２０ｆのいずれか、例えば処理コア２２０ｂは、１入力１出力を有する。処理コア２２０ａ～２２０ｆは、結合された分割ノード２３０ａ～２３０ｆからの入力サンプルのセットを入力として期待し、単一の出力サンプル２８０ａ～２８０ｆを提供する。単一の出力サンプル２８０ａ～２８０ｆは、信号処理装置２００の出力サンプル２８０である。

言い換えれば、デジタル信号処理装置２００は、図１のデジタル信号処理装置１００の拡張バージョンであり、デジタル信号処理装置１００を備え、入力レジスタ２７０と、セレクタ２９０と、時間アキュムレータ２９５とによって拡張されている。

時間アキュムレータ２９５は、時間シフトを追跡し、時間シフトが入力サンプルのサンプリング周期の所定の倍数、例えばＰをオーバーフローするたびに、入力レジスタ２７０内の新しい入力サンプル２５０の取得をトリガするように構成されている。

入力レジスタ２７０は、複数の入力サンプル２５０、例えば２Ｐ＋Ｍ－２個のサンプルを格納するように構成されたシフトレジスタであり、セレクタブロック２９０を介してサンプル分配論理２１０に結合されている。

セレクタ２９０は、入力レジスタ２７０とサンプル分配論理２１０の両方に結合されており、入力レジスタ２７０に格納された入力サンプルからサンプル分配論理２１０のための入力サンプルのセットを選択するように構成されている。

セレクタ２９０によって選択されたサンプル分配論理２１０の入力サンプルは、時間情報２９８と共に、最初の階層２４０ａにおける第１の分割ノード２３０ａの入力サンプルである。それぞれの階層レベル２４０ａ～２４０ｃのそれぞれの分割ノード２３０ａ～２３０ｆは、各サブツリーまたは入力サンプルのサブセットに時間情報を割り当てるように構成されており、時間情報は、時間アキュムレータ２９５によって追跡される時間シフトに基づくものである。

サンプル分配論理２１０の各分割ノード２３０ａ～２３０ｆは、入力サンプルのセットをサブセットに分割し、サブセットを出力として次の下位階層レベルの分割ノード２３０ａ～２３０ｆに提供するように構成されている。

さらに、それぞれの階層レベル２４０ａ～２４０ｃのそれぞれの分割ノード２３０ａ～２３０ｆは、それぞれの分割ノード２３０ａ～２３０ｆの入力サンプルに割り当てられた時間情報、および／またはそれぞれの分割ノード２３０ａ～２３０ｆの階層レベル２４０ａ～２４０ｃ、および／または処理コア２２０ａ～２２０ｆの数の整数因数、および／または時間シフト２９８に基づいて時間情報２９８を各サブツリーに割り当てるように構成されている。

時間アキュムレータ２９５によって追跡される時間シフト２９８の長さは、タイミングジッタが適用される場合、等距離または非等距離であり得る。

最下位階層レベル２４０ｃの分割ノード２３０ｄ～２３０ｆは、処理コア２２０ａ～２２０ｆが出力サンプル２８０ａ～２８０ｆを提供するために、所与の分割ノード２３０ｄ～２３０ｆに結合された処理コア２２０ａ～２２０ｆに供給する。

すべての処理コア２２０ａ～２２０ｆ、例えばＦａｒｒｏｗコアは、セレクタ２９０によって事前選択され、例えば分配論理２１０の面積効率の良い実装形態によって分配された、入力レジスタ２７０に格納された入力サンプルのＭ個のサンプルのサブセットを受け取る。

デジタル信号処理装置２００は、例えば、Ｆａｒｒｏｗ補間器と同じおよび／または同様の数学演算を実行するが、複数の、例えばＰ個のサンプルをクロックサイクルごとに１回に処理する。デジタル信号処理装置２００は、１クロック当たりＰ個の時間的に連続した出力サンプルを生成し、したがって、１より大きい並列度を有する。すべての分割ノードが２つの出力を有する、この特定の実施形態では、数Ｐは２の累乗である。

複数の処理コアは、Ｐ個の同一の処理コア、またはＦａｒｒｏｗコアを含む。各コアは、ＦＩＲフィルタコアと、ＦａｒｒｏｗコアまたはＦａｒｒｏｗ実装形態で使用される多項式評価器とを備える。

時間アキュムレータ２９５は、Ｐ×Δｔの増分で半開区間［０；Ｐ）における分数サンプルを累算する。時間シフトがＰなどの所定の倍数をオーバーフローするたびに、時間アキュムレータはＰ個の入力サンプル２５０の取得を要求またはトリガする。入力サンプルは、Ｐ個の現在のサンプルおよびＰ＋Ｍ－２個の過去のサンプルを含む２Ｐ＋Ｍ－２個のサンプルを格納できる入力レジスタ２７０に格納されている。この２Ｐ＋Ｍ－２個のサンプルから、セレクタ２９０は、サンプル分配論理２１０の入力サンプルのセットとしてＰ＋Ｍ－１個のサンプルを選択する。サンプル分配論理２１０のＰ＋Ｍ－１個の入力サンプルは、Ｐ個の処理コア２２０ａ～２２０ｆの間で分配され、各処理コア２２０ａ～２２０ｆにはＭ個ずつのサンプルが供給される。複数の処理コア２２０ａ～２２０ｆは、Ｐ個の同一の処理コア、または修正Ｆａｒｒｏｗコアを含む。

各処理コアは、またはＦａｒｒｏｗコアは、ＦＩＲフィルタコアと、Ｆａｒｒｏｗ実装形態で使用される多項式評価器とを備える。そのようなすべてのコアは、Ｍ個の入力サンプルを取得し、Ｐ個の出力サンプル２８０ａ～２８０ｆのうちの１つを計算する。

サンプルの分配は、選択または事前選択および分割の２段階で進行する。セレクタ２９０によって進められる選択は、入力レジスタ２７０からさらなる処理に適格なＰ＋Ｍ－１個のサンプルの連続した部分範囲を選ぶことを含む。選択は、閉区間［０；Ｐ－１］において時間アキュムレータによって累算された時間シフトの整数部に基づくものである。

分割段階は、すべての処理コア２２０ａ～２２０ｆまたはＦａｒｒｏｗコア２２０ａ～２２０ｆが正しい連続したＭ個の入力サンプルを受け取るように、選択された部分範囲を分割する。Ｐ＝２^Ｈの事例では、分割プロセスには、Ｈ－１の高さを有する完全な２分木である階層構造２４０が関与する。したがって、階層レベルｈにＰ／２^ｈ＋１個の分割ノードを有するプロセスに関与するＨ個の階層レベルがあり、ｈ＝０…Ｈ－１である。最下位階層レベルｈ＝０の２^Ｈ－１個の分割ノードは、各々Ｍ個のサンプルのＰ個のセットを生成する。これらは、Ｐ個の処理コアの正しいサンプル数または必要なサンプル数である。

階層レベルｈにおける「分割ノード」の一般的な動作が図３に示されている。前の段落で説明した完全な２分木（すなわち、すべてｋ＝０…Ｈ－１に対してＰ＝２^Ｈおよびｐ_ｋ＝２で）の一部である「分割ノード」の例示的な実装形態が図４に示されている。

［図３による分割ノード］
図３に、図１の分割ノード１３０と同様の分割ノード３００の概略ブロック図を示す。分割ノード３００の入力は、入力サンプル３１０および時間情報３２０を含む。分割ノード３００は、入力サンプル３１０の２つ以上のサブセット３６０ａ～３６０ｃを、それぞれの関連付けられた時間情報３５０ａ～３５０ｃと共に提供する。

所与の階層レベルｈの分割ノード３００は、入力サンプルのセット３１０を入力サンプル３１０の複数のサブセット３６０ａ～３６０ｃに分割するように構成されている。サブセット３６０ａ～３６０ｃは、同じ数のサンプル、例えばＷ＋Ｍ－１個のサンプルを有し、Ｗは

によって記述され、式中、ｐ_ｋは処理コアの数の整数因数を表す。

サブセットのＷ＋Ｍ－１個のサンプルは、分割ノード３００に提供された時間情報３２０に依存する開始インデックスから開始するＷ＋Ｍ－１個のサンプルを含む入力サンプル３１０のサブセットを選択することによって、ｐ_ｈＷ＋Ｍ－１個の入力サンプル３１０から選択される。それぞれの分割ノードのインデックスｉを有するサブツリーに提供される入力サンプルのサブセットの開始インデックスは、以下の式に基づくものである。

式中、ｆｒａｃ_ｐｒｅｖ３２０は、入力サンプルと関連付けられた時間情報を表す。

さらに、分割ノード３００は、所与の分割ノード３００によって提供されたサブセット３６０ａ～３６０ｃに時間情報３５０ａ～３５０ｃを関連付けるように構成されている。サブセット３６０ａ～３６０ｃと関連付けられた時間情報３５０ａ～３５０ｃは、分割ノード３００に提供された時間情報３２０、分割ノード３００の所与の階層レベル、および図１の処理コア１２０の数の整数因数に依存する。

時間情報３５０ａ～３５０ｃは、以下の式に基づくものである。

図３は、図１のデジタル信号処理装置１００で使用される分割ノード３００の一般的なブロック図を示している。分割ノード３００は、図１の入力サンプル１５０を、図１の複数の処理コア１２０のための入力サンプルまたは入力サンプルのセットとして機能する、等しいサンプルサイズを有する入力サンプルのサブセットに分割するために、図１のサンプル分配論理１１０において階層ツリー構造に編成されている。

［図４による分割ノード］
図４に、図３のより一般的な分割ノード３００の特定の例である分割ノード４００の図を示す。分割ノード４００は、１つの入力サンプルのセット４１０および時間情報４２０を入力として取得し、２つの出力サンプルのセット４３０ａ、４３０ｂをそれぞれの時間情報４４０ａ、４４０ｂと共に提供する。図４の具体例は、処理コアの数が２の累乗（すなわち、Ｐ＝２^Ｈ）であり、この数がすべてのｐ_ｋ＝２である

に従って因数分解される場合に得られる２分木構造の一部である。

各サブセット４３０ａ、４３０ｂは、異なるインデックスから開始する入力サンプル４１０から選択されたＷ＋Ｍ－１個のサンプルを含み、開始インデックスは時間情報４２０に依存するように構成されている。

図４は、次の上位階層レベルの図１の分割ノード１３０の出力サブセットである入力サンプル４１０を、等しい数のサンプルを有し、それぞれ関連付けられた時間情報４４０ａ、４４０ｂを有する２つの出力サブセット４３０ａ、４３０ｂに分割するために、サンプル分配論理（図１の１１０や図６の６６０など）で使用される分割ノード４００を示しており、時間情報４４０ａ、４４０ｂは入力タイミング情報４２０に基づくものである。

［図５によるＦａｒｒｏｗ補間器］
図５に、従来のＦａｒｒｏｗ補間器５００のブロック図を示す。Ｆａｒｒｏｗ補間器５００は、入力レジスタ５１０と、時間アキュムレータ５２０と、Ｆａｒｒｏｗコア５３０とを備える。

時間アキュムレータ５２０は、Δｔの増分で半開区間［０；１）における分数サンプルを累算する。アキュムレータがオーバーフローすると、時間アキュムレータは１つの入力サンプル５４０を要求する。

入力レジスタ５１０には、最新の入力サンプル５４０および以前の入力サンプル、例えばＭ－１個のサンプルが格納されている。入力レジスタ５１０に格納され、補間の計算に使用される入力サンプルの総数は、Ｆａｒｒｏｗ補間器５００のサポートＭと呼ばれ得る。

入力レジスタ５１０および時間アキュムレータ５２０は、Ｆａｒｒｏｗコア５３０に結合されている。Ｆａｒｒｏｗ補間器５００のＦａｒｒｏｗコア５３０は、クロックサイクルごとに１つの出力サンプル５５０を生成し、入力サンプル５４０は、時間アキュムレータ５２０がオーバーフローするときに提供および／または要求される。

Ｆａｒｒｏｗコア５３０は、複数の有限インパルス応答（ＦＩＲ）コア５６０と、多項式評価器ユニット５７０とを備える。入力レジスタ５１０は、Ｆａｒｒｏｗコア５３０の各ＦＩＲコア５６０に結合されている。ＦＩＲコア５６０は、多項式評価器５７０に結合されている。多項式評価器５７０は、ＦＩＲコア５６０からの入力、および時間アキュムレータ５２０からの分数時間入力５８０を受け取り、Ｆａｒｒｏｗ補間器５００の出力であるクロックサイクルごとに１つの出力サンプル５５０を提供する。

時間アキュムレータは分数時間５８０を累算し、それをＦａｒｒｏｗコア５３０の多項式評価器５７０に提供する。時間アキュムレータ５２０がオーバーフローすると、時間アキュムレータ５２０は新しい入力サンプル５４０を要求する。新しい入力サンプル５４０は、シフトレジスタである入力レジスタ５１０に格納されている。入力レジスタ５１０は、新しい入力サンプル５４０および以前の入力サンプル、例えばＭ－１個の入力サンプルを格納している。入力レジスタ５１０に格納された入力サンプルのセット、例えばＭ個の入力サンプルは、Ｆａｒｒｏｗコア５３０に、特にＦａｒｒｏｗコア５３０のＦＩＲコア５６０に与えられる。各ＦＩＲコア５６０は、入力レジスタ５１０に格納された入力サンプルの加重平均値を計算し、ＦＩＲコアは、加重平均計算のための異なる重みおよび／または異なる係数を有し得る。ＦＩＲコア５６０によって提供された加重平均値は、多項式評価器５７０に提供される。多項式評価器５７０は、ＦＩＲコア５６０によって計算された計算加重平均値を多項式の係数値として、時間アキュムレータ５２０によって提供された分数時間値５８０を多項式の独立変数として使用して、多項式の値を計算し、この値を、Ｆａｒｒｏｗコア５３０の出力および／またはＦａｒｒｏｗ補間器５００の出力である、出力サンプル５５０として出力する。

Ｆａｒｒｏｗ補間器５００は、一度に１つのサンプルを処理する従来の補間器であり、１に等しい並列度を有する。図５の従来のＦａｒｒｏｗ補間器５００に対する図１のデジタル信号処理装置１００の新規性は、デジタル信号処理装置１００が、高いサンプルレートに対してリアルタイムまたはほぼリアルタイムで、並列ＤＳＰ上で対処することができることである。例えば、図１のデジタル信号処理装置１００は、１ギガヘルツ未満のクロック速度を有するＤＳＰ上で、リアルタイムで毎秒１００ギガサンプルのサンプルレートに対処し得る。

図１のデジタル信号処理装置１００は、並列処理のための複数の処理コア１２０を備え、図１の処理コア１２０は、図５のＦａｒｒｏｗコア５３０であり得る。図１のサンプル分配論理１１０は、図１の入力値１５０を、図１の複数の処理コア１２０として使用される複数のＦａｒｒｏｗコア５３０に分配する。

さらに、信号処理装置は、各処理コアまたはＦａｒｒｏｗコア５３０ごとに図５の複数の時間アキュムレータ５２０の代わりに、単一の時間アキュムレータ、例えば図２の２９５を使用し、よって、Ｆａｒｒｏｗコア５３０が処理演算を並列に実行することを可能にする。図１のデジタル信号処理装置１００は、Ｆａｒｒｏｗコア５３０である図１の処理コア１２０を備える。

この実装態様の複数の変形形態が以下のように存在し得る：
－ 処理コアまたはＦａｒｒｏｗコアは、Ｆａｒｒｏｗの元の実装形態に従う必要はない。０個以上の入力サンプルおよび分数タイミング情報から出力サンプルを計算する任意の実装形態が、適格であり、信号処理装置で使用することができる。１つの代替例は多相ＦＩＲフィルタであり、係数は、分数タイミング情報５８０から、例えば、数学的関係、ルックアップテーブル、または両方の組み合わせによって決定される。
－ 補間比は厳密に１より大である必要はなく、１と等しくすることができる。
－ 補間比は一定である必要はない。
－ 出力サンプリングは等距離である必要はない。時間アキュムレータまたはタイミングアキュムレータおよび分割論理またはサンプル分配論理は、非等距離の時点を生成することが可能である。
－ 処理コアの並列度または数Ｐは２の整数乗に限定されないが、整数乗は最も効率的な実装形態をもたらすことができる。
－ 「分割」段またはサンプル分配段の個々のスイッチを組み合わせることができる（図７を参照）。
－ 時間累算または分数タイミング情報を表すための異なる区間、例えば、［－０．５；Ｐ－０．５）、［－０．５；０．５）または［－１；１）が考えられる。

以下では、サンプル分配論理内の分割ノードの数および／または入力サンプルのサンプル数、および／または処理コアの数、および／またはＦａｒｒｏｗコアは異なり得る、デジタル信号処理装置の特定の例を提供する。

［図６による実施形態］
図６に、図１のデジタル信号処理装置１００の特定のデジタル信号処理装置６００の例を示す。デジタル信号処理装置６００は、入力レジスタ６３０に格納されている新しい入力サンプル６２０の取得をトリガするように構成された、時間アキュムレータ６１０を備える。入力レジスタ６３０はセレクタユニット６４０に結合されており、セレクタユニット６４０は入力サンプルを第１の分割ノード６５０に提供する。分割ノード６５０は、この例では２分木である、分割ノード６５０の階層ツリー構造６６０の第１の分割ノードである。分割ノードの２分木構造６６０内のすべての分割ノードが１入力２出力を有し、所与の分割ノードの入力サンプル６７０は、入力サンプル６７０のサブセット６８０ａ、６８０ｂに分割される。階層ツリー構造、この場合２分木構造６６０は、処理コア６９０またはＦａｒｒｏｗコア６９０に等しい量の入力サンプルを提供する。Ｆａｒｒｏｗコア６９０の各々は、２分木構造６６０の最下位階層レベルの分割ノードによって提供される所与の入力サンプルのセットから単一の出力サンプルを提供する。

言い換えれば、増分累算時間分数Δｔ、またはその倍数１６×Δｔが時間アキュムレータ６１０でオーバーフローすると、１６個の新しい入力サンプルが要求される。１６個の新しい入力サンプルは、入力レジスタ６３０内に以前の入力サンプルに沿って格納されており、合計で４５個のサンプルが格納されている。セレクタユニット６４０は、入力レジスタに格納された４５個のサンプルのうちの３０個のサンプルを選択し、それらを入力サンプルのセットとして第１の分割ノード６５０に提供する。第１の分割ノード６５０は、入力サンプルのセットの３０個のサンプルから各々２２個のサンプルを有する２つのサブセットを提供する。次の下位階層レベルの分割ノードは２２個の入力サンプルを取得し、その各々が出力サンプルとして１８個のサンプルを有する２つのサブセットを提供する。より下位の階層レベルの分割ノードほど、入力サンプルとしてより少数のサンプルを取得し、最上位階層レベルは入力サンプルとして３０個のサンプルを取得し、後続の分割ノードは、下位階層レベルにおいて入力サンプルとして２２個、１８個、１６個のサンプルを取得する。

分割ノードによって提供されたサブセット内のすべてのサンプルは、次の階層レベル内の分割ノードの入力サンプルとして提供される。第１の分割ノード６５０は、入力サンプルのセットの３０個のサンプルから２２個のサンプルの２つのサブセットを提供する。異なる階層レベルの分割ノードが、それらの入力サンプルのセットからサブセットごとに２２個、１８個、１６個、１５個のサンプルを提供する。サンプル分配論理または階層ツリー構造６６０の最下位階層レベルの分割ノードは、プロセッサコアまたはＦａｒｒｏｗコア６９０への入力サンプルとしての各々１５個のサンプルを有する２つのサブセットを提供する。Ｆａｒｒｏｗコア６９０は、図５のＦａｒｒｏｗコア５３０と同様であり、入力サンプルのセットから、この例では１５個の入力サンプルから１つの出力サンプルを生成する。

［図７による実施形態］
図７に、図１のデジタル信号処理装置１００の特定の例として、デジタル信号処理装置７００を示す。信号処理装置７００は、入力サンプルのセット７２０、特に１６個の入力サンプルの取得をトリガする時間アキュムレータ７１０を有する。新しい入力サンプルが以前の入力サンプルと共に、合計４５個の入力サンプルとして入力レジスタ７３０に格納される。セレクタユニット７４０が、４５個の入力サンプルから３０を選択し、それらを入力サンプルとして分割ノード７５０または第１の分割ノードに提供する。第１の分割ノードは、分割ノード７５０の階層ツリー構造７６０の最上位階層レベルの分割ノードである。

外部から見ると、図６のデジタル信号処理装置６００と図７のデジタル信号処理装置７００とは同じ計算を実行することができる。主な違いは、処理コアの数（図６と図７の両方で１６である）の因数分解（２×２×２×２対４×２×２）と、結果として生じる異なるツリー構造および分割ノードの階層レベルの異なる数にあり、図６の階層ツリー構造６６０は２分木であるが、階層ツリー構造７６０は３つの階層レベルのみを有し、最下位階層レベルの分割ノードは、入力サンプルのセットの４つのサブセットを提供する。

最下位階層レベルの分割ノードは、各々１８個の入力サンプルを有する入力サンプルのセットを取得し、各サブセット内に１５個のサンプルを有する入力サンプルの４つのサブセットを４つの処理コアに提供する。処理コア７９０は、図５のＦａｒｒｏｗコア５３０と同様または同一のＦａｒｒｏｗコアであり、入力サンプルのセット、特に１５個の入力サンプルから各々１つの出力サンプルを提供する。

［図８による実施形態］
図８に、図１のデジタル信号処理装置１００と同様の、例示的なデジタル信号処理装置８００を示す。時間アキュムレータ８１０がオーバーフローすると、１５個の入力サンプルの取得がトリガされる。１５個の入力サンプル８２０は、以前の入力サンプルと共に合計４３個のサンプルとして入力レジスタ８３０に格納される。

これら４３個のサンプルから、セレクタユニット８４０は、第１の分割ノードへの入力サンプルとして２９個のサンプルを選択する。デジタル信号処理装置８００の分割ノード８５０は、階層ツリー構造８６０に編成されている。この特定の例では、処理コアの数Ｐは累乗および２ではなく、分割ノードの階層ツリー構造は２つの階層レベルを含み、最上位階層レベルの分割ノード８５０は、各々１７個のサンプルを有する入力サンプルの５つのサブセットを提供し、最下位階層レベルでもある２番目に上位の階層レベルの分割ノード８５０は、各々１５個のサンプルを有する入力サンプルの３つのサブセットを提供する。

１５個のサンプルは、図５のＦａｒｒｏｗコア５３０と同様の、複数の処理コア８９０、またはＦａｒｒｏｗコアに提供される。各Ｆａｒｒｏｗコア８９０は１５個の入力サンプルから単一の出力サンプルを提供するので、複数のＦａｒｒｏｗコア８９０は１５個の出力サンプル８９５を提供する。

（参考文献）
[Farrow88] C. W. Farrow, “A Continuously Variable Digital Delay Element,” in Proc. IEEE Int. Symp. Circuits & Syst., Espoo, Finland, June 6-9, 1988, pp. 2641-2645
[Erup93] L. Erup, F. M. Gardner, R. A. Harris, “Interpolation in Digital Modems-Part II: Implementation and Performance,” IEEE Trans. Commun., vol. 41, pp. 998-1008, Jun. 1993

Claims (25)

1. 入力サンプルのセットに基づいて、複数の出力サンプルを提供するための信号処理装置であって、
   異なる時間シフトと関連付けられた処理演算を実行する複数の処理コアに、前記入力サンプルのセットの複数のサブセットを提供するように構成されたサンプル分配論理であって、
   前記サンプル分配論理が、複数の階層レベルを含む階層ツリー構造を有し、
   最下位階層レベルのそれぞれの分割ノードが、最下位階層レベルの前記それぞれの分割ノードの前記入力サンプルから、２つ以上のサブセットを、前記最下位階層レベルの前記それぞれの分割ノードに結合された複数の処理コアに提供するように構成されており、
   前記最下位階層レベルよりも上位の所与の階層レベルのそれぞれの分割ノードが、前記所与の階層レベルの前記それぞれの分割ノードの前記入力サンプルから、２つ以上のサブセットを、前記所与の階層レベルの前記それぞれの分割ノードに結合された複数のサブツリーに提供するように構成されており、
   前記それぞれの分割ノードが、対応するサブツリーに結合された前記処理コアと関連付けられた時間シフトの範囲に従うように、各サブセットを選択するように構成されている、前記サンプル分配論理と、
   前記出力サンプルを取得するために、異なる時間シフトと関連付けられた処理演算を並列に実行するように構成された前記複数の処理コアと
   を備える、信号処理装置。
2. 前記入力サンプルの入力サンプルレートが、前記出力サンプルのターゲット出力サンプルレート以下である、
   請求項１に記載の信号処理装置。
3. 前記時間シフトを追跡し、
   前記時間シフトが前記入力サンプルのサンプリング周期の所定の倍数をオーバーフローするたびに、前記サンプル分配論理に結合された入力レジスタ内の新しい入力サンプルの取得をトリガする
   ように構成された時間アキュムレータを備える、
   請求項１または２に記載の信号処理装置。
4. 同じ階層レベル内の複数の分割ノードの入力サンプルのセット内のサンプル数が同一であり、かつ／または
   同じ階層レベル内の複数の分割ノードによって提供される、入力サンプルの前記サブセットの各々のサンプル数が同一である、
   請求項１から３のいずれか一項に記載の信号処理装置。
5. 所与の分割ノードの入力サンプルのセット内のサンプル数が、次の下位階層レベルの分割ノードに提供される、または入力サンプルとして処理コアに提供されるサンプルの前記サブセットの各々のサンプル数よりも大きい、
   請求項１から４のいずれか一項に記載の信号処理装置。
6. 前記サンプル分配論理が、次の上位階層レベルのそれぞれの分割ノードによって入力サンプルとして分割ノードに提供されるサブセットあたりのサンプル数が、階層レベルが下がるにつれて段階的に減少するように構成されている、
   請求項１から５のいずれか一項に記載の信号処理装置。
7. それぞれの分割ノードの入力サンプル数および／またはそれぞれの分割ノードによって提供される入力サンプルの前記サブセットの各々のサンプル数が、単一の処理コアに提供される前記入力サンプルのセットの前記サブセット内の前記サンプル数、および／またはそれぞれの分割ノードの前記階層レベル、および／または前記処理コアの数の整数因数への因数分解に基づくものである、
   請求項１から６のいずれか一項に記載の信号処理装置。
8. それぞれの分割ノードによって提供される入力サンプルの前記サブセットの数が、前記処理コアの数の整数因数への因数分解に依存する、
   請求項１から７のいずれか一項に記載の信号処理装置。
9. 所与の階層レベルのそれぞれの分割ノードによって提供される入力サンプルの前記サブセットの数が、ｐ_ｈと等しく、
   ｐ_ｋが、
   

   

   によるＰの整数因数（必ずしも素因数ではない）を表し、
   式中、
   Ｐが、前記処理コアの数を表し、
   Ｈが、前記選択された整数因数分解における因数の総数を表し、
   ｈが、それぞれの分割ノードの前記階層レベルを表す、
   請求項１から８のいずれか一項に記載の信号処理装置。
10. それぞれの分割ノードの入力サンプル数が、次の式に基づくものであり、
    

    

    式中、
    Ｎ_{ｉｎｐｕｔ}が、前記入力サンプル数を表し、
    ｐ_ｋが、
    

    

    によるＰの整数因数（必ずしも素因数ではない）を表し、
    式中、
    Ｐが、前記処理コアの数を表し、
    Ｈが、前記選択された整数因数分解における因数の総数を表し、
    ｈが、それぞれの分割ノードの前記階層レベルを表し、
    Ｍが、単一の処理コアに提供される前記入力サンプルのセットの前記サブセット内の前記サンプル数を表す、
    請求項１から９のいずれか一項に記載の信号処理装置。
11. それぞれの分割ノードによって提供される入力サンプルの前記サブセットの各々のサンプル数が、以下の式に基づくものであり、
    

    

    式中、
    Ｎ_{ｉｎｐｕｔ}が、それぞれの分割ノードによって提供される入力サンプルの前記サブセットの各々の前記サンプル数を表し、
    ｐ_ｈが、それぞれの分割ノードによって提供される入力サンプルの前記サブセットの数を表し、
    ｐ_ｋが、
    

    

    によるＰの整数因数（必ずしも素因数ではない）を表し、
    式中、
    Ｐが、前記処理コアの数を表し、
    Ｈが、前記選択された整数因数分解における因数の総数を表し、
    ｈが、それぞれの分割ノードの前記階層レベルを表し、
    Ｍが、単一の処理コアに提供される前記入力サンプルのセットの前記サブセット内の前記サンプル数を表す、
    請求項１から１０のいずれか一項に記載の信号処理装置。
12. 前記それぞれの分割ノードが、入力サンプルのセット内のサンプルを複数のサブツリーまたは処理コアに割り当てるように構成されており、
    前記サンプル分配論理のそれぞれの階層レベル内の前記それぞれの分割ノードが、同じかまたは異なるサンプルインデックスから開始する、前記入力サンプルの同じかまたは異なるサブセットが前記サブツリーまたは前記処理コアの各々に提供されるように、前記入力サンプルからサンプルを選択するように構成されており、
    各サブツリーに提供される入力サンプルのサブセットの開始インデックスが、それぞれの分割ノードの前記階層レベル、および／または前記処理コアの数の因数分解のために選択された整数因数、および／または前記時間シフト、および／または前記入力サンプルのセットに割り当てられた時間情報に依存する、
    請求項１から１１のいずれか一項に記載の信号処理装置。
13. それぞれの分割ノードのインデックスｉを有する前記サブツリーに提供される入力サンプルの前記サブセットの開始インデックスが、以下の式に基づくものであり、
    

    

    式中、
    ｉｎｄｅｘ_ｉが、インデックスｉを有する前記サブツリーに提供される入力サンプルのサブセットの開始インデックスを表し、最初のサブツリーがｉ＝０によって指され、
    ｐ_ｈが、それぞれの分割ノードによって提供される入力サンプルの前記サブセットの数を表し、
    Ｗが、
    

    

    によって記述され、
    式中、
    ｐ_ｋが、
    

    

    によるＰの整数因数（必ずしも素因数ではない）を表し、
    式中、
    Ｐが、前記処理コアの数を表し、
    Ｈが、前記選択された整数因数分解における因数の総数を表し、
    ｈが、それぞれの分割ノードの前記階層レベルを表し、
    

    

    が、引数以下の最大整数を表し、
    ｆｒａｃ_ｐｒｅｖが、前記入力サンプルのセットに割り当てられた時間情報を表し、
    Δｔが、前記時間シフトを表す、
    請求項１から１２のいずれか一項に記載の信号処理装置。
14. 前記それぞれの階層レベルのそれぞれの分割ノードが、前記それぞれの分割ノードの前記入力サンプルに割り当てられた時間情報、および／または前記それぞれの分割ノードの前記階層レベル、および／または前記処理コアの数の因数分解のために選択された整数因数、および／または前記時間シフトに基づいて時間情報を各サブツリーに割り当てるように構成されている、
    請求項１から１３のいずれか一項に記載の信号処理装置。
15. 前記それぞれの分割ノードのインデックスｉを有する前記サブツリーに割り当てられる時間情報が、以下の式に基づくものであり、
    

    

    式中、
    ｆｒａｃ_ｉが、インデックスｉを有する前記サブツリーに割り当てられる時間情報を表し、最初のサブツリーがｉ＝０によって指され、
    Ｗが、
    

    

    によって記述され、
    式中、
    ｐ_ｋが、
    

    

    によるＰの整数因数（必ずしも素因数ではない）を表し、
    式中、
    Ｐが、前記処理コアの数を表し、
    Ｈが、前記選択された整数因数分解における因数の総数を表し、
    ｈが、それぞれの分割ノードの前記階層レベルを表し、
    

    

    が、引数以下の最大整数を表し、
    ｆｒａｃ_ｐｒｅｖが、前記入力サンプルのセットに割り当てられた前記時間情報を表し、
    Δｔが、前記時間シフトを表す、
    請求項１から１４のいずれか一項に記載の信号処理装置。
16. 複数の入力サンプルを格納するように構成された入力レジスタをさらに備える、
    請求項１から１５のいずれか一項に記載の信号処理装置。
17. 前記入力レジスタが、シフトレジスタである、
    請求項１から１６のいずれか一項に記載の信号処理装置。
18. 前記複数の入力サンプルから前記サンプル分配論理の前記入力サンプルのセットを選択するように構成されたセレクタをさらに備える、
    請求項１から１７のいずれか一項に記載の信号処理装置。
19. 前記時間シフトの長さが、等距離または非等距離である、
    請求項１から１８のいずれか一項に記載の信号処理装置。
20. 前記信号処理装置が、前記入力サンプル間の補間を実行する、
    請求項１から１９のいずれか一項に記載の信号処理装置。
21. 前記信号処理装置が、畳み込みを実行する、
    請求項１から２０のいずれか一項に記載の信号処理装置。
22. 前記複数の処理コアが、Ｆａｒｒｏｗ構造を実装する、
    請求項１から２１のいずれか一項に記載の信号処理装置。
23. 異なるサブツリーの構造が、前記処理コアの数の整数因数の同じかまたは異なる選択から導出される、
    請求項１から２２のいずれか一項に記載の信号処理装置。
24. 異なるサブツリーの構造が、前記処理コアの数の前記整数因数の同じかまたは異なる順序付けから導出される、
    請求項１から２３のいずれか一項に記載の信号処理装置。
25. 入力サンプルのセットに基づいて複数の出力サンプルを提供するための方法であって、
    複数の階層レベルを有する階層ツリー構造を使用して、異なる時間シフトと関連付けられた処理演算を実行する複数の処理演算に、前記入力サンプルのセットの複数のサブセットを提供するステップであって、
    最下位階層レベルのそれぞれの分割演算が、最下位階層レベルの前記それぞれの分割演算の前記入力サンプルから、２つ以上のサブセットを、前記最下位階層レベルの前記それぞれの分割演算に結合された複数の処理コアに提供し、
    前記最下位階層レベルよりも上位の所与の階層レベルのそれぞれの分割演算が、前記所与の階層レベルの前記それぞれの分割演算の前記入力サンプルから、２つ以上のサブセットを、前記所与の階層レベルの前記それぞれの分割演算に結合された複数のサブツリーに提供し、
    それぞれの分割演算が、対応するサブツリーと関連付けられた前記処理演算と関連付けられた時間シフトの範囲に従うように各サブセットを選択する、ステップと、
    前記出力サンプルを取得するために、異なる時間シフトと関連付けられた処理演算を並列に実行するステップと
    を含む、方法。

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