JP2023170611A - Evaluation method for polishing allowance during mirror chamfering of semiconductor wafer - Google Patents
Evaluation method for polishing allowance during mirror chamfering of semiconductor wafer Download PDFInfo
- Publication number
- JP2023170611A JP2023170611A JP2022082488A JP2022082488A JP2023170611A JP 2023170611 A JP2023170611 A JP 2023170611A JP 2022082488 A JP2022082488 A JP 2022082488A JP 2022082488 A JP2022082488 A JP 2022082488A JP 2023170611 A JP2023170611 A JP 2023170611A
- Authority
- JP
- Japan
- Prior art keywords
- cross
- mirror chamfering
- semiconductor wafer
- sectional shape
- polishing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 55
- 238000005498 polishing Methods 0.000 title claims abstract description 47
- 238000011156 evaluation Methods 0.000 title claims abstract description 8
- 238000000034 method Methods 0.000 claims abstract description 51
- 235000012431 wafers Nutrition 0.000 claims description 67
- 230000002093 peripheral effect Effects 0.000 claims description 3
- 238000005259 measurement Methods 0.000 description 11
- 238000004140 cleaning Methods 0.000 description 5
- 230000000052 comparative effect Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007689 inspection Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
- 230000003685 thermal hair damage Effects 0.000 description 1
Images
Landscapes
- Constituent Portions Of Griding Lathes, Driving, Sensing And Control (AREA)
- Grinding And Polishing Of Tertiary Curved Surfaces And Surfaces With Complex Shapes (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
Abstract
Description
本発明は、半導体ウェーハの鏡面面取り加工時の研磨代の評価方法に関する。 The present invention relates to a method for evaluating polishing stock during mirror chamfering of a semiconductor wafer.
半導体ウェーハの製造において、スライス工程により得られた半導体ウェーハの直径が製品ウェーハの直径（目標直径）よりも１～２ｍｍ程度大きいことから、直径を調整するための鏡面面取り加工が行われている（例えば特許文献１）。 In the manufacture of semiconductor wafers, the diameter of the semiconductor wafer obtained through the slicing process is approximately 1 to 2 mm larger than the diameter (target diameter) of the product wafer, so mirror chamfering is performed to adjust the diameter. For example, Patent Document 1).
従来、レーザー変位計を用いて半導体ウェーハの面取り部の断面形状を測定し、併せてウェーハの直径を測定し、鏡面面取り加工前後の断面形状をウェーハの直径を基準として重ね合わせることで、鏡面面取り加工時の研磨代を評価することが行われていた。別の手法として、ウェーハを１回転させた際のレーザーの遮断による影絵を取得し、鏡面面取り加工前後の影絵を重ね合わせることで、鏡面面取り加工時の研磨代を評価することも行われていた。 Conventionally, mirror chamfering is achieved by measuring the cross-sectional shape of the chamfered part of a semiconductor wafer using a laser displacement meter, measuring the diameter of the wafer, and superimposing the cross-sectional shapes before and after mirror chamfering using the wafer diameter as a reference. The polishing allowance during processing was evaluated. Another method is to evaluate the polishing allowance during mirror chamfering by obtaining shadow pictures of the laser cut off when the wafer rotates once, and superimposing the shadow pictures before and after mirror chamfering. .
しかしながら、上記の方法では、測定ばらつきが大きくなり、研磨代の評価を精度良く行えない場合があった。 However, with the above method, measurement variations become large, and polishing stock cannot be evaluated with high accuracy in some cases.
そこで、本発明は、研磨代の評価を精度良く行うことのできる、半導体ウェーハの鏡面面取り加工時の研磨代の評価方法を提供することを目的とする。 SUMMARY OF THE INVENTION Accordingly, an object of the present invention is to provide a method for evaluating polishing stock during mirror chamfering of a semiconductor wafer, which can evaluate polishing stock with high accuracy.
本発明者は、上記の課題を解決すべく鋭意検討を重ねた結果、上記の研磨代の評価方法では、測定時に振動等の外部要因の影響を受けやすいことが、測定ばらつきが大きくなることの一因となっていることを発見した。そして、本発明者は、レーザーマークにより区画される部分に対する測定は、外部要因の影響を受けにくく、当該部分を基準として半導体ウェーハの鏡面面取り加工前後の面取り部の形状を比較することにより、上記の目的を達成し得るという知見を得た。 As a result of intensive studies to solve the above problems, the inventor of the present invention found that the above method for evaluating polishing stock is easily influenced by external factors such as vibration during measurement, which increases the measurement variation. I discovered that this was a contributing factor. The inventor of the present invention found that measurement of the area defined by the laser mark is less susceptible to external factors, and by comparing the shape of the chamfered portion before and after mirror chamfering of the semiconductor wafer using the area as a reference, We obtained the knowledge that it is possible to achieve the objectives of
本発明の要旨構成は、以下の通りである。
（１）半導体ウェーハの鏡面面取り加工時の研磨代の評価方法であって、
前記半導体ウェーハにレーザーマークを刻印する工程と、
その後、前記半導体ウェーハの外周部に鏡面面取り加工を行う工程と、を含み、
前記鏡面面取り加工の前に、前記半導体ウェーハの主面に対して垂直且つ前記レーザーマークを横切る断面における前記半導体ウェーハの断面形状を測定する工程と、
前記鏡面面取り加工の後に、前記断面における前記半導体ウェーハの断面形状を測定する工程と、
前記半導体ウェーハの断面形状のうち前記レーザーマークにより区画される輪郭線を基準として、前記鏡面面取り加工の前の前記断面形状と前記鏡面面取り加工の後の前記断面形状とを比較することにより、前記鏡面面取り工程における研磨代を評価する工程と、をさらに含む、研磨代の評価方法。
ここでいう、「レーザーマーク」とは、レーザー光線の照射で形成される凹部である。
The gist of the present invention is as follows.
(1) A method for evaluating polishing allowance during mirror chamfering of a semiconductor wafer, the method comprising:
a step of marking a laser mark on the semiconductor wafer;
After that, the step of performing a mirror chamfering process on the outer peripheral portion of the semiconductor wafer,
Before the mirror chamfering process, measuring the cross-sectional shape of the semiconductor wafer in a cross section perpendicular to the main surface of the semiconductor wafer and crossing the laser mark;
After the mirror chamfering process, measuring the cross-sectional shape of the semiconductor wafer at the cross section;
By comparing the cross-sectional shape before the mirror chamfering process and the cross-sectional shape after the mirror chamfering process using a contour line defined by the laser mark in the cross-sectional shape of the semiconductor wafer as a reference, A method for evaluating a polishing allowance, further comprising: evaluating a polishing allowance in a mirror chamfering process.
The "laser mark" here is a recess formed by irradiation with a laser beam.
（２）前記鏡面面取り加工の前の前記断面形状及び前記鏡面面取り加工の後の前記断面形状は、前記輪郭線のうち前記レーザーマークにより区画される底部を含む、上記（１）に記載の研磨代の評価方法。 (2) The polishing according to (1) above, wherein the cross-sectional shape before the mirror chamfering process and the cross-sectional shape after the mirror chamfering process include a bottom portion of the contour line defined by the laser mark. How to evaluate costs.
本発明によれば、研磨代の評価を精度良く行うことのできる、半導体ウェーハの鏡面面取り加工時の研磨代の評価方法を提供することができる。 According to the present invention, it is possible to provide a method for evaluating polishing stock during mirror chamfering of a semiconductor wafer, which can evaluate polishing stock with high precision.
以下、本発明の実施形態について図面を参照して詳細に例示説明する。 Hereinafter, embodiments of the present invention will be illustrated in detail with reference to the drawings.
本実施形態における、「半導体ウェーハ」は、シリコン、ＧａＡｓなどの化合物半導体、ＧａＮ、ＳｉＣなど半導体ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ） を作製するために用いられる基板材料をいい、主表面及び主裏面からなる主面を有している。 In the present embodiment, the "semiconductor wafer" refers to a substrate material used for manufacturing semiconductor ICs (Integrated Circuits) such as silicon, compound semiconductors such as GaAs, GaN, and SiC, and has a main surface consisting of a main surface and a main back surface. have.
図１は、本発明の一実施形態にかかる半導体ウェーハの鏡面面取り加工時の研磨代の評価方法のフローチャートである。本実施形態の方法では、インゴットをスライスした半導体ウェーハ（例えばシリコンウェーハ）に、以下に説明する工程を順次行う。図１のフローに示したステップよりも前段では、面取り、ラッピング、研削、エッチング、洗浄、及び、片面研磨又は両面研磨等の工程が適宜行われる。 FIG. 1 is a flowchart of a method for evaluating polishing stock during mirror chamfering of a semiconductor wafer according to an embodiment of the present invention. In the method of this embodiment, the steps described below are sequentially performed on a semiconductor wafer (for example, a silicon wafer) obtained by slicing an ingot. Before the steps shown in the flowchart of FIG. 1, processes such as chamfering, lapping, grinding, etching, cleaning, and single-sided polishing or double-sided polishing are performed as appropriate.
図１に示すように、本実施形態においては、半導体ウェーハにレーザーマークを刻印する（ステップＳ１０１）。 As shown in FIG. 1, in this embodiment, a laser mark is engraved on a semiconductor wafer (step S101).
レーザーマークの刻印は、既知の手法で行うことができ、レーザーマークに用いるレーザー光源としては、例えば赤外線レーザーやＣＯ２レーザー、ＹＬＦレーザー（固体レーザー）を用いることができる。このうち、熱損傷を低く抑えることができることから、ＹＬＦレーザーを用いることが好ましい。ビーム径や強度は、適宜調整することができる。レーザーマークは、半導体ウェーハの主面と鏡面面取り加工の対象となる面取り部との境界から、径方向の主面側に１００μｍ離間した位置よりも面取り部側に刻印することが好ましい。レーザーマークの深さは、４０μｍ以上８０μｍ以下の範囲とすることが好ましい。 The marking of the laser mark can be performed by a known method, and as a laser light source used for the laser mark, for example, an infrared laser, a CO 2 laser, or a YLF laser (solid-state laser) can be used. Among these, it is preferable to use a YLF laser because thermal damage can be suppressed to a low level. The beam diameter and intensity can be adjusted as appropriate. It is preferable that the laser mark be engraved on the side of the chamfer rather than a position 100 μm away from the boundary between the main surface of the semiconductor wafer and the chamfer to be subjected to mirror chamfering toward the main surface in the radial direction. The depth of the laser mark is preferably in the range of 40 μm or more and 80 μm or less.
その後、レーザーマークの刻印を行った半導体ウェーハに対して、研磨や洗浄を適宜行うことができる。本実施形態では、さらにその後、半導体ウェーハの外周部に鏡面面取り加工を行う（ステップＳ１０３）。この鏡面面取り加工により、直径が調整され、規定の直径（例えば２００ｍｍ）を有するウェーハとして加工され得るが、目標よりも直径が短くなってしまわないように、研磨代を確認しながら鏡面面取り加工を行う。なお、鏡面面取り加工前の半導体ウェーハの直径は、ウェーハの直径（目標直径）よりも１～２ｍｍ程度大きいのが通常である。このステップＳ１０３では、面取り部（面取り面）に対して、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）加工を施す。ＣＭＰ加工は、既知の手法により行うことができる。 Thereafter, the semiconductor wafer on which the laser mark has been engraved can be appropriately polished and cleaned. In this embodiment, further thereafter, mirror chamfering is performed on the outer peripheral portion of the semiconductor wafer (step S103). Through this mirror chamfering process, the diameter is adjusted and the wafer can be processed to have a specified diameter (for example, 200 mm), but in order to prevent the diameter from becoming shorter than the target, mirror chamfering is performed while checking the polishing allowance. conduct. Note that the diameter of the semiconductor wafer before mirror chamfering is usually about 1 to 2 mm larger than the diameter of the wafer (target diameter). In this step S103, CMP (Chemical Mechanical Polishing) processing is performed on the chamfered portion (chamfered surface). CMP processing can be performed using a known method.
本実施形態では、鏡面面取り加工（ステップＳ１０３）の前に、半導体ウェーハの主面に対して垂直且つレーザーマークを横切る断面における半導体ウェーハの断面形状を測定する（ステップＳ１０２）。 In this embodiment, before mirror chamfering (step S103), the cross-sectional shape of the semiconductor wafer in a cross section perpendicular to the main surface of the semiconductor wafer and across the laser mark is measured (step S102).
図２は、鏡面面取り加工の前後の半導体ウェーハの断面形状の比較について説明するための図である。図２に示すように、半導体ウェーハ１の主面１ａに対して垂直且つレーザーマーク２（レーザーマーク２の一部又は全部、図示例では一部）を横切る断面３における半導体ウェーハ１の断面形状を測定する。測定は、例えばレーザー顕微鏡を用いて行うことができる。断面形状の測定において、レーザー顕微鏡の測定倍率はレーザーマークの底形状4と面取り部３ｂとを同時に測定可能な値に設定することが好ましい。
FIG. 2 is a diagram for explaining a comparison of the cross-sectional shapes of a semiconductor wafer before and after mirror chamfering. As shown in FIG. 2, the cross-sectional shape of the semiconductor wafer 1 at a cross section 3 perpendicular to the
そして、本実施形態では、鏡面面取り加工（ステップＳ１０３）の後にも、上記断面３における半導体ウェーハ１の断面形状を測定する（ステップＳ１０４）。なお、レーザーマーク刻印部分は、鏡面面取り加工により形状が変化しない部分であるため、ステップＳ１０２とステップＳ１０３とで、断面３のうちレーザーマーク刻印部分に対応する箇所では同じ形状を測定することが容易である。 In this embodiment, the cross-sectional shape of the semiconductor wafer 1 at the cross section 3 is also measured after the mirror chamfering process (step S103) (step S104). Note that since the laser mark engraved part is a part whose shape does not change due to the mirror chamfering process, it is easy to measure the same shape at the part corresponding to the laser mark engraved part in the cross section 3 in step S102 and step S103. It is.
そして、本実施形態では、半導体ウェーハ１の断面形状のうちレーザーマークにより区画される輪郭線４を基準として（すなわち、鏡面面取り加工前後の輪郭線４を重ね合わせる等して）、鏡面面取り加工の前の断面形状５と鏡面面取り加工の後の断面形状６とを比較することにより、鏡面面取り工程における研磨代を評価する（ステップＳ１０５）。
In the present embodiment, the mirror chamfering process is performed based on the
一例として、図２に上記断面３の拡大図を示しているように、上記断面３には、半導体ウェーハ１の主面１ａに対応する部分３ａと鏡面面取り加工がなされる面取り部に対応する部分３ｂとが含まれている。境界線３ｃは、上記主面１ａに対応する部分３ａと上記面取り部に対応する部分３ｂとの境界を表す。
As an example, as shown in an enlarged view of the cross section 3 in FIG. 2, the cross section 3 includes a portion 3a corresponding to the
図２の拡大図において、丸で囲って示しているように、鏡面面取り加工前後の輪郭線４を重ね合わせる。これにより、鏡面面取り加工前後の断面形状５、６の比較により、鏡面面取り加工の進行状態を把握することができ、研磨代を評価することができる。
In the enlarged view of FIG. 2, the
研磨代を評価した後は、評価した研磨代に基づいて再度鏡面面取り加工を行い、規定の直径を得るまで、ステップＳ１０２～ステップＳ１０５を繰り返すことができる。すなわち、先の「鏡面面取り加工後」の半導体ウェーハの断面形状を、新たに「鏡面面取り加工前」の半導体ウェーハの断面形状として上記のフローにて置換して適用することで、ステップＳ１０２～ステップＳ１０５を繰り返すことにより、段々と規定の直径に近づけることができる。 After evaluating the polishing allowance, mirror chamfering is performed again based on the evaluated polishing allowance, and steps S102 to S105 can be repeated until a specified diameter is obtained. That is, by replacing and applying the cross-sectional shape of the semiconductor wafer "after mirror chamfering" as the new cross-sectional shape of the semiconductor wafer "before mirror chamfering" in the above flow, steps S102 to Step By repeating S105, the diameter can be gradually brought closer to the specified diameter.
既定の直径を得た後は、研磨、洗浄、種々の品質測定検査、仕上げ洗浄等を適宜行って、ウェーハを得ることができる。これらの研磨、洗浄、品質測定検査、及び仕上げ洗浄は、既知の手法で行うことができる。
以下、本実施形態の半導体ウェーハの鏡面面取り加工時の研磨代の評価方法の作用効果について説明する。
After obtaining a predetermined diameter, polishing, cleaning, various quality measurement inspections, final cleaning, etc. can be performed as appropriate to obtain a wafer. These polishing, cleaning, quality measurement inspection, and final cleaning can be performed by known methods.
The effects of the method for evaluating polishing stock during mirror chamfering of a semiconductor wafer according to the present embodiment will be described below.
本実施形態の半導体ウェーハの鏡面面取り加工時の研磨代の評価方法では、上述したように、半導体ウェーハの断面形状のうちレーザーマークにより区画される輪郭線４を基準として、鏡面面取り加工の前の断面形状５と鏡面面取り加工の後の断面形状６とを比較している（ステップＳ１０５）。
レーザーマーク刻印部分（すなわち、上記輪郭線４）は、鏡面面取り加工によって断面形状が変化しない。このことから、ステップＳ１０２で得た鏡面面取り加工前の半導体ウェーハの断面形状における上記輪郭線４と、ステップＳ１０４で得た鏡面面取り加工後の半導体ウェーハの断面形状における上記輪郭線４とでは、上記断面３における形状がほぼ同一となる。このため、レーザーマーク刻印部分（すなわち、上記輪郭線４）に対する測定は、外部要因の影響を受けにくい。
そこで、上記輪郭線４を基準として、鏡面面取り加工の前の上記断面形状５と鏡面面取り加工の後の上記断面形状６とを比較することにより、精度良く、半導体ウェーハの鏡面面取り加工時の研磨代を評価することができる。
In the method for evaluating the polishing allowance during mirror chamfering of a semiconductor wafer according to the present embodiment, as described above, the
The cross-sectional shape of the laser mark engraved portion (that is, the contour line 4) does not change due to the mirror chamfering process. From this, the
Therefore, by comparing the cross-sectional shape 5 before mirror chamfering and the
ここで、鏡面面取り加工の前の断面形状５及び鏡面面取り加工の後の断面形状６は、輪郭線４のうちレーザーマークにより区画される底部４ａを含むことが好ましい。底部４ａは、輪郭線４の中でも特に鏡面面取り加工や測定の影響を受けにくい部分であることから、底部４ａを含んで断面を測定し、鏡面面取り加工前後の底部４ａを基準とする（すなわち、底部４ａを重ね合わせる等する）ことにより、さらに精度良く、研磨代を評価し得るからである。なお、「底部」とは、レーザーマークの最大深さ部分を中心とし、輪郭線のペリフェリ長さの１０％をなす部分を意味する。
Here, it is preferable that the cross-sectional shape 5 before the mirror chamfering process and the
ここで、ステップＳ１０３の鏡面面取り加工の後には、適宜研磨工程を行っても良い。ただし、レーザーマークを付与した面の研磨等を行う場合には、上述のように、底部４ａを含んで断面を測定し、鏡面面取り加工前後の底部４ａを基準とすることが好ましい。 Here, after the mirror chamfering process in step S103, a polishing process may be performed as appropriate. However, when performing polishing or the like on a surface provided with a laser mark, it is preferable to measure the cross section including the bottom 4a and use the bottom 4a before and after mirror chamfering as a reference, as described above.
上記のような研磨代の評価は、断面内での所定のウェーハの径方向位置にある１点で行うこともできるが、断面内での所定のウェーハの径方向位置にある複数点のそれぞれにおいて行うこともできる。 The polishing stock evaluation described above can be performed at one point at a radial position of a predetermined wafer within a cross section, but it is also possible to evaluate the polishing stock at each of multiple points located at a radial position of a predetermined wafer within a cross section. You can also do it.
以上、本発明の実施形態について説明したが、本発明は上記の実施形態に限定されるものではない。例えば、図２に示した例では、断面３を半導体ウェーハ１の主面１ａに対して垂直且つレーザーマーク２の一部を横切る断面３としているが、半導体ウェーハ１の主面１ａに対して垂直且つレーザーマーク２の全部を横切る断面３としても良い。また、図２に示した例では、断面３が底部４ａを含むものとしているが、底部４ａを含まないものとすることもできる。また、上記の例では、断面３における輪郭線４全体を（例えばフィッティングにより）重ね合わせているが、一部のみ（例えば底部４ａのみ）を重ね合わせるようにしても良い。
以下、本発明の実施例について説明するが、本発明は、以下の実施例に何ら限定されるものではない。
Although the embodiments of the present invention have been described above, the present invention is not limited to the above embodiments. For example, in the example shown in FIG. 2, the cross section 3 is perpendicular to the
Examples of the present invention will be described below, but the present invention is not limited to the following examples.
本発明の効果を確かめるため、図１に示したフローで、図２に示したように上述の輪郭線を基準として、鏡面面取り加工の前後の上記断面形状を比較して、研磨代の評価を行った（発明例）。発明例においては、上記境界線からウェーハの径方向外側に０μｍ、５０μｍ、１００μｍ離間した位置において、それぞれ研磨代の評価を複数回行った。
評価を複数回行った結果として得られた測定値の最大値および最小値、そして最大値と最小値との差を以下の表１に示している。
In order to confirm the effects of the present invention, the above-mentioned cross-sectional shapes before and after mirror chamfering were compared using the flow shown in Fig. 1 and the above-mentioned contour line as a reference as shown in Fig. 2, and the polishing allowance was evaluated. (Invention example) In the invention example, the polishing stock was evaluated multiple times at positions spaced 0 μm, 50 μm, and 100 μm radially outward of the wafer from the boundary line.
Table 1 below shows the maximum and minimum values of the measured values obtained as a result of multiple evaluations, and the difference between the maximum and minimum values.
また、図３（左図）に示すように、レーザー変位計を用いて、半導体ウェーハの面取り部の断面形状を測定し、併せてウェーハの直径を測定し、鏡面面取り加工前後の断面形状をウェーハの直径を基準として重ね合わせることで、鏡面面取り加工時の研磨代を評価した（比較例１）。 In addition, as shown in Figure 3 (left figure), we used a laser displacement meter to measure the cross-sectional shape of the chamfered part of the semiconductor wafer, and also measured the diameter of the wafer, and measured the cross-sectional shape of the wafer before and after mirror chamfering. The polishing allowance during mirror chamfering was evaluated by overlapping the diameters of the two as a reference (Comparative Example 1).
また、図３（右図）に示すように、ウェーハの主面に平行なレーザーをウェーハの面取り部に照射しながらウェーハを１回転させることでレーザーがウェーハによって遮断されて作られる影絵をウェーハの全周にわたって取得し、鏡面面取り加工前の影絵と鏡面面取り加工後の影絵とを重ね合わせることで、鏡面面取り加工時の研磨代を評価した（比較例２）。 In addition, as shown in Figure 3 (right figure), by rotating the wafer once while irradiating the chamfered part of the wafer with a laser parallel to the main surface of the wafer, the silhouette created when the laser is blocked by the wafer can be seen. The polishing allowance during mirror chamfering was evaluated by acquiring images over the entire circumference and overlapping the silhouette before mirror chamfering and the shadow after mirror chamfering (Comparative Example 2).
比較例１では、研磨代の評価を複数回行ったとき、測定値の中で約２μｍの評価ばらつきがあった。また、比較例２では、研磨代の評価を複数回行ったとき、測定値の中で約２μｍの評価ばらつきがあった。これに対し、表１に示すように、発明例では、いずれの測定位置においても、研磨代の評価を、約０．２μｍ程度の評価ばらつきに抑えることができた。 In Comparative Example 1, when the polishing stock was evaluated multiple times, there was an evaluation variation of about 2 μm among the measured values. Further, in Comparative Example 2, when the polishing stock was evaluated multiple times, there was an evaluation variation of about 2 μm among the measured values. On the other hand, as shown in Table 1, in the invention example, it was possible to suppress the evaluation variation of the polishing stock to about 0.2 μm at any measurement position.
１：半導体ウェーハ、
２：レーザーマーク、
３：断面、
４：輪郭線、
５：鏡面面取り加工の前の断面形状
６：鏡面面取り加工の後の断面形状
1: semiconductor wafer,
2: Laser mark,
3: Cross section,
4: Contour line,
5: Cross-sectional shape before mirror chamfering 6: Cross-sectional shape after mirror chamfering
Claims (2)
前記半導体ウェーハにレーザーマークを刻印する工程と、
その後、前記半導体ウェーハの外周部に鏡面面取り加工を行う工程と、を含み、
前記鏡面面取り加工の前に、前記半導体ウェーハの主面に対して垂直且つ前記レーザーマークを横切る断面における前記半導体ウェーハの断面形状を測定する工程と、
前記鏡面面取り加工の後に、前記断面における前記半導体ウェーハの断面形状を測定する工程と、
前記半導体ウェーハの断面形状のうち前記レーザーマークにより区画される輪郭線を基準として、前記鏡面面取り加工の前の前記断面形状と前記鏡面面取り加工の後の前記断面形状とを比較することにより、前記鏡面面取り工程における研磨代を評価する工程と、をさらに含む、研磨代の評価方法。 A method for evaluating polishing allowance during mirror chamfering of semiconductor wafers, the method comprising:
a step of marking a laser mark on the semiconductor wafer;
After that, the step of performing a mirror chamfering process on the outer peripheral portion of the semiconductor wafer,
Before the mirror chamfering process, measuring the cross-sectional shape of the semiconductor wafer in a cross section perpendicular to the main surface of the semiconductor wafer and crossing the laser mark;
After the mirror chamfering process, measuring the cross-sectional shape of the semiconductor wafer at the cross section;
By comparing the cross-sectional shape before the mirror chamfering process and the cross-sectional shape after the mirror chamfering process using a contour line defined by the laser mark in the cross-sectional shape of the semiconductor wafer as a reference, A method for evaluating a polishing allowance, further comprising: evaluating a polishing allowance in a mirror chamfering process.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022082488A JP7327575B1 (en) | 2022-05-19 | 2022-05-19 | Evaluation Method of Polishing Margin During Mirror-Face Chamfering of Semiconductor Wafers |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2022082488A JP7327575B1 (en) | 2022-05-19 | 2022-05-19 | Evaluation Method of Polishing Margin During Mirror-Face Chamfering of Semiconductor Wafers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP7327575B1 JP7327575B1 (en) | 2023-08-16 |
| JP2023170611A true JP2023170611A (en) | 2023-12-01 |
Family
ID=87563033
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2022082488A Active JP7327575B1 (en) | 2022-05-19 | 2022-05-19 | Evaluation Method of Polishing Margin During Mirror-Face Chamfering of Semiconductor Wafers |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP7327575B1 (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002346772A (en) * | 2001-05-21 | 2002-12-04 | Sumitomo Mitsubishi Silicon Corp | Laser marking wafer |
| JP2003017444A (en) * | 2001-06-29 | 2003-01-17 | Sumitomo Mitsubishi Silicon Corp | Method and apparatus for measuring working margin of semiconductor wafer |
| JP2006237055A (en) * | 2005-02-22 | 2006-09-07 | Shin Etsu Handotai Co Ltd | Method of manufacturing semiconductor wafer and method of specularly chamfering semiconductor wafer |
| JP2018182160A (en) * | 2017-04-18 | 2018-11-15 | 信越半導体株式会社 | Evaluation method for semiconductor wafer and management method for semiconductor wafer manufacturing process |
-
2022
- 2022-05-19 JP JP2022082488A patent/JP7327575B1/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002346772A (en) * | 2001-05-21 | 2002-12-04 | Sumitomo Mitsubishi Silicon Corp | Laser marking wafer |
| JP2003017444A (en) * | 2001-06-29 | 2003-01-17 | Sumitomo Mitsubishi Silicon Corp | Method and apparatus for measuring working margin of semiconductor wafer |
| JP2006237055A (en) * | 2005-02-22 | 2006-09-07 | Shin Etsu Handotai Co Ltd | Method of manufacturing semiconductor wafer and method of specularly chamfering semiconductor wafer |
| JP2018182160A (en) * | 2017-04-18 | 2018-11-15 | 信越半導体株式会社 | Evaluation method for semiconductor wafer and management method for semiconductor wafer manufacturing process |
Also Published As
| Publication number | Publication date |
|---|---|
| JP7327575B1 (en) | 2023-08-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100533528B1 (en) | Wafer shape evaluating method and device and device producing method, wafer and wafer selecting method | |
| JP4464033B2 (en) | Semiconductor wafer shape evaluation method and shape evaluation apparatus | |
| KR101985195B1 (en) | Evaluation method and production method for semiconductor wafers | |
| JP3838341B2 (en) | Wafer shape evaluation method, wafer and wafer sorting method | |
| US8551346B2 (en) | Photomask-forming glass substrate and making method | |
| JP7047924B2 (en) | Wafer mirror chamfering method, wafer manufacturing method, and wafer | |
| KR102507777B1 (en) | Wafer manufacturing method and wafer | |
| JP2007326191A (en) | Wafer manufacturing method | |
| JP2011003773A (en) | Method of manufacturing silicon wafer | |
| JP4400331B2 (en) | Wafer shape evaluation method and management method | |
| JP2018182160A (en) | Evaluation method for semiconductor wafer and management method for semiconductor wafer manufacturing process | |
| JP2023170611A (en) | Evaluation method for polishing allowance during mirror chamfering of semiconductor wafer | |
| CN114667594A (en) | Method for polishing wafer and silicon wafer | |
| US20230125000A1 (en) | Method for measuring dic defect shape on silicon wafer and polishing method | |
| JP6373233B2 (en) | Semiconductor wafer processing damage evaluation method | |
| JP6536502B2 (en) | Method of manufacturing wafer for particle counter calibration | |
| CN111415874A (en) | Wafer detection method | |
| JP3550644B2 (en) | High flatness wafer rework method | |
| JP2003017444A (en) | Method and apparatus for measuring working margin of semiconductor wafer | |
| JP2020169822A (en) | Measurement method | |
| JP2003179019A (en) | Method of manufacturing silicon semiconductor wafer | |
| Mooney et al. | SILICON ON INSULATOR (SOI) WAFER POLISHING USING MAGNETORHEOLOGICAL FINISHING (MRF) TECHNOLOGY |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220602 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230509 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230616 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20230704 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20230717 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 7327575 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |