JP2023147494A - 半導体装置および半導体モジュール - Google Patents
半導体装置および半導体モジュール Download PDFInfo
- Publication number
- JP2023147494A JP2023147494A JP2022055018A JP2022055018A JP2023147494A JP 2023147494 A JP2023147494 A JP 2023147494A JP 2022055018 A JP2022055018 A JP 2022055018A JP 2022055018 A JP2022055018 A JP 2022055018A JP 2023147494 A JP2023147494 A JP 2023147494A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- semiconductor device
- insulating protective
- metal layer
- plating layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 192
- 239000010410 layer Substances 0.000 claims abstract description 383
- 238000007747 plating Methods 0.000 claims abstract description 136
- 229910052751 metal Inorganic materials 0.000 claims abstract description 111
- 239000002184 metal Substances 0.000 claims abstract description 111
- 230000004888 barrier function Effects 0.000 claims abstract description 106
- 239000011241 protective layer Substances 0.000 claims abstract description 90
- 239000000758 substrate Substances 0.000 claims abstract description 76
- 239000012790 adhesive layer Substances 0.000 claims abstract description 20
- 239000000463 material Substances 0.000 claims description 21
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical group [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 18
- 229910052759 nickel Inorganic materials 0.000 claims description 8
- 239000004642 Polyimide Substances 0.000 claims description 6
- 229920001721 polyimide Polymers 0.000 claims description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- 229910000881 Cu alloy Inorganic materials 0.000 claims description 4
- 229910000583 Nd alloy Inorganic materials 0.000 claims description 4
- 229910000676 Si alloy Inorganic materials 0.000 claims description 4
- CSDREXVUYHZDNP-UHFFFAOYSA-N alumanylidynesilicon Chemical compound [Al].[Si] CSDREXVUYHZDNP-UHFFFAOYSA-N 0.000 claims description 4
- UBSJOWMHLJZVDJ-UHFFFAOYSA-N aluminum neodymium Chemical compound [Al].[Nd] UBSJOWMHLJZVDJ-UHFFFAOYSA-N 0.000 claims description 4
- -1 aluminum-silicon-copper Chemical compound 0.000 claims description 4
- 229920002577 polybenzoxazole Polymers 0.000 claims description 4
- 229910008599 TiW Inorganic materials 0.000 claims description 3
- 229910052804 chromium Inorganic materials 0.000 claims description 3
- 229910052750 molybdenum Inorganic materials 0.000 claims description 3
- 229910052758 niobium Inorganic materials 0.000 claims description 3
- 229910052715 tantalum Inorganic materials 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract description 9
- 238000004519 manufacturing process Methods 0.000 description 30
- 238000000034 method Methods 0.000 description 21
- 239000011701 zinc Substances 0.000 description 8
- NWONKYPBYAMBJT-UHFFFAOYSA-L zinc sulfate Chemical compound [Zn+2].[O-]S([O-])(=O)=O NWONKYPBYAMBJT-UHFFFAOYSA-L 0.000 description 8
- 238000005530 etching Methods 0.000 description 7
- 238000006467 substitution reaction Methods 0.000 description 6
- 239000010936 titanium Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 239000000126 substance Substances 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 229910045601 alloy Inorganic materials 0.000 description 4
- 239000000956 alloy Substances 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- 230000000052 comparative effect Effects 0.000 description 4
- 239000002019 doping agent Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- 229910052725 zinc Inorganic materials 0.000 description 4
- 229910002601 GaN Inorganic materials 0.000 description 3
- 238000007772 electroless plating Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 239000012299 nitrogen atmosphere Substances 0.000 description 3
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 3
- 229910010271 silicon carbide Inorganic materials 0.000 description 3
- 229910000679 solder Inorganic materials 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000011575 calcium Substances 0.000 description 2
- 239000003054 catalyst Substances 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 239000000945 filler Substances 0.000 description 2
- 239000011777 magnesium Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 238000006116 polymerization reaction Methods 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OYPRJOBELJOOCE-UHFFFAOYSA-N Calcium Chemical compound [Ca] OYPRJOBELJOOCE-UHFFFAOYSA-N 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- FYYHWMGAXLPEAU-UHFFFAOYSA-N Magnesium Chemical compound [Mg] FYYHWMGAXLPEAU-UHFFFAOYSA-N 0.000 description 1
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- HCHKCACWOHOZIP-UHFFFAOYSA-N Zinc Chemical compound [Zn] HCHKCACWOHOZIP-UHFFFAOYSA-N 0.000 description 1
- 239000000853 adhesive Substances 0.000 description 1
- 230000001070 adhesive effect Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910052790 beryllium Inorganic materials 0.000 description 1
- ATBAMAFKBVZNFJ-UHFFFAOYSA-N beryllium atom Chemical compound [Be] ATBAMAFKBVZNFJ-UHFFFAOYSA-N 0.000 description 1
- 229910052791 calcium Inorganic materials 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 230000005484 gravity Effects 0.000 description 1
- 238000007654 immersion Methods 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 230000009545 invasion Effects 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910052749 magnesium Inorganic materials 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052709 silver Inorganic materials 0.000 description 1
- 239000004332 silver Substances 0.000 description 1
- 238000005476 soldering Methods 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/03—Manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
- H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/03—Manufacturing methods
- H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
- H01L2224/0346—Plating
- H01L2224/03464—Electroless plating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/04034—Bonding areas specifically adapted for strap connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05005—Structure
- H01L2224/05007—Structure comprising a core and a coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/05078—Plural internal layers being disposed next to each other, e.g. side-to-side arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05075—Plural internal layers
- H01L2224/0508—Plural internal layers being stacked
- H01L2224/05082—Two-layer arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/05155—Nickel [Ni] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05166—Titanium [Ti] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05171—Chromium [Cr] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05179—Niobium [Nb] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/0518—Molybdenum [Mo] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05181—Tantalum [Ta] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/05001—Internal layers
- H01L2224/05099—Material
- H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
- H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
- H01L2224/05184—Tungsten [W] as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/49513—Lead-frames or other flat leads characterised by the die pad having bonding material between chip and die pad
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
【課題】半導体装置及び半導体モジュールを提供する。【解決手段】半導体モジュール200は、半導体基板10の上方に設けられたおもて面側金属層52と、おもて面側金属層の上面に設けられたメッキ層62と、おもて面側金属層の上面に設けられ、おもて面側金属層の上面でメッキ層と直接接して設けられたバリア層60と、バリア層の上方に設けられた絶縁保護層38と、を備える半導体装置100と、おもて面側金属層の上方に設けられたリードフレーム220と、メッキ層を介しておもて面側金属層とリードフレームとを接続するための接着層210と、を備える。【選択図】図2
Description
本発明は、半導体装置および半導体モジュールに関する。
特許文献1には、「めっき膜NPおよび半田SO2を介して、アノード電極AEにクリップCLが電気的に接続されている」ことが記載されている。
[先行技術文献]
[特許文献]
特許文献1 特開2014-099444号公報
特許文献2 特開2016-111290号公報
特許文献3 特開2017-059720号公報
特許文献4 特開2007-115853号公報
特許文献5 特開2013-234343号公報
特許文献6 特開2003-297868号公報
特許文献7 特開2003-324120号公報
[先行技術文献]
[特許文献]
特許文献1 特開2014-099444号公報
特許文献2 特開2016-111290号公報
特許文献3 特開2017-059720号公報
特許文献4 特開2007-115853号公報
特許文献5 特開2013-234343号公報
特許文献6 特開2003-297868号公報
特許文献7 特開2003-324120号公報
クラックの発生を抑制した半導体装置を提供する。
本発明の第1の態様においては、半導体基板の上方に設けられたおもて面側金属層と、
前記おもて面側金属層の上面に設けられたメッキ層と、前記おもて面側金属層の上面に設けられ、前記おもて面側金属層の上面で前記メッキ層と直接接して設けられたバリア層と、前記バリア層の上方に設けられた絶縁保護層と、を備える半導体装置を提供する。
前記おもて面側金属層の上面に設けられたメッキ層と、前記おもて面側金属層の上面に設けられ、前記おもて面側金属層の上面で前記メッキ層と直接接して設けられたバリア層と、前記バリア層の上方に設けられた絶縁保護層と、を備える半導体装置を提供する。
前記おもて面側金属層の厚みは、前記半導体基板の深さ方向において、前記メッキ層の厚みよりも厚く、前記バリア層の厚みよりも厚くてよい。
前記おもて面側金属層の厚みは、前記半導体基板の深さ方向において、1.0μm以上、6.0μm以下であってよい。
前記おもて面側金属層の材料は、アルミニウム‐シリコン合金、アルミニウム‐シリコン‐銅合金、またはアルミニウム‐ネオジム合金の少なくとも1つを含んでよい。
前記バリア層の厚みは、前記半導体基板の深さ方向において、前記メッキ層の厚みよりも薄くてよい。
前記バリア層の厚みは、前記半導体基板の深さ方向において、30.0nm以上、300.0nm以下であってよい。
前記バリア層の材料は、TiN、TiW、W、Cr、Mo、Ta、NbまたはSi3N4の少なくとも1つを含んでよい。
前記メッキ層の厚みは、前記半導体基板の深さ方向において、3.0μm以上、6.0μm以下であってよい。
前記メッキ層は、ニッケルメッキ層であってよい。
前記メッキ層は、前記半導体基板のおもて面と平行な方向において、前記おもて面側金属層の上面から前記バリア層の上面まで延伸して設けられてよい。
前記絶縁保護層の厚みは、前記半導体基板の深さ方向において、前記バリア層の厚みよりも厚くてよい。
前記絶縁保護層の厚みは、前記半導体基板の深さ方向において、1.0μm以上、10.0μm以下であってよい。
前記絶縁保護層の材料は、ポリイミドまたはポリベンゾオキサゾールの少なくとも1つを含んでよい。
前記絶縁保護層は、前記半導体基板のおもて面と平行な方向において、前記バリア層の上方から前記メッキ層の上方までオーバーラップして設けられてよい。前記絶縁保護層の端部が前記メッキ層の上方で終端してよい。
前記バリア層の開口部に設けられた前記メッキ層を前記絶縁保護層がオーバーラップする面積は、前記メッキ層と前記おもて面側金属層との接触面積の0%よりも大きく、10%以下であってよい。
前記バリア層の開口部に設けられた前記メッキ層を前記絶縁保護層がオーバーラップする距離は、前記メッキ層の厚み以上であってよい。
前記絶縁保護層には、前記半導体基板のおもて面と平行な方向において、前記おもて面側金属層の上方から前記バリア層の上方まで延伸する開口部が設けられていてよい。
前記バリア層には、前記おもて面側金属層の上方において開口部が設けられてよい。前記絶縁保護層の開口端と前記バリア層の開口端とは、前記半導体基板のおもて面と平行な方向において、前記メッキ層の厚み以上に離間していてよい。
前記半導体装置は、前記半導体基板の裏面側に裏面側金属層を備える縦型半導体構造を有してよい。
本発明の第2の態様においては、本発明の第1の態様に記載の半導体装置と、前記おもて面側金属層の上方に設けられたリードフレームと、前記おもて面側金属層と前記リードフレームとを接続するための接着層と、を備える半導体モジュールを提供する。
なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
本明細書においては、半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の2つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」、「おもて」、「裏」の方向は重力方向、または、半導体装置の実装時における基板等への取り付け方向に限定されない。
本明細書では、X軸、Y軸およびZ軸の直交座標軸を用いて技術的事項を説明する場合がある。本明細書では、半導体基板の上面と平行な面をXY面とし、半導体基板の深さ方向をZ軸とする。なお、本明細書において、Z軸方向に半導体基板を視た場合について平面視と称する。
各実施例においては、第1導電型をN型、第2導電型をP型とした例を示しているが、第1導電型をP型、第2導電型をN型としてもよい。この場合、各実施例における基板、層、領域等の導電型は、それぞれ逆の極性となる。
本明細書では、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および-は、それぞれ、それが付されていない層や領域よりも高ドーピング濃度および低ドーピング濃度であることを意味する。
図1は、半導体装置100の断面図の一例を示す。半導体装置100は、半導体基板10に設けられた、ソース領域12と、ベース領域14と、コンタクト領域15と、ドリフト領域18と、第1導電型領域20とを備える。
半導体基板10は、シリコン基板であってよく、炭化シリコン基板であってよく、窒化ガリウム等の窒化物半導体基板等であってもよい。半導体基板10は、おもて面21および裏面23を備える。
おもて面側金属層52は、半導体基板10の上方に設けられる。おもて面側金属層52の一部は、おもて面21と接して設けられてよい。おもて面側金属層52は、Al(アルミニウム)またはAlを含む合金の金属膜であってよい。おもて面側金属層52の材料は、アルミニウム‐シリコン合金、アルミニウム‐シリコン‐銅合金、またはアルミニウム‐ネオジム合金の少なくとも1つを含んでよい。おもて面側金属層52は、Ti(チタン)などのバリアメタル層上にAlまたはAlを含む合金の金属膜を積層させた積層膜であってもよい。
裏面側金属層24は、半導体基板10の下方に設けられる。本例の裏面側金属層24は、裏面23と接して設けられる。裏面側金属層24は、金属を含む材料で形成される。裏面側金属層24は、AlまたはAlを含む合金の金属膜であってよい。裏面側金属層24の材料は、アルミニウム‐シリコン合金、アルミニウム‐シリコン‐銅合金、またはアルミニウム‐ネオジム合金の少なくとも1つを含んでよい。裏面側金属層24は、Ti(チタン)などのバリアメタル層上にAlまたはAlを含む合金の金属膜を積層させた積層膜であってもよい。また、裏面側金属層24は、まずチタン層を形成し、次いでニッケル、金の順に金属膜を積層させた積層膜が用いられてよい。裏面側金属層24は、チタン、ニッケルおよび銀の積層膜であってもよい。
ドリフト領域18は、半導体基板10に設けられた第1導電型の領域である。本例のドリフト領域18は、一例としてN型である。ドリフト領域18は、半導体基板10において他のドーピング領域が形成されずに残存した領域であってよい。即ち、ドリフト領域18のドーピング濃度は半導体基板10のドーピング濃度であってよい。
ベース領域14は、半導体基板10のおもて面21に設けられた第2導電型の領域である。本例のベース領域14は、P-型である。
ソース領域12は、半導体基板10のおもて面21に設けられた第1導電型の領域である。本例のソース領域12は、N+型である。ソース領域12は、ベース領域14の上方に設けられる。
コンタクト領域15は、半導体基板10のおもて面21に設けられた第2導電型の領域である。コンタクト領域15のドーピング濃度は、ベース領域14のドーピング濃度よりも大きい。本例のコンタクト領域15は、P+型である。コンタクト領域15は、ベース領域14の内側に設けられる。本例のコンタクト領域15は、隣接する2つのソース領域12の間において、2つのソース領域12と接して設けられる。
第1導電型領域20は、半導体基板10において、ドリフト領域18の裏面23側に設けられる。第1導電型領域20のドーピング濃度は、ドリフト領域18よりも大きい。本例の第1導電型領域20は、N+型である。第1導電型領域20は、半導体基板10の種結晶基板であってよい。第1導電型領域20上には、ドリフト領域18がエピタキシャル成長により形成されてよい。
ゲート電極44は、半導体基板10との間にゲート絶縁膜42を挟んで設けられる。ゲート電極44の上面および側面には、層間絶縁膜46が設けられる。即ち、ゲート電極44の周囲は、ゲート絶縁膜42および層間絶縁膜46で覆われてよい。ゲート電極44は、おもて面21と平行な方向において、複数のソース領域12の間に設けられてよい。ゲート電極44の下方には、ベース領域14およびドリフト領域18が設けられてよい。
半導体装置100は、電力の制御等を行うためのパワー半導体装置であってよい。本例の半導体装置100は、半導体基板10の裏面23側に裏面側金属層24を備える縦型半導体構造を有してよい。但し、半導体装置100は、裏面23側に金属層を備えない横型半導体構造を有してもよい。
なお、本例では、半導体装置100として、プレーナゲート構造のMOSFETを例示して説明している。但し、半導体装置100は、トレンチゲート構造のMOSFETであってもよいし、ダイオード等の他の半導体装置であってもよい。半導体装置100は、SiCまたはGaNなどのワイドバンドギャップMOSFETであってもよい。
半導体基板10がSiCである場合、N型のドーパントはN(窒素)およびP(リン)のうち一種類以上の元素であってよく、P型のドーパントはAlおよびB(ボロン)のうち一種類以上の元素であってよい。半導体基板10がGaNである場合、N型のドーパントはSi(シリコン)、Ge(ゲルマニウム)、S(硫黄)およびO(酸素)のうち一種類以上の元素であってよく、P型のドーパントは、Mg(マグネシウム)、Ca(カルシウム)、Be(ベリリウム)およびZn(亜鉛)のうち1種類以上の元素であってよい。
図2は、半導体モジュール200の構成の一例を示す。本例の半導体モジュール200は、半導体装置100を備える。本例の半導体装置100は、図1で示したおもて面側金属層52の上方にバリア層60と、メッキ層62と絶縁保護層38とを備える。半導体モジュール200は、接着層210と、リードフレーム220と、充填層230とを備える。
バリア層60は、おもて面側金属層52の上面に設けられる。バリア層60には、おもて面側金属層52の上方において開口部160が設けられている。これにより、おもて面側金属層52の上面を露出させて、メッキ層62を成長させることができる。後述の通り、メッキ層62は、おもて面21と平行な方向に成長してよい。バリア層60は、おもて面側金属層52の上面でメッキ層62と直接接して設けられてよい。バリア層60の端部E60は、おもて面側金属層52の上方に設けられてよく、メッキ層62の下方に設けられてよく、絶縁保護層38の下方に設けられてよい。
バリア層60は、導電性の材料を含んでよく、絶縁性の材料を含んでよい。バリア層60の材料は、メッキ層62を成長させるための触媒とならない材料であってよい。バリア層60の材料は、おもて面側金属層52の材料と異なっていてよい。バリア層60の材料は、TiN、TiW、W、Cr、Mo、Ta、NbまたはSi3N4の少なくとも1つを含んでよい。
メッキ層62は、おもて面側金属層52の上面に設けられる。メッキ層62は、半導体装置100の上面のパッド電極を構成している。メッキ層62は、おもて面側金属層52の上面を起点に成長して形成される。即ち、メッキ層62は、おもて面側金属層52の上面がバリア層60で覆われた領域からは成長しない。但し、メッキ層62は、半導体基板10のおもて面21と平行な方向に成長してよく、バリア層60の上面を覆うように成長してよい。バリア層60とメッキ層62は、おもて面21と平行な方向に隣接して設けられてよい。メッキ層62の端部E62は、おもて面側金属層52の上方に設けられてよく、バリア層60の上方に設けられてよく、絶縁保護層38の下方に設けられてよい。
メッキ層62は、導電性の材料を含む。メッキ層62の材料は、おもて面側金属層52の材料と異なっていてよく、バリア層60の材料と異なっていてよい。メッキ層62は、ニッケルメッキ層であってよい。メッキ層62は、銅メッキ層などの他のメッキ層であってよい。
絶縁保護層38は、バリア層60の上方に設けられる。絶縁保護層38は、メッキ層62の上面において、メッキ層62と接して設けられてよい。本例の絶縁保護層38は、バリア層60の上面からメッキ層62の上面まで延伸して設けられている。絶縁保護層38の材料は、ポリイミド(PI)またはポリベンゾオキサゾール(PBO)の少なくとも1つを含んでよい。絶縁保護層38の端部E38は、メッキ層62の端部E62と離間して設けられる。絶縁保護層38の端部E38は、おもて面側金属層52の上方に設けられてよく、メッキ層62の上方に設けられてよい。端部E38は、半導体基板10のおもて面21において、バリア層60の端部E60よりも内側に位置してよい。端部E38は、半導体基板10のおもて面21において、メッキ層62の端部E62よりも内側に位置してよい。なお、本断面図において、内側とはメッキ層62を中心としてX軸方向の正側を指し、外側とはメッキ層62を中心としてX軸方向の負側を指す。
接着層210は、リードフレーム220と半導体装置100との間に設けられる。接着層210は、おもて面側金属層52とリードフレーム220とを接続する。接着層210は、リードフレーム220と半導体装置100とを電気的に接続してよい。接着層210は、リードフレーム220と半導体装置100とを物理的に接続してよい。接着層210は、おもて面側金属層52とリードフレーム220とを接続するはんだであってよい。本例の接着層210は、リードフレーム220とメッキ層62とを接続している。
リードフレーム220は、半導体モジュール200の外部と接続するための外部接続端子と接続されている。リードフレーム220は、おもて面側金属層52の上方に設けられる。リードフレーム220は、メッキ層62の上方に設けられる。リードフレーム220は、銅などで構成される板状の部材であってよい。リードフレーム220を用いることにより、ワイヤフレームを用いる場合よりも、半導体モジュール200の小型軽量化および高温動作環境における長期信頼性の向上を実現することができる。
充填層230は、半導体モジュール200の筐体内を充填するための充填剤である。充填層230の材料は、樹脂であってよい。充填層230は、任意のフィラーを含んでよい。充填層230は、絶縁保護層38の上方に設けられる。充填層230は、半導体装置100、接着層210およびリードフレーム220を覆うように設けられる。
図3は、半導体モジュール200の構成の変形例を示す。本例では、絶縁保護層38がメッキ層62と離間している点で図2の半導体モジュール200と相違する。本例では、図2の半導体モジュール200と相違する点について特に説明する。
絶縁保護層38は、バリア層60の上方に設けられる。絶縁保護層38は、バリア層60の上方において端部E38を有する。端部E38は、半導体基板10のおもて面21において、バリア層60の端部E60よりも外側に位置してよい。端部E38は、半導体基板10のおもて面21において、メッキ層62の端部E62よりも外側に位置してよい。絶縁保護層38には、半導体基板10のおもて面21と平行な方向において、おもて面側金属層52の上方からバリア層60の上方まで延伸する開口部138が設けられている。このように、絶縁保護層38は、メッキ層62をオーバーラップせずに設けられてよい。
メッキ層62は、おもて面21と平行な方向において、おもて面側金属層52の上面からバリア層60の上面まで延伸して設けられる。メッキ層62の端部E62は、バリア層60の上面に設けられてよい。メッキ層62の端部E62は、バリア層60の上面において、絶縁保護層38の端部E38と離間して設けられてよい。メッキ層62の端部E62は、バリア層60の端部E60と離間して設けられてよい。
図4Aは、比較例の半導体モジュール500の構成の一例を示す。本例の半導体モジュール500は、バリア層60を備えない点で図2および図3の実施例と相違する。絶縁保護層538がおもて面側金属層52の上面に設けられる。絶縁保護層538を形成した後に、絶縁保護層538で覆われていない領域にメッキ層62が成長する。これにより、おもて面側金属層52、絶縁保護層538およびメッキ層62の3種類の部材が集中するいわゆる三重点P1が形成される。
はんだ付けの際、熱膨張率の違いに起因して、メッキ層62と絶縁保護層538との界面に隙間が生じると、接着層210が楔状に侵入して、三重点P1を起点としてクラックが発生する場合がある。クラックがおもて面側金属層52の内部に侵入すると半導体装置100の故障の原因となる場合がある。
図4Bは、比較例の半導体モジュール500の構成の一例を示す。本例の半導体モジュール500は、バリア層60を備えずに、複数の絶縁保護層を備える点で図2および図3の実施例と相違する。本例の半導体モジュール500は、複数の絶縁保護層として、絶縁保護層538および絶縁保護層539を備える。
絶縁保護層538は、おもて面側金属層52の上面に設けられる。メッキ層62は、絶縁保護層538の開口部で露出したおもて面側金属層52の上面から成長する。絶縁保護層539は、絶縁保護層538およびメッキ層62を形成した後に、絶縁保護層538およびメッキ層62の上面に設けられる。絶縁保護層539は、接着層210が絶縁保護層538とメッキ層62との間に侵入するのを防止する。本例では、クラックの形成を抑制できるものの、メッキ工程から再び絶縁保護層の形成工程に戻るといった工程間を輸送する必要があり、製造工程が増加してしまう。また、クラックを抑制するために、絶縁保護層539のキュア温度を絶縁保護層538のキュア温度よりも低く設定すると、ポリイミドの重合度が異なることに起因して、製造プロセス時の糊残りが発生し、外観不良およびデバイス故障の原因となってしまう場合がある。
これに対して、半導体装置100は、バリア層60を設けることにより、三重点への接着層210の侵入を抑制することができる。そのため、複数の絶縁保護層38を設けることなく、製造工程を簡略化することができる。また、絶縁保護層38を一層とすることにより、絶縁保護層38の重合度を均一に成膜することができ、不良の発生を抑制することができる。
図5Aは、図2で示した半導体装置100の製造プロセス途中の断面図である。本例では、バリア層60の成膜後の半導体装置100の断面を示す。
おもて面側金属層52は、スパッタ等の任意の方法を用いて、半導体基板10のおもて面21に形成する。おもて面側金属層52の厚みD52は、ジンケート浴等の薬液の影響により一部が消失した場合であっても半導体装置100の動作に影響のない程度の厚みであってよい。おもて面側金属層52の厚みD52は、実用的なエッチング時間での加工が可能な程度の厚みであってよい。おもて面側金属層52の厚みD52は、半導体基板10の深さ方向において、バリア層60の厚みD60よりも厚くてよい。おもて面側金属層52の厚みD52は、半導体基板10の深さ方向において、1.0μm以上、6.0μm以下であってよく、2.0μm以上、5.5μm以下であってよい。
バリア層60は、おもて面側金属層52の上面に形成する。バリア層60は、スパッタ等の任意の方法で成膜してよい。バリア層60が絶縁性である場合、CVD法等の成膜技術を用いてバリア層60を成膜してよい。バリア層60は、エッチング加工が容易な材料であってよく、ジンケート浴およびニッケルメッキ浴の薬液に侵されにくい材料であってよい。例えば、バリア層60は、TiNである。
バリア層60の厚みD60は、ジンケート浴の薬液がおもて面側金属層52へと侵入することを防ぐ程度の厚みであってよい。バリア層60の厚みD60は、実用的なエッチング時間での加工が可能な程度の厚みであってよい。バリア層60の厚みD60は、半導体基板10の深さ方向において、メッキ層62の厚みよりも薄くてよい。バリア層60の厚みD60は、半導体基板10の深さ方向において、30.0nm以上、300.0nm以下であってよい。バリア層60の厚みD60は、半導体基板10の深さ方向において、50.0nm以上、100.0nm以下であってよい。
図5Bは、図2で示した半導体装置100の製造プロセス途中の断面図である。本例では、バリア層60のエッチング後の半導体装置100の断面を示す。バリア層60のエッチングによって、開口部160を形成し、おもて面側金属層52の上面が露出している。端部E60は、おもて面側金属層52上でのバリア層60の端部を示す。バリア層60がTiNの場合、Cl2/BCl3系のドライエッチングを用いてエッチングしてよい。
なお、エッチング前にエッチングマスクが形成され、エッチング後にエッチングマスクが除去されてよい。おもて面側金属層52とバリア層60の成膜を続けて行うことにより、バリア層60とおもて面側金属層52との密着性を向上することができる。おもて面側金属層52とバリア層60の成膜を続けて行うとは、おもて面側金属層52の成膜工程とバリア層60の成膜工程との間にパターニング工程が含まれないことを指す。
図5Cは、図2で示した半導体装置100の製造プロセス途中の断面図である。本例では、置換層61の形成後の半導体装置100の断面を示す。
置換層61は、おもて面側金属層52の上面に設けられる。置換層61は、ジンケート浴によって、おもて面側金属層52のAlと置換されたZnであってよい。Znは、Alよりもイオン化傾向が小さいので、ジンケート浴を行うことで、おもて面側金属層52の最表面では、AlとZnの置換が発生する。一方、バリア層60が存在する領域では、ジンケート浴の薬液がバリア層60に遮られ、おもて面側金属層52まで到達できないので、AlとZnの置換が発生しない。結果として、置換層61は、おもて面側金属層52の最表面のみに形成される。置換層61は、ジンケート浴を2回繰り返すダブルジンケート工程によって形成されてもよい。
図5Dは、図2で示した半導体装置100の製造プロセス途中の断面図である。本例では、メッキ層62の形成後の半導体装置100の断面を示す。
メッキ層62は、おもて面側金属層52の上面から成長して形成される。メッキ層62は、半導体基板10の深さ方向に成長するのに加えて、おもて面21と平行な方向にも成長する。メッキ層62は、半導体基板10のおもて面21と平行な方向において、おもて面側金属層52の上面からバリア層60の上面まで延伸して設けられてよい。本例のメッキ層62は、バリア層60の端部E62の上面を覆う。メッキ層62がバリア層60の上面を覆う距離は、メッキ層62の厚みD62以上であってよい。
メッキ層62は、ニッケル等のメッキ浴を行い形成される。メッキ層62は、Ni-P系の無電解メッキ浴を用いて形成されてよい。メッキ層62がメッキ工程により形成されているか否かは、メッキ層62に含まれるP(リン)を分析することにより判別することができる。メッキ層62は、無電解メッキ浴で形成されてもよいし、電解メッキ浴で形成されてもよい。
無電解メッキ浴では、薬液に浸すことで反応が進むので、利便性がよく、安全性が高い。Niは、Znよりもイオン化傾向が小さいので、Niメッキ浴を行うことで、置換層61の近傍でZnとNiの置換が発生し、置換されたNi自体が触媒となってメッキ層62の成長が進む。メッキ層62の厚みD62は、半導体装置100で扱う電力の大きさに応じて決定されてよい。メッキ層62の厚みD62は、はんだの主成分であるSnのおもて面側金属層52への拡散を抑制可能な厚みであってよい。メッキ層62の厚みD62は、半導体基板10の深さ方向において、3.0μm以上、6.0μm以下であってよい。なお、おもて面側金属層52の厚みD52は、半導体基板10の深さ方向において、メッキ層62の厚みD62よりも厚くてよい。
図5Eは、図2で示した半導体装置100の製造プロセス途中の断面図である。本例では、絶縁保護層38の形成後の半導体装置100の断面を示す。
絶縁保護層38は、バリア層60およびメッキ層62の上面に形成される。本例の絶縁保護層38は、半導体基板10のおもて面21と平行な方向において、バリア層60の上方からメッキ層62の上方までオーバーラップして設けられる。絶縁保護層38には、メッキ層62が露出した開口部138を形成してよい。絶縁保護層38の端部E38は、メッキ層62の上方で終端してよい。絶縁保護層38の厚みD38は、半導体基板10の深さ方向において、バリア層60の厚みD60よりも厚くてよい。絶縁保護層38の厚みD38は、半導体基板10の深さ方向において、1.0μm以上、10.0μm以下であってよい。
絶縁保護層38は、スピンコートなどの手法を用いた塗布膜であってよい。絶縁保護層38の材料は、非感光性ポリイミドであってよい。フォトレジストをエッチングマスクとして絶縁保護層38をパターニングして、絶縁保護層38に開口部138が設けられてよい。フォトレジストは、使用後に除去されてよい。絶縁保護層38は、窒素雰囲気中において、300℃未満の温度で焼き締めされてよい。
本図の工程において、半導体装置100の製造工程が終了してよい。半導体装置100を用いて半導体モジュール200を製造する場合は、さらに接着層210、リードフレーム220および充填層230等の製造工程を実行してよい。
図5Fは、図2で示した半導体モジュール200の製造プロセス途中の断面図である。本例では、充填層230の形成後の半導体モジュール200の断面を示す。
接着層210およびリードフレーム220は、メッキ層62の上面に設けられる。リードフレーム220は、接着層210を介して、メッキ層62の上面に固定される。リードフレーム220は、絶縁保護層38およびメッキ層62と離間して設けられる。半導体モジュール200の筐体には樹脂等の充填層230を充填してよい。
本例の絶縁保護層38は、メッキ層62をオーバーラップして設けられる。距離L1は、バリア層60の開口部160に設けられたメッキ層62を絶縁保護層38がオーバーラップする距離である。距離L1は、おもて面21と平行な方向において、バリア層60の端部E60から絶縁保護層38の端部E38までの距離であってよい。距離L1は、接着層210がメッキ層62と絶縁保護層38との界面に侵入して、おもて面側金属層52の近傍まで侵入できないような大きさであってよい。距離L1は、メッキ層62の厚みD62以上であってよい。
バリア層60の開口部160に設けられたメッキ層62を絶縁保護層38がオーバーラップする面積の上限は、半導体装置100の要求される電気特性を満たすように決定されてよい。バリア層60の開口部160に設けられたメッキ層62を絶縁保護層38がオーバーラップする面積の下限は、メッキ層62と絶縁保護層38との界面への接着層210の侵入を抑制する観点から決定されてよい。バリア層60の開口部160に設けられたメッキ層62を絶縁保護層38がオーバーラップする面積は、メッキ層62とおもて面側金属層52との接触面積の0%よりも大きく、10%以下であってよい。
図6Aは、図3で示した半導体装置100の製造プロセス途中の断面図である。本例では、バリア層60の成膜後の半導体装置100の断面を示す。おもて面側金属層52の上面にバリア層60を成膜する工程後の状態は、図5Aの実施例と同一であってよい。
図6Bは、図3で示した半導体装置100の製造プロセス途中の断面図である。本例では、バリア層60のエッチング後の半導体装置100の断面を示す。バリア層60に開口部160を形成する工程後の状態は、図5Bの実施例と同一であってよい。
図6Cは、図3で示した半導体装置100の製造プロセス途中の断面図である。本例では、絶縁保護層38の形成後の半導体装置100の断面を示す。本例では、置換層61を形成する前に絶縁保護層38を形成している点で図5Cの実施例と相違する。
絶縁保護層38は、バリア層60を形成した後に形成される。絶縁保護層38は、メッキ層62を形成する前に形成されてよい。絶縁保護層38は、置換層61を形成した後であって、メッキ層62を形成する前に形成されてよい。本例の絶縁保護層38は、メッキ層62の上方には形成されないので、メッキ層62を形成する前に形成することができる。絶縁保護層38は、図5Eで説明した方法と同一の方法で形成されてよい。但し、絶縁保護層38は、メッキ層62を形成した後に形成されてもよい。
絶縁保護層38は、窒素雰囲気中において、300℃以上、400℃以下の温度で焼き締めされてよい。ここで、メッキ層62を高温でアニールすると、クラックが発生する場合がある。絶縁保護層38をメッキ層62よりも前に形成することで、メッキ層62の耐熱性によらず比較的高温で焼き締めすることができる。なお、絶縁保護層38は、窒素雰囲気中において、300℃未満の温度で焼き締めされてもよい。
図6Dは、図3で示した半導体装置100の製造プロセス途中の断面図である。本例では、置換層61の形成後の半導体装置100の断面を示す。本例の置換層61は、絶縁保護層38がバリア層60の上面に形成された後に、おもて面側金属層52の上面に形成される。この場合であっても、置換層61は、絶縁保護層38およびバリア層60の上面には形成されず、おもて面側金属層52の上面にのみ形成される。置換層61の形成方法は、図5Cで説明した方法と同一であってよい。なお、置換層61は、絶縁保護層38を形成する前に形成されてよい。
図6Eは、図3で示した半導体装置100の製造プロセス途中の断面図である。本例では、メッキ層62の形成後の半導体装置100の断面を示す。本例のメッキ層62は、絶縁保護層38がバリア層60の上面に形成された後に、おもて面側金属層52の上面に形成される。本例の絶縁保護層38は、メッキ層62をオーバーラップせずに設けられる。メッキ層62は、バリア層60をオーバーラップして設けられてよい。
図6Fは、図3で示した半導体モジュール200の製造プロセス途中の断面図である。本例では、充填層230の形成後の半導体モジュール200の断面を示す。
距離L2は、おもて面21と平行な方向における、絶縁保護層38の端部E38とバリア層60の端部E60との距離である。即ち、距離L2は、半導体基板10のおもて面21と平行な方向における、絶縁保護層38の開口端とバリア層60の開口端との距離に相当する。距離L2は、メッキ層62の厚みD62以上であってよい。距離L2をメッキ層62の厚みD62以上とすることで、メッキ層62が横方向に成長した場合であっても、絶縁保護層38とメッキ層62とを離間させることができる。絶縁保護層38とメッキ層62とを離間させることで、クラックの発生を抑制することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
10・・・半導体基板、12・・・ソース領域、14・・・ベース領域、15・・・コンタクト領域、18・・・ドリフト領域、20・・・第1導電型領域、21・・・おもて面、23・・・裏面、24・・・裏面側金属層、38・・・絶縁保護層、42・・・ゲート絶縁膜、44・・・ゲート電極、46・・・層間絶縁膜、52・・・おもて面側金属層、60・・・バリア層、61・・・置換層、62・・・メッキ層、100・・・半導体装置、138・・・開口部、160・・・開口部、200・・・半導体モジュール、210・・・接着層、220・・・リードフレーム、230・・・充填層、500・・・半導体モジュール、538・・・絶縁保護層、539・・・絶縁保護層
Claims (20)
- 半導体基板の上方に設けられたおもて面側金属層と、
前記おもて面側金属層の上面に設けられたメッキ層と、
前記おもて面側金属層の上面に設けられ、前記おもて面側金属層の上面で前記メッキ層と直接接して設けられたバリア層と、
前記バリア層の上方に設けられた絶縁保護層と、
を備える半導体装置。 - 前記おもて面側金属層の厚みは、前記半導体基板の深さ方向において、前記メッキ層の厚みよりも厚く、前記バリア層の厚みよりも厚い
請求項1に記載の半導体装置。 - 前記おもて面側金属層の厚みは、前記半導体基板の深さ方向において、1.0μm以上、6.0μm以下である
請求項1または2に記載の半導体装置。 - 前記おもて面側金属層の材料は、アルミニウム‐シリコン合金、アルミニウム‐シリコン‐銅合金、またはアルミニウム‐ネオジム合金の少なくとも1つを含む
請求項1から3のいずれか一項に記載の半導体装置。 - 前記バリア層の厚みは、前記半導体基板の深さ方向において、前記メッキ層の厚みよりも薄い
請求項1から4のいずれか一項に記載の半導体装置。 - 前記バリア層の厚みは、前記半導体基板の深さ方向において、30.0nm以上、300.0nm以下である
請求項1から5のいずれか一項に記載の半導体装置。 - 前記バリア層の材料は、TiN、TiW、W、Cr、Mo、Ta、NbまたはSi3N4の少なくとも1つを含む
請求項1から6のいずれか一項に記載の半導体装置。 - 前記メッキ層の厚みは、前記半導体基板の深さ方向において、3.0μm以上、6.0μm以下である
請求項1から7のいずれか一項に記載の半導体装置。 - 前記メッキ層は、ニッケルメッキ層である
請求項1から8のいずれか一項に記載の半導体装置。 - 前記メッキ層は、前記半導体基板のおもて面と平行な方向において、前記おもて面側金属層の上面から前記バリア層の上面まで延伸して設けられる
請求項1から9のいずれか一項に記載の半導体装置。 - 前記絶縁保護層の厚みは、前記半導体基板の深さ方向において、前記バリア層の厚みよりも厚い
請求項1から10のいずれか一項に記載の半導体装置。 - 前記絶縁保護層の厚みは、前記半導体基板の深さ方向において、1.0μm以上、10.0μm以下である
請求項1から11のいずれか一項に記載の半導体装置。 - 前記絶縁保護層の材料は、ポリイミドまたはポリベンゾオキサゾールの少なくとも1つを含む
請求項1から12のいずれか一項に記載の半導体装置。 - 前記絶縁保護層は、前記半導体基板のおもて面と平行な方向において、前記バリア層の上方から前記メッキ層の上方までオーバーラップして設けられ、
前記絶縁保護層の端部が前記メッキ層の上方で終端する
請求項1から13のいずれか一項に記載の半導体装置。 - 前記バリア層の開口部に設けられた前記メッキ層を前記絶縁保護層がオーバーラップする面積は、前記メッキ層と前記おもて面側金属層との接触面積の0%よりも大きく、10%以下である
請求項14に記載の半導体装置。 - 前記バリア層の開口部に設けられた前記メッキ層を前記絶縁保護層がオーバーラップする距離は、前記メッキ層の厚み以上である
請求項14または15に記載の半導体装置。 - 前記絶縁保護層には、前記半導体基板のおもて面と平行な方向において、前記おもて面側金属層の上方から前記バリア層の上方まで延伸する開口部が設けられている
請求項1から13のいずれか一項に記載の半導体装置。 - 前記バリア層には、前記おもて面側金属層の上方において開口部が設けられており、
前記絶縁保護層の開口端と前記バリア層の開口端とは、前記半導体基板のおもて面と平行な方向において、前記メッキ層の厚み以上に離間している
請求項17に記載の半導体装置。 - 前記半導体基板の裏面側に裏面側金属層を備える縦型半導体構造を有する
請求項1から18のいずれか一項に記載の半導体装置。 - 請求項1から19のいずれか一項に記載の半導体装置と、
前記おもて面側金属層の上方に設けられたリードフレームと、
前記おもて面側金属層と前記リードフレームとを接続するための接着層と、
を備える半導体モジュール。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022055018A JP2023147494A (ja) | 2022-03-30 | 2022-03-30 | 半導体装置および半導体モジュール |
US18/172,352 US20230317649A1 (en) | 2022-03-30 | 2023-02-22 | Semiconductor device and semiconductor module |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2022055018A JP2023147494A (ja) | 2022-03-30 | 2022-03-30 | 半導体装置および半導体モジュール |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2023147494A true JP2023147494A (ja) | 2023-10-13 |
Family
ID=88193597
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2022055018A Pending JP2023147494A (ja) | 2022-03-30 | 2022-03-30 | 半導体装置および半導体モジュール |
Country Status (2)
Country | Link |
---|---|
US (1) | US20230317649A1 (ja) |
JP (1) | JP2023147494A (ja) |
-
2022
- 2022-03-30 JP JP2022055018A patent/JP2023147494A/ja active Pending
-
2023
- 2023-02-22 US US18/172,352 patent/US20230317649A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230317649A1 (en) | 2023-10-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7394158B2 (en) | Solderable top metal for SiC device | |
TWI496251B (zh) | 半導體裝置、該半導體裝置的製造方法及電子元件 | |
EP2045840B1 (en) | Wiring board with guard ring | |
US9005462B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
CN1777978A (zh) | 减少晶片划片区中的金属 | |
JP6347309B2 (ja) | 半導体装置および半導体装置の製造方法 | |
JP2013201413A (ja) | 半導体装置および半導体装置の製造方法 | |
TW201826394A (zh) | 半導體裝置及其製造方法 | |
JPWO2007023963A1 (ja) | 半導体装置 | |
US10177109B2 (en) | Method of manufacturing semiconductor device | |
US20210234007A1 (en) | SiC SEMICONDUCTOR DEVICE | |
CN107017288B (zh) | 半导体装置及半导体装置的制造方法 | |
JP2011198780A (ja) | 半導体装置およびその製造方法 | |
JP2012248754A (ja) | 半導体装置の製造方法、及び半導体装置 | |
JP2023147494A (ja) | 半導体装置および半導体モジュール | |
JP2013098203A (ja) | 半導体装置および半導体装置の製造方法 | |
JP4604633B2 (ja) | 半導体装置とその製造方法 | |
US11621319B2 (en) | SiC semiconductor device | |
JPWO2018055838A1 (ja) | 半導体素子の製造方法及び半導体基板 | |
CN109817697B (zh) | 半导体装置及其制造方法 | |
JP2010056228A (ja) | 半導体装置およびその製造方法 | |
US20220262905A1 (en) | Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device | |
EP4358131A1 (en) | Semiconductor device with stacked conductive layers and related methods | |
JP6918902B2 (ja) | 半導体装置の製造方法 | |
US20240162305A1 (en) | Semiconductor device and method of manufacturing the same |