JP2023139568A - インダクタ及びこれを備えるｄｃｄｃコンバータ - Google Patents

Abstract

【課題】インダクタンスがより高められたインダクタを提供する。【解決手段】インダクタ１０は、複数の軟磁性薄帯１３１がＺ方向に積層されてなる磁性コア１００と、磁性コア１００をＺ方向に貫通し、Ｘ方向に配列された第１及び第２貫通孔１０１，１０２に挿入された第１コイル導体１１０とを備える。複数の軟磁性薄帯１３１のそれぞれは、ギャップＧによって複数の小片Ｐに分割されている。Ｘ方向におけるギャップＧの平均間隔をａ２とし、Ｙ方向におけるギャップＧの平均間隔をａ１とした場合、ａ１がａ２よりも大きい。これにより、磁束の打ち消し合いが低下することから、インダクタンスが高められる。【選択図】図５

Description

本開示はインダクタ及びこれを備えるＤＣＤＣコンバータに関する。

スイッチング電源に用いられるインダクタは、小型で大きなインダクタンスを得ることが求められる。これを実現すべく、特許文献１には、小片に分割された複数の軟磁性薄帯が積層されてなる磁性コアを用いたインダクタが提案されている。特許文献１に記載されたインダクタは、１つのコイル導体に含まれる２つの区間が磁性コアに設けられた２つの貫通孔にそれぞれ挿入された構造を有している。

特開２０２２－０２６４０１号公報

本開示は、インダクタンスがより高められたインダクタを提供することを目的とする。

本開示によるインダクタは、互いに直交する第１及び２方向に延在する複数の軟磁性薄帯が第１及び第２方向と直交する第３方向に積層されてなる磁性コアと、磁性コアを第３方向に貫通し、第１方向に配列された第１及び第２貫通孔に挿入された第１コイル導体とを備え、複数の軟磁性薄帯のそれぞれは、ギャップによって複数の小片に分割されており、第１方向におけるギャップの平均間隔をａ２とし、第２方向におけるギャップの平均間隔をａ１とした場合、ａ１がａ２よりも大きい。

本開示によれば、インダクタンスがより高められたインダクタを提供することが可能となる。

図１は、本開示の第１の実施形態によるインダクタ１０の外観を示す略斜視図である。 図２は、インダクタ１０の略分解斜視図である。 図３は、磁束の方向を説明するための模式図である。 図４は、磁性コア１００の構造を説明するための模式図である。 図５は、軟磁性薄帯１３１の模式的なＸＹ平面図である。 図６は、軟磁性薄帯１３１の一部を拡大して示す略平面図である。 図７は、軟磁性薄帯１３１にギャップＧを形成する方法を説明するための模式図である。 図８は、本開示の第２の実施形態によるインダクタ２０の外観を示す略斜視図である。 図９は、インダクタ２０を用いたＤＣＤＣコンバータ３０の回路図である。 図１０は、実施例の結果を示す表である。

以下、添付図面を参照しながら、本開示の好ましい実施形態について詳細に説明する。

図１は、本開示の第１の実施形態によるインダクタ１０の外観を示す略斜視図である。また、図２は、インダクタ１０の略分解斜視図である。

図１及び図２に示すように、第１の実施形態によるインダクタ１０は、第１貫通孔１０１及び第２貫通孔１０２を有する磁性コア１００と、第１及び第２貫通孔１０１，１０２に挿入された第１コイル導体１１０とを備えている。磁性コア１００の外形は略直方体形状であり、第１及び第２貫通孔１０１，１０２は、磁性コア１００を第３方向であるＺ方向に貫通する。第１貫通孔１０１と第２貫通孔１０２は、第１方向であるＸ方向に配列されている。第１貫通孔１０１と第２貫通孔１０２の第２方向であるＹ方向における位置は等しく、磁性コア１００のＹ方向における略中央に配置されている。

第１コイル導体１１０は、銅（Ｃｕ）などの良導体からなり、第１貫通孔１０１に挿入される区間１１１と、第２貫通孔１０３に挿入される区間１１２と、区間１１１，１１２を接続する区間１１３とを有している。第１コイル導体１１０は、区間１１１、区間１１３、区間１１２が連続して接続されることにより１ターンコイルが構成される。区間１１１，１１２はＺ方向に延在し、区間１１３はＸ方向に延在する。区間１１３は、区間１１１のＺ方向における一端と区間１１２のＺ方向における一端を接続する。区間１１１，１１２のＺ方向における他端は磁性コア１００から突出し、その先端は入力端子及び出力端子として用いられる。これにより、第１コイル導体１１０に電流を流すと、区間１１１と区間１１２には互いに逆方向に電流が流れることになる。その結果、区間１１１に流れる電流によって生じる磁束の向きと、区間１１２に流れる電流によって生じる磁束の向きはＺ方向から見て逆向きとなるため、図３において符号φ１で示すように、一部の磁束は互いに強め合う。しかしながら、第１及び第２貫通孔１０１，１０２を大きく周回する磁束成分については、図３において符号φ２で示すように、互いに打ち消し合うことになる。なお、磁性コア１００から突出する区間１１１，１１２のＺ方向における他端は、ＸＹ平面の面内方向に沿って延在する区間をさらに備えていてもよい。これにより、インダクタ１０を基板に実装する際の基板のパッドに対して接続し易くなる。

磁性コア１００は、図４に示すように、ＸＹ方向に延在する複数の軟磁性薄帯１３１が樹脂などの非磁性材料１３２を介してＺ方向に積層された構成を有している。これにより、磁性コア１００は、ＸＹ平面方向における透磁率が高く、Ｚ方向における透磁率が低くなる。磁性コア１００を構成する軟磁性薄帯１３１は、アモルファス合金やナノ結晶合金などの高透磁率金属材料からなり、ＸＹ平面図である図５に示すように、網目状のギャップＧによって複数の小片Ｐに分割されている。ギャップＧは、軟磁性薄帯１３１のＸＹ平面方向における透磁率を調整する役割を果たし、これによりインダクタ１０の磁気飽和が防止される。

図６は、軟磁性薄帯１３１の一部を拡大して示す略平面図である。

図６に示すように、軟磁性薄帯１３１に設けられたギャップＧはランダムではなく、主に、略Ｘ方向に延在するギャップＧｘと、略Ｙ方向に延在するギャップＧｙによって構成されている。そして、Ｙ方向に隣接するギャップＧｘのＹ方向における間隔をａ１とし、Ｘ方向に隣接するギャップＧｙのＸ方向における間隔をａ２とした場合、ａ１＞ａ２である。つまり、ギャップＧｙのＸ方向における間隔よりも、ギャップＧｘのＹ方向における間隔の方が広い。好ましくはａ１／ａ２の値が１．１以上であり、より好ましくはａ１／ａ２の値が１．３以上である。これにより、第１コイル導体１１０の第１貫通孔１０１に挿入された区間によって生じる磁束と、第１コイル導体１１０の第２貫通孔１０２に挿入された区間によって生じる磁束の干渉をよりいっそう低減し、高いインダクタンスを得ることができる。ａ１及びａ２の値は、ギャップＧの間隔が大きくなり過ぎることを抑制してインダクタンス低下に基づく定格電流値を十分に確保するという観点では、いずれも５０～１１０μｍの範囲であることが好ましく、６０～１００μｍの範囲であることがより好ましい。ａ１およびａ２の値をこの範囲内に収めるには、ａ１／ａ２の範囲は２．２以下であることが好ましく、１．６以下であることがより好ましい。

ここで、ａ１，ａ２の値が一定ではない場合、平均値を用いても構わない。つまり、ａ１としては、Ｙ方向に隣接するギャップＧｘのＹ方向における平均間隔とし、ａ２としては、Ｘ方向に隣接するギャップＧｙのＸ方向における平均間隔としても構わない。Ｙ方向に隣接するギャップＧｘのＹ方向における平均間隔ａ１及びＸ方向に隣接するギャップＧｙのＸ方向における平均間隔ａ２は、軟磁性薄帯１３１のＸＹ平面を撮像した画像から求めることができる。一例として、図６に示すように、軟磁性薄帯１３１のＸＹ平面を撮像した画像に任意の判定領域１３１Ａを設定するとともに、この判定領域１３１Ａ内にＸ方向に延在する仮想線ＬｘとＹ方向に延在する仮想線Ｌｙを設定し、仮想線Ｌｘと交差するギャップＧｙの数と、仮想線Ｌｙと交差するギャップＧｘの数に基づいて、ａ１，ａ２の値を決定することができる。図６に示す例では、仮想線Ｌｘと交差するギャップＧｙの数は１０個であり、仮想線Ｌｙと交差するギャップＧｘの数は７個であることから、判定領域１３１ＡのＸ方向における幅をＷｘ、判定領域１３１ＡのＹ方向における幅をＷｙとした場合、ａ１＝Ｗｙ／７、ａ２＝Ｗｘ／１０となる。仮想線Ｌｘ，Ｌｙは、それぞれ複数本設定しても構わない。また、判定領域１３１Ａを複数設定しても構わないし、そのサイズも特に限定されない。判定領域１３１Ａを設定する位置についても特に限定されないが、第１貫通孔１０１と第２貫通孔１０２の間に設定することが好ましい。

このような形状を有するギャップＧを形成する方法としては、図７に示すように、複数のネジ山を有するローラー１５に軟磁性薄帯１３１を押し当てることによって、ネジ山に沿った略平行なギャップＧを形成した後、軟磁性薄帯１３１を９０°回転させた状態で同様の工程を行う方法が挙げられる。この場合、ネジ山のピッチ、ローラー１５に押し当てる順序などによって、ａ１，ａ２の値を調整することができる。

このように、本実施形態においては、軟磁性薄帯１３１に設けられたギャップＧがａ１＞ａ２の条件を満たしていることから、透磁率に異方性が生じる。つまり、Ｙ方向における透磁率よりもＸ方向における透磁率の方が低くなる。これにより、軟磁性薄帯１３１の透磁率に異方性がない場合と比べて、図３において符号φ２で示す磁束の打ち消し合いが低減することから、インダクタンスが高められる。

また、図５に示すように、第１及び第２貫通孔１０１，１０２のＹ方向における幅をｃとした場合、ａ２＜ｃを満たしていることが好ましい。これによれば、第１及び第２貫通孔１０１，１０２のＸ方向における端面近傍においてギャップＧｘの存在しない領域が形成されず、第１及び第２貫通孔１０１，１０２のＸ方向における端面近傍に少なくとも一つのギャップＧｘが存在することになる。このため、第１及び第２貫通孔１０１，１０２のＸ方向における端面近傍における透磁率が局所的に高くなることがなく、所望のインダクタンスを得ることが可能となる。

さらに、図５に示すように、磁性コア１００のＸ方向におけるエッジＥと第１及び第２貫通孔１０１，１０２のエッジＥに近い方とのＸ方向における距離をｄとし、第１貫通孔１０１と第２貫通孔１０２のＸ方向における距離を２ｅとした場合、上述したａ１／ａ２の値は、ｄ／ｅの値の１．１倍以上であることが好ましい。ここで、距離ｄを固定しつつ磁性コア１００のＸ方向におけるサイズを小型化するためには、距離２ｅを小さくする必要があり、この場合、ｄ／ｅの値は大きくなる。しかしながら、距離２ｅを小さくすると第１コイル導体１１０の区間１１１と区間１１２の結合が強くなる。そして、区間１１１と区間１１２の結合を抑えつつ、磁性コア１００のＸ方向におけるサイズを小型化するためには、ａ１／ａ２の値をｄ／ｅの値の１．１倍以上とすればよい。つまり、ａ１／ａ２の値を十分に大きくすることにより、区間１１１と区間１１２の結合を抑えつつ、磁性コア１００のＸ方向におけるサイズを小型化することが可能となる。

なお、距離ｄには、磁性コア１００のＸ方向における一方（正側）のエッジＥと一方のエッジＥに近い方である第２貫通孔１０２とのＸ方向における距離ｄと、磁性コア１００のＸ方向における他方（負側）のエッジＥと他方のエッジＥに近い方である第１貫通孔１０１とのＸ方向における距離ｄがあり、これらは互いに等しくなるように設定される。但し、製造ばらつきによる誤差は等しい範囲に含まれるものとする。また、第１貫通孔１０１と第２貫通孔１０２のＸ方向における距離２ｅは、第１貫通孔１０１の第２貫通孔１０２側の縁から第２貫通孔１０２の第１貫通孔１０１側の縁までの距離である。

図８は、本開示の第２の実施形態によるインダクタ２０の外観を示す略斜視図である。

図８に示すように、第２の実施形態によるインダクタ２０は、第１～第４貫通孔１０１～１０４を有する磁性コア１００と、第１及び第２貫通孔１０１，１０２に挿入された第１コイル導体２１０と、第３及び第４貫通孔１０３，１０４に挿入された第２コイル導体２２０とを備えている。第１～第４貫通孔１０１～１０４は、いずれも磁性コア１００をＺ方向に貫通する。第１貫通孔１０１と第２貫通孔１０２はＸ方向に配列され、第３貫通孔１０３と第４貫通孔１０４はＸ方向に配列され、第１貫通孔１０１と第３貫通孔１０３はＹ方向に配列され、第２貫通孔１０２と第４貫通孔１０４はＹ方向に配列されている。

第１コイル導体２１０は、第１貫通孔１０１に挿入される区間２１１と、第２貫通孔１０２に挿入される区間２１２と、区間２１１，２１２を接続する区間２１３とを有している。第１コイル導体２１０は、区間２１１、区間２１３、区間２１２が連続して接続されることにより１ターンコイルが構成される。同様に、第２コイル導体２２０は、第３貫通孔１０３に挿入される区間２２１と、第４貫通孔１０４に挿入される区間２２２と、区間２２１，２２２を接続する区間２２３とを有している。第２コイル導体２２０は、区間２２１、区間２２３、区間２２２が連続して接続されることにより１ターンコイルが構成される。そして、磁性コア１００から突出する区間２１１，２１２のＺ方向における先端は、第１コイル導体２１０によって構成される第１インダクタの入力端子及び出力端子として用いられ、磁性コア１００から突出する区間２２１，２２２のＺ方向における先端は、第２コイル導体２２０によって構成される第２インダクタの入力端子及び出力端子として用いられる。なお、磁性コア１００から突出する区間２１１，２１２，２２１，２２２のＺ方向における先端は、ＸＹ平面の面内方向に沿って延在する区間をさらに備えていてもよい。これにより、インダクタ２０を基板に実装する際の基板のパッドに対して接続し易くなる。

本実施形態においても、第１の実施形態と同様、磁性コア１００を構成する軟磁性薄帯１３１に設けられたギャップＧがａ１＞ａ２の関係を満たすことにより、第１コイル導体２１０の区間２１１，２１２の結合を抑えることができるとともに、第２コイル導体２２０の区間２２１，２２２の結合を抑えることが可能となる。

本実施形態によるインダクタ２０が例示するように、一つの磁性コア１００に複数のコイル導体が挿入されていても構わない。また、コイル導体の断面や貫通孔の断面が矩形である必要はなく、図８に示すように円形であっても構わない。

図９は、インダクタ２０を用いたＤＣＤＣコンバータ３０の回路図である。

図９に示すＤＣＤＣコンバータ３０は、一対の入力端子５１，５２と、一対の出力端子５３，５４と、入力端子５１と出力端子５３の間に直列にこの順に接続されたスイッチングトランジスタＳＷ１及びインダクタＬ１と、入力端子５１と出力端子５３の間に直列にこの順に接続されたスイッチングトランジスタＳＷ２及びインダクタＬ２と、出力端子５３，５４間に接続されたキャパシタＣ１とを備えている。スイッチングトランジスタＳＷ１とインダクタＬ１からなる回路と、スイッチングトランジスタＳＷ２とインダクタＬ２からなる回路は、入力端子５１と出力端子５３の間に並列に接続される。入力端子５２と出力端子５４はグランドラインを構成する。スイッチングトランジスタＳＷ１及びインダクタＬ１の接続点とグランドラインの間にはダイオードＤ１が逆方向に接続され、スイッチングトランジスタＳＷ２及びインダクタＬ２の接続点とグランドラインの間にはダイオードＤ２が逆方向に接続される。スイッチングトランジスタＳＷ１，ＳＷ２は、図示しない制御回路によって交互にオンオフし、これにより、入力電圧Ｖｉｎを降圧した出力電圧Ｖｏｕｔが生成される。

このような構成を有するＤＣＤＣコンバータ３０において、上述したインダクタ２０がインダクタＬ１，Ｌ２として用いられる。例えば、第１コイル導体２１０が一方のインダクタＬ１を構成し、第２コイル導体２２０が他方のインダクタＬ２を構成する。これにより、ＤＣＤＣコンバータ３０を構成する部品点数を削減することが可能となる。

以上、本開示の好ましい実施形態について説明したが、本開示は、上記の実施形態に限定されることなく、本開示の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本開示の範囲内に包含されるものであることはいうまでもない。

本開示に係る技術には、以下の構成例が含まれるが、これに限定されるものではない。

本開示によるインダクタは、互いに直交する第１及び２方向に延在する複数の軟磁性薄帯が第１及び第２方向と直交する第３方向に積層されてなる磁性コアと、磁性コアを第３方向に貫通し、第１方向に配列された第１及び第２貫通孔に挿入された第１コイル導体とを備え、複数の軟磁性薄帯のそれぞれは、ギャップによって複数の小片に分割されており、第１方向におけるギャップの平均間隔をａ２とし、第２方向におけるギャップの平均間隔をａ１とした場合、ａ１がａ２よりも大きい。これによれば、第１コイル導体の第１貫通孔に挿入された区間によって生じる磁束と、第１コイル導体の第２貫通孔に挿入された区間によって生じる磁束の干渉が低減することから、高いインダクタンスを得ることが可能となる。

ａ１／ａ２の値は１．１以上であっても構わない。これによれば、インダクタンスをより高めることが可能となる。

ａ１／ａ２の値は１．３以上、２．２以下であっても構わない。これによれば、インダクタンス低下に基づく定格電流値Ｉｓａｔを十分に確保しつつ、インダクタンスをよりいっそう高めることが可能となる。

第１及び第２貫通孔の第２方向における幅をｃとした場合、ａ１＜ｃを満たしていても構わない。これによれば、第１及び第２貫通孔の第１方向における端面近傍における透磁率が局所的に高くなることがなく、所望の透磁率を得ることが可能となる。

磁性コアの第１方向におけるエッジと第１及び第２貫通孔のエッジに近い方との第１方向における距離をｄとし、第１貫通孔と第２貫通孔の第１方向における距離を２ｅとした場合、ａ１／ａ２の値は、ｄ／ｅの値の１．１倍以上であっても構わない。これによれば、インダクタンスを十分に確保しつつ、磁性コアの第１方向におけるサイズを小型化することが可能となる。

本開示によるインダクタは、磁性コアを第３方向に貫通し、第１方向に配列された第３及び第４貫通孔に挿入された第２コイル導体をさらに備え、第１及び第３貫通孔は第２方向に配列され、第２及び第４貫通孔は第２方向に配列されていても構わない。これによれば、インダクタンスの高い複合インダクタを提供することが可能となる。

本開示によるＤＣＤＣコンバータは、上記のインダクタを備えている。これによれば、インダクタンスの高いインダクタを用いたＤＣＤＣコンバータを提供することが可能となる。

ギャップＧの構造が互いに異なる複数の軟磁性薄帯１３１を用意し、図１に示すインダクタ１０と同じ構造を有するサンプルを実際に作製した。そして、各サンプルの第１貫通孔１０１にのみ第１コイル導体１１０を挿入した場合に得られるインダクタンスＬ１、第２貫通孔１０２にのみ第１コイル導体１１０を挿入した場合に得られるインダクタンスＬ２、第１及び第２貫通孔１０１，１０２に第１コイル導体１１０の区間１１１，１１２をそれぞれ挿入した場合に得られるインダクタンスＬ１２、並びに、インダクタンス低下に基づく定格電流値（初期インダクタンスから３０％低下するときの直流バイアス電流）Ｉｓａｔを測定した。各サンプルとも、磁性コア１００のＸ方向おけるサイズは６ｍｍ、磁性コア１００のＹ方向おけるサイズは３ｍｍ、距離ｄは０．５ｍｍ、距離２ｅは１ｍｍに固定した。結果を図１０に示す。

図１０に示すように、各サンプルとも、Ｌ１２の値はＬ１＋Ｌ２とは一致せず、Ｌ１＋Ｌ２よりも小さかった。しかしながら、その低下の割合、つまりＬ１２／（Ｌ１＋Ｌ２）の値は、ａ１／ａ２の値が大きくなるほど１００％に近づき、ａ１＞ａ２であるサンプル１～４においては、Ｌ１２／（Ｌ１＋Ｌ２）の割合が８８％以上であった。また、サンプル１、２、４はａ１、ａ２が５０～１１０μｍの範囲にあることから定格電流値Ｉｓａｔが５．２Ａ以上であった。

１０，２０ インダクタ
１５ ローラー
３０ ＤＣＤＣコンバータ
５１ 入力端子
５１，５２ 入力端子
５３，５４ 出力端子
１００ 磁性コア
１０１ 第１貫通孔
１０２ 第２貫通孔
１０３ 第３貫通孔
１０４ 第４貫通孔
１１０ 第１コイル導体
１１１～１１３ 区間
１３１ 軟磁性薄帯
１３１Ａ 判定領域
１３２ 非磁性材料
２１０ 第１コイル導体
２１１～２１３ 区間
２２０ 第２コイル導体
２２１～２２３ 区間
Ｃ１ キャパシタ
Ｄ１，Ｄ２ ダイオード
Ｅ エッジ
Ｇ，Ｇｘ，Ｇｙ ギャップ
Ｌ１，Ｌ２ インダクタ
Ｌｘ，Ｌｙ 仮想線
Ｐ 小片
ＳＷ１，ＳＷ２ スイッチングトランジスタ
φ１，φ２ 磁束

Claims (7)

1. 互いに直交する第１及び２方向に延在する複数の軟磁性薄帯が前記第１及び第２方向と直交する第３方向に積層されてなる磁性コアと、
   前記磁性コアを前記第３方向に貫通し、前記第１方向に配列された第１及び第２貫通孔に挿入された第１コイル導体と、を備え、
   前記複数の軟磁性薄帯のそれぞれは、ギャップによって複数の小片に分割されており、
   前記第１方向における前記ギャップの平均間隔をａ２とし、前記第２方向における前記ギャップの平均間隔をａ１とした場合、ａ１がａ２よりも大きい、インダクタ。
2. ａ１／ａ２の値が１．１以上である、請求項１に記載のインダクタ。
3. 前記ａ１／ａ２の値が１．３以上、２．２以下である、請求項２に記載のインダクタ。
4. 前記第１及び第２貫通孔の前記第２方向における幅をｃとした場合、ａ１＜ｃを満たす、請求項１乃至３のいずれか一項に記載のインダクタ。
5. 前記磁性コアの前記第１方向におけるエッジと前記第１及び第２貫通孔の前記エッジに近い方との前記第１方向における距離をｄとし、前記第１貫通孔と前記第２貫通孔の前記第１方向における距離を２ｅとした場合、ａ１／ａ２の値は、ｄ／ｅの値の１．１倍以上である、請求項１乃至４のいずれか一項に記載のインダクタ。
6. 前記磁性コアを前記第３方向に貫通し、前記第１方向に配列された第３及び第４貫通孔に挿入された第２コイル導体をさらに備え、
   前記第１及び第３貫通孔は、前記第２方向に配列され、
   前記第２及び第４貫通孔は、前記第２方向に配列される、請求項１乃至５のいずれか一項に記載のインダクタ。
7. 請求項１乃至６のいずれか一項に記載のインダクタを備えるＤＣＤＣコンバータ。

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