JP2023139338A - 積層セラミックコンデンサ及び回路基板 - Google Patents

Abstract

【課題】高い信頼性を有する積層セラミックコンデンサ及びそれを実装した回路基板を提供する。【解決手段】積層セラミックコンデンサは、セラミック素体と第１及び第２外部電極とを具備する。セラミック素体は、第１及び第２内部電極とセラミック層と、を含む容量形成部と、エンドマージン部及びサイドマージン部とを含むマージン部と、を有する。第１及び第２内部電極は、それぞれ、第１又は第２外部電極と接する引出端部と、マージン部と接するマージン端部と、で構成された端部と、第２軸方向から見た平面視における導電性成分の連続率が第１連続率であり、マージン端部に沿って配置された第１領域と、平面視における導電性成分の連続率が第１連続率よりも低い第２連続率であり、第１領域よりも第１軸方向及び第３軸方向における内側に配置された第２領域と、を含む。【選択図】図４

Description

本発明は、積層セラミックコンデンサ及びそれを実装する回路基板に関する。

積層セラミックコンデンサは、例えば、一対の端面に交互に引き出され積層された内部電極と内部電極間に配置されたセラミック層とを有するセラミック素体と、一対の端面をそれぞれ覆い、内部電極に接続された一対の外部電極と、を備える（特許文献１及び２参照）。内部電極において、外部電極と接続される引出端部以外の端部は、セラミックスからなるマージン部によって覆われている。

内部電極のマージン部に覆われた端部は、積層方向に隣り合う内部電極と対向する領域の周縁に位置し得る。このため、当該端部では、隣り合う内部電極間に形成された電界が集中し、絶縁破壊が生じやすいことが知られている。例えば、特許文献１には、内部電極パターンの周辺部のセラミック層厚みを中央部のセラミック層厚みより厚くすることにより、内部電極の端部における電界集中の緩和を図る技術が開示されている。例えば、特許文献２には、内部電極の外周縁から内部電極の厚みを２０倍した領域内における空隙率を５～１５％の範囲内とすることで、内部電極の外周縁におけるクラックの発生と、耐電圧の低下との抑制を図る技術が開示されている。この構成は、内部電極に含まれていたセラミック粉体からなる共材が、内部電極の中央部からその外周縁へ移動することにより実現される。

特開２００４－１１１４８９号公報 特開２００７－３３５７２６号公報

しかしながら、特許文献１に記載の技術では、積層体の中央部を周縁部よりも強く押圧するため、マージン部を含む積層体の周縁部の密着性が低下し、デラミネーションやクラック等の懸念がある。特許文献２に記載の技術では、内部電極の中央部における空隙率が低くなり得る。これにより、セラミック層と内部電極との密着性の低下によるデラミネーションや、内部電極の中央部とセラミック層との間の焼成時の収縮率の差によるクラック等の懸念がある。

また、近年、積層セラミックコンデンサは、電気自動車や医療機器等の、特に高い信頼性が求められる電子機器に搭載されることもある。このため、絶縁抵抗の低下を効果的に抑制できる、高信頼性の積層セラミックコンデンサが求められている。

以上のような事情に鑑み、本発明の目的は、高い信頼性を有する積層セラミックコンデンサ及びそれを実装した回路基板を提供することにある。

上記目的を達成するため、本発明の一形態に係る積層セラミックコンデンサは、セラミック素体と、第１及び第２外部電極と、を具備する。
前記セラミック素体は、第１軸方向に垂直な第１及び第２端面と、容量形成部と、マージン部と、を有する。
前記容量形成部は、前記第１端面に引き出された第１内部電極と、前記第２端面に引き出され前記第１軸と直交する第２軸方向に前記第１内部電極と対向する第２内部電極と、前記第１及び第２内部電極間に配置されたセラミック層と、を含む。
前記マージン部は、前記第１端面と前記第２内部電極との間に配置された第１エンドマージン部と、前記第２端面と前記第１内部電極との間に配置された第２エンドマージン部と、前記容量形成部の前記第１軸及び前記第２軸に直交する第３軸方向における両側にそれぞれ配置された第１及び第２サイドマージン部と、を含む。
前記第１及び第２外部電極は、前記第１及び前記第２端面をそれぞれ覆う。
前記第１及び第２内部電極は、それぞれ、
前記第１又は第２外部電極と接する引出端部と、前記マージン部と接するマージン端部と、で構成された端部と、
前記第２軸方向から見た平面視における導電性成分の連続率が第１連続率であり、前記マージン端部に沿って配置された第１領域と、
前記平面視における導電性成分の連続率が前記第１連続率よりも低い第２連続率であり、前記第１領域よりも前記第１軸方向及び前記第３軸方向における内側に配置された第２領域と、を含む。

上記構成では、内部電極のマージン端部に沿って配置された第１領域の第１連続率が、第２領域の第２連続率よりも高い。これにより、マージン端部及びその近傍の、導電性成分の球状化が抑制され、電界の集中に伴う絶縁破壊を抑制することができる。また、第２領域の第２連続率を相対的に低くすることで、セラミック層と第２領域との密着性を向上させるとともに、これらの焼結挙動を近づけることができる。これにより、セラミック素体のデラミネーションやクラック等を抑制でき、これらの構造欠陥に伴うリーク電流も抑制することができる。したがって、上記構成により、積層セラミックコンデンサの絶縁抵抗の低下を抑制でき、信頼性を高めることができる。

例えば、前記マージン端部は、前記第１及び第２サイドマージン部と接する一対のサイド端部と、前記第１又は第２エンドマージン部と接するエンド端部と、を含み、
前記第１領域は、
前記一対のサイド端部各々から、前記第１及び第２内部電極各々の前記第３軸方向における幅寸法の１０％以内に位置する一対のサイド領域と、
前記エンド端部から、前記第１及び第２内部電極の前記第１軸方向における長さ寸法の１０％以内に位置するエンド領域と、を含み、
前記第２領域は、前記第１及び第２内部電極各々における、前記第１領域を除いた領域を占めていてもよい。
これにより、電界の特に集中しやすい領域を第１領域とすることができ、電界の集中に伴う絶縁破壊を効果的に抑制することができる。また、内部電極の広い範囲を第２領域が占めることで、セラミック素体のデラミネーションやクラック等の構造欠陥を抑制する効果を高めることができる。したがって、上記構成により、積層セラミックコンデンサの信頼性をより効果的に高めることができる。

この場合、前記第１連続率は、前記第１領域の前記エンド領域及び／又は前記サイド領域において測定された値であってもよい。

例えば、前記第２連続率は、７０％以上であってもよい。
これにより、これにより、十分な静電容量を有し、かつ、インピーダンス、Ｑ値等の周波数特性も良好な積層セラミックコンデンサを得ることができる。

前記導電性成分の連続率は、前記第１領域から前記第２領域に向かって漸減してもよい。
これにより、応力の集中を緩和して積層セラミックコンデンサの信頼性をより一層向上させることができる。

例えば、前記第１連続率をオメガ変換した値をａ、前記第２連続率をオメガ変換した値をｂとした場合に、０＜ａ－ｂ≦６．８を満たしていてもよい。
ａ－ｂ≦６．８とすることにより、連続率の差に起因する第１及び第２領域の焼結挙動の差を低減し、セラミック層との界面での応力の発生と、それに起因するクラック等の発生を抑制することができる。したがって、積層セラミックコンデンサの信頼性をより確実に向上させることができる。

例えば、前記第１及び第２連続率は、それぞれ、
セラミックスを溶解し前記導電性成分を溶解しないエッチング液に前記セラミック素体を浸漬させた後の、前記第１及び第２領域各々における単位面積当たりの、溶け残った前記導電性成分の面積の割合として算出されてもよい。
これにより、平面視における導電性成分の第１及び第２連続率を明確に、かつ簡便に算出することができる。

例えば、前記導電性成分は、ニッケル、銅、パラジウム、白金、銀、金、錫、又はこれらの合金を含んでいてもよい。

さらに、前記第１領域は、添加物として、銀，クロム，イリジウム，マグネシウム，モリブデン，オスミウム，パラジウム，白金，レニウム，ロジウム，ルテニウム，イットリウム，タングステンの少なくとも１種を含んでもよい。

例えば、前記第２領域の前記第２軸方向における厚みは、０．２μｍ以上０．８５μｍ以下であってもよい。

例えば、前記積層セラミックコンデンサの前記第１軸方向における寸法は、０．４ｍｍ以下であり、
前記積層セラミックコンデンサの前記第３軸方向における寸法は、０．２ｍｍ以下であってもよい。

例えば、前記第１及び第２サイドマージン部各々の前記第３軸方向における寸法は、３０μｍ以下であってもよい。
例えば、前記第１及び第２エンドマージン部各々の前記第１軸方向における寸法は、３０μｍ以下であってもよい。

例えば、前記セラミック層の厚みは、０．２μｍ以上０．５μｍ以下であってもよい。

例えば、前記積層セラミックコンデンサの前記第２軸方向における寸法は、前記積層セラミックコンデンサの前記第１軸方向における寸法又は前記積層セラミックコンデンサの前記第３軸方向における寸法の少なくともいずれか一方よりも大きくてもよい。
本発明によれば、このような第２軸方向における寸法の大きい積層セラミックコンデンサであっても、セラミック素体の構造欠陥を抑制できるため、信頼性を向上させることができる。

本発明の他の形態に係る回路基板は、セラミックコンデンサと、前記積層セラミックコンデンサを実装する実装基板と、を具備する。
前記積層セラミックコンデンサは、セラミック素体と、第１及び第２外部電極と、を有する。
前記セラミック素体は、第１軸方向に垂直な第１及び第２端面と、容量形成部と、マージン部と、を有する。
前記容量形成部は、前記第１端面に引き出された第１内部電極と、前記第２端面に引き出され前記第１軸と直交する第２軸方向に前記第１内部電極と対向する第２内部電極と、前記第１及び第２内部電極間に配置されたセラミック層と、を含む。
前記マージン部は、前記第１端面と前記第２内部電極との間に配置された第１エンドマージン部と、前記第２端面と前記第１内部電極との間に配置された第２エンドマージン部と、前記容量形成部の前記第１軸及び前記第２軸に直交する第３軸方向における両側にそれぞれ配置された第１及び第２サイドマージン部と、を含む。
前記第１及び第２外部電極は、前記第１及び前記第２端面をそれぞれ覆い、前記実装基板に接続される。
前記第１及び第２内部電極は、それぞれ、
前記第１又は第２外部電極と接する引出端部と、前記マージン部と接するマージン端部と、で構成された端部と、
前記第２軸方向から見た平面視における導電性成分の連続率が第１連続率であり、前記マージン端部に沿って配置された第１領域と、
前記平面視における導電性成分の連続率が前記第１連続率よりも低い第２連続率であり、前記第１領域よりも前記第１軸方向及び前記第３軸方向における内側に配置された第２領域と、を含む。

以上のように、本発明によれば、高い信頼性を有する積層セラミックコンデンサ及びそれを実装した回路基板を提供することができる。

本発明の一実施形態に係る積層セラミックコンデンサの斜視図である。 上記積層セラミックコンデンサの図１のＡ－Ａ'線に沿った断面図である。 上記積層セラミックコンデンサの図１のＢ－Ｂ'線に沿った断面図である。 上記積層セラミックコンデンサのセラミック素体の断面図であり、第１内部電極の位置でＸ軸方向（第２軸方向）及びＹ軸方向（第３軸方向）に平行に切断した態様を示す。 上記積層セラミックコンデンサのセラミック素体の断面図であり、第２内部電極の位置でＸ軸方向（第２軸方向）及びＹ軸方向（第３軸方向）に平行に切断した態様を示す。 上記積層セラミックコンデンサを実装した回路基板の断面図である。 上記積層セラミックコンデンサの製造方法を示すフローチャートである。 上記積層セラミックコンデンサの製造過程を示す平面図である。 上記積層セラミックコンデンサの製造過程を示す斜視図である。 上記実施形態の実施例及び比較例について、内部電極の第１領域の連続率Ａをオメガ変換した値（ａ）及び第２領域の連続率Ｂをオメガ変換した値（ｂ）の差分（ａ－ｂ）と、絶縁破壊電圧（ＢＤＶ）と、の関係をワイブル（ｗｅｉｂｕｌｌ）分布の手法を用いて解析した結果を示すグラフであり、Ａはワイブル分布のパラメータであるワイブルαの結果を示し、Ｂはワイブル分布の他のパラメータであるワイブルβの結果を示す。

以下、図面を参照しながら、本発明の実施形態を説明する。なお、図面には、適宜、相互に直交するＸ軸、Ｙ軸、及びＺ軸が示されている。Ｘ軸、Ｙ軸、及びＺ軸は、積層セラミックコンデンサ１０に対して固定された固定座標系を規定する。

［積層セラミックコンデンサの全体構成］
図１～３は、本発明の一実施形態に係る積層セラミックコンデンサ１０を示す図である。図１は、積層セラミックコンデンサ１０の斜視図である。図２は、積層セラミックコンデンサ１０の図１のＡ－Ａ'線に沿った断面図である。図３は、積層セラミックコンデンサ１０の図１のＢ－Ｂ'線に沿った断面図である。

積層セラミックコンデンサ１０は、セラミック素体１１と、第１外部電極１４ａと、第２外部電極１４ｂと、を備える。

セラミック素体１１は、Ｘ軸に垂直な第１端面１１ａ及び第２端面１１ｂと、Ｙ軸に垂直な第１側面１１ｃ及び第２側面１１ｄと、Ｚ軸に垂直な第１主面１１ｅ及び第２主面１１ｆと、を有する直方体として構成される。なお、「直方体」とは、実質的に直方体状であればよく、例えばセラミック素体１１の各面を接続する稜部が丸みを帯びていてもよい。

セラミック素体１１の主面１１ｅ，１１ｆ、端面１１ａ，１１ｂ、及び側面１１ｃ，１１ｄはいずれも、平坦面として構成される。本実施形態に係る平坦面とは、全体的に見たときに平坦と認識される面であれば厳密に平面でなくてもよく、例えば、表面の微小な凹凸形状や、所定の範囲に存在する緩やかな湾曲形状などを有する面も含まれる。

本実施形態の積層セラミックコンデンサ１０は、例えば以下のようなサイズを有する。積層セラミックコンデンサ１０のＸ軸方向における寸法は、例えば、０．２ｍｍ以上４．８ｍｍ以下であり、さらに、０．４ｍｍ以下であることが好ましい。積層セラミックコンデンサ１０のＹ軸方向における寸法は、例えば、０．１ｍｍ以上３．５ｍｍ以下であり、さらに、０．２ｍｍ以下であることが好ましい。積層セラミックコンデンサ１０のＺ軸方向における寸法は、例えば、０．１ｍｍ以上３．５ｍｍ以下である。具体的に、積層セラミックコンデンサ１０のサイズは、（Ｘ軸方向における寸法）×（Ｙ軸方向における寸法）×（Ｚ軸方向における寸法）と表記した場合に、０．２５ｍｍ×０．１２５ｍｍ×０．１２５ｍｍ、０．４ｍｍ×０．２ｍｍ×０．２ｍｍ等であり得る。なお、積層セラミックコンデンサ１０のある方向における「寸法」は、当該方向における積層セラミックコンデンサ１０の最大寸法とする。

また、以下の説明において、「Ｘ軸方向内側」とは、積層セラミックコンデンサ１０をＸ軸方向に２等分する仮想的なＹ－Ｚ平面に近づく側をいい、「Ｘ軸方向外側」とは、上記仮想的なＹ－Ｚ平面から遠ざかる側をいう。「Ｙ軸方向内側」とは、積層セラミックコンデンサ１０をＺ軸方向に２等分する仮想的なＸ－Ｚ平面に近づく側をいい、「Ｚ軸方向外側」とは、上記仮想的なＸ－Ｚ平面から遠ざかる側をいう。

外部電極１４ａ，１４ｂは、セラミック素体１１のＸ軸方向における両端部を覆っている。例えば、図１及び図２に示す第１外部電極１４ａは、セラミック素体１１の第１端面１１ａから両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄに延出している。図１に示す第２外部電極１４ｂは、セラミック素体１１の第２端面１１ｂから両主面１１ｅ，１１ｆ及び両側面１１ｃ，１１ｄに延出している。但し、外部電極１４ａ，１４ｂの形状はこれに限定されない。

セラミック素体１１は、容量形成部１５と、第１カバー部１６ａと、第２カバー部１６ｂと、第１サイドマージン部１７ａと、第２サイドマージン部１７ｂと、第１エンドマージン部１８ａと、第２エンドマージン部１８ｂと、を有する。本実施形態において、第１及び第２サイドマージン部１７ａ，１７ｂと、第１及び第２エンドマージン部１８ａ，１８ｂは、セラミック素体１１のマージン部Ｍを構成する（図４及び図５参照）。

第１及び第２カバー部１６ａ，１６ｂは、容量形成部１５を挟んでＺ軸方向に対向し、セラミック素体１１の主面１１ｅ，１１ｆを構成している。

第１及び第２サイドマージン部１７ａ，１７ｂは、容量形成部１５のＹ軸方向における両側にそれぞれ配置される。つまり、第１及び第２サイドマージン部１７ａ，１７ｂは、容量形成部１５を挟んでＹ軸方向に対向している。各サイドマージン部１７ａ，１７ｂを、サイドマージン部１７とも称する。

各サイドマージン部１７のＹ軸方向における寸法は、セラミック素体１１の小型化及び大容量化を実現するため、例えば、３０μｍ以下、２０μｍ以下であり得る。各サイドマージン部１７のＹ軸方向における寸法は、絶縁性を確保するため、例えば、５μｍ以上であり得る。

第１エンドマージン部１８ａは、第１端面１１ａと第２内部電極１３との間に配置される。第２エンドマージン部１８ｂは、第２端面１１ｂと第１内部電極１２との間に配置される。各エンドマージン部１８ａ，１８ｂを、エンドマージン部１８とも称する。

各エンドマージン部１８のＸ軸方向における寸法は、セラミック素体１１の小型化及び大容量化を実現するため、例えば、３０μｍ以下、２０μｍ以下であり得る。各エンドマージン部１８のＸ軸方向における寸法は、絶縁性を確保するため、例えば、１０μｍ以上であり得る。

容量形成部１５は、セラミック層１９と、セラミック層１９の間に配置された第１及び第２内部電極１２，１３と、を含む。第１内部電極１２は、第１端面１１ａに引き出される。第２内部電極１３は、第２端面１１ｂに引き出され、第１内部電極１２とＺ軸方向に対向する。セラミック層１９は、第１及び第２内部電極１２，１３間に配置される。つまり、第１及び第２内部電極１２，１３は、セラミック層１９を介して、Ｚ軸方向に交互に積層される。本実施形態において、セラミック層１９と、内部電極１２，１３とは、いずれもＸ－Ｙ平面に沿って延びるシート状に構成される。

内部電極１２，１３は、導電性成分を主成分として含む。当該導電性成分としては、典型的にはニッケル（Ｎｉ）が挙げられ、この他にも、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、錫（Ｓｎ）及びこれらの合金などが挙げられる。

第１内部電極１２は、第１端面１１ａにおいて第１外部電極１４ａと接続される。第１内部電極１２の第２端面１１ｂ側は、第２エンドマージン部１８ｂによって第２外部電極１４ｂと絶縁されている。第２内部電極１３は、第２端面１１ｂにおいて第２外部電極１４ｂに接続される。第２内部電極１３の第１端面１１ａ側は、第１エンドマージン部１８ａによって第１外部電極１４ａと絶縁されている。

このような構成により、積層セラミックコンデンサ１０では、外部電極１４ａ，１４ｂ間に電圧が印加されると、内部電極１２，１３間の複数のセラミック層１９に電圧が加わる。これにより、積層セラミックコンデンサ１０には、外部電極１４ａ，１４ｂ間の電圧に応じた電荷が蓄えられる。

セラミック層１９は、誘電体セラミックスを主成分として含む。セラミック層１９に含まれる誘電体セラミックスは、例えば、一般式ＡＢＯ_３で表されるペロブスカイト構造を有する。ペロブスカイト構造を有する誘電体セラミックスとしては、例えば、チタン酸バリウム（ＢａＴｉＯ_３）に代表される、バリウム（Ｂａ）及びチタン（Ｔｉ）を含む材料が挙げられる。

具体的に、誘電体セラミックスは、チタン酸バリウムの他、チタン酸ストロンチウム（ＳｒＴｉＯ_３）、チタン酸カルシウム（ＣａＴｉＯ_３）、チタン酸マグネシウム（ＭｇＴｉＯ_３）、ジルコン酸カルシウム（ＣａＺｒＯ_３）、チタン酸ジルコン酸カルシウム（Ｃａ（Ｔｉ，Ｚｒ，Ｔｉ）Ｏ_３）、チタン酸ジルコン酸バリウムカルシウム（（Ｂａ，Ｃａ）（Ｔｉ，Ｚｒ）Ｏ_３）、ジルコン酸バリウム（ＢａＺｒＯ_３）、酸化チタン（ＴｉＯ_２）などの組成系でもよい。

セラミック層１９、カバー部１６ａ，１６ｂ、サイドマージン部１７及びエンドマージン部１８の組成は、同一でもよいし、異なっていてもよい。容量形成部１５とその周囲との物性の違いに起因する応力を緩和する観点からは、カバー部１６ａ，１６ｂ、サイドマージン部１７及びエンドマージン部１８が、セラミック層１９と同一の組成系の誘電体セラミックスを含むことが好ましい。

各セラミック層１９のＺ軸方向における厚みは、例えば、０．２μｍ以上２０μｍ以下とすることができ、好ましくは０．２μｍ以上０．５μｍ以下とすることができる。これにより、各セラミック層１９のＺ軸方向における厚みを、誘電体セラミックスの結晶粒の粒径以上とすることができ、かつ、静電容量を高めることができる。セラミック層１９の厚みは、セラミック層１９の複数箇所において測定された厚みの平均値とする。一例として、ＳＥＭ（走査型電子顕微鏡）又はＴＥＭ（透過型電子顕微鏡）によって、セラミック素体１１のＺ軸方向に平行な断面を観察する。視野中のセラミック層１９から６層を選択し、各層において均等に離間した５箇所の厚みを測定する。そして、得られた３０箇所の厚みの平均値を、セラミック層１９の厚みとする。

［内部電極の構成］
図４及び図５は、セラミック素体１１の断面図である。図４は、第１内部電極１２の位置でＸ－Ｙ平面と平行に切断した態様を示し、図５は、第２内部電極１３の位置でＸ－Ｙ平面と平行に切断した態様を示す。図４及び図５において、内部電極１２及び１３をハッチングで表し、マージン部Ｍをドットパターンで表す。

図４及び図５に示すように、各内部電極１２，１３は、端部Ｅを有する。端部Ｅは、内部電極１２，１３のＸ軸方向及びＹ軸方向における周縁部を構成する。端部Ｅは、第１外部電極１４ａ又は第２外部電極１４ｂと接する引出端部Ｅ１と、マージン部Ｍと接するマージン端部Ｅ２と、で構成される。

引出端部Ｅ１は、内部電極１２，１３のＸ軸方向における端部のうち、外部電極１４ａ，１４ｂと接する部分である。第１内部電極１２における引出端部Ｅ１は、第１端面１１ａに位置する。第２内部電極１３における引出端部Ｅ１は、第２端面１１ｂに位置する。マージン端部Ｅ２は、端部Ｅのうち、引出端部Ｅ１を除く部分である。

本実施形態において、マージン端部Ｅ２は、さらに、サイドマージン部１７と接するサイド端部Ｅ２１と、エンドマージン部１８と接するエンド端部Ｅ２２と、を含む。図４及び図５において、サイド端部Ｅ２１とエンド端部Ｅ２２との境界部は曲線状に湾曲しているが、これに限定されず、角ばっていてもよい。

マージン端部Ｅ２は、内部電極１２、１３が対向する領域の周縁に位置する。このため、内部電極１２，１３間に形成された電界が集中し、絶縁破壊を生じやすい。特に、積層セラミックコンデンサ１０の小型化により、セラミック層１９の厚みが薄くなると、電界の集中による絶縁破壊がより一層生じやすくなる。

マージン端部Ｅ２における電界の集中は、内部電極１２，１３において、Ｎｉ等の導電性成分が球状化することによって促進されると考えられる。導電性成分の球状化は、導電性成分及び内部電極１２，１３中のセラミックスが過度に焼結されて収縮することにより生じる。マージン端部Ｅ２において導電性成分が球状化した場合、球状化した部分が凸状となり、セラミック層１９の局所的な厚みが周囲よりも薄くなり得る。これにより、絶縁破壊が生じやすくなる。また、球状化した導電性成分の一部が尖り、その部分に電界が集中し、絶縁破壊を引き起こすこともある。さらに、このような電界の集中による絶縁破壊は、セラミック層１９の薄層化とともに生じやすくなる。

一方で、導電性成分の連続性が高い領域では、導電性成分の球状化が生じにくい。そこで、本実施形態では、導電性成分の連続率を、マージン端部Ｅ２に沿って局所的に高めることを特徴とする。

具体的に、各内部電極１２，１３は、本実施形態において、マージン端部Ｅ２に沿って配置された第１領域Ｒ１と、第１領域Ｒ１よりもＸ軸方向及びＹ軸方向における内側に配置された第２領域Ｒ２と、を有する。図４及び図５において、第１領域Ｒ１を密なハッチングで表し、第２領域２を疎なハッチングで表している。

第１領域Ｒ１では、平面視における導電性成分の連続率が第１連続率Ａである。一方で、第２領域Ｒ２では、平面視における導電性成分の連続率が、第１連続率Ａよりも小さい第２連続率Ｂである。なお、「平面視」とは、内部電極１２，１３のＸ－Ｙ平面に沿って延びる面をＺ軸方向から見た場合の平面視を意味する。

この構成では、マージン端部Ｅ２に沿った第１領域Ｒ１における導電性成分の連続率が相対的に高くなり、第１領域Ｒ１における導電性成分の球状化を抑制することができる。したがって、マージン端部Ｅ２における絶縁破壊を抑制し、積層セラミックコンデンサ１０の信頼性を向上させることができる。

また、第１領域Ｒ１のＸ軸方向及びＹ軸方向における内側の第２領域Ｒ２では、導電性成分の連続率が相対的に低くなる。これにより、第２領域Ｒ２の導電性成分が途切れた部分にセラミックスが入り込み、セラミック層１９と第２領域Ｒ２の密着性を高めることができる。したがって、内部電極１２，１３とセラミック層１９の界面でのデラミネーションを抑制することができる。

また、焼成時においては、セラミック層１９と導電性成分を含む内部電極１２，１３との収縮挙動の差により、応力が発生し得る。本実施形態では、内部電極１２，１３の中央部を占める第２領域Ｒ２におけるセラミックスの割合を相対的に高めることができ、焼成時における第２領域Ｒ２の収縮挙動をセラミック層１９に近づけることができる。これにより、内部電極１２，１３とセラミック層１９との界面において、焼結時に発生する応力を緩和することができ、当該応力によるクラックを抑制することができる。

このように、本実施形態においては、セラミック素体１１におけるデラミネーションやクラック等の構造欠陥によるリーク電流も抑制することができる。したがって、積層セラミックコンデンサ１０では、このようなリーク電流に伴う絶縁抵抗の低下も抑制することができる。

さらに、第２領域Ｒ２の導電性成分の連続率を相対的に低くすることで、内部電極１２，１３の全体の連続率を高める場合と比較して、導電性成分に係る材料コストを低減することができる。また、後述するように、本実施形態における内部電極１２，１３は、導電性ペーストの塗布の工夫や焼成条件の工夫等によって実現することができ、工数の増加や製造コストの上昇を抑制することができる。

また、本実施形態では、内部電極１２，１３の導電性成分の連続率として、Ｚ軸方向から見た平面視における連続率Ａ，Ｂが用いられる。つまり、この連続率Ａ，Ｂは、内部電極１２，１３のＸ－Ｙ面内における連続率となる。Ｘ－Ｙ面内における連続率を用いることで、第１領域Ｒ１における絶縁破壊を抑制する効果や、第２領域Ｒ２におけるセラミック層１９との界面での応力を抑制する効果を、的確に評価することができる。

本実施形態における連続率Ａ，Ｂの算出方法の例について説明する。
まず、セラミックスを溶解し導電性成分を溶解しないエッチング液に、セラミック素体１１を浸漬させる。エッチング液は、例えばフッ化水素酸溶液とする。フッ化水素酸溶液の濃度は、例えば、２～２０％であることが好ましい。浸漬時間は、１２～４８時間であることが好ましい。これにより、積層セラミックコンデンサ１０のセラミックスは溶け、導電性成分が残る。つまり、内部電極１２，１３内に含まれていた共材のセラミックス等も溶けて消失する。残った内部電極１２，１３の導電性成分からなる部分は、空隙が分散している状態となる。

続いて、浸漬後のセラミック素体１１から内部電極を取り出す。そして、取り出された内部電極について、第１領域Ｒ１及び第２領域Ｒ２各々における単位面積当たりの、溶け残った導電性成分の面積の割合を、連続率Ａ，Ｂとして算出する。例えば、処理後の内部電極を、ＳＥＭによって２００～２０００倍に拡大して撮像する。続いて、画像処理によって、第１領域Ｒ１及び第２領域Ｒ２各々の面積に占める導電性成分の面積の割合を算出し、この値を連続率Ａ，Ｂとする。第１領域Ｒ１及び第２領域Ｒ２の面積は、空隙も含めた面積とし、導電性成分の面積は、空隙を除いた導電性成分からなる部分のみの面積とする。

なお、第１領域Ｒ１の連続率Ａは、後述するエンド領域Ｒ１２及びサイド領域Ｒ１１において測定されてもよいし、エンド領域Ｒ１２又はサイド領域Ｒ１１の一方において測定されてもよい。

このように、セラミックスを溶解する方法により連続率Ａ，Ｂを算出することで、内部電極１２，１３の平面視における導電性成分の連続率Ａ，Ｂを明確に、かつ簡便に算出することができる。なお、上記方法の他、積層セラミックコンデンサ１０から内部電極１２，１３を露出するＸ－Ｙ断面を切り出し、当該断面をＳＥＭなどによって拡大及び撮像してもよい。この方法では、導電性成分とその他の成分の見た目の違いから、連続率Ａ，Ｂを算出することができる。

さらに、本実施形態において、第２領域Ｒ２の第２連続率Ｂは、７０％以上であることが好ましい。これにより、高い信頼性を有することに加え、十分な静電容量を有し、かつ、インピーダンス、Ｑ値等の周波数特性も良好な積層セラミックコンデンサ１０を得ることができる。

また、本実施形態において、第１領域Ｒ１の第１連続率Ａは、９５％以下であることが好ましい。これにより、第１連続率Ａを高めるための導電性ペーストの塗布の負担や、第１領域Ｒ１の厚みの増加を抑制することができる。

一方、マージン端部Ｅ２は、第１及び第２サイドマージン部１７ａ，１７ｂと接するサイド端部Ｅ２１と、エンドマージン部１８と接するエンド端部Ｅ２２と、を含む。サイド端部Ｅ２１は、マージン端部Ｅ２のうち、例えばＸ軸方向に延びる端部である。エンド端部Ｅ２２は、マージン端部Ｅ２のうち、例えばＹ軸方向に延びる端部である。

例えば、第１領域Ｒ１は、サイド端部Ｅ２１から、内部電極１２，１３のＹ軸方向における幅寸法Ｗ１の１０％以内の範囲を占めるサイド領域Ｒ１１と、エンド端部Ｅ２２から、内部電極１２，１３のＸ軸方向における長さ寸法Ｌ１の１０％以内の範囲を占めるエンド領域Ｒ１２と、を含んでいてもよい。この例において、各サイド領域Ｒ１１のＹ軸方向における寸法Ｗ２は、内部電極１２，１３の幅寸法Ｗ１の１０％となる。エンド領域Ｒ１２のＸ軸方向における寸法Ｌ２は、内部電極１２，１３の長さ寸法Ｌ２の１０％となる。なお、内部電極１２，１３の幅寸法Ｗ１及び長さ寸法Ｌ１は、それぞれ、内部電極１２，１３のＹ軸方向及びＸ軸方向における最大寸法とする。

この例において、第２領域Ｒ２は、内部電極１２，１３における、第１領域Ｒ１を除いた領域を占める。つまり、第２領域Ｒは、内部電極１２，１３のＹ軸方向における中央部に位置し、そのＹ軸方向における寸法Ｗ３は、内部電極１２，１３の幅寸法Ｗ１の８０％となる。第２領域Ｒ２のＸ軸方向における寸法Ｌ３は、内部電極１２，１３の長さ寸法Ｌ１の９０％となる。

第１領域Ｒ１の範囲をこのように設定することで、電界の集中が起きやすい領域の連続率を確実に高めることができる。これにより、サイド領域Ｒ１１及び／又はエンド領域Ｒ１２のそれぞれに対向する外部電極との間で生じる絶縁破壊を抑制することができる。また、第２領域Ｒ２の範囲をこのように設定することで、第２領域Ｒ２が内部電極１２，１３の広い範囲を占めることになる。これにより、内部電極１２，１３とセラミック層１９との焼結挙動の差を減少させる効果及び密着性を高める効果を十分に得ることができ、デラミネーション及びクラックに起因するリーク電流を効果的に抑制することができる。したがって、この構成により、積層セラミックコンデンサ１０の信頼性をより向上させることができる。

さらに、本実施形態において、第１領域Ｒ１の第１連続率Ａをオメガ変換した値をａ、第２領域Ｒ２の第２連続率Ｂをオメガ変換した値をｂ、とした場合に、０＜ａ－ｂ≦６．８を満たすことが好ましい。オメガ変換した値ａ，ｂは、連続率Ａ，Ｂを用いて、以下の式で表される。なお、Ａ，Ｂの単位は％、ａ，ｂの単位はｄｂ（デシベル）である。
ａ＝１０×ｌｏｇ（Ａ／（１００－Ａ））
ｂ＝１０×ｌｏｇ（Ｂ／（１００－Ｂ））

連続率Ａ，Ｂをオメガ変換した値ａ、ｂの差分ａ－ｂを評価することにより、連続率Ａ，Ｂの値を考慮した尺度で連続率Ａ，Ｂの差分を評価することができる。つまり、ａ－ｂの値は、Ａ－Ｂの値よりも、現実的な効果を反映した指標となり得る。

ａ－ｂを０よりも大きくすることで、連続率Ａを連続率Ｂよりも大きくすることができ、上述のように、積層セラミックコンデンサ１０の信頼性を向上させることができる。また、ａ－ｂを６．８以下とすることで、第１領域Ｒ１及び第２領域Ｒ２の焼結挙動の差が大きいことによる、セラミック層１９との界面でのクラック等の発生を抑制することができる。この結果、後述する実施例において示すように、絶縁破壊電圧（ＢＤＶ）を安定的に高めることができ、信頼性を向上させることができる。

また、ａ－ｂを２．０以上６．８以下とすることで、ＢＤＶを安定的に高める効果をより確実に得ることができ、積層セラミックコンデンサ１０の信頼性をより一層向上させることができる。

また、第１領域Ｒ１から第２領域Ｒ２に向かって連続率が漸減していれば、応力の集中を緩和して積層セラミックコンデンサ１０の信頼性をより一層向上させることができる。

また、例えば、各内部電極１２，１３の第２領域Ｒ２における厚みは、例えば、０．２μｍ以上０．４μｍ以下とすることができる。これにより、第２領域Ｒ２の第２連続率Ｂを例えば７０％以上に維持しつつ、内部電極１２，１３の厚みを薄くして、積層セラミックコンデンサ１０の小型化及び大容量化を図ることができる。

本実施形態において、各内部電極１２，１３の第１領域Ｒ１における厚みは、例えば、第２領域Ｒ２における厚みの１．０５倍以上１．２倍以下とすることができる。第１領域Ｒ１における厚みを第２領域Ｒ２における厚みよりもわずかに厚くすることで、第１領域Ｒ１における第１連続率Ａを相対的に高くしつつ、内部電極１２，１３内の厚みのアンバランスによるセラミック素体１１の歪みを抑制することができる。したがって、セラミック素体１１の歪みによるクラック等を抑制することができ、信頼性をより確実に向上させることができる。

なお、第１領域Ｒ１の第１連続率Ａを相対的に高くするためには、上述の第１領域Ｒ１の厚みを調整する方法に加えて、焼成条件を調整してもよいし、他の方法を用いてもよい。焼成条件については、後述する。

各内部電極１２，１３の第１領域Ｒ１及び第２領域Ｒ２各々の厚みは、各領域の複数箇所において測定されたＺ軸方向における厚みの平均値とする。一例として、ＳＥＭ又はＴＥＭによって、セラミック素体１１のＺ軸方向に平行な断面における内部電極１２，１３を観察する。６層以上の第１領域Ｒ１を含む視野と、６層以上の第２領域Ｒ２を含む視野とを選択する。各視野中の内部電極１２，１３から６層を選択し、各層において均等に離間した５箇所の厚みを測定する。そして、一つの視野から得られた３０箇所の厚みの平均値を、その視野に含まれる領域の厚みとする。あるいは、積層セラミックコンデンサ１０のＸ軸方向における寸法が例えば１ｍｍ以上の大きさで取り扱いが容易であれば、エッチング液に浸漬後のセラミック素体１１から内部電極を取り出して、接触式膜厚計で測定することができる。この場合も厚みの算出方法は、上記と同様に内部電極１２，１３から６層を選択し、各層において均等に離間した５箇所の厚みを測定し、得られた３０箇所の厚みの平均値を対象とする領域の厚みとする。

［回路基板の構成］
上記構成の積層セラミックコンデンサ１０は、例えば回路基板１００に実装される。図６は、本実施形態に係る回路基板１００の断面図である。

回路基板１００は、積層セラミックコンデンサ１０と、積層セラミックコンデンサ１０を実装する実装基板１１０と、を有する。実装基板１１０は、ランド（接続電極）１１１ａを含む実装面１１１を有する。積層セラミックコンデンサ１０の外部電極１４ａ，１４ｂは、例えばハンダＨによってランド１１１ａに接続される。これにより、積層セラミックコンデンサ１０の第２主面１１ｆが実装面１１１とＺ軸方向に対向した状態で、積層セラミックコンデンサ１０が実装基板１１０に実装される。

このような回路基板１００では、実装基板１１０から外部電極１４ａ，１４ｂに電圧が印加される。本実施形態の積層セラミックコンデンサ１０は、上述のように絶縁抵抗の低下を抑制することができるため、回路基板１００の信頼性も高めることができる。

［積層セラミックコンデンサの製造方法］
図７は、積層セラミックコンデンサ１０の製造方法を示すフローチャートである。図８及び９は、積層セラミックコンデンサ１０の製造過程を示す図である。以下、これらの図を参照しながら、積層セラミックコンデンサ１０の製造方法について説明する。

（ステップＳ０１：セラミックシート準備）
本ステップでは、図８及び９を参照し、容量形成部１５を形成するための第１セラミックシート１０１及び第２セラミックシート１０２と、カバー部１６ａ，１６ｂを形成するための第３セラミックシート１０３と、を形成する。

本ステップにおけるセラミックシート１０１，１０２，１０３は、内部電極等が形成されていない、未焼成のセラミックグリーンシートとして構成される。まず、セラミックグリーンシートの材料を混合してスラリーを得る。当該材料は、誘電体セラミックスの粉末と、バインダ樹脂と、有機溶媒と、を含む。これらの材料を粉砕及び混合したスラリーを、ドクターブレード法、ダイコータ法、グラビアコータ法などを用いてシート状に成形する。

第１及び第２セラミックシート１０１，１０２の厚みは、焼成後のセラミック層１９の厚みに応じて調整される。第３セラミックシート１０３の厚みは、焼成後のカバー部１６ａ，１６ｂの厚みに応じて適宜調整される。

（ステップＳ０２：内部電極パターン形成）
本ステップでは、図８を参照し、容量形成部１５を形成するための第１及び第２セラミックシート１０１，１０２上に、内部電極パターン１１２，１１３を形成する。

内部電極パターン１１２，１１３は、セラミックシート１０１，１０２に導電性ペーストを塗布することにより形成される。第１内部電極パターン１１２は、第１内部電極１２に対応し、第１セラミックシート１０１上に形成される。第２内部電極パターン１１３は、第２内部電極１３に対応し、第２セラミックシート１０２上に形成される。

内部電極パターン１１２，１１３に用いられる導電性ペーストは、例えば、導電体粉末と、バインダ樹脂と、有機溶媒等を含む。導電体粉末は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、白金（Ｐｔ）、銀（Ａｇ）、金（Ａｕ）、及びこれらの混合物や合金等で構成される。さらに、導電性ペーストは、共材としてセラミック材料を含んでいることが好ましい。セラミック材料は、例えば、誘電体セラミックスの粉末である。

図８に示す各セラミックシート１０１，１０２，１０３には、セラミック素体１１を個片化する際のカットラインＬｘ，Ｌｙが示されている。各内部電極パターン１１２，１１３は、例えば、１本のカットラインＬｙを跨いで延びる矩形状に構成される。第２内部電極パターン１１３は、第１内部電極パターン１１２とＸ軸方向又はＹ軸方向に１チップ分ずれて形成されている。

本実施形態においては、内部電極パターン１１２，１１３のＸ軸方向及びＹ軸方向における端部に沿った周縁領域Ｒｕ１を、そのＸ軸方向及びＹ軸方向における内側の内側領域Ｒｕ２よりも厚く形成することが好ましい。周縁領域Ｒｕ１は、第１領域Ｒ１に対応する領域とし、内側領域Ｒｕ２は、第２領域Ｒ２に対応する領域とする。具体的に、例えば、周縁領域Ｒｕ１に対して導電性ペーストを複数回塗布してもよい。

例えば、周縁領域Ｒｕ１のＺ軸方向における厚みは、内側領域Ｒｕ２のＺ軸方向における厚みの１．０５倍以上１．２倍以下とすることができる。これにより、焼成後の第１領域Ｒ１における第１連続率Ａが相対的に高まりやすくなる。

（ステップＳ０３：積層）
本ステップでは、図９に示すように、セラミックシート１０１，１０２，１０３を積層し、積層シート１０４を作製する。

図９に示す積層シート１０４では、容量形成部１５を形成するセラミックシート１０１，１０２が交互に積層され、そのＺ軸方向上下に、第３セラミックシート１０３が積層される。これらのセラミックシート１０１，１０２，１０３は、圧着されることにより一体化される。なお、セラミックシート１０１，１０２，１０３の枚数は図９に示す例に限定されない。

（ステップＳ０４：切断）
本ステップでは、積層シート１０４をカットラインＬｘ，Ｌｙに沿って切断することにより、未焼成のセラミック素体１１を作製する。切断には、押し切り、ブレードダイシング等の方法を用いることができる。

（ステップＳ０５：焼成）
本ステップでは、未焼成のセラミック素体１１を焼結させる。これにより、図１～３に示すセラミック素体１１が作製される。

焼成温度は、セラミック素体１１の焼結温度に基づいて決定することができる。例えば、チタン酸バリウム（ＢａＴｉＯ_３）系材料を用いる場合には、焼成温度は１０００～１３５０℃程度とすることができる。また、焼成は、例えば、還元雰囲気下、又は低酸素分圧雰囲気下において行うことができる。

本実施形態においては、上述の周縁領域Ｒｕ１の厚みを厚くすることに加えて、、焼成条件を以下のように調整することで、相対的に高い連続性を有する第１領域Ｒ１を形成することができる。具体的に、昇温過程においては、内部電極の収縮が開始しない低温度帯（例えば８００℃以下）を長時間（例えば９５分間以上）維持することが好ましい。これにより、導電性ペースト内の有機物を十分に除去することができる。また、内部電極の収縮が開始して焼結が進む高温度帯（例えば８００～１３５０℃）では、焼成時間を短くすることが好ましい。また、当該高温度帯において、低温度帯の雰囲気よりも強い還元雰囲気とすることも好ましい。このような高温度帯における工夫により、内部電極１２，１３の第１領域Ｒ１における球状化を抑制することができる。

（ステップＳ０６：外部電極形成）
本ステップでは、焼成後のセラミック素体１１のＸ軸方向両端部に外部電極１４ａ，１４ｂを形成することにより、図１～３に示す積層セラミックコンデンサ１０を作製する。本ステップにおける外部電極１４ａ，１４ｂの形成方法は、公知の方法から任意に選択可能である。例えば、セラミック素体１１のＸ軸方向両端部に導電性ぺーストを塗布し、焼き付けることで下地膜を形成する。続いて、この下地膜上に、１又は複数のメッキ膜を形成する。

以上の各工程により、図１～３に示す積層セラミックコンデンサ１０が製造される。なお、本実施形態における製造方法は、上述の例に限定されない。例えば、ステップ０６の導電性ペーストの塗布を、ステップＳ０５の焼成工程の前に行ってもよい。これにより、セラミック素体１１の焼成と同時に、外部電極の下地膜を形成することができる。

［実施例及び比較例］
上記実施形態の実施例及び比較例について説明する。実施例１～６では、内部電極の第１領域の連続率Ａが第２領域の連続率Ｂよりも大きくなる条件で積層セラミックコンデンサのサンプルを作製した。また、比較例１では、内部電極の第１領域の連続率Ａが第２領域の連続率Ｂよりも小さくなる条件で積層セラミックコンデンサのサンプルを作製した。連続率Ａ，Ｂは、内部電極パターンの周縁領域の厚みと焼成条件によって調整した。

実施例１～６及び比較例１ではいずれも、積層セラミックコンデンサのサンプルのサイズを０．４ｍｍ×０．２ｍｍ×０．２ｍｍとした。また、実施例１～６及び比較例１では、積層セラミックコンデンサのサンプルにおける連続率Ａ，Ｂ以外の構成を実質的に同様とした。

上記実施形態で説明した、フッ化水素酸（エッチング液）に積層セラミックコンデンサを浸漬させる方法によって、実施例１～６及び比較例１の連続率Ａ，Ｂを算出した。算出された連続率Ａ，Ｂをオメガ変換してａ，ｂを算出した。実施例１～６及び比較例１における各値を、表１に示す。

（絶縁破壊電圧の評価）
続いて、実施例１～６及び比較例１のサンプルを２０個ずつ用いて、絶縁破壊電圧（ＢＤＶ）を測定した。ＢＤＶは、１０Ｖ／秒の速度でＤＣ電圧を印加することで測定した。
実施例１～６及び比較例１各々のａ－ｂ及びＢＤＶの関係を、ワイブル（ｗｅｉｂｕｌｌ）分布の手法を用いて解析した。そして、実施例１～６及び比較例１各々について、ワイブル分布のパラメータであるワイブルα及びワイブルβを算出した。この結果を、表１及び図１０に示す。
なお、ワイブルαは、累積故障率が６３．２％となる分位点を示す。ワイブルβは、時間の経過とともにハザード（瞬間故障率）がどのように変化するかを決定する値である。

表１及び図１０に示すように、第１領域の連続率Ａが第２領域の連続率Ｂよりも小さく、ａ－ｂが－１．１となる比較例１のワイブルαは、２８９Ｖであった。これに対し、第１領域の連続率Ａが第２領域の連続率Ｂよりも大きい実施例１～６のワイブルαは、２９４Ｖ以上であった。これにより、実施例１～６のサンプルは、比較例１のサンプルよりも、ＢＤＶが高い傾向を有することがわかった。

表１及び図１０に示すように、第１領域の連続率Ａが第２領域の連続率Ｂよりも小さく、ａ－ｂが－１．１となる比較例１のワイブルβは、６．１であった。これに対し、第１領域の連続率Ａが第２領域の連続率Ｂよりも大きい実施例１～６のワイブルβは、７．８以上であった。ワイブルβが大きいほど、ＢＤＶのばらつきが小さくなるため、上記結果から、実施例１～６のサンプルは、比較例１のサンプルよりもＢＤＶのばらつきが小さく、安定したＢＤＶを得やすいことがわかった。

さらに、ａ－ｂが２．０以上６．８以下である実施例３～５は、いずれもワイブルβが１５以上となり、よりＢＤＶのばらつきを小さくできることがわかった。

これらの結果から、実施例１～６のサンプルは、比較例１のサンプルよりも絶縁抵抗の低下が生じにくく、信頼性が向上していることがわかった。

［他の実施形態］
以上、本発明の実施形態について説明したが、本発明は上述の実施形態にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

例えば、積層セラミックコンデンサのＺ軸方向における寸法は、積層セラミックコンデンサのＸ軸方向における寸法又はＹ軸方向における寸法の少なくともいずれか一方よりも大きくてもよい。つまり、本発明に係る積層セラミックコンデンサは、上記実施形態で例示したサイズよりもＺ軸方向における寸法の比率が大きい、高背型であってもよい。

このような高背型の積層セラミックコンデンサは、内部電極を含む容量形成部がＺ軸方向に厚くなり、内部電極とその周囲のセラミック部分との焼結挙動の差による応力が顕著に生じやすい。また、上記構成では、内部電極の積層数が多くなり、内部電極に用いられる導電性材料のコストの影響が大きくなりやすい。

このため、上記構成において、内部電極の第１領域の第１連続率Ａを第２領域の第２連続率Ｂよりも高くすることで、第１領域における絶縁破壊を抑制できる。さらに、第２領域の第２連続率Ｂを相対的に低くすることで、上記応力に伴うクラック等を抑制し、リーク電流を抑制できることに加えて、導電性材料のコストを抑制することができる。

また、第１領域Ｒ１の連続率Ａを相対的に高くする方法として、第１領域Ｒ１の厚みを厚くし、焼成条件を調整する方法を挙げたが、これに限定されない。例えば、第１領域Ｒ１と第２領域Ｒ２とで、セラミック材料の配合量が異なる導電性ペーストを用いてもよい。この場合は、例えば第１領域Ｒ１（周縁領域Ｒｕ１）を形成するための導電性ペーストにおけるセラミック材料の配合量を、第２領域Ｒ２（内側領域Ｒｕ２）を形成するための導電性ペーストにおけるセラミック材料の配合量よりも少なくすることができる。
また例えば、第１領域Ｒ１（周縁領域Ｒｕ１）および第２領域Ｒ２（内側領域Ｒｕ２）を形成するための導電性ペーストの主材料をＮｉとしたとき、添加物として銀（Ａｇ），クロム（Ｃｒ），イリジウム（Ｉｒ），マグネシウム（Ｍｇ），モリブデン（Ｍｏ），オスミウム（Ｏｓ），パラジウム（Ｐｄ），白金（Ｐｔ），レニウム（Ｒｅ），ロジウム（Ｒｈ），ルテニウム（Ｒｕ），イットリウム（Ｙ），タングステン（Ｗ）の少なくとも１種を、第１領域Ｒ１（周縁領域Ｒｕ１）のみに添加しても良い。あるいは第１領域Ｒ１（周縁領域Ｒｕ１）および第２領域Ｒ２（内側領域Ｒｕ２）の両方に上記の添加物を添加してもよい。この場合は、第１領域Ｒ１の上記添加物の含有量が第２領域Ｒ２よりも多くなるように調整しても良い。

１０ 積層セラミックコンデンサ
１１ａ，１１ｂ 端面
１２，１３ 内部電極
１４ａ，１４ｂ 外部電極
１５ 容量形成部
１６ａ，１６ｂ カバー部
１７，１７ａ，１７ｂ サイドマージン部
１８，１８ａ，１８ｂ エンドマージン部
Ｍ マージン部
１９ セラミック層
Ｅ 端部
Ｅ１ 引出端部
Ｅ２ マージン端部
Ｅ２１ サイド端部
Ｅ２２ エンド端部
Ｒ１ 第１領域
Ｒ１１ サイド領域
Ｒ１２ エンド領域
Ｒ２ 第２領域

Claims (16)

1. 第１軸方向に垂直な第１及び第２端面と、
   前記第１端面に引き出された第１内部電極と、前記第２端面に引き出され前記第１軸と直交する第２軸方向に前記第１内部電極と対向する第２内部電極と、前記第１及び第２内部電極間に配置されたセラミック層と、を含む容量形成部と、
   前記第１端面と前記第２内部電極との間に配置された第１エンドマージン部と、前記第２端面と前記第１内部電極との間に配置された第２エンドマージン部と、前記容量形成部の前記第１軸及び前記第２軸に直交する第３軸方向における両側にそれぞれ配置された第１及び第２サイドマージン部と、を含むマージン部と、
   を有するセラミック素体と、
   前記第１及び前記第２端面をそれぞれ覆う第１及び第２外部電極と、
   を具備し、
   前記第１及び第２内部電極は、それぞれ、
   前記第１又は第２外部電極と接する引出端部と、前記マージン部と接するマージン端部と、で構成された端部と、
   前記第２軸方向から見た平面視における導電性成分の連続率が第１連続率であり、前記マージン端部に沿って配置された第１領域と、
   前記平面視における導電性成分の連続率が前記第１連続率よりも低い第２連続率であり、前記第１領域よりも前記第１軸方向及び前記第３軸方向における内側に配置された第２領域と、を含む
   積層セラミックコンデンサ。
2. 請求項１に記載の積層セラミックコンデンサであって、
   前記マージン端部は、前記第１及び第２サイドマージン部と接する一対のサイド端部と、前記第１又は第２エンドマージン部と接するエンド端部と、を含み、
   前記第１領域は、
   前記一対のサイド端部各々から、前記第１及び第２内部電極各々の前記第３軸方向における幅寸法の１０％以内に位置する一対のサイド領域と、
   前記エンド端部から、前記第１及び第２内部電極の前記第１軸方向における長さ寸法の１０％以内に位置するエンド領域と、を含み、
   前記第２領域は、前記第１及び第２内部電極各々における、前記第１領域を除いた領域を占める
   積層セラミックコンデンサ。
3. 請求項２に記載の積層セラミックコンデンサであって、
   前記第１連続率は、前記第１領域の前記エンド領域及び／又は前記サイド領域において測定された値である
   積層セラミックコンデンサ。
4. 請求項１から３のいずれか一項に記載の積層セラミックコンデンサであって、
   前記第２連続率は、７０％以上である
   積層セラミックコンデンサ。
5. 請求項１から４のいずれか一項に記載の積層セラミックコンデンサであって、
   前記導電性成分の連続率は、前記第１領域から前記第２領域に向かって漸減する
   積層セラミックコンデンサ。
6. 請求項１から５のいずれか一項に記載の積層セラミックコンデンサであって、
   前記第１連続率をオメガ変換した値をａ、前記第２連続率をオメガ変換した値をｂとした場合に、０＜ａ－ｂ≦６．８を満たす
   積層セラミックコンデンサ。
7. 請求項１から６のいずれか一項に記載の積層セラミックコンデンサであって、
   前記第１及び第２連続率は、それぞれ、
   セラミックスを溶解し前記導電性成分を溶解しないエッチング液に前記セラミック素体を浸漬させた後の、前記第１及び第２領域各々における単位面積当たりの、溶け残った前記導電性成分の面積の割合として算出される
   積層セラミックコンデンサ。
8. 請求項１から７のいずれか一項に記載の積層セラミックコンデンサであって、
   前記導電性成分は、ニッケル、銅、パラジウム、白金、銀、金、錫、又はこれらの合金を含む
   積層セラミックコンデンサ。
9. 請求項８に記載の積層セラミックコンデンサであって、
   前記第１領域は、添加物として、銀，クロム，イリジウム，マグネシウム，モリブデン，オスミウム，パラジウム，白金，レニウム，ロジウム，ルテニウム，イットリウム，タングステンの少なくとも１種を含む
   積層セラミックコンデンサ。
10. 請求項１から９のいずれか一項に記載の積層セラミックコンデンサであって、
    前記第２領域の前記第２軸方向における厚みは、０．２μｍ以上０．４μｍ以下である
    積層セラミックコンデンサ。
11. 請求項１から１０のいずれか一項に記載の積層セラミックコンデンサであって、
    前記積層セラミックコンデンサの前記第１軸方向における寸法は、０．４ｍｍ以下であり、
    前記積層セラミックコンデンサの前記第３軸方向における寸法は、０．２ｍｍ以下である
    積層セラミックコンデンサ。
12. 請求項１から１１のいずれか一項に記載の積層セラミックコンデンサであって、
    前記第１及び第２サイドマージン部各々の前記第３軸方向における寸法は、３０μｍ以下である
    積層セラミックコンデンサ。
13. 請求項１から１２のいずれか一項に記載の積層セラミックコンデンサであって、
    
    前記第１及び第２エンドマージン部各々の前記第１軸方向における寸法は、３０μｍ以下である
    積層セラミックコンデンサ。
14. 請求項１から１３のいずれか一項に記載の積層セラミックコンデンサであって、
    前記セラミック層の厚みは、０．２μｍ以上０．５μｍ以下である
    積層セラミックコンデンサ。
15. 請求項１から１４のいずれか一項に記載の積層セラミックコンデンサであって、
    前記積層セラミックコンデンサの前記第２軸方向における寸法は、前記積層セラミックコンデンサの前記第１軸方向における寸法又は前記積層セラミックコンデンサの前記第３軸方向における寸法の少なくともいずれか一方よりも大きい
    積層セラミックコンデンサ。
16. 積層セラミックコンデンサと、
    前記積層セラミックコンデンサを実装する実装基板と、
    を具備し、
    前記積層セラミックコンデンサは、
    第１軸方向に垂直な第１及び第２端面と、
    前記第１端面に引き出された第１内部電極と、前記第２端面に引き出され前記第１軸と直交する第２軸方向に前記第１内部電極と対向する第２内部電極と、前記第１及び第２内部電極間に配置されたセラミック層と、を含む容量形成部と、
    前記第１端面と前記第２内部電極との間に配置された第１エンドマージン部と、前記第２端面と前記第１内部電極との間に配置された第２エンドマージン部と、前記容量形成部の前記第１軸及び前記第２軸に直交する第３軸方向における両側にそれぞれ配置された第１及び第２サイドマージン部と、を含むマージン部と、
    を有するセラミック素体と、
    前記第１及び前記第２端面をそれぞれ覆い、前記実装基板に接続された第１及び第２外部電極と、
    を有し、
    前記第１及び第２内部電極は、それぞれ、
    前記第１又は第２外部電極と接する引出端部と、前記マージン部と接するマージン端部と、で構成された端部と、
    前記第２軸方向から見た平面視における導電性成分の連続率が第１連続率であり、前記マージン端部に沿って配置された第１領域と、
    前記平面視における導電性成分の連続率が前記第１連続率よりも低い第２連続率であり、前記第１領域よりも前記第１軸方向及び前記第３軸方向における内側に配置された第２領域と、を含む
    回路基板。

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