JP2023128684A - 変換方法、復元方法、変換装置及び復元装置 - Google Patents

Abstract

【課題】画質を維持しつつ、簡易な方法でメモリアクセス時の消費電力を削減可能な変換方法等を提供する。【解決手段】第１の映像データは、複数の画素が並んで構成される１以上の表示ラインにおける映像データであり、変換方法は、第１の映像データに基づいて、複数の画素の階調値の最大値及び最小値を取得する取得ステップ（Ｓ１１及びＳ１２）と、算出された代表値、最大値及び最小値に基づいて、第１の映像データの変換後のｂｉｔ精度である第２のｂｉｔ精度であって、第１のｂｉｔ精度以下の第２のｂｉｔ精度を決定する決定ステップ（Ｓ１４）と、代表値と複数の画素の階調値とに基づいて、第１のｂｉｔ精度の第１の映像データを、決定された第２のｂｉｔ精度の第２の映像データに変換する変換ステップ（Ｓ１５）と、代表値と、第２のｂｉｔ精度と、第２の映像データとを対応付けてメモリに書き込む書き込みステップ（Ｓ１６）とを含む。【選択図】図１１

Description

本開示は、変換方法、復元方法、変換装置及び復元装置に関する。

従来、映像データを保存する際に、データ量を削減する種々の方法が検討されている。例えば、特許文献１には、符号化テーブルを用いて映像データのデータ量を削減する技術が開示されている。データ量を削減することで、映像データをメモリに書き込む際（メモリアクセス時）の消費電力を削減することができる。

特開２０１６－９６４５７号公報

しかしながら、特許文献１の技術では、処理が複雑となり、ハードウェアリソースが増大する課題がある。データ量の削減は、簡易的な方法で行われることが望まれる。また、映像データのｂｉｔ精度を下げる方法もあるが、画質が劣化する課題がある。

そこで、本開示は、画質を維持しつつ、簡易な方法でメモリアクセス時の消費電力を削減可能な変換方法、復元方法、変換装置及び復元装置を提供する。

本開示の一態様に係るデータ変換方法は、第１のｂｉｔ精度の第１の映像データを変換してメモリに書き込むための前記第１の映像データの変換方法であって、前記第１の映像データは、複数の画素が並んで構成される１以上の表示ラインにおける映像データであり、前記第１の映像データに基づいて、前記複数の画素の階調値の代表値、最大値及び最小値を取得する取得ステップと、取得された前記最大値及び前記最小値に基づいて、前記第１の映像データの変換後のｂｉｔ精度である第２のｂｉｔ精度であって、前記第１のｂｉｔ精度以下の第２のｂｉｔ精度を決定する決定ステップと、前記代表値と前記複数の画素の階調値とに基づいて、前記第１のｂｉｔ精度の前記第１の映像データを、決定された前記第２のｂｉｔ精度の第２の映像データに変換する変換ステップと、前記代表値と、前記第２のｂｉｔ精度と、前記第２の映像データとを対応付けて前記メモリに書き込む書き込みステップとを含む。

本開示の一態様に係るデータ復元方法は、第１のｂｉｔ精度の第１の映像データが変換された前記第１のｂｉｔ精度以下の第２のｂｉｔ精度の第２の映像データから前記第１の映像データを復元する復元方法であって、前記第１の映像データは、複数の画素が並んで構成される１以上の表示ラインのための映像データであり、前記第２の映像データと、前記第２のｂｉｔ精度と、前記第１の映像データに基づいて算出された、前記複数の画素の階調値の代表値とが対応付けてメモリに記憶されており、前記第２の映像データと、前記第２のｂｉｔ精度と、前記代表値とを前記メモリから読み出す読み出しステップと、前記第２のｂｉｔ精度に基づいて、前記第２の映像データを前記複数の画素それぞれに対応するデータに分割する分割ステップと、分割された各データが示す当該画素の階調値及び前記代表値に応じた値と、前記代表値とに基づいて、前記第２の映像データを前記第１のｂｉｔ精度の前記第１の映像データに復元する復元ステップとを含む。

本開示の一態様に係るデータ変換装置は、第１のｂｉｔ精度の第１の映像データを変換してメモリに書き込むための前記第１の映像データの変換を行う変換装置であって、前記第１の映像データは、複数の画素が並んで構成される１以上の表示ラインにおける映像データであり、前記第１の映像データに基づいて、前記複数の画素の階調値の代表値、最大値及び最小値を取得する取得部と、取得された前記最大値及び前記最小値に基づいて、前記第１の映像データの変換後のｂｉｔ精度である第２のｂｉｔ精度であって、前記第１のｂｉｔ精度以下の第２のｂｉｔ精度を決定する決定部と、前記代表値と前記複数の画素それぞれの階調値とに基づいて、前記第１のｂｉｔ精度の前記第１の映像データを、決定された前記第２のｂｉｔ精度の第２の映像データに変換する変換処理部と、前記代表値と、前記第２のｂｉｔ精度と、前記第２の映像データとを対応付けて前記メモリに書き込む書き込み部とを備える。

本開示の一態様に係るデータ復元装置は、第１のｂｉｔ精度の第１の映像データが変換された前記第１のｂｉｔ精度以下の第２のｂｉｔ精度の第２の映像データから前記第１の映像データを復元する復元装置であって、前記第１の映像データは、複数の画素が並んで構成される１以上の表示ラインのための映像データであり、前記第２の映像データと、前記第２のｂｉｔ精度を示すｂｉｔ精度情報と、前記第１の映像データに基づいて算出された、前記複数の画素の階調値の代表値とが対応付けてメモリに記憶されており、前記第２の映像データと、前記ｂｉｔ精度情報と、前記代表値とを前記メモリから読み出す読み出し部と、前記第２のｂｉｔ精度に基づいて、前記第２の映像データを前記複数の画素それぞれに対応するデータに分割する分割部と、分割された各データが示す当該画素の階調値と、前記代表値とに基づいて、前記第２の映像データを前記第１のｂｉｔ精度の前記第１の映像データに復元する復元処理部とを備える。

本開示の一態様によれば、画質を維持しつつ、簡易な方法でメモリアクセス時の消費電力を削減可能な変換方法等を実現することができる。

図１は、実施の形態に係る表示装置の構成例を示す概略図である。 図２は、実施の形態に係る画素回路の構成を模式的に示す回路図である。 図３は、実施の形態に係る表示装置が備える制御装置の機能構成を示すブロック図である。 図４は、実施の形態に係る変換部の機能構成を示すブロック図である。 図５は、１ラインの階調値の例を示す図である。 図６は、実施の形態に係る差分最大値とｂｉｔ精度との関係を示すテーブルである。 図７は、差分最大値が１２の場合の変換前後のデータのイメージを示す図である。 図８は、実施の形態に係る統合情報のデータ構造を示す図である。 図９は、実施の形態に係る復元部の機能構成を示すブロック図である。 図１０は、差分最大値が１２の場合の復元前後のデータのイメージを示す図である。 図１１は、実施の形態に係る制御装置の動作の第１例を示すフローチャートである。 図１２は、実施の形態に係る平均値と差分最大値とにより決定されるｂｉｔ精度の一例を示す図である。 図１３は、実施の形態に係る制御装置の動作の第２例を示すフローチャートである。 図１４は、実施の形態に係る制御装置が外部メモリに映像データを保存する場合の構成を示す図である。 図１５は、適用例における電力削減を説明するための図である。 図１６は、実施の形態に係る制御装置が内蔵メモリに映像データを保存する場合の構成を示す図である。

（本開示に至った経緯）
従来、外部から入力される映像信号（映像データ）を内部で使用する形に変換するためにフレームメモリ等のメモリに映像データを一時的に蓄えることが行われている。例えば、４Ｋ等の高解像度の映像信号である、１フレーム期間が１４４Ｈｚである等のように高速動作が必要な場合、大量のデータを高速に処理する必要があり、メモリアクセスの増加に伴い消費電力量が上昇するという課題がある。そのため、メモリアクセスによる消費電力量を削減することが望まれている。

また、映像データのデータ量を削減しメモリにアクセスする時間を短くすることにより、メモリアクセスによる消費電力量を削減できることが知られている。データ量の削減は、簡易な方法でかつ、画質を維持しつつ行われることが望まれる。

特許文献１のように、符号化テーブルを用いて映像データのデータ量を削減することは可能であるが、「発明が解決しようとする課題」でも記載したように、処理が複雑となり、ハードウェアリソースが増大する課題がある。

また、特許文献１以外のデータ量削減方法として、例えば、映像データのｂｉｔ精度を一律に下げる（例えば、１０ｂｉｔ→８ｂｉｔ）ことでデータ量を削減することも可能であるが、画質が劣化する課題がある。また、例えば、エントロピー符号化を行うことで圧縮率を上げる方法もあるが、符号と割り付ける階調データ（階調値）との対応次第では圧縮率が悪化することがある。

このように、従来の方法であれば、消費電力量を減らすことは可能である場合もあるが、画質の劣化、処理の複雑化、場合によっては圧縮率が悪化する等の課題があり、画質を維持しつつ、簡易な方法で消費電力量を削減することが困難である。

そこで、本開示では、画質を維持しつつ、簡易な方法でメモリアクセス時の消費電力を削減可能な変換方法、復元方法等について説明する。

以下、実施の形態について、図面を参照しながら具体的に説明する。

なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。例えば、同一などの要素間の関係性を示す用語、並びに、数値、及び、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度（例えば、１０％程度）の差異をも含むことを意味する表現である。また、以下の実施の形態における構成要素のうち、独立請求項に記載されていない構成要素については、任意の構成要素として説明される。

また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。

（実施の形態）
以下、本実施の形態に係る変換方法、復元方法等について、図１～図１６を参照しながら説明する。本実施の形態では、表示装置に有機エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ：ＥＬ）素子を用いる場合を例に挙げて説明する。

［１．表示装置の構成］
まず、本開示の一態様に係る制御装置を備える表示装置の構成について、図１を参照しながら説明する。図１は、本実施の形態に係る表示装置１の構成例を示す概略図である。

図１に示すように、表示装置１は、表示パネル１０と、制御装置２０とで構成されている。表示装置１は、例えば有機ＥＬ発光パネルのプログレッシブ駆動方式により駆動される。

［１－１．表示パネルの構成］
表示パネル１０は、複数の画素回路３０を有する表示部１２を備え、また、表示部１２の周辺回路として、ゲート駆動回路１４と、ソース駆動回路１６とを備える。なお、表示部１２と、ゲート駆動回路１４と、ソース駆動回路１６と、走査線４０と、信号線４２とは、例えば、ガラス又はアクリル等の樹脂により形成されているパネル基板（不図示）に実装されている。

表示部１２は、外部から表示装置１に入力される映像信号（Ｒ、Ｇ、Ｂ）（図２を参照）に基づいて映像を表示する。表示部１２は、図１に示すように、行列状に配置された複数の画素回路３０を備え、行状の走査線４０と、列状の信号線４２とが配線されている。表示部１２では、初期化動作、書き込み動作、及び、発光動作を複数の画素回路３０の行順次に実行される。なお、以下では、外部から表示装置１に入力される映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度（ｂｉｔ数）は１０ｂｉｔである例について説明するが、これに限定されない。

複数の画素回路３０は、表示パネル１０に有され、行列状に配置される。より具体的には、複数の画素回路３０のそれぞれは、走査線４０と信号線４２とが交差する位置に配置される。詳細は後述する。

走査線４０は、複数の画素回路３０の行ごとに配されている。走査線４０の一端は、画素回路３０に接続され、走査線４０の他端は、ゲート駆動回路１４に接続されている。

信号線４２は、複数の画素回路３０の列ごとに配されている。信号線４２の一端は、画素回路３０に接続され、信号線４２の他端は、ソース駆動回路１６に接続されている。

ゲート駆動回路１４は、走査線駆動回路とも呼ばれ、例えばシフトレジスタ等によって構成される。ゲート駆動回路１４は、走査線４０に接続されており、走査線４０にゲート制御信号を出力することで、画素回路３０が有する各トランジスタのオン及びオフを制御する。本実施の形態では、ゲート駆動回路１４は、画素回路３０が有する各トランジスタのオン及びオフを制御するゲート制御信号として、例えば制御信号ＷＳ、制御信号ＲＥＦ、制御信号ＩＮＩ及び消光信号ＥＮを、画素回路３０が有する各トランジスタのゲート（ゲート電極）に出力する。制御信号ＷＳ、制御信号ＲＥＦ、制御信号ＩＮＩ及び消光信号ＥＮは、制御信号の一例である。

ソース駆動回路１６は、信号線駆動回路とも呼ばれる。ソース駆動回路１６は、信号線４２に接続されており、制御装置２０からフレーム単位で供給される映像信号を、信号線４２に出力することで、当該映像信号を各画素回路３０に供給する。ソース駆動回路１６は、信号線４２を通して、画素回路３０の各々に対して映像信号に基づく輝度情報を電流値又は電圧値の形で書き込む。なお、ソース駆動回路１６に入力される映像信号は、例えば、ＲＧＢ三原色の色毎のデジタルシリアルデータ（映像信号（Ｒ、Ｇ、Ｂ））である。ソース駆動回路１６に入力された映像信号（Ｒ、Ｇ、Ｂ）は、ソース駆動回路１６の内部で行単位のパラレルデータ（出力映像信号の一例）に変換される。さらに、行単位のパラレルデータは、ソース駆動回路１６の内部で行単位のアナログデータに変換され、映像信号として信号線４２に出力される。

［１－２．画素回路の構成］
複数の画素回路３０は、例えばＮ行Ｍ列に配置されている。Ｎ、Ｍは、表示画面のサイズ及び解像度により異なる。例えば、ＨＤ（Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ）と呼ばれる解像度で、行内にＲＧＢ３原色に対応する画素回路３０が隣接する場合、Ｎは少なくとも１０８０行であり、Ｍは少なくとも１９２０×３列である。本実施の形態では、各画素回路３０は、有機ＥＬ素子を発光素子として有する。

画素回路３０の構成について、さらに図２を参照しながら説明する。図２は、本実施の形態に係る画素回路３０の構成を模式的に示す回路図である。

図２に示すように、画素回路３０は、発光素子３２と、駆動トランジスタ３３と、スイッチトランジスタ３４、３６及び３７と、選択トランジスタ３５と、画素容量３８とを備える。なお、図２において、画素容量３８はＣｓとも表記されている。

発光素子３２は、カソードが電源Ｖｃａｔｈ（負電源線）に接続されており、アノードが駆動トランジスタ３３のソースに接続されている。発光素子３２は、駆動トランジスタ３３から供給される、映像信号の信号電圧に対応した電流が流れることにより、当該信号電圧に応じた輝度で発光する。発光素子３２は、例えばＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの有機ＥＬ素子である。例えば、画像を表示する表示パネル１０を構成する画素回路３０（画素）は、有機ＥＬ素子を含む電流駆動で発光する発光素子３２から構成される。なお、発光素子３２は、有機ＥＬ素子に限らず、無機ＥＬ素子又はＱＬＥＤ（Ｑｕａｎｔｕｍ－ｄｏｔ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）などの自発光素子でもよいし、電流駆動で制御する素子であれば自発光素子でなくてもよい。

駆動トランジスタ３３は、ゲートが画素容量３８の一方の電極等に接続され、ドレインがスイッチトランジスタ３４のソースに接続され、ソースが発光素子３２のアノードに接続されている。図２では、さらにソースが画素容量３８の他方の電極等に接続されている。駆動トランジスタ３３は、ゲート－ソース間に印加された信号電圧から、当該信号電圧に対応した電流（ドレイン－ソース間の電流とも記載する）に変換する。そして、駆動トランジスタ３３は、オン状態となることで、ドレイン－ソース間の電流を発光素子３２に供給することで発光素子３２を発光させる。駆動トランジスタ３３は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ））で構成される。

スイッチトランジスタ３４は、ゲートが走査線４０に接続され、ソース及びドレインの一方が電源Ｖｃｃに接続され、ソース及びドレインの他方が駆動トランジスタ３３のドレインに接続されている。スイッチトランジスタ３４は、走査線４０から供給される消光信号ＥＮに応じてオン状態又はオフ状態となる。スイッチトランジスタ３４は、オン状態となることで駆動トランジスタ３３を電源Ｖｃｃに接続し、駆動トランジスタ３３のドレイン－ソース間の電流を発光素子３２に供給させる。スイッチトランジスタ３４は、例えば、ｐ型の薄膜トランジスタ（ｐ型ＴＦＴ）で構成される。

選択トランジスタ３５は、ゲートが走査線４０に接続され、ソース及びドレインの一方が信号線４２に接続され、ソース及びドレインの他方が画素容量３８の一方の電極に接続されている。選択トランジスタ３５は、走査線４０から供給される制御信号ＷＳに応じてオン状態又はオフ状態となる。選択トランジスタ３５は、オン状態となることで、信号線４２から供給される映像信号の信号電圧を画素容量３８の電極に印加し、当該信号電圧に応じた電荷を画素容量３８に蓄積させる。選択トランジスタ３５は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

スイッチトランジスタ３６は、ゲートが走査線４０に接続され、ソース及びドレインの一方が電源Ｖｒｅｆに接続され、ソース及びドレインの他方が画素容量３８の一方の電極等に接続されている。スイッチトランジスタ３６は、走査線４０から供給される制御信号ＲＥＦに応じてオン状態又はオフ状態となる。スイッチトランジスタ３６は、オン状態となることで、画素容量３８の電極を電源Ｖｒｅｆの電圧（基準電圧）に設定する。スイッチトランジスタ３６は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

スイッチトランジスタ３７は、ゲートが走査線４０に接続され、ソース及びドレインの一方がスイッチトランジスタ３４のソース及び駆動トランジスタ３３のドレインに接続され、ソース及びドレインの他方が電源Ｖｉｎｉに接続されている。スイッチトランジスタ３７は、走査線４０から供給される制御信号ＩＮＩに応じてオン状態又はオフ状態となる。スイッチトランジスタ３７は、駆動トランジスタ３３がオン状態であり、スイッチトランジスタ３４がオン状態にあって電源Ｖｃｃとの接続が遮断されている中で、オン状態となることで、発光素子３２のアノードを電源Ｖｉｎｉの電圧（基準電圧）に設定する。スイッチトランジスタ３７は、例えば、ｎ型の薄膜トランジスタ（ｎ型ＴＦＴ）で構成される。

画素容量３８は、一方の電極が、駆動トランジスタ３３のゲート及び選択トランジスタ３５のソース及びスイッチトランジスタ３６のソースに接続され、他方の電極が駆動トランジスタ３３のソースに接続されたコンデンサである。画素容量３８は、信号線４２から供給された信号電圧に対応した電荷を蓄積する。画素容量３８は、例えば、選択トランジスタ３５及びスイッチトランジスタ３６がオフ状態となった後に、駆動トランジスタ３３のゲート－ソース電極間の電圧を安定的に保持する。このように、画素容量３８は、選択トランジスタ３５及びスイッチトランジスタ３６がオフ状態のときに、蓄積された電荷による信号電位に応じて、駆動トランジスタ３３のゲート・ソース間に電圧を印加する。

ＥＬ容量３９は、ＥＬ素子に内在する寄生容量であり、この容量がチャージされて電極間の電圧が上昇した後に、ＥＬ素子側に電流が流れだし、ＥＬ素子が発光を開始する。

なお、駆動トランジスタ３３、選択トランジスタ３５、スイッチトランジスタ３６及びスイッチトランジスタ３７の各トランジスタの導電型は、上述したものに限られず、ｎ型とｐ型のＴＦＴを適宜混在させてもよい。また、スイッチトランジスタ３４の導電型は、上述したものに限られず、ｎ型のＴＦＴであってもよい。また、各トランジスタは、ポリシリコンＴＦＴに限らず、アモルファスシリコンＴＦＴ等で構成されていてもよい。

［１－３．制御装置の構成］
制御装置２０の構成について、さらに図３を参照しながら説明する。図３は、本実施の形態に係る表示装置１が備える制御装置２０の機能構成を示すブロック図である。

制御装置２０は、表示パネル１０の外部に配置される、例えば外部システム回路基板（不図示）上に形成される。制御装置２０は、例えばＴＣＯＮ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）としての機能を有し、表示装置１の全体の動作を制御する。具体的には、制御装置２０は、外部から供給される垂直同期信号ＶＳ、水平同期信号ＨＳ、映像期間信号ＤＥに基づいて生成したゲート制御信号を、ゲート駆動回路１４に対して出力する。また、制御装置２０は、ソース駆動回路１６に対して、映像信号（Ｒ、Ｇ、Ｂ）のデジタルシリアルデータを供給する。

本実施の形態では、制御装置２０は、同一画像が表示され続ける期間であるフレーム期間の発光期間と消光期間とを少なくとも制御する。制御装置２０は、フレーム期間それぞれを発光期間及び消光期間を一定の間隔で繰り返す複数のサブフレーム期間で構成することで、フレーム期間の消光期間を分散（分割）させる。

また、本開示の制御装置２０は、同一の画像が表示され続ける期間であるフレーム期間が、フレームごとに一定の範囲で変動または一時的に安定するものの、正確なフレーム期間が予めわからない場合、入力されるフレーム期間によらず、ｎ（ｎは２以上の整数）個のサブフレームでフレーム期間を再構成するようにサブフレームのフレーム長を変更し、画像を表示する制御を行ってもよい。

図３に示すように、制御装置２０は、変換部１１０と、同期制御部１２０と、ラインバッファ１３０と、復元部１４０と、デューティ制御部１５０とを備える。

変換部１１０は、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）のデータ量を削減してラインバッファ１３０に出力するように、当該映像信号（Ｒ、Ｇ、Ｂ）を変換する。変換部１１０は、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度に応じたｂｉｔ数をより少ないｂｉｔ数に変換した情報（後述する統合情報）を生成し、ラインバッファ１３０に出力する（ラインバッファ１３０に書き込む）。変換部１１０は、１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）に対して順にｂｉｔ数の変換を行うことで生成した情報を、ラインバッファ１３０に出力する。変換部１１０は、外部からの垂直同期信号ＶＳ、水平同期信号ＨＳおよび映像期間信号ＤＥに基づいて、映像信号（Ｒ、Ｇ、Ｂ）が所望のタイミングで表示部１２に表示されるように、映像信号（Ｒ、Ｇ、Ｂ）から統合情報を生成し、ラインバッファ１３０に出力する。変換部１１０の詳細は後述する。なお、以降において、ｂｉｔ精度に応じたｂｉｔ数をより少ないｂｉｔ数に変換することを単にｂｉｔ精度を変換するとも記載する。また、より少ないｂｉｔ数は、変換後のｂｉｔ精度とも記載する。

なお、変換部１１０により映像信号（Ｒ、Ｇ、Ｂ）のデータ量が削減された統合情報がラインバッファ１３０に書き込まれるので、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）そのものがラインバッファ１３０に書き込まれる場合に比べて、ラインバッファ１３０へのアクセス時間を減らすことができる。これは、映像信号（Ｒ、Ｇ、Ｂ）の書き込みに要する電力を削減することにつながる。

なお、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）は、複数の画素が並んで構成される表示ラインのための映像データであり、第１の映像データの一例である。当該映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度（本実施の形態では、１０ｂｉｔ）は、第１のｂｉｔ精度の一例である。

同期制御部１２０は、映像信号（Ｒ、Ｇ、Ｂ）が表示部１２に表示されるタイミングを制御するための制御部である。同期制御部１２０は、外部から垂直同期信号ＶＳ、水平同期信号ＨＳおよび映像期間信号ＤＥを受信し、デューティ制御部１５０及びラインバッファ１３０に出力する。

ラインバッファ１３０は、映像信号（Ｒ、Ｇ、Ｂ）に基づく情報を一時的に保持するバッファである。本実施の形態では、ラインバッファ１３０は、変換部１１０で変換された情報を保持し、所定のタイミングで復元部１４０に出力する。

ラインバッファ１３０は、例えば、数行分の映像信号（Ｒ、Ｇ、Ｂ）に基づく情報を一時的に保持可能な容量を有する。ラインバッファ１３０は、メモリの一例である。

復元部１４０は、ラインバッファ１３０から統合情報を読み出し、ｂｉｔ精度が変換された１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）を、もとのｂｉｔ精度に変換しなおす。復元部１４０は、統合情報から、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）を復元する処理を行う。復元部１４０の詳細は後述する。

なお、復元部１４０により統合情報がラインバッファ１３０から読み出されるので、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）そのものをラインバッファ１３０から読み出す場合に比べて、ラインバッファ１３０へのアクセス時間を減らすことができる。これは、映像信号（Ｒ、Ｇ、Ｂ）の読み出しに要する電力を削減することにつながる。また、復元部１４０は、統合情報から、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）を復元することができるので、画質の劣化が起こりにくい。

デューティ制御部１５０は、映像信号（Ｒ、Ｇ、Ｂ）が所望のタイミングで表示部１２に表示されるように、ゲート駆動回路１４を制御するためのゲート制御信号を生成する。デューティ制御部１５０は、生成したゲート制御信号をゲート駆動回路１４に出力する。本実施の形態では、デューティ制御部１５０は、垂直同期信号ＶＳ又は映像期間信号ＤＥの受信を検出する。

また、デューティ制御部１５０は、発光期間及び消光期間を一定の間隔で繰り返す複数のサブフレーム期間を実行させるゲート制御信号を生成してもよい。デューティ制御部１５０は、フレーム期間の開始を示す信号を検出すると、検出時に実行するサブフレーム期間の次のサブフレーム期間では、消光期間中に初期化期間を実行させるゲート制御信号を生成する。デューティ制御部１５０は、それ以外すなわちフレーム期間の開始を示す信号を検出しないときには、一定の間隔の発光期間及び消光期間からなるサブフレーム期間を繰り返し実行させるゲート制御信号を生成する。

デューティ制御部１５０は、入力されるサブフレーム期間の長さ、初期化パラメータ、及び、消光パラメータと、フレーム期間の開始を示す信号の有無と、サブフレーム期間の消光期間の開始時点からのカウント値（タイマー値）とに基づいて、発光素子３２の発光及び消光を制御するためのゲート制御信号を生成し、ゲート駆動回路１４に出力する。

［１－３－１．変換部の構成］
次に、変換部１１０について、さらに、図４～図８を参照しながら説明する。図４は、本実施の形態に係る変換部１１０の機能構成を示すブロック図である。

図４に示すように、変換部１１０は、前処理バッファ１１１と、算出部１１２と、抽出部１１３と、決定部１１４と、変換処理部１１５とを備える。

前処理バッファ１１１は、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）を一時的に保持するバッファである。前処理バッファ１１１は、決定部１１４により変換後のｂｉｔ精度が決定されるまでの間、映像信号（Ｒ、Ｇ、Ｂ）を保持する。

算出部１１２は、１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）に基づいて、当該ラインの映像信号（Ｒ、Ｇ、Ｂ）の代表値を算出する。算出部１１２は、当該ラインを構成する複数の画素それぞれの階調値に基づいて、当該ラインにおける階調値の代表値を算出するとも言える。算出部１１２は、１ラインに対して１つの代表値を算出する。代表値は、当該ラインにおける階調値の最小値以上であり、かつ、当該ラインにおける階調値の最大値以下の値であればよい。以下では、代表値が当該ラインにおける複数の画素の階調値の平均値である例について説明するがこれに限定されず、複数の画素の階調値の最大値、最小値、中央値、最頻値等であってもよい。また、代表値は、過去のフレームにおける複数の画素の階調値（１ラインごとの映像信号（Ｒ、Ｇ、Ｂ））に基づいて算出されてもよい。代表値は、例えば、直近のフレーム（例えば、１つ前のフレーム）の複数の画素の階調値の平均値、最大値、最小値、中央値、最頻値等のいずれかであってもよい。

図５は、１ラインの階調値の例を示す図である。図５では、１ラインの映像信号の表示と、画素位置及び階調値の関係を示すグラフとを示す。当該ラインでは、中央が明るく、左右が暗い映像が表示される。

図５に示すように、算出部１１２は、各画素の階調値に基づいて、当該ラインの階調値の平均値を算出する。算出部１１２は、例えば、１ラインの各画素の階調値を足し合わせて当該１ラインの画素数で除算することで平均値を算出してもよい。また、算出部１１２は、演算回路（例えば、乗算器又は除算器）での処理が複雑になることを抑制する観点から、１ラインの画素数が２のべき乗ではない場合、１ラインの画素数が２のべき乗となるようにダミーの画素の階調値を用いて平均値を算出してもよい。算出部１１２は、例えば、１ラインの画素数が９００ピクセルである場合、当該９００ピクセルの画素の階調値と、ダミーの１２４ピクセルの画素の階調値とを用いて平均値を算出してもよい。ダミーの１２４ピクセルの画素の階調値は、例えば、算出部１１２が算出した平均値であってもよいし、予め定められた固定値であってもよい。固定値は、外部から受信した映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度に基づく値であってもよく、例えば、当該ｂｉｔ精度の中間値であってもよい。映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度が１０ｂｉｔである場合、ｂｉｔ精度の中間値は５１２となる。なお、算出部１１２が平均値を算出する方法は上記に限定されず、既存のいかなる方法が用いられてもよい。算出部１１２は、映像信号（Ｒ、Ｇ、Ｂ）が示す１ラインの各画素の階調値の代表値を取得する取得部として機能する。

図４を再び参照して、抽出部１１３は、１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）に基づいて、当該ラインの映像信号（Ｒ、Ｇ、Ｂ）の最大値及び最小値を抽出する。抽出部１１３は、例えば、当該ラインを構成する複数の画素それぞれの階調値の中から最も大きい階調値を抽出し、抽出した階調値を当該ラインの最大値とし、当該ラインを構成する複数の画素それぞれの階調値の中から最も小さい階調値を抽出し、抽出した階調値を当該ラインの最小値とする。

図５の場合、抽出部１１３は、中央付近の画素の階調値を最大値と判定し、右端の画素の階調値を最小値と判定する。抽出部１１３は、映像信号（Ｒ、Ｇ、Ｂ）が示す１ラインの各画素の階調値の最大値及び最小値を取得する取得部として機能する。

図４を再び参照して、決定部１１４は、算出部１１２が算出した平均値と、抽出部１１３が抽出した階調値の最大値及び最小値とに基づいて、当該ラインの映像信号（Ｒ、Ｇ、Ｂ）における変換後のｂｉｔ精度を決定する。変換後のｂｉｔ精度は、第２のｂｉｔ精度の一例であり、映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度以下のｂｉｔ精度である。また、変換後のｂｉｔ精度は、１ラインで共通である。

このように、決定部１１４は、当該フレームの当該ラインの映像信号（Ｒ、Ｇ、Ｂ）に基づいて、変換後のｂｉｔ精度を動的に決定する。変換後のｂｉｔ精度は、例えば、ラインごとに異なり得る。

図６は、本実施の形態に係る差分最大値とｂｉｔ精度との関係を示すテーブルである。

決定部１１４は、例えば、最大値、平均値及び最小値と、図６に示すテーブルとに基づいて、ｂｉｔ精度を決定する。決定部１１４は、最大値から平均値を減算した第１差分と、平均値から最小値を減算した第２差分とを算出し、第１差分及び第２差分のうち大きい方の差分を差分最大値とし、図６のテーブルから変換後のｂｉｔ精度を決定する。

決定部１１４は、差分最大値が５１２以上である場合、変換後のｂｉｔ精度を１０ｂｉｔ、つまりｂｉｔ変換しないと判定し、差分最大値が２５６以上５１２未満である場合、変換後のｂｉｔ精度を９ｂｉｔと判定し、差分最大値が１２８以上２５６未満である場合、変換後のｂｉｔ精度を８ｂｉｔと判定する。差分最大値が１２８未満の場合も同様に、決定部１１４は、図６に示すテーブルに基づいて変換後のｂｉｔ精度を決定する。このように、決定部１１４は、差分最大値を表現可能な最小のｂｉｔ精度を変換後のｂｉｔ精度であると決定する。

なお、図６では、ｂｉｔ精度が１ビット刻みである例について示しているがこれに限定されない。テーブルは、１０ｂｉｔより小さい１以上のｂｉｔ精度及び当該ｂｉｔ精度に変換するときの差分最大値を含んでいればよい。テーブルは、例えば、２ビット刻みのテーブルであってもよい。

なお、決定部１１４は、少なくとも階調値の最大値及び最小値に基づいて、当該ラインの映像信号（Ｒ、Ｇ、Ｂ）における変換後のｂｉｔ精度を決定すればよい。決定部１１４は、例えば、階調値の最大値又は最小値が代表値として用いられる場合、最大値から最小値を減算した差分を差分最大値として用いて、変換後のｂｉｔ精度を決定してもよい。また、決定部１１４は、符号ｂｉｔが含まれるか否かを判定し、判定結果を変換後のｂｉｔ精度を示すｂｔｉ精度情報に含めてもよい。

変換処理部１１５は、前処理バッファ１１１に保存されている外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）と、決定部１１４が決定した変換後のｂｉｔ精度と、算出部１１２が算出した平均値とに基づいて、ラインバッファ１３０に保存するための映像データ（後述する変換済データ）を含む統合情報を生成し、ラインバッファ１３０に出力する。変換処理部１１５は、各画素の階調値と算出部１１２が算出した平均値とに基づいて、映像信号（Ｒ、Ｇ、Ｂ）を、決定されたｂｉｔ精度の変換済データに変換する。変換処理部１１５は、各画素の階調値と算出部１１２が算出した平均値との差分を、各画素の変換済データとして、各画素の変換済みデータを含む統合情報を生成する。このような統合情報は、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）からデータ量が削減された情報であり得る。

図７は、差分最大値が１２の場合の変換前後のデータのイメージを示す図である。変換前では、１つの枠が１つの画素のデータを示し、変換後では符号ｂｉｔ及び差分の組が１つの画素のデータを示している。図５では、６画素分の映像データのイメージ図を示す。枠内の数値は、映像データのｂｉｔ精度を示している。変換前の映像データは、外部から受信した映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度である１０ｂｉｔである。なお、差分最大値が１２である場合、決定部１１４は、変換後のｂｉｔ精度を４ｂｉｔであると決定する。

変換処理部１１５は、各画素において、階調値と平均値との差分を当該画素の変換後の階調値として変換済データを生成する。当該差分は、最大でも１２であるので、４ｂｉｔで表現可能である。このように、変換処理部１１５は、１０ｂｉｔで表現されている階調値を、平均値からの差分を示す４ｂｉｔの階調値に変換する。変換処理部１１５は、各画素において、１０ｂｉｔの階調値を一律に４ｂｉｔに変換する。これにより、１０ｂｉｔの映像データ（映像信号（Ｒ、Ｇ、Ｂ））を４ｂｉｔのデータに変換することができる。

また、変換処理部１１５は、変換後の階調値（差分）に符号ｂｉｔを追加してもよい。符号ｂｉｔは、複数の画素のそれぞれにおける、差分が正の値であるか負の値であるかを表すためのビットである。なお、代表値として最大値又は最小値が用いられた場合、符号ｂｉｔは含まれなくてもよい。

図８は、本実施の形態に係る統合情報のデータ構造を示す図である。

図８は、統合情報は、ヘッダ情報と変換済データとを含む。ヘッダ情報は、平均値とｂｉｔ精度とを含む。統合情報は、ヘッダ情報と1ライン分の符号ｂｉｔ及び差分を含む変換済データとを１つのデータのまとまりとした情報である。

平均値は、算出部１１２が外部から受信した１ラインの映像信号（Ｒ、Ｇ、Ｂ）（１０ｂｉｔ）から算出した平均値（１０ｂｉｔ）である。つまり、平均値は、図７において１０ｂｉｔから４ｂｉｔに変換する際に用いられた平均値に相当し、１ラインの映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度で示される階調値である。ｂｉｔ精度は、変換済データにおける各画素の階調値のｂｉｔ精度を示し、ｂｉｔ精度情報とも記載する。図７の例の場合、ｂｉｔ精度情報が示すｂｉｔ精度は、４ｂｉｔである。当該ｂｉｔ精度情報は、差分（変換された階調値）をもとの１０ｂｉｔの階調値に復元する際に用いられる。ｂｉｔ精度情報は、例えば、外部からの映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度（本実施の形態では、１０ｂｉｔ）を表現可能なｂｉｔ精度の情報である。映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度が１０ｂｉｔである場合、ｂｉｔ精度情報は、４ｂｉｔの情報である。ｂｉｔ精度情報は、変換後のｂｉｔ精度に関わらず、４ｂｉｔの情報で示される。

変換済データは、各画素の差分を示すデータ部分であり、図７に示す符号ｂｉｔ及び差分が並んで構成される。変換済データは、第２の映像データの一例である。

変換処理部１１５は、図８に示す統合情報を生成し、ラインバッファ１３０に出力する。

上記のように、変換部１１０は、外部から受信した１ラインの映像信号（Ｒ、Ｇ、Ｂ）から平均値を算出し、当該平均値を用いて映像信号のデータ量を削減することができる。つまり、変換部１１０は、符号化テーブル等を用いることなく、映像信号（Ｒ、Ｇ、Ｂ）のデータ量を削減してラインバッファ１３０に書き込むことができる。これにより、変換部１１０が統合情報をラインバッファ１３０に書き込むために当該ラインバッファ１３０にアクセスする時間を、映像信号そのもの（非圧縮の信号）を書き込む場合に比べて短縮することができるので、その結果ラインバッファ１３０で消費される電力を減らすことができる。

［１－３－２．復元部の構成］
次に、復元部１４０について、さらに、図９及び図１０を参照しながら説明する。図９は、本実施の形態に係る復元部１４０の機能構成を示すブロック図である。

図９に示すように、復元部１４０は、分割部１４１と、後処理ラッチ１４２と、平均値保持部１４３と、ｂｉｔ精度保持部１４４と、復元処理部１４５とを備える。

分割部１４１は、ラインバッファ１３０から読み出した統合情報を、平均値と、ｂｉｔ精度と、変換済データとに分割し、平均値を平均値保持部１４３に出力し、ｂｉｔ精度をｂｉｔ精度保持部１４４に出力し、変換済データを後処理ラッチ１４２に出力する。

後処理ラッチ１４２は、分割部１４１から取得した変換済データを一時的に保持するバッファである。後処理ラッチ１４２は、復元処理部１４５においてデータの復元が行われるまでの間、変換済データを保持する。

平均値保持部１４３は、分割部１４１から取得した平均値を一時的に保持する。

ｂｉｔ精度保持部１４４は、分割部１４１から取得したｂｉｔ精度を一時的に保持する。

復元処理部１４５は、表示部１２に表示するための映像データを生成し、ソース駆動回路１６に出力する。復元処理部１４５は、後処理ラッチ１４２に保持している変換済データと、平均値保持部１４３が保持している平均値と、ｂｉｔ精度保持部１４４が保持しているｂｉｔ精度とに基づいて、変換済データを外部から受信した映像信号（Ｒ、Ｇ、Ｂ）に復元する処理を行う。復元処理部１４５は、変換済データのｂｉｔ精度（例えば、４ｂｉｔ）を、外部から受信した映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度（例えば、１０ｂｉｔ）に再変換するとも言える。

図１０は、差分最大値が１２の場合の復元前後のデータのイメージを示す図である。図１０では、６画素分の映像データのイメージ図を示す。枠内の数値は、映像データのｂｉｔ精度を示している。復元前の映像データは、変換部１１０によりｂｉｔ変換された変換済データであり、４ｂｉｔで示される。

復元処理部１４５は、各画素において、平均値と変換済データに含まれる各画素の差分とを加算又は減算することで、各画素の１０ｂｉｔの階調値を復元する。復元処理部１４５は、各画素において、４ｂｉｔで示される差分を一律に１０ｂｉｔの階調値に復元する。復元処理部１４５は、符号ｂｉｔがプラスを示す場合、平均値と差分とを加算することで当該画素の１０ｂｉｔの階調値を復元する。また、復元処理部１４５は、符号ｂｉｔがマイナスを示す場合、平均値から差分を減算することで当該画素の１０ｂｉｔの階調値を復元する。このように復元された映像データは、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）（映像データ）そのものであるので、表示される映像には画質の劣化が生じない。

上記のように、復元部１４０は、統合情報を用いて映像信号（Ｒ、Ｇ、Ｂ）を復元することができる。つまり、復元部１４０は、復元テーブル等を用いることなく、データを復元することができる。また、統合情報は圧縮されたデータであり、復元部１４０が統合情報をラインバッファ１３０から読み出すために当該ラインバッファ１３０にアクセスする時間を、映像信号そのもの（非圧縮の信号）を読み出す場合に比べて短縮することができるので、その結果ラインバッファ１３０で消費される電力を減らすことができる。

［２．制御装置の動作］
上記のように構成される制御装置２０の動作について、図１１～図１３を参照しながら説明する。まずは、変換部１１０の動作について、図１１及び図１２を参照しながら説明する。図１１は、本実施の形態に係る制御装置２０の動作（変換方法）の第１例を示すフローチャートである。図１１では、変換部１１０における処理を示しており、具体的には、第１のｂｉｔ精度の第１の映像データを変換してラインバッファ１３０に書き込むための第１の映像データの変換方法を示す。以下では、算出部１１２が代表値として平均値を算出する例について説明する。

図１１に示すように、変換部１１０は、１ラインの映像データ（映像信号（Ｒ、Ｇ、Ｂ））を取得すると、取得した映像データから階調値の平均値を算出する（Ｓ１１）。算出部１１２は、１ラインの複数の画素それぞれの階調値に基づいて、当該ラインの階調値の平均値を算出し、算出した平均値を決定部１１４に出力する。

次に、抽出部１１３は、１ラインの映像データに基づいて、当該ラインにおける階調値の最大値及び最小値を抽出する（Ｓ１２）。算出部１１２は、１ラインの複数の画素それぞれの階調値に基づいて、当該ラインの階調値の最大値及び最小値を抽出し、抽出した最大値及び最小値を決定部１１４に出力する。

ステップＳ１１及びＳ１２は、取得ステップの一例である。

次に、決定部１１４は、最大値、平均値及び最小値に基づいて、当該ラインにおける階調値の差分を算出する（Ｓ１３）。決定部１１４は、最大値から平均値を減算することで第１差分を算出し、平均値から最小値を減算することで第２差分を算出する。決定部１１４は、ステップＳ１３において、平均値を基準とした２つの差分を算出する。

次に、決定部１１４は、算出した差分（第１の差分及び第２の差分）に基づいて、映像データの変換後のｂｉｔ精度を決定する（Ｓ１４）。決定部１１４は、第１差分及び第２差分のうち大きい方の差分である差分最大値に基づいて、変換後のｂｉｔ精度を決定する。決定部１１４は、例えば、当該差分最大値を表現可能なｂｉｔ精度のうち最も小さいｂｉｔ精度を、変換後のｂｉｔ精度に決定する。

決定部１１４は、決定した変換後のｂｉｔ精度を変換処理部１１５に出力する。また、決定部１１４は、算出部１１２から取得した平均値を変換処理部１１５に出力してもよい。ステップＳ１４は、決定ステップの一例である。

図１２は、本実施の形態に係る平均値と差分最大値とにより決定されるｂｉｔ精度の一例を示す図である。なお、図１２のｂｉｔ精度における「＋１」は、符号ｂｉｔを示す。

図１２に示すように、階調値の平均値が７００であり、差分最大値が７００（例えば、最小値が０）である場合、及び、階調値の平均値が５１２であり、差分最大値が５１２（例えば、最小値が０）である場合、決定部１１４は、変換後のｂｉｔ精度を１０ｂｉｔである、つまり、ｂｉｔ精度を変換しないことを決定する。

また、階調値の平均値が７６１であり、差分最大値が２６２（例えば、最大値が１０２３）である場合、決定部１１４は、変換後のｂｉｔ精度を９ｂｉｔに決定する。また、階調値の平均値が８６１であり、差分最大値が１６２（例えば、最大値が１０２３）である場合、決定部１１４は、変換後のｂｉｔ精度を８ｂｉｔに決定する。変換後のｂｉｔ精度が８ｂｉｔである場合、符号ｂｉｔを含めても１０ｂｉｔ未満となるので、データ量の削減が可能となる。

また、階調値の平均値が９９６であり、差分最大値が２７（例えば、最大値が１０２３）である場合、決定部１１４は、変換後のｂｉｔ精度を５ｂｉｔに決定する。また、階調値の平均値が１０１６であり、差分最大値が７（例えば、最大値が１０２３）である場合、決定部１１４は、変換後のｂｉｔ精度を３ｂｉｔに決定する。

このように、決定部１１４は、１ラインにおける差分最大値が小さいほど、変換後のｂｉｔ精度を小さな値に決定する。言い換えると、決定部１１４は、１ラインにおける差分最大値が小さいほど、データ量削減効果が大きくなるｂｉｔ精度に決定するとも言える。これにより、自然画等の近い階調が多く存在する映像を表示する場合に、特にデータ量を大幅に削減する、つまり高圧縮率を実現することができる。

図１１を再び参照して、次に、変換処理部１１５は、決定されたｂｉｔ精度に基づいて、前処理バッファ１１１に保存されている映像データを変換する（Ｓ１５）。変換処理部１１５は、各画素の階調値と平均値との差分を算出し、当該差分を当該画素の変換後の階調値とすることで映像データのｂｉｔ精度を変換する。ステップＳ１５は、変換ステップの一例である。

次に、変換処理部１１５は、平均値、ｂｉｔ精度情報、及び、変換済データを含む統合情報を生成しラインバッファ１３０に出力することで、統合情報をラインバッファ１３０に書き込む（Ｓ１６）。変換処理部１１５は、ステップＳ１６において、代表値と、ｂｉｔ精度情報と、変換済データとを対応付けてラインバッファに書き込む。これにより、１０ｂｉｔの映像データそのものをラインバッファ１３０に書き込む場合に比べて、書き込むためにラインバッファ１３０にアクセスする時間を短縮することができる。ステップＳ１６は、書き込みステップの一例である。また、変換処理部１１５は、平均値と、第２のｂｉｔ精度と、第２の映像データとを対応付けてラインバッファ１３０に書き込む書き込み部としても機能する。

なお、変換部１１０は、１ラインごとに図１１に示す処理を実行してもよいし、２以上のラインごとに図１１に示す処理を実行してもよい。１ラインごとに図１１に示す処理を実行する場合、ラインごとに階調値の最大値及び最小値に応じた変換後のｂｉｔ精度を決定できるので、より効果的にデータ量を削減することができる。また、例えば、変換部１１０は、２ラインごとに図１１に示す処理を実行する場合、最大値、平均値及び最小値を、当該２ラインに含まれる各画素の階調値から取得する。これにより、２ライン分の変換済データに対して１つのヘッダ情報を付与すればよいので、ヘッダ情報のデータ量を減らすことができる。

なお、上記のように、変換部１１０における処理が行われるが、当該処理において消費される電力は、複数ラインのバッファを持つラインバッファ１３０に対して十分小さい。

続いて、復元部１４０の動作について、図１３を参照しながら説明する。図１３は、本実施の形態に係る制御装置２０の動作（復元方法）の第２例を示すフローチャートである。図１３では、復元部１４０における処理を示しており、具体的には、第１のｂｉｔ精度の第１の映像データが変換された第１のｂｉｔ精度以下の第２のｂｉｔ精度の第２の映像データから第１の映像データを復元する復元方法を示す。以下では、代表値が平均値である例について説明する。

図１３に示すように、復元部１４０は、所望のタイミングでラインバッファ１３０から統合情報を読み出す（Ｓ２１）。復元部１４０は、変換済データと、変換済データのｂｉｔ精度（第２のｂｉｔ精度）と、代表値とを読み出す。ここで読み出される統合情報は、変換部１１０により映像データのｂｉｔ精度が変換された変換済データを含むので、１０ｂｉｔの映像データそのものを読み出す場合に比べて、読み出すためにラインバッファ１３０にアクセスする時間を短縮することができる。ステップＳ２１は、読み出しステップの一例である。

次に、分割部１４１は、統合情報を、平均値、ｂｉｔ精度情報及び変換済データの３つに分割することで、統合情報から平均値及びｂｉｔ精度情報を抽出する（Ｓ２２）。分割部１４１は、平均値を平均値保持部１４３に出力し、ｂｉｔ精度をｂｉｔ精度保持部１４４に出力し、変換済データを後処理ラッチ１４２に出力する。

ｂｉｔ精度保持部１４４は、ｂｉｔ精度を保持し、所望のタイミングで復元処理部１４５にｂｉｔ精度を出力する。

次に、復元処理部１４５は、ｂｉｔ精度保持部１４４から取得したｂｉｔ精度に基づいて、変換済データを分割する（Ｓ２３）。復元処理部１４５は、変換済データを、各画素のそれぞれに対応するデータに分割する。復元処理部１４５は、図１０の復元前に示すように、変換済データを符号ｂｉｔ及び差分の組に分割する。１つの組は、１つの画素に対応するデータである。ステップＳ２３は、分割ステップの一例である。

次に、復元処理部１４５は、平均値に基づいて、変換済データから映像データを復元する（Ｓ２４）。復元処理部１４５は、ステップＳ２３で分割された各画素のデータと、平均値とに基づいて、変換済データからもとの映像データ（変換前の映像信号（Ｒ、Ｇ、Ｂ））を復元する。分割された各データは、当該画素の階調値及び平均値に応じた値であり、当該画素における第１のｂｉｔ精度の階調値と代表値との差分を示す。復元処理部１４５は、各画素のそれぞれにおいて、当該画素の差分と平均値とを演算することで、もとの映像データを復元する。復元処理部１４５は、平均値（１０ｂｉｔ）に当該画素の差分（４ｂｉｔ）を加算又は減算することで、当該画素の階調値（１０ｂｉｔ）を復元する。ステップＳ２４は、復元ステップの一例である。

なお、変換済データに符号ｂｉｔが含まれる場合、復元処理部１４５は、符号ｂｉｔが正の値を示す場合、当該画素の差分と平均値とを加算した値を当該画素の第１のｂｉｔ精度（１０ｂｉｔ）の階調値とし、符号ｂｉｔが負の値を示す場合、平均値から当該画素の差分を減算した値を当該画素の第１のｂｉｔ精度（１０ｂｉｔ）の階調値とする。

次に、復元処理部１４５は、復元した映像データを後段に出力する（Ｓ２５）。復元処理部１４５は、所望のタイミングでソース駆動回路１６に復元した映像データを出力する。

なお、上記のように、復元部１４０における処理が行われるが、当該処理において消費される電力は、複数ラインのバッファを持つラインバッファ１３０に対して十分小さい。

［３．適用例］
上記のような変換方法の適用例について、図１４～図１６を参照しながら説明する。図１４は、本実施の形態に係る制御装置２０が外部メモリ（例えば、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２３０）に映像データを保存する場合の構成を示す図である。

図１４に示すように、基板２１０にはＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）２２０と、ＤＲＡＭ２３０とが実装されている。なお、ＡＳＩＣ２２０及びＤＲＡＭ２３０が実装された基板２１０である実装基板は、映像信号を処理するあらゆる電気機器に用いられてもよい。実装基板は、例えば、テレビ等の表示装置に用いられてもよいし、カメラ等の撮像装置に用いられてもよいし、レコーダ等の録画再生装置に用いられてもよいし、スマートフォン等の携帯端末に用いられてもよい。

ＡＳＩＣ２２０は、基板２１０に実装される半導体集積回路（ＩＣ：Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）の一例であり、前処理バッファ２２１と、変換部２２２と、メモリ制御部２２３と、ＤＲＡＭ制御部２２４と、入出力部２２５と、復元部２２８とを有する。図１４では、前処理バッファ２２１を変換部２２２の外部の構成として図示している。

前処理バッファ２２１は、図３に示す前処理バッファ１１１に対応し、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）を一時的に保持するバッファである。前処理バッファ２２１の容量は、ＤＲＡＭ２３０の容量より小さい。言い換えると、前処理バッファ２２１における書き込み及び読み出しに必要な消費電力は、ＤＲＡＭ２３０における書き込み及び読み出しに必要な消費電力より小さい。

変換部２２２は、図３に示す変換部１１０から前処理バッファ１１１以外の構成を含み、前処理バッファ２２１に記憶されている１ラインの映像信号（Ｒ、Ｇ、Ｂ）のｂｉｔ精度を、当該１ラインの映像信号（Ｒ、Ｇ、Ｂ）の階調値に応じたｂｉｔ精度に変換する処理を行う。変換部２２２が実行する処理は、図１１に示す処理であってもよい。

メモリ制御部２２３は、変換部２２２で生成された統合情報に関する制御を行う。図１４の例では、統合情報のＤＲＡＭ２３０への書き込み及び読み出しを行うことをＤＲＡＭ制御部２２４に指示する。

ＤＲＡＭ制御部２２４は、ＤＲＡＭ２３０へのデータの書き込み及び読み出しを制御する。ＤＲＡＭ制御部２２４は、メモリ制御部２２３からの指示に基づいて、統合情報のＤＲＡＭ２３０への書き込み、及び、統合情報のＤＲＡＭ２３０からの読み出しを制御する。

入出力部２２５は、ＤＲＡＭ制御部２２４とＤＲＡＭ２３０とを電気的に接続する部分であり、例えば、接続端子である。

復元部２２８は、図３に示す復元部１４０に対応し、ＤＲＡＭ２３０から読み出した統合情報から、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）を復元する処理を行う。

ＤＲＡＭ２３０は、ＡＳＩＣ２２０の外部に設けられた外部メモリであり、図３に示すラインバッファ１３０に対応する。ＤＲＡＭ２３０の容量は、前処理バッファ２２１より大きい。

なお、１つの基板２１０上に実装されたＡＳＩＣ２２０により、図３に示す変換部１１０及び復元部１４０の機能が実現される例を示したが、図３に示す変換部１１０及び復元部１４０の機能がそれぞれ別のＡＳＩＣにより実現されてもよい。また、復元部１４０の機能は、実装基板の外部の装置により実現されてもよい。

図１５は、適用例における電力削減を説明するための図である。図１５では、１ライン分の映像データの前処理バッファ２２１での書き込み（ライト）及び読み出し（リード）で消費される電力と、ＤＲＡＭ２３０での書き込み（ライト）及び読み出し（リード）で消費される電力とを模式的に示す。図１５の横軸は時間を示し、縦軸は電力を示す。

図１５に示す一点鎖線枠は、従来における実装基板で消費されている電力量を示す。従来における実装基板は、図１４に示す実装基板から変換部２２２を除いた構成を有する。つまり、図１５に示す一点鎖線は、１ラインの映像信号（Ｒ、Ｇ、Ｂ）（１０ｂｉｔ）の書き込み及び読み出しを前処理バッファ２２１及びＤＲＡＭ２３０のそれぞれで１回ずつ行った場合の電力量を示す。なお、前処理バッファ２２１に書き込み及び読み出しを行う場合の電力量は、図１４に示す実装基板であっても、従来の実装基板であっても同じである。

図１５に示すように、本実施の形態では、変換部２２２において映像信号（Ｒ、Ｇ、Ｂ）が変換されてデータ量が削減された統合情報がＤＲＡＭ２３０に書き込まれる、及び、当該統合情報がＤＲＡＭ２３０から読み出されるので、ＤＲＡＭ２３０へのアクセス時間が短くなる。これにより、図１５に示す電力削減分の電力量を削減することができる。なお、削減される電力量は、変換済データのｂｉｔ精度に応じて異なり、ｂｉｔ精度が小さいほど（つまり、高圧縮率であるほど）大きくなる。

例えば、ｂｉｔ精度が１０ｂｉｔである映像データをＤＲＡＭ２３０に書き込む又は読み出すときのＤＲＡＭアクセス時間を１００％とすると、ｂｉｔ精度が９ｂｉｔである場合（例えば、変換済データのｂｉｔ精度が８ｂｉｔであり、符号ｂｉｔのｂｉｔ精度が１ｂｉｔである場合）、ＤＲＡＭアクセス時間は９０％となり、ｂｉｔ精度が６ｂｉｔである場合（例えば、変換済データのｂｉｔ精度が５ｂｉｔであり、符号ｂｉｔのｂｉｔ精度が１ｂｉｔである場合）、ＤＲＡＭアクセス時間は６０％となり、ｂｉｔ精度が４ｂｉｔである場合（例えば、変換済データのｂｉｔ精度が３ｂｉｔであり、符号ｂｉｔのｂｉｔ精度が１ｂｉｔである場合）、ＤＲＡＭアクセス時間は４０％となる。つまり、ｂｉｔ精度が９ｂｉｔである場合、ＤＲＡＭアクセス時間が１０％削減され、ｂｉｔ精度が６ｂｉｔである場合、ＤＲＡＭアクセス時間が４０％削減され、ｂｉｔ精度が４ｂｉｔである場合、ＤＲＡＭアクセス時間が６０％削減される。本適用例の実装基板では、このＤＲＡＭアクセス時間の削減量に応じた電力量を削減可能である。

変換方法の他の適用例について、図１６を参照しながら説明する。図１６は、本実施の形態に係る制御装置２０が内蔵メモリ（例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）２２７）に映像データを保存する場合の構成を示す図である。なお、図１４に示す実装基板と同一又は類似の構成については、同一の符号を付し、説明を省略する。図１６に示すように、ＡＳＩＣ２２０ａは、図１４に示すＡＳＩＣ２２０に加えてＳＲＡＭ制御部２２６とＳＲＡＭ２２７とを有する。

メモリ制御部２２３は、さらに、統合情報のＳＲＡＭ２２７への書き込み及び読み出しを行うことをＳＲＡＭ制御部２２６に指示する。

ＳＲＡＭ制御部２２６は、ＳＲＡＭ２２７へのデータの書き込み及び読み出しを制御する。ＳＲＡＭ制御部２２６は、メモリ制御部２２３からの指示に基づいて、統合情報のＳＲＡＭ２２７への書き込み、及び、統合情報のＳＲＡＭ２２７からの読み出しを制御する。

ＳＲＡＭ２２７は、ＡＳＩＣ２２０ａに内蔵された内蔵メモリであり、図３に示すラインバッファ１３０に対応する。ＳＲＡＭ２２７の容量は、前処理バッファ２２１より大きい。

復元部２２８は、ＳＲＡＭ２２７又はＤＲＡＭ２３０から読み出した統合情報から、外部から受信した１ラインごとの映像信号（Ｒ、Ｇ、Ｂ）を復元する処理を行う。

このように内蔵されたＳＲＡＭ２２７への統合情報の書き込み及び読み出しが行われることで、ＳＲＡＭ２２７へのアクセス時間を短くすることができる。また、ＳＲＡＭ２２７が書き込みと読み出しとを同時にできる機能を有する場合、本開示の変換方法であれば、より効果的に電力量を削減することができる。

［４．効果など］
以上のように、本実施の形態に係る変換方法は、第１のｂｉｔ精度の第１の映像データを変換してラインバッファ１３０（メモリの一例）に書き込むための第１の映像データの変換方法である。第１の映像データは、複数の画素が並んで構成される１以上の表示ラインにおける映像データである。変換方法は、第１の映像データに基づいて、複数の画素の階調値の平均値（代表値の一例）、最大値及び最小値を取得する取得ステップ（Ｓ１１、Ｓ１２）と、取得された最大値及び最小値に基づいて、第１の映像データの変換後のｂｉｔ精度である第２のｂｉｔ精度であって、第１のｂｉｔ精度以下の第２のｂｉｔ精度を決定する決定ステップ（Ｓ１４）と、平均値と複数の画素の階調値とに基づいて、第１のｂｉｔ精度の第１の映像データを、決定された第２のｂｉｔ精度の第２の映像データに変換する変換ステップ（Ｓ１５）と、平均値と、第２のｂｉｔ精度と、第２の映像データとを対応付けてラインバッファ１３０に書き込む書き込みステップ（Ｓ１６）とを含む。

これにより、保存される映像データは、ｂｉｔ精度が下げられたデータとなり、保存される際のデータ量を削減することができるので、保存される映像データを書き込む際にメモリにアクセスする時間を短くすることができる。また、差分と代表値とによりもとの映像データを復元することが可能であるので、画質を維持することができる。また、もとの映像データの階調値に基づいて変換されるので、符号化テーブル等の特殊な変換テーブルを用いずに簡易な方法で変換することができる。よって、本実施の形態に係る変換方法によれば、画質を維持しつつ、簡易な方法でメモリアクセスに書き込むときの消費電力を削減可能することができる。

また、決定ステップでは、最大値と平均値との第１の差分、及び、平均値と最小値との第２の差分を算出し、算出された第１の差分及び第２の差分に基づいて、第２のｂｉｔ精度を決定する。

これにより、第１差分及び第２差分を算出するだけで変換後の第２のｂｉｔ精度を決定することができる。

また、決定ステップでは、第１の差分及び第２の差分のうち大きい方の差分を表現可能なｂｉｔ精度を第２のｂｉｔ精度に決定する。

これにより、変換により失われるデータをなくすことができるので、より確実に画質を維持した中で、メモリアクセスに書き込むときの消費電力を削減可能することができる。

また、変換ステップでは、複数の画素のそれぞれにおいて、当該画素の階調値と平均値との差分を算出し、複数の画素それぞれの差分を第２の映像データとする。

これにより、差分を算出するだけで変換後のデータを取得することができる。

また、第２の映像データは、複数の画素のそれぞれにおける、差分が正の値であるか負の値であるかを示す符号ｂｉｔをさらに含む。

これにより、映像データを復元するときに、より確実にもとの映像データを復元することができる。

また、書き込みステップにおいて、第２のｂｉｔ精度、及び、第２の映像データと対応付けられる平均値は、第１のｂｉｔ精度の階調値である。

これにより、代表値と変換済データとにより第１のｂｉｔ精度の映像データを復元することができるので、画質を維持できるデータを保存することができる。

また、平均値は、複数の画素の階調値の平均値、又は、中央値である。

これにより、当該フレーム映像データのみを用いてデータ量を削減することができる。

また、平均値は、過去のフレームにおける複数の画素の第１の映像データに基づいて算出されてもよい。

これにより、表示される映像の明るさが大きく変化しないフレームが続く場合等において、当該フレームの代表値を事前に算出することができる。

また、以上のように、本実施の形態に係る復元方法は、第１のｂｉｔ精度の第１の映像データが変換された第１のｂｉｔ精度以下の第２のｂｉｔ精度の第２の映像データから第１の映像データを復元する復元方法である。第１の映像データは、複数の画素が並んで構成される１以上の表示ラインのための映像データであり、第２の映像データと、第２のｂｉｔ精度と、第１の映像データに基づいて算出された、複数の画素の階調値の代表値とが対応付けてラインバッファ１３０（メモリの一例）に記憶されている。復元方法は、第２の映像データと、第２のｂｉｔ精度と、平均値（代表値の一例）とをラインバッファ１３０から読み出す読み出しステップ（Ｓ２１）と、第２のｂｉｔ精度に基づいて、第２の映像データを複数の画素それぞれに対応するデータに分割する分割ステップ（Ｓ２３）と、分割された各データが示す当該画素の階調値及び平均値に応じた値と、平均値とに基づいて、第２の映像データを第１のｂｉｔ精度の第１の映像データに復元する復元ステップ（Ｓ２４）とを含む。

これにより、読み出される統合情報は、もともとの映像データよりデータ量が削減されているので、データの読み出しの際にメモリにアクセスする時間を短くすることができる。また、読み出される情報に、差分と代表値とが含まれることで、映像データを変換前の映像データに復元することが可能であるので、画質を維持することができる。よって、復元方法によれば、画質を維持しつつ、簡易な方法でメモリアクセスから読み出すときの消費電力を削減可能することができる。

また、分割された各データは、当該画素における第１のｂｉｔ精度の階調値と平均値との差分を示しており、復元ステップでは、複数の画素のそれぞれにおいて、当該画素の差分と平均値とを演算することで、第１の映像データを復元する。

これにより、代表値と階調値とを演算するだけで、もとの映像データを復元することができる。

また、第２の映像データは、第１の映像データにおける当該画素の階調値と平均値との差分が正の値であるか負の値であるかを示す符号ｂｉｔを含み、復元ステップでは、符号ｂｉｔが正の値を示す場合、当該画素の差分と平均値とを加算した値を当該画素の第１のｂｉｔ精度の階調値とし、符号ｂｉｔが負の値を示す場合、平均値から当該画素の差分を減算した値を当該画素の第１のｂｉｔ精度の階調値とする。

これにより、符号ｂｉｔが含まれている場合であっても、適切に映像データを復元することができる。

また、以上のように、本実施の形態に係る変換部１１０（保存装置の一例）は、第１のｂｉｔ精度の第１の映像データを変換してラインバッファ１３０（メモリの一例）に書き込むための第１の映像データの変換を行う変換装置である。第１の映像データは、複数の画素が並んで構成される１以上の表示ラインにおける映像データである。変換部１１０は、第１の映像データに基づいて、複数の画素の階調値の平均値（代表値の一例）、最大値及び最小値を取得する取得部（例えば、算出部１１２及び抽出部１１３）と、取得された最大値及び最小値に基づいて、第１の映像データの変換後のｂｉｔ精度である第２のｂｉｔ精度であって、第１のｂｉｔ精度以下の第２のｂｉｔ精度を決定する決定部１１４と、平均値と複数の画素それぞれの階調値とに基づいて、第１のｂｉｔ精度の第１の映像データを、決定された第２のｂｉｔ精度の第２の映像データに変換する変換処理部１１５と、平均値と、第２のｂｉｔ精度と、第２の映像データとを対応付けてラインバッファ１３０に書き込む変換処理部１１５（書き込み部の一例）とを備える。

これにより、上記の変換方法と同様の効果を奏する。

また、以上のように、本実施の形態に係る復元部１４０（復元装置の一例）は、第１のｂｉｔ精度の第１の映像データが変換された第１のｂｉｔ精度以下の第２のｂｉｔ精度の第２の映像データから第１の映像データを復元する復元装置である。第１の映像データは、複数の画素が並んで構成される１以上の表示ラインのための映像データである。また、第２の映像データと、第２のｂｉｔ精度を示すｂｉｔ精度情報と、第１の映像データに基づいて算出された、複数の画素の階調値の平均値（代表値の一例）とが対応付けてメモリに記憶されている。復元部１４０は、第２の映像データと、ｂｉｔ精度情報と、平均値とをメモリから読み出す分割部１４１（読み出し部の一例）と、第２のｂｉｔ精度に基づいて、第２の映像データを複数の画素それぞれに対応するデータに分割する分割部１４１と、分割された各データが示す当該画素の階調値と、平均値とに基づいて、第２の映像データを第１のｂｉｔ精度の第１の映像データに復元する復元処理部１４５とを備える。

これにより、上記の復元方法と同様の効果を奏する。

（その他の実施の形態）
以上、一つ又は複数の態様に係る制御装置等について、各実施の形態に基づいて説明したが、本開示は、この各実施の形態に限定されるものではない。本開示の趣旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したものや、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示に含まれてもよい。

例えば、上記実施の形態では、半導体集積回路がＡＳＩＣである例について説明したが、これに限定されず、変換部及び復元部の少なくとも一方の機能を有する他の半導体集積回路であってもよい。半導体集積回路は、例えば、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）等であってもよい。ＦＰＧＡは、プログラムすることが可能な半導体集積回路である。

また、上記実施の形態では、決定部は図６に示すテーブルに基づいて変換後のｂｉｔ精度を決定する例について説明したが、変換後のｂｉｔ精度の決定方法はこれに限定されず、例えば、最大値及び最小値を用いた所定の演算により変換後のｂｉｔ精度が算出されてもよい。

また、上記実施の形態等において、各構成要素は、専用のハードウェアで構成されるか、各構成要素に適したソフトウェアプログラムを実行することによって実現されてもよい。各構成要素は、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）又はプロセッサなどのプログラム実行部が、ハードディスク又は半導体メモリなどの記録媒体に記録されたソフトウェアプログラムを読み出して実行することによって実現されてもよい。

また、フローチャートにおける各ステップが実行される順序は、本開示を具体的に説明するために例示するためのものであり、上記以外の順序であってもよい。また、上記ステップの一部が他のステップと同時（並列）に実行されてもよいし、上記ステップの一部は実行されなくてもよい。

また、ブロック図における機能ブロックの分割は一例であり、複数の機能ブロックを一つの機能ブロックとして実現したり、一つの機能ブロックを複数に分割したり、一部の機能を他の機能ブロックに移してもよい。また、類似する機能を有する複数の機能ブロックの機能を単一のハードウェア又はソフトウェアが並列又は時分割に処理してもよい。

また、上記実施の形態等に係る制御装置は、単一の装置（例えば、単一のＩＣチップ）として実現されてもよいし、複数の装置（例えば、複数のＩＣチップ）により実現されてもよい。例えば、変換部と復元部とは、別々の装置（変換装置及び復元装置）であり、互いに通信可能に接続されていてもよい。

また、上記実施の形態等で説明した制御装置の各構成要素は、ソフトウェアとして実現されても良いし、典型的には、集積回路であるＬＳＩとして実現されてもよい。これらは、個別に１チップ化されてもよいし、一部又は全てを含むように１チップ化されてもよい。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現してもよい。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）又は、ＬＳＩ内部の回路セルの接続若しくは設定を再構成可能なリコンフィギュラブル・プロセッサを利用してもよい。更には、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて構成要素の集積化を行ってもよい。

システムＬＳＩは、複数の処理部を１個のチップ上に集積して製造された超多機能ＬＳＩであり、具体的には、マイクロプロセッサ、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などを含んで構成されるコンピュータシステムである。ＲＯＭには、コンピュータプログラムが記憶されている。マイクロプロセッサが、コンピュータプログラムに従って動作することにより、システムＬＳＩは、その機能を達成する。

また、本開示の一態様は、図１１に示される変換方法、及び、図１３に示される復元方法のいずれかに含まれる特徴的な各ステップをコンピュータに実行させるコンピュータプログラムであってもよい。

また、例えば、プログラムは、コンピュータに実行させるためのプログラムであってもよい。また、本開示の一態様は、そのようなプログラムが記録された、コンピュータ読み取り可能な非一時的な記録媒体であってもよい。例えば、そのようなプログラムを記録媒体に記録して頒布又は流通させてもよい。例えば、頒布されたプログラムを、他のプロセッサを有する装置にインストールして、そのプログラムをそのプロセッサに実行させることで、その装置に、上記各処理を行わせることが可能となる。

また、これらの全般的又は具体的な態様は、システム、方法、集積回路、コンピュータプログラム又はコンピュータで読み取り可能なＣＤ－ＲＯＭ等の非一時的記録媒体で実現されてもよく、システム、方法、集積回路、コンピュータプログラム又は記録媒体の任意な組み合わせで実現されてもよい。プログラムは、記録媒体に予め記憶されていてもよいし、インターネット等を含む広域通信網を介して記録媒体に供給されてもよい。

本開示は、特に、高速及び高解像度の表示が要望されるテレビシステム、ゲーム機及びパーソナルコンピュータのディスプレイ等の技術分野に有用である。

１ 表示装置
１０ 表示パネル
１２ 表示部
１４ ゲート駆動回路
１６ ソース駆動回路
２０ 制御装置
３０ 画素回路
３２ 発光素子
３３ 駆動トランジスタ
３４、３６、３７ スイッチトランジスタ
３５ 選択トランジスタ
３８ 画素容量
３９ ＥＬ容量
４０ 走査線
４２ 信号線
１１０、２２２ 変換部
１１１、２２１ 前処理バッファ
１１２ 算出部（取得部）
１１３ 抽出部（取得部）
１１４ 決定部
１１５ 変換処理部（書き込み部）
１２０ 同期制御部
１３０ ラインバッファ（メモリ）
１４０、２２８ 復元部
１４１ 分割部
１４２ 後処理ラッチ
１４３ 平均値保持部
１４４ ｂｉｔ精度保持部
１４５ 復元処理部
１５０ デューティ制御部
２１０ 基板
２２０、２２０ａ ＡＳＩＣ
２２３ メモリ制御部
２２４ ＤＲＡＭ制御部
２２５ 入出力部
２２６ ＳＲＡＭ制御部
２２７ ＳＲＡＭ
２３０ ＤＲＡＭ

Claims (13)

1. 第１のｂｉｔ精度の第１の映像データを変換してメモリに書き込むための前記第１の映像データの変換方法であって、
   前記第１の映像データは、複数の画素が並んで構成される１以上の表示ラインにおける映像データであり、
   前記第１の映像データに基づいて、前記複数の画素の階調値の代表値、最大値及び最小値を取得する取得ステップと、
   取得された前記最大値及び前記最小値に基づいて、前記第１の映像データの変換後のｂｉｔ精度である第２のｂｉｔ精度であって、前記第１のｂｉｔ精度以下の第２のｂｉｔ精度を決定する決定ステップと、
   前記代表値と前記複数の画素の階調値とに基づいて、前記第１のｂｉｔ精度の前記第１の映像データを、決定された前記第２のｂｉｔ精度の第２の映像データに変換する変換ステップと、
   前記代表値と、前記第２のｂｉｔ精度と、前記第２の映像データとを対応付けて前記メモリに書き込む書き込みステップとを含む
   変換方法。
2. 前記決定ステップでは、前記最大値と前記代表値との第１の差分、及び、前記代表値と前記最小値との第２の差分を算出し、算出された前記第１の差分及び前記第２の差分に基づいて、前記第２のｂｉｔ精度を決定する
   請求項１に記載の変換方法。
3. 前記決定ステップでは、前記第１の差分及び前記第２の差分のうち大きい方の差分を表現可能なｂｉｔ精度を前記第２のｂｉｔ精度に決定する
   請求項２に記載の変換方法。
4. 前記変換ステップでは、前記複数の画素のそれぞれにおいて、当該画素の階調値と前記代表値との差分を算出し、前記複数の画素それぞれの前記差分を前記第２の映像データとする
   請求項１～３のいずれか１項に記載の変換方法。
5. 前記第２の映像データは、前記複数の画素のそれぞれにおける、前記差分が正の値であるか負の値であるかを示す符号ｂｉｔをさらに含む
   請求項４に記載の変換方法。
6. 前記書き込みステップにおいて、前記第２のｂｉｔ精度、及び、前記第２の映像データと対応付けられる前記代表値は、前記第１のｂｉｔ精度の階調値である
   請求項１～５のいずれか１項に記載の変換方法。
7. 前記代表値は、前記複数の画素の階調値の平均値、又は、中央値である
   請求項１～６のいずれか１項に記載の変換方法。
8. 前記代表値は、過去のフレームにおける前記複数の画素の前記第１の映像データに基づいて算出される
   請求項１～６のいずれか１項に記載の変換方法。
9. 第１のｂｉｔ精度の第１の映像データが変換された前記第１のｂｉｔ精度以下の第２のｂｉｔ精度の第２の映像データから前記第１の映像データを復元する復元方法であって、
   前記第１の映像データは、複数の画素が並んで構成される１以上の表示ラインのための映像データであり、
   前記第２の映像データと、前記第２のｂｉｔ精度と、前記第１の映像データに基づいて算出された、前記複数の画素の階調値の代表値とが対応付けてメモリに記憶されており、
   前記第２の映像データと、前記第２のｂｉｔ精度と、前記代表値とを前記メモリから読み出す読み出しステップと、
   前記第２のｂｉｔ精度に基づいて、前記第２の映像データを前記複数の画素それぞれに対応するデータに分割する分割ステップと、
   分割された各データが示す当該画素の階調値及び前記代表値に応じた値と、前記代表値とに基づいて、前記第２の映像データを前記第１のｂｉｔ精度の前記第１の映像データに復元する復元ステップとを含む
   復元方法。
10. 前記分割された各データは、当該画素における前記第１のｂｉｔ精度の階調値と前記代表値との差分を示しており、
    前記復元ステップでは、前記複数の画素のそれぞれにおいて、当該画素の前記差分と前記代表値とを演算することで、前記第１の映像データを復元する
    請求項９に記載の復元方法。
11. 前記第２の映像データは、前記第１の映像データにおける当該画素の階調値と前記代表値との差分が正の値であるか負の値であるかを示す符号ｂｉｔを含み、
    前記復元ステップでは、前記符号ｂｉｔが正の値を示す場合、当該画素の前記差分と前記代表値とを加算した値を当該画素の第１のｂｉｔ精度の階調値とし、前記符号ｂｉｔが負の値を示す場合、前記代表値から当該画素の前記差分を減算した値を当該画素の第１のｂｉｔ精度の階調値とする
    請求項１０に記載の復元方法。
12. 第１のｂｉｔ精度の第１の映像データを変換してメモリに書き込むための前記第１の映像データの変換を行う変換装置であって、
    前記第１の映像データは、複数の画素が並んで構成される１以上の表示ラインにおける映像データであり、
    前記第１の映像データに基づいて、前記複数の画素の階調値の代表値、最大値及び最小値を取得する取得部と、
    取得された前記最大値及び前記最小値に基づいて、前記第１の映像データの変換後のｂｉｔ精度である第２のｂｉｔ精度であって、前記第１のｂｉｔ精度以下の第２のｂｉｔ精度を決定する決定部と、
    前記代表値と前記複数の画素それぞれの階調値とに基づいて、前記第１のｂｉｔ精度の前記第１の映像データを、決定された前記第２のｂｉｔ精度の第２の映像データに変換する変換処理部と、
    前記代表値と、前記第２のｂｉｔ精度と、前記第２の映像データとを対応付けて前記メモリに書き込む書き込み部とを備える
    変換装置。
13. 第１のｂｉｔ精度の第１の映像データが変換された前記第１のｂｉｔ精度以下の第２のｂｉｔ精度の第２の映像データから前記第１の映像データを復元する復元装置であって、
    前記第１の映像データは、複数の画素が並んで構成される１以上の表示ラインのための映像データであり、
    前記第２の映像データと、前記第２のｂｉｔ精度を示すｂｉｔ精度情報と、前記第１の映像データに基づいて算出された、前記複数の画素の階調値の代表値とが対応付けてメモリに記憶されており、
    前記第２の映像データと、前記ｂｉｔ精度情報と、前記代表値とを前記メモリから読み出す読み出し部と、
    前記第２のｂｉｔ精度に基づいて、前記第２の映像データを前記複数の画素それぞれに対応するデータに分割する分割部と、
    分割された各データが示す当該画素の階調値と、前記代表値とに基づいて、前記第２の映像データを前記第１のｂｉｔ精度の前記第１の映像データに復元する復元処理部とを備える
    復元装置。

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