JP2023121238A - プリント配線基板およびプリント回路基板 - Google Patents

Abstract

【課題】表面実装部品のリフロー時の装着不良を抑制する。【解決手段】装着不良を防止したい表面実装部品である多電極チップ部品２０に備えられた複数の端子電極２１Ａ～２１Ｄのうちグランド電位に接続すべき全ての端子電極２１Ａ、２１Ｄが、抵抗値が０Ωのチップ抵抗であるジャンパ抵抗６１、６２を介してグランド配線３１と接続するように構成されている。【選択図】図８

Description

本発明は、プリント配線が形成されたプリント配線基板及び、プリント配線基板上に電子部品が実装されたプリント回路基板に関する。

一般的に、電子機器の各種機能を実現するための電子回路は、プリント配線が形成されたプリント配線基板上に電子部品を実装したプリント回路基板を用いて実現される。

例えば、特許文献１には、電子回路が発するノイズの影響を受けにくくするために、電子回路の電子部品のＧＮＤ端子を接続する第一のＧＮＤパターンと、電子回路の電源の負極を接続する第二のＧＮＤパターンとの間にインダクタンスが配置されるプリント基板が開示されている。

特開２００６－３１０４６３号公報

そして、プリント配線基板上に様々な電子部品を実装する際には、チップ部品をリフロー工程により半田付けする表面実装技術が用いられる。リフロー工程により表面実装部品の半田付けを行う場合、クリーム半田（ペースト半田）をメタルマスク等により半田付けしたいパッド上に印刷（塗布）して、その上に表面実装部品を搭載した上でリフロー炉の中を通過させる。そして、リフロー炉の中でクリーム半田が溶解することにより半田付けが行われる。

なお、チップ部品には様々な種類が存在し、チップ抵抗やチップコンデンサのような２つの端子電極を備えたものだけでなく、少なくとも３つ以上の端子電極を有する多電極チップ部品も用いられる。

このような多電極チップ部品をリフロー工程において半田付けしようとした場合、各端子電極に接続される信号線、電源線、グランド線の配線パターンはそれぞれプリント配線基板上における面積が異なるため、リフロー炉の中での温まり方及び冷め方がそれぞれ異なる。特にグランド電位に接続される配線パターンが設けられているグランド領域や、電源電位に接続される配線パターンが設けられている電源領域は、プリント配線基板の表層及び中層に広い面積で配置されていることが多いため、信号線が設けられている領域と比較すると熱の伝わり方が遅くなり温度変化が鈍くなる。

そのため、多電極チップ部品をリフロー工程により半田付けしようとする場合、各端子電極においてクリーム半田が熱せられて溶解してから冷めて固まるまでの過程において時間差が生じることになる。その結果、ある端子電極においては半田が溶解しているにもかかわらず、別の端子電極ではまだ半田が溶解していないような状態が発生し、溶解した半田の表面張力により多電極チップ部品が引っ張られることにより様々な装着不良を発生するという問題があった。

具体的には、特定方向（多くの場合グランド配線方向）に力が働くことによって、表面実装部品の部品位置がずれるといった装着不良や、いわゆるチップ立ちと呼ばれ装着不良や、表面実装部品がランドから浮いてしまうという装着不良が発生する場合があった。このような装着不良は特に極小サイズの表面実装部品や、比較的に端子電極の数が少ない表面実装部品において発生する場合が多く、製造不良の原因となることが発生した。

本発明の目的は、表面実装部品のリフロー時の装着不良を抑制することが可能なプリント配線基板およびプリント回路基板を提供することである。

本発明のプリント配線基板は、装着不良を防止したい表面実装部品に備えられた複数の端子電極のうちグランド電位に接続すべき全ての端子電極が、電気的な接続のみを目的とした接続部品を介してグランド電位の配線パターンと接続するように構成されている。

また、本発明の他のプリント配線基板では、前記表面実装部品に電源電位に接続すべき端子電極が存在する場合、当該端子電極が、電気的な接続のみを目的とした接続部品を介して電源電位の配線パターンと接続するように構成されていてもよい。

また、本発明の他のプリント配線基板では、前記表面実装部品に備えられた複数の端子電極と、他の部品との間にそれぞれ設けられた複数の配線パターンの面積がほぼ等しいように構成されていてもよい。

また、本発明の他のプリント配線基板では、前記表面実装部品が、少なくとも３つ以上の端子電極を有する多電極チップ部品である。

また、本発明の他のプリント配線基板では、前記接続部品が、抵抗値が０Ωのチップ抵抗である。

さらに、本発明のプリント回路基板は、装着不良を防止したい表面実装部品に備えられた複数の端子電極のうちグランド電位に接続すべき全ての端子電極が、電気的な接続のみを目的とした接続部品を介してグランド電位の配線パターンと接続するように構成されているプリント配線基板と、
前記プリント配線基板上に実装された電子部品と、を備えている。

本発明によれば、表面実装部品のリフロー時の装着不良を抑制することが可能になるという効果を得ることができる。

本発明の一実施形態のプリント回路基板１００の外観例を示す斜視図である。 本発明の一実施形態におけるプリント配線基板１０上に実装される多電極チップ部品２０の一例を示す図である。 多電極チップ部品２０を上から見た平面図（図３（Ａ））、及び、裏側から見た底面図（図３（Ｂ））である。 本発明を適用せずに設計した配線パターンの設計例を示す図である。 図４に示したパターン設計例において、多電極チップ部品２０がリフロー工程によって正常に半田付けされた様子のＡ－Ａ断面の断面図である。 多電極チップ部品２０の装着不良例を示す図である。 多電極チップ部品２０の他の装着不良例を示す図である。 本発明を適用して設計した配線パターンの設計例を示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。

まず、本発明の一実施形態のプリント回路基板（プリント回路板）１００の外観例を図１の斜視図に示す。

図１を参照すると、プリント回路基板１００は、予め配線パターンが形成されたプリント配線基板（プリント配線板）１０と、このプリント配線基板１０上に実装されたチップ抵抗、チップコンデンサ、半導体素子等の各種電子部品とから構成されている。

このようにプリント配線基板１０上に実装される様々な表面実装部品のうち、少なくとも３つ以上の端子電極を有する多電極チップ部品の一例を図２に示す。

図２に示された多電極チップ部品２０は４つの端子電極２１Ａ～２１Ｄを有した構成となっている。なお、図２において、端子電極２１Ｄは図示されていない。

この多電極チップ部品２０を上から見た平面図を図３（Ａ）に示し、裏側から見た底面図を図３（Ｂ）に示す。図３（Ｂ）に示されるように、多電極チップ部品２０の四隅にそれぞれ端子電極２１Ａ～２１Ｄが形成されているのが分かる。

次に、この多電極チップ部品２０をプリント配線基板１０に実装する際の配線パターンの設計例について説明する。

まず、本発明を適用せずに設計した配線パターンの設計例を図４に示す。

図４に示した配線パターン例では、装着不良を防止したい対象の多電極チップ部品２０の４つの端子電極２１Ａ～２１Ｄのうち２つの端子電極２１Ａ、２１Ｄを、グランド電位の配線パターンであるグランド配線３１に接続するような設計を行う場合について説明する。

図４に示すように、一般的にグランド配線や、電源電位の配線パターンである電源配線は、流れる電流量が大きいことやノイズ防止の観点からできるだけ広い面積で配線されることが多い。特にグランド配線は信号配線にノイズが重畳することを防ぐためにも可能な限り広い面積で配線されることが多い。

図４に示した配線パターン例でもグランド配線３１は広い面積で配置されているのが分かる。このグランド配線３１に多電極チップ部品２０の２つの端子電極２１Ａ、２１Ｄを接続する場合、一般的に、グランド配線３１の一部分を露出させることによりパッド３２Ａ、３２Ｄを形成して、このパッド３２Ａ、３２Ｄ上に４つの端子電極のうちグランド電位に接続すべき端子電極が配置２１Ａ、２１Ｄされるようなパターン設計が行われる。ここで、パッドとは、半田の付着を阻止するソルダーレジスト（以下レジストと省略する。）を印刷しないことにより、配線パターンと各種素子の端子電極とを半田付けするための領域である。

図４に示した例では、多電極チップ部品２０のグランド配線３１とは接続しない他の２つの端子電極２１Ｂ、２１Ｃについてもパッド３２Ｂ、３２Ｃが設けられ、それぞれ配線３４、３５と接続される構成となっている。なお、配線３４は多電極チップ部品２０の１つの端子電極２１Ｃと、半導体素子４０の１つの端子とを接続するような設計となっている。半導体素子４０の各端子が設置される場所にもそれぞれパッド３３が設けられており、半導体素子４０の各端子と配線とを電気的に接続するようになっている。

図４に示したようなパターン設計例において、多電極チップ部品２０がリフロー工程によって正常に半田付けされた様子のＡ－Ａ断面の断面図を図５に示す。

図５を参照すると、プリント配線基板１０上に形成されたグランド配線３１の一部分がレジスト５２から露出することによりパッド３２Ａが形成され、配線３５の一部分がレジスト５２から露出することによりパッド３２Ｂが形成されている。

そして、リフロー炉を通過することによりクリーム半田が溶解して、多電極チップ部品２０の端子電極２１Ａはパッド３２Ａにおいてグランド配線３１と半田付けされる。また、同様にして、多電極チップ部品２０の端子電極２１Ｂはパッド３２Ｂにおいて配線３５と半田付けされる。

図５では、リフロー工程における半田付けが正常に行われており、端子電極２１Ａとグランド配線３１、端子電極２１Ｂと配線３５は、それぞれ、電気的に確実に接続されている。

しかし、図５に示すようにグランド配線３１の面積と配線３５の面積とは大幅に異なっている。そのため、リフロー炉を通過してクリーム半田が溶解するタイミングも、溶解した半田が冷えて固まるタイミングも、ランド３２Ａとランド３２Ｂとではそれぞれ異なる。そして、溶解した状態の半田は液体であるため表面張力が発生して多電極チップ部品２０を引っ張る方向に力が加わることになる。

その結果、多電極チップ部品２０をリフロー工程により半田付けした場合装着不良が発生する場合がある。このような多電極チップ部品２０の装着不良例を図６、図７に示す。

図６に示した装着不良例は、多電極チップ部品２０がグランド配線３１側に引っ張られて浮き上がってしまい、端子電極２１Ｂと配線３５とが接続不良となってしまった状態を示している。なお、多電極チップ部品２０がさらにグランド配線３１側に引っ張られて直立してしまった状態はいわゆるチップ立ちと呼ばれる現象であり、当然ながら、端子電極２１Ｂと配線３５とは接続不良となる。

また、図７に示した装着不良例は、多電極チップ部品２０がグランド配線３１側に引っ張られることにより位置ずれを起こしてしまった状態を示している。この図７に示した装着不良例では、端子電極２１Ｂがパッド３２Ａと接触したり、端子電極２１Ｃがパッド３２Ｄと接触したりした場合、誤接続となってしまうことになる。

このような表面実装部品のリフロー時の装着不良を抑制するための配線パターンの設計例を図８に示す。

本実施形態のプリント配線基板１０では、リフロー時の半田付け部の温度変化の速度差をできるだけ小さくすることを目的として、装着不良を防止したい表面実装部品である多電極チップ部品２０に備えられた複数の端子電極２１Ａ～２１Ｄのうちグランド電位に接続すべき全ての端子電極２１Ａ、２１Ｄが、抵抗値が０Ωのチップ抵抗であるジャンパ抵抗６１、６２を介してグランド配線３１と接続するように構成されている。また、端子電極２１Ｂも同様にジャンパ抵抗６３を介して他の配線と接続されている。

ここで、ジャンパ抵抗６１～６３とは、公称抵抗値が０Ωである抵抗でありいわゆるジャンパ部品と呼ばれ、電気的な接続のみを目的とした接続部品である。なお、ジャンパスイッチ、ディップスイッチ、ジャンパ線等のジャンパ部品であれば、ジャンパ抵抗６１～６３と同様に使用することが可能である。

そして、図８の配線パターンの設計例では、多電極チップ部品２０に備えられた４つの端子電極２１Ａ～２１Ｄと、他の部品であるジャンパ抵抗６１～６３、半導体素子４０との間にそれぞれ設けられた複数の配線７１～７４の面積がほぼ等しいように構成されている。

なお、ここで面積がほぼ等しいという表現は、かならずしも面積が完全一致することを意味するのではなく、リフロー時の温度変化がほぼ均一になる程度の同一性を意味している。

本実施形態のプリント回路基板１００では、装着不良を防止したい多電極チップ部品２０のグランド配線３１と接続したい端子電極２１Ａ、２１Ｄは、ジャンパ抵抗６１、６２を介してグランド配線３１と接続されている。

一般的にプリント配線基板１０における配線パターンは熱導電率の大きい銅により構成されている。そして、ジャンパ抵抗６１、６２は金属である銅と比較して熱導電率が小さい。そのため、端子電極２１Ａ、２１Ｄとグランド配線３１との間にジャンパ抵抗６１、６２を配置することにより、グランド配線３１の温度変化の影響がランド３２Ａ、３２Ｄに及ぶことが抑制されることになる。

その結果、多電極チップ部品２０の全ての端子電極２１Ａ～２１Ｄにおけるリフロー時の温度変化の差が抑制され、半田の溶解タイミング及び固まるタイミングが均一になる。

そのため、図８に示したような配線パターン設計とすることにより、図４に示した配線パターン設計の場合と比較して、多電極チップ部品２０が位置ずれを起こしたり、端子電極がパッドから浮いてしまったり、多電極チップ部品２０がチップ立ち状態となるような装着不良が抑制されることになる。

さらに、図８に示した配線パターン設計では、多電極チップ部品２０に備えられた４つの端子電極２１Ａ～２１Ｄと、他の部品との間にそれぞれ設けられた４つの配線７１～７４の面積がほぼ等しいように構成されている。

そのため、４つの端子電極２１Ａ～２１Ｄにおけるリフロー時の温度変化はより均一となり、多電極チップ部品２０の装着不良がより抑制されることになる。

ここで、図８に示したような配線パターン設計とした場合、ジャンパ抵抗６１、６２は、グランド配線３１の一部の領域を露出させたパッドに半田付けされることになり、温度変化の不均一に起因する装着不良が発生する可能性があるとも考えられる。しかし、本実施形態において装着不良を抑制しようとする対象の表面実装部品は、ジャンパ抵抗等のジャンパ部品と比較して小型、高密度、極小ピッチであることが多く、パッド間隔も狭いことが多い。具体的には、図８に示したジャンパ抵抗６１、６２は端子電極が２つのみの構成となっている。そのため、ジャンパ部品では装着不良という問題はそもそも発生することが少なく、多電極チップ部品２０等において装着不良が発生する確率よりもかなり低い。そのため、装着不良が発生し易い表面実装部品に対して対策を行うことにより、プリント回路基板１００全体の製造容易性の向上が期待できる。

特に、装着不良が発生しやすい表面実装部品であっても、価格メリットや要求性能等により代替品がなく、その表面実装部品を使用せざるを得ないような状況の場合、その表面実装部品の装着不良を抑制したいような場合、本発明はより有用である。

また、本発明は、温度変化を均一にしたい半田付け部分に接続される配線パターンの面積をある程度均一にするという技術的思想であるため、装着不良を抑制する対象の電子部品や適用する場所に限定されずに幅広く応用可能な技術である。

なお、上記では、多電極チップ部品２０にグランド配線３１と接続すべき端子電極がある場合について説明したが、多電極チップ部品２０に電源電位に接続すべき端子電極が存在する場合、その端子電極が、電気的な接続のみを目的とした接続部品を介して電源電位の配線パターンである電源配線と接続するように構成するようにしてもよい。

このようにすることにより、電源配線の面積が他の配線より広く設けられている場合でも、電源配線と他の配線との温度変化に起因する表面実装部品の装着不良を抑制することが可能となる。

１０ プリント配線基板
２０ 多電極チップ部品
２１Ａ～２１Ｄ 端子電極
３１ グランド配線
３２Ａ～３２Ｄ パッド
３３ パッド
３４、３５ 配線
４０ 半導体素子
５２ レジスト
６１～６３ ジャンパ抵抗
７１～７４ 配線
１００ プリント回路基板

Claims (6)

1. 装着不良を防止したい表面実装部品に備えられた複数の端子電極のうちグランド電位に接続すべき全ての端子電極が、電気的な接続のみを目的とした接続部品を介してグランド電位の配線パターンと接続するように構成されている、
   プリント配線基板。
2. 前記表面実装部品に電源電位に接続すべき端子電極が存在する場合、当該端子電極が、電気的な接続のみを目的とした接続部品を介して電源電位の配線パターンと接続するように構成されている請求項１記載のプリント配線基板。
3. 前記表面実装部品に備えられた複数の端子電極と、他の部品との間にそれぞれ設けられた複数の配線パターンの面積がほぼ等しいように構成されている請求項１又は２記載のプリント配線基板。
4. 前記表面実装部品は、少なくとも３つ以上の端子電極を有する多電極チップ部品である請求項１から３のいずれか１項記載のプリント配線基板。
5. 前記接続部品が、抵抗値が０Ωのチップ抵抗である請求項１から４のいずれか１項記載のプリント配線基板。
6. 装着不良を防止したい表面実装部品に備えられた複数の端子電極のうちグランド電位に接続すべき全ての端子電極が、電気的な接続のみを目的とした接続部品を介してグランド電位の配線パターンと接続するように構成されているプリント配線基板と、
   前記プリント配線基板上に実装された電子部品と、
   を備えたプリント回路基板。