JP2023100303A - メイン装置、サブ装置、及び通信システム - Google Patents

Abstract

【課題】クロックストレッチを利用することなく通信時間の短縮を図ることができるサブ装置を提供する。【解決手段】サブ装置（２００）は、受信部（２０２）と、ステータス信号送信部（２０１、２０９）と、リード用メモリ（２０８）と、ステータス設定部（２１０）と、を備える。前記受信部は、メイン装置（１００）からのリードコマンドを受信するように構成される。前記ステータス信号送信部は、ステータス信号を前記メイン装置に送信するように構成される。前記ステータス設定部は、前記リード用メモリにリードデータを準備できたか否かを判定し、前記リード用メモリに前記リードデータを準備できた場合に、前記ステータス信号を第１状態にし、前記リード用メモリに前記リードデータを準備できていない場合に、前記ステータス信号を第２状態にするように構成される。【選択図】図１

Description

本明細書に開示されている発明は、互いに通信を行うメイン装置及びサブ装置、並びに上記メイン装置及び上記サブ装置を備える通信システムに関する。

従来、メイン装置がＩ２Ｃ通信を使ってサブ装置からデータを読み出す通信システムが、各種の電気機器に搭載されている。

特開２０１９－９６９６０号公報（段落００２１）

上記通信システムにおいて、サブ装置側でデータの準備が完了するまでにサブ装置からメイン装置にデータが送信されると、メイン装置は誤ったデータを読み出すという不具合が発生する。

上記不具合の発生を防止するための対策としては、メイン装置は、データが準備できていることをサブ装置が保証できる最大の時間待って、メイン装置はサブ装置にデータ送信を指示する構成とする。この構成の場合、サブ装置が早くデータを準備できたときには、メイン装置は、無駄な時間を待つことになる。その結果、通信のオーバーヘッドが大きくなり、通信に時間がかかる。

上記不具合の発生を防止するための対策としては、Ｉ２Ｃのクロックストレッチという規格を利用する（例えば特許文献１参照）。クロックストレッチを利用すれば、サブ装置からメイン装置によるクロックの生成を抑制できるので、メイン装置の待機時間をサブ装置のデータ準備時間に応じて最適化できる。しかしながら、クロックストレッチはオプション規格であるため、メイン装置がクロックストレッチの機能を実装しているとは限らない。

本明細書に開示されているサブ装置は、受信部と、ステータス信号送信部と、リード用メモリと、ステータス設定部と、を備える。前記受信部は、メイン装置からのリードコマンドを受信するように構成される。前記ステータス信号送信部は、ステータス信号を前記メイン装置に送信するように構成される。前記ステータス設定部は、前記リード用メモリにリードデータを準備できたか否かを判定し、前記リード用メモリに前記リードデータを準備できた場合に、前記ステータス信号を第１状態にし、前記リード用メモリに前記リードデータを準備できていない場合に、前記ステータス信号を第２状態にするように構成される。

また、本明細書に開示されているメイン装置は、送信部と、ステータス信号受信部と、制御部と、を備える。前記送信部は、リードコマンドをサブ装置に送信するように構成される。前記ステータス信号受信部は、前記サブ装置からのステータス信号を受信するように構成される。前記制御部は、前記ステータス信号が第１状態であるときに前記送信部に前記リードコマンドを再送させ、前記ステータス信号が第２状態であるときに前記サブ装置からのデータ読み出しを行うように構成される。

また、本明細書に開示されている通信システムは、上記構成のサブ装置と、上記構成のメイン装置と、を備える。

本明細書に開示されている発明によれば、クロックストレッチを利用することなく通信時間の短縮を図ることができる。

図１は、実施形態に係る通信システムの一構成例を示す図である。 図２は、ライトパケットの概略構成例を示す模式図である。 図３は、リードパケットの概略構成例を示す模式図である。 図４は、メイン装置がリードパケットをサブ装置に送信する場合の通信システムの概略動作を示すフローチャートである。 図５は、メイン装置がライトパケットをサブ装置に送信する場合の通信システムの概略動作を示すフローチャートである。 図６は、実施形態に係る通信システムの適用例を示す図である。

＜通信システムの構成＞
図１は、実施形態に係る通信システムの一構成例を示す図である。図１に示す通信システムＳＹＳ１は、メイン装置１００と、サブ装置２００と、を備える。メイン装置１００及びサブ装置２００は、メイン装置１００から出力されるクロック信号に基づきＩ２Ｃ通信を行う。

メイン装置１００は、ＣＰＵ（Central Processing Unit）１０１と、プログラムメモリ１０２と、データメモリ１０３と、バス１０４と、パケット用メモリ１０５と、送信部１０６と、送受信切替部１０７と、リード用メモリ１０８と、ステータス信号受信部１０９と、を備える。

ＣＰＵ１０１は、プログラムメモリ１０２に記憶されているプログラムに従ってメイン装置１００全体を制御する。

プログラムメモリ１０２はプログラムを記憶し、データメモリ１０３はデータを記憶する。

バス１０４は、ＣＰＵ１０１と、プログラムメモリ１０２と、データメモリ１０３と、パケット用メモリ１０５と、リード用メモリ１０８と、ステータス信号受信部１０９と、を相互に接続する。

パケット用メモリ１０５は、パケットを一時的に記憶する。パケット用メモリ１０５としては、例えばＦＩＦＯ（First-In First Out）を用いることができる。

ライトパケットは、サブ装置２００のデータメモリ２０７にデータを書き込むためのパケットである。図２は、ライトパケットの概略構成例を示す模式図である。

図２に示すライトパケットは、先頭から順に、Ｉ２Ｃ規格で規定されている第一バイト１、Ｉ２Ｃ規格で規定されているデータ２が並ぶ構成である。

第一バイト１は、サブ装置ＩＤと方向に関する情報を含む。図２に示す例では、方向が「０」になっている。この「０」は、メイン装置１００からサブ装置２００への情報の書き込みが行われることを示している。ライトパケットでは、この「０」は、サブ装置２００のメモリアドレスとメモリへの書き込みが行われることを示している。

データ２の内容は、ユーザ側が自由に決めることができる。図２に示す例のデータ２では、ライトコマンドである「０」、サブ装置２００のデータメモリ２０７のアドレス[14:8]、サブ装置２００のデータメモリ２０７のアドレス[7:0]、サブ装置２００のデータメモリ２０７に書き込まれるデータ１～４、及びチェックサムが並ぶ。ライトコマンドである「０」は、サブ装置２００のデータメモリ２０７のアドレス[14:0]にデータを書き込むことを示している。

リードパケットは、サブ装置２００のデータメモリ２０７からデータを読み出すためのパケットである。図３は、リードパケットの概略構成例を示す模式図である。

図３に示すリードパケットは、先頭から順に、Ｉ２Ｃ規格で規定されている第一バイト１１、Ｉ２Ｃ規格で規定されているデータ１２、Ｉ２Ｃ規格で規定されている第一バイト１３～１５が並ぶ構成である。

第一バイト１１、１３～１５それぞれは、サブ装置ＩＤと方向に関する情報を含む。

図３に示す例では、第一バイト１１における方向が「０」になっている。この「０」は、メイン装置１００からサブ装置２００への情報の書き込みが行われることを示している。リードパケットでは、この「０」は、サブ装置２００のメモリからの読み出しを定義するデータを書き込むことを示している。

データ１２の内容は、ユーザ側が自由に決めることができる。図３に示す例のデータ１２では、「１」、サブ装置２００のデータメモリ２０７のアドレス[14:8]、サブ装置２００のデータメモリ２０７のアドレス[7:0]、及びチェックサムが並ぶ。ここでの「１」は、サブ装置２００のデータメモリ２０７のアドレス[14:0]からデータを読み出すことを示している。

図３に示す例では、第一バイト１３～１５における方向が「１」になっている。この「１」は、メイン装置１００がサブ装置２００からの読み込みを行うことを示している。つまり、この「１」は、先に指定したサブ装置２００のデータメモリ２０７のアドレス[14:0]からデータを読み出すことを指示するリードコマンドである。

図３に示す例では、メイン装置１００による第一バイト１３の送信後に、メイン装置１００による第２状態（0x00）のステータス信号ＳＴ１の受信があるため、第２状態（0x00）のステータス信号ＳＴ１がメイン装置１００によって認識されてから所定の待機時間を経て、メイン装置１００によって第一バイト１４が送信される。

また、図３に示す例では、メイン装置１００による第一バイト１４の送信後に、メイン装置１００による第２状態（0x00）のステータス信号ＳＴ２の受信があるため、第２状態（0x00）のステータス信号ＳＴ２がメイン装置１００によって認識されてから所定の待機時間を経て、メイン装置１００によって第一バイト１５が送信される。

そして、図３に示す例では、メイン装置１００による第一バイト１５の送信後に、メイン装置１００が第１状態（0x81）のステータス信号ＳＴ３、リードデータＲＤ１、チェックサムＣＳ１を受信することになる。そのため、メイン装置１００による第一バイト１５の送信後には、リードコマンドを含む第一バイトは送信されない。

送信部１０６は、ライトパケット又はリードパケットを送信する。

送受信切替部１０７は、送信処理と受信処理とを切り替える。

リード用メモリ１０８は、サブ装置２００のデータメモリ２０７から読み出したデータを一時的に記憶する。リード用メモリ１０８としては、例えばＦＩＦＯを用いることができる。

ステータス信号受信部１０９は、サブ装置２００から送られてくるステータス信号を受信する。

サブ装置２００は、送受信切替部２０１と、受信部２０２と、ライト用メモリ２０３と、バス２０４と、ＣＰＵ２０５と、プログラムメモリ２０６と、データメモリ２０７と、リード用メモリ２０８と、送信データ生成部２０９と、ステータス設定部２１０と、を備える。

送受信切替部２０１は、送信処理と受信処理とを切り替える。

受信部２０２は、ライトパケット又はリードパケットを受信する。受信部２０２によってライトパケット又はリードパケットが受信されると、ＣＰＵ２０５は、割り込み処理を開始する。

ライト用メモリ２０３は、データメモリ２０７に書き込むためのデータを一時的に記憶する。ライト用メモリ２０３としては、例えばＦＩＦＯを用いることができる。

バス２０４は、ライト用メモリ２０３と、ＣＰＵ２０５と、プログラムメモリ２０６と、データメモリ２０７と、リード用メモリ２０８と、ステータス設定部２１０と、を相互に接続する。

ＣＰＵ２０５は、プログラムメモリ２０６に記憶されているプログラムに従ってサブ装置２００全体を制御する。

プログラムメモリ２０６はプログラムを記憶し、データメモリ２０７はデータを記憶する。

リード用メモリ２０８は、データメモリ２０７から読み出したデータを一時的に記憶する。リード用メモリ２０８としては、例えばＦＩＦＯを用いることができる。

送信データ生成部２０９は、メイン装置１００に送信するためのデータを生成する。

ステータス設定部２１０は、ステータス信号を第１状態または第２状態に設定する。

＜メイン装置がリードパケットをサブ装置に送信する場合の通信システムの概略動作＞
次に、図４に示すフローチャートを参照して、メイン装置１００がリードパケットをサブ装置２００に送信する場合の通信システムの概略動作を説明する。

まず、メイン装置１００の動作を説明する。ステップＳ１０１において、送信部１０６が第一バイトを送信する。その後、送信部１０６がデータを送信する（ステップＳ１０２）。その後、送信部１０６がリードコマンドを送信する（ステップＳ１０３）。その後、ステータス信号受信部１０９がステータス信号を受信する（ステップＳ１０４）。

ステップＳ１０４に続くステップＳ１０５において、ＣＰＵ１０１は、ステータス信号が第１状態であるか否かを判定する。

ＣＰＵ１０１によってステータス信号が第１状態でないと判定された場合（ステップＳ１０５のＮＯ）、ステータス信号が第２状態であると判定されてから、換言すると第２状態のステータス信号が認識されてから、所定の待機時間を経てステップＳ１０３に戻ってリードコマンドの送信が繰り返される。なお、ステータス信号は第１状態であるか第２状態であるかのいずれであるため、ＣＰＵ１０１によってステータス信号が第１状態でないと判定された場合は、ＣＰＵ１０１によってステータス信号が第２状態であると判定された場合と同義である。

一方、ＣＰＵ１０１によってステータス信号が第１状態であると判定された場合（ステップＳ１０５のＹＥＳ）、ステップＳ１０６に移行する。

ステップＳ１０６において、メイン装置１００はリードデータを受信する。リードデータはリード用メモリ１０８に一時的に記憶された後、データメモリ１０３に書き込まれる。

続いて、サブ装置２００のソフトウェア及びハードウェアそれぞれの動きを説明する。ステップＳ２０１において、受信部２０２が第一バイトを受信する。

ステップＳ２０１において、受信部２０１が第一バイトを受信する。その後、受信部２０１がデータを受信する（ステップＳ２０２）。受信部２０２によってデータが受信されると、ステータス設定部２１０は、準備ビットをクリアして「０」にする（ステップＳ２０３）。

そして、ステップＳ２０３に続くステップＳ２０４において受信部２０１がリードコマンドを受信すると、ＣＰＵ２０５は、割り込み処理によってリードデータの準備を開始する（ステップＳ２０５）。具体的には、ＣＰＵ２０５は、データにおいて指定されているアドレスに応じてデータメモリ２０７からデータを読み出してリード用メモリ２０８に書き込む処理を開始する。

その後、ＣＰＵ２０５は、リードデータをリード用メモリ２０８に書き込む処理を続ける（ステップＳ２０６）。

ステップＳ２０６に続くステップＳ２０７において、ＣＰＵ２０５は、リードデータの準備、すなわちリードデータのリード用メモリ２０８への書き込みが完了しているか否かを確認する。リードデータの準備が完了していない場合（ステップＳ２０７のＮＯ）、ステップＳ２０６に戻る。一方、リードデータの準備が完了している場合（ステップＳ２０７のＹＥＳ）、ＣＰＵ２０５は、ステータス設定部１０において記憶されている準備ビットを「１」にセットする（ステップＳ２０８）。ステップＳ２０８の処理が終了すると、サブ装置２００のソフトウェアの動きが終了する。

ステップＳ２０４に続くステップＳ２０９において準備ビットのセットが完了しているか否か、言い換えると準備ビットが「１」否かを判定する。より具体的には、ステータス設定部２１０は、準備ビットのセットが完了しており且つリード用メモリ２０８が空でないか否かを判定する。

つまり、本実施形態では、ステータス設定部２１０は、リード用メモリ２０８にリードデータを準備できたと判定した場合であっても、リード用メモリ２０８が空であるときには、ステータス信号を第２状態にする。これにより、例えばＣＰＵ２０５の処理が不適切であってリード用メモリ２０８が空であるときに、リード用メモリ２０８からデータが読み出されることを禁止することができるため、フェールセーフ設計を実現することができる。

なお、本実施形態とは異なり、ステータス設定部２１０は、準備ビットが「１」である場合にステータス信号を第１状態にし、準備ビットが「０」である場合にステータス信号を第２状態にしてもよい。

準備ビットが「０」であるという条件及びリード用メモリ２０８が空であるという条件の少なくとも一つが満たされる場合（ステップＳ２０９のＮＯ）、ステータス設定部２１０は、ステータス信号を第２状態にし、送受信切替部２０１及び送信データ生成部２０９は、第２状態であるステータス信号をメイン装置１００に送信し（ステップＳ２１０）、その後ステップＳ２０４に戻る。

一方、準備ビットが「１」であり且つリード用メモリ２０８が空でない場合（ステップＳ２０９のＹＥＳ）、ステータス設定部２１０は、ステータス信号を第１状態にし、送受信切替部２０１及び送信データ生成部２０９は、第１状態であるステータス信号をメイン装置１００に送信する（ステップＳ２１１）。

ステップＳ２１１に続くステップＳ２１２において、送受信切替部２０１及び送信データ生成部２０９は、リード用メモリ２０８に記憶されているリードデータをメイン装置１００に送信する。ステップＳ２１２の処理が終了すると、サブ装置２００のハードウェアの動きが終了する。

上述した動作によって、リード用メモリ２０８にリードデータを準備できると遅滞なくメイン装置１００がリードデータを受信することができる。したがって、通信システムＳＹ１は、クロックストレッチを利用することなく通信時間の短縮を図ることができる。

＜メイン装置がライトパケットをサブ装置に送信する場合の通信システムの概略動作＞
次に、図５に示すフローチャートを参照して、メイン装置１００がライトパケットをサブ装置２００に送信する場合の通信システムの概略動作を説明する。

まず、メイン装置１００の動作を説明する。ステップＳ１１１において、送信部１０６が第一バイトを送信する。次に、送信部１０６がデータの最初のバイト（図２に示す例では、ライトコマンドである「０」及びサブ装置２００のデータメモリ２０７のアドレス[14:8]）を送信する。

次に、ＣＰＵ１０１は、データの最初のバイトの送信から一定時間が経過するまでに肯定応答信号が返信されているかを確認する（ステップＳ１１３）。肯定応答信号が返信されていなければ（ステップＳ１１３のＮＯ）、リトライ処理（ステップＳ１１４）が開始されてステップＳ１１２に戻り、データの再送が実行される。

一方、肯定応答信号が返信されていれば（ステップＳ１１３のＹＥＳ）、送信部１０６がデータの残りのバイトを送信し(ステップＳ１１５)、その後フローを終了する。

続いて、サブ装置２００の動作を説明する。ステップＳ２１３において、受信部２０２が第一バイトを受信する。

次に、受信部２０２がデータの差一緒のバイトを受信する（ステップＳ２１４）。ステップＳ２１４に続くステップＳ２１５において、ＣＰＵ２０５は、準備ビットが１であるか否かを確認する。ライトコマンド受信中の準備ビットが１でなければ（ステップＳ２１５のＮＯ）、ＣＰＵ２０５は、ライト用メモリ２０３へのデータの連続書き込みが可能でないと判定し、肯定応答信号を生成せずにフローを終了する。

一方、準備ビットが１であれば（ステップＳ２１５のＹＥＳ）、ＣＰＵ２０５は、ライト用メモリ２０３へのデータの連続書き込みが可能であると判定し、肯定応答信号を生成し、送受信切替部２０１及び送信データ生成部２０９を用いて肯定応答信号をメイン装置１００に返信し（ステップＳ２１６）、その後フローを終了する。

ここで、ステータス設定部２１０は、受信部２０２によってライトパケットのデータが最後まで受信されると、準備ビットをクリアして「０」にする。そして、ステータス設定部２１０は、ライト用メモリ２０３が空になると、準備ビットを「１」にセットする。

上述した動作によって、サブ装置２００においてデータの書き込みが間に合わない事態を回避することができる。

＜適用例＞
図６は、通信システムＳＹＳ１の適用例を示す図である。図６に示す適用例では、メイン装置１００はＭＰＵ（micro processor unit）であり、サブ装置２００はモータドライバＩＣ（integrated circuit）である。メイン装置１００であるＭＰＵは、サブ装置２００であるモータドライバを制御する。サブ装置２００であるモータドライバは、メイン装置１００であるＭＰＵの制御に従って、モータ３００を駆動する。

なお、図６に示す適用例は単なる例示に過ぎない。例えば、サブ装置２００は、センサＩＣ、電源ＩＣ等であってもよい。

上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本明細書に開示されている発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

例えば、上記実施形態ではＩ２Ｃ通信が用いられているが、Ｉ２Ｃ通信に限定されず、メイン装置１００及びサブ装置２００がメイン装置１００から出力されるクロック信号に基づき通信を行うのであればＩ２Ｃ通信以外の通信であってもよい。メイン装置１００及びサブ装置２００がメイン装置１００から出力されるクロック信号に基づき通信を行うＩ２Ｃ通信以外の通信としては、例えばＳＰＩ通信を挙げることができる。

以上説明したサブ装置（２００）は、メイン装置（１００）からのリードコマンドを受信するように構成される受信部（２０２）と、ステータス信号を前記メイン装置に送信するように構成されるステータス信号送信部（２０１）と、リード用メモリ（２０８）と、前記リード用メモリにリードデータを準備できたか否かを判定し、前記リード用メモリに前記リードデータを準備できた場合に、前記ステータス信号を第１状態にし、前記リード用メモリに前記リードデータを準備できていない場合に、前記ステータス信号を第２状態にするように構成されるステータス設定部（２１０）と、を備える構成（第１の構成）である。

上記第１の構成であるサブ装置は、クロックストレッチを利用することなく通信時間の短縮を図ることができる。

上記第１の構成であるサブ装置において、前記ステータス設定部は、前記リード用メモリにリードデータを準備できたと判定した場合であっても、前記リード用メモリが空であるときには、前記ステータス信号を前記第２状態にするように構成される構成（第２の構成）であってもよい。

上記第２の構成であるサブ装置は、リード用メモリが空であるときにリード用メモリからデータが読み出されることを禁止することができるため、フェールセーフ設計を実現することができる。

上記第１又は第２の構成であるスイッチ制御回路において、前記ステータス信号送信部は、前記受信部によるリードコマンドの受信をトリガーとして、前記ステータス信号を送信する構成（第３の構成）であってもよい。

上記第３の構成であるサブ装置は、ステータス信号を適切なタイミングで送信することができる。

上記第１～第３いずれかの構成であるスイッチ制御回路において、ライト用メモリと、ライトコマンドに対する肯定応答信号を生成するように構成される肯定応答信号生成部と、を備え、前記受信部は、前記メイン装置からのライトコマンドも受信するように構成され、前記肯定応答信号生成部は、前記ライト用メモリへのデータの連続書き込みが可能であるか否かを判定し、前記連続書き込みが可能な場合に前記肯定応答信号を生成するように構成される構成（第４の構成）であってもよい。

上記第４の構成であるサブ装置は、データの書き込みが間に合わない事態を回避することができる。

以上説明したメイン装置（１００）は、リードコマンドをサブ装置に送信するように構成される送信部（１０６）と、前記サブ装置からのステータス信号を受信するように構成されるステータス信号受信部（１０９）と、前記ステータス信号が第１状態であるときに前記送信部に前記リードコマンドを再送させ、前記ステータス信号が第２状態であるときに前記サブ装置からのデータ読み出しを行うように構成される制御部（１０１）と、を備える構成（第５の構成）である。

上記第５の構成であるメイン装置は、クロックストレッチを利用することなく通信時間の短縮を図ることができる。

以上説明した通信システム（ＳＹＳ１）は、上記第１～第４いずれかの構成であるサブ装置と、上記第５の構成であるメイン装置と、を備える構成（第６の構成）である。

上記第６の構成である通信システムは、クロックストレッチを利用することなく通信時間の短縮を図ることができる。

１、１１、１３～１５ 第一バイト
２、１２ データ
１００ メイン装置
１０１、２０５ ＣＰＵ
１０２、２０６ プログラムメモリ
１０３、２０７ データメモリ
１０４、２０４ バス
１０５ パケット用メモリ
１０６ 送信部
１０７、２０１ 送受信切替部
１０８、２０８ リード用メモリ
１０９ ステータス信号受信部
２００ サブ装置
２０２ 受信部
２０３ ライト用メモリ
２０９ 送信データ生成部
２１０ ステータス設定部
３００ モータ
ＣＳ１ チェックサム
ＲＤ１ リードデータ
ＳＴ１～ＳＴ３ ステータス信号
ＳＹＳ１ 通信システム

Claims (6)

1. メイン装置からのリードコマンドを受信するように構成される受信部と、
   ステータス信号を前記メイン装置に送信するように構成されるステータス信号送信部と、
   リード用メモリと、
   前記リード用メモリにリードデータを準備できたか否かを判定し、前記リード用メモリに前記リードデータを準備できた場合に、前記ステータス信号を第１状態にし、前記リード用メモリに前記リードデータを準備できていない場合に、前記ステータス信号を第２状態にするように構成されるステータス設定部と、
   を備える、サブ装置。
2. 前記ステータス設定部は、前記リード用メモリにリードデータを準備できたと判定した場合であっても、前記リード用メモリが空であるときには、前記ステータス信号を前記第２状態にするように構成される、請求項１に記載のサブ装置。
3. 前記ステータス信号送信部は、前記受信部によるリードコマンドの受信をトリガーとして、前記ステータス信号を送信する、請求項１又は請求項２に記載のサブ装置。
4. ライト用メモリと、
   ライトコマンドに対する肯定応答信号を生成するように構成される肯定応答信号生成部と、を備え、
   前記受信部は、前記メイン装置からのライトコマンドも受信するように構成され、
   前記肯定応答信号生成部は、前記ライト用メモリへのデータの連続書き込みが可能であるか否かを判定し、前記連続書き込みが可能な場合に前記肯定応答信号を生成するように構成される、請求項１～３のいずれか一項に記載のサブ装置。
5. リードコマンドをサブ装置に送信するように構成される送信部と、
   前記サブ装置からのステータス信号を受信するように構成されるステータス信号受信部と、
   前記ステータス信号が第１状態であるときに前記送信部に前記リードコマンドを再送させ、前記ステータス信号が第２状態であるときに前記サブ装置からのデータ読み出しを行うように構成される制御部と、
   を備える、メイン装置。
6. 請求項１～４のいずれか一項に記載のサブ装置と、請求項５に記載のメイン装置と、を備える、通信システム。

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