JP2023062603A - 音響誘導型半導体素子及び音響素子集積回路 - Google Patents

音響誘導型半導体素子及び音響素子集積回路 Download PDF

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Abstract

【課題】素子のサイズを微細にした場合であっても高感度化が可能な音響誘導型半導体素子及び音響素子集積回路を提供する。【解決手段】ｐ型のチャネル形成領域１４と、チャネル形成領域１４の表面に設けられたｎ型の第１及び第２主電極領域１５ｂ，１５ａと、第１及び第２主電極領域に挟まれたチャネル形成領域１４の上のゲート絶縁膜（１２，１６）と、ゲート絶縁膜の上に浮遊状態として設けられた主浮遊電極１７ｃと、主浮遊電極１７ｃと隣接して配置され、第１電位に設定された固定電位電極１７ｏと、第１及び固定電位電極に振動空洞を介して対向した振動膜２３と、振動膜２３の上面に接し、且つ第１及び固定電位電極に振動空洞を介して対向し、第２電位に設定された振動電極２５ｃを備える。【選択図】図３

Description

本発明は、音響信号で半導体の表面電位を制御する音響誘導型半導体素子及びこの音響誘導型半導体素子を共通基体上に少なくとも一部の単位セルとして集積化した音響素子集積回路に関する。
医療目的の超音波探触子では、従来は圧電性の音響素子が用いられていた。しかし、圧電性の場合、音響素子の振動子と人体との音響インピーダンスの違いが大きいため、音響インピーダンスの整合の問題が、ボトルネックとなっていた。近年、微小電気機械システム（ＭＥＭＳ）技術を利用して、振動空洞を有する容量型音響素子が開発された。この容量型音響素子は、「容量性マイクロマシン超音波トランスデューサ（ｃＭＵＴ）」と呼ばれているが、人体との音響インピーダンスが近い特徴がある。ｃＭＵＴは、シリコン（Ｓｉ）基板上に厚さ数百ｎｍの振動空洞を設け、振動空洞の上に上部電極、振動空洞の下に下部電極を設けた音響素子である。超音波送信時には振動空洞間に電界を印加することにより、静電気力が発生し、振動空洞上の振動膜が励振される。超音波受信時は、振動膜が機械的に振動することにより、上部電極と下部電極の間の静電容量が変化し、この静電容量の変化を電圧変化として電気信号を検出するものである。更に、圧電性の音響素子に比べ容量型音響素子は人体に害を及ぼす物質が使用されていないので医療目的の超音波探触子として好適である。
しかし、図２８に示すように、上部電極２５Ｂ、及びその下の振動膜２３は超音波の音圧により、下部電極１７との平行関係を維持して一様に下部電極１７Ｂに近づくのではなく、上部電極２５Ｂと下部電極１７Ｂの中央のみが互いに近接するので、中央を除けば、平行平板型コンデンサにはなっていない。したがって、平行平板型コンデンサとしての容量変化が十分に利用できず、従来のｃＭＵＴは受信感度が低いという問題点があった。
このような事情を鑑み、本発明者の内の一人は、既に上部電極の下に設けられた振動膜の下面に振動空洞に向かって突き出た複数の突起を設け、更に突起の上方の上部電極に、突起のパターンの配列に合わせた開口部を設けた構造を提案した（特許文献１の図１４および図１５参照。）。特許文献１に記載の発明によれば、振動膜の下面が下部電極の上面を覆う下部絶縁膜に接触する程の電圧を上部電極と下部電極に印加した場合でも、突起が支柱となり、振動膜の下面全面が下部電極を覆う下部絶縁膜へ接触することを防止できる。このため、ｃＭＵＴの動作信頼性を向上させることができるという効果を奏するものである。
しかしながら、特許文献１に記載の発明によって動作信頼性を向上させても、上部電極と下部電極の中央付近のみが互いに近接する状況は改善されず、平行平板型コンデンサとしての容量が十分に利用できるわけではないので、受信感度を向上させることはできないという問題点は、依然として改善されていない。
特に、従来の容量型音響素子は示量変数である電荷の変化を検出していたため、素子サイズの微細化により１素子あたりの検出値が小さくなる問題点を、本質的及び原理的に有している。仮に従来の容量型音響素子のサイズ（セルサイズ）を微細化しても１素子あたりの検出値が小さくなるため、複数の素子からの信号を集計しなくてはならない。このため、従来の容量型音響素子では実質的なセルサイズの微細化が困難で、高精細撮像を実現するための有効なセルサイズの微細化ができないという問題があった。又、複数の素子からの信号を集計する場合は、受信回路実装上の困難さがつきまとうという問題もあった。
特開２００７－７４２６３号公報
上述した問題を鑑み、本発明は従来の容量型の音響素子に代替え可能な、素子のサイズを微細にした場合であっても高感度化が可能な音響誘導型半導体素子、及びこの音響誘導型半導体素子を共通基体上に少なくとも一部の単位セルとして高集積密度に集積化し、高精細撮像が可能な音響素子集積回路を提供することを目的とする。
上記目的を達成するために、本発明の第１態様は、(a)第１導電型の半導体領域からなり、第１電位に設定されたチャネル形成領域と、(b)このチャネル形成領域の表面に互いに対向し且つ離間して設けられた第２導電型の第１及び第２主電極領域と、(c)チャネル形成領域の上面に振動空洞を介して対向し、第２電位に設定された振動電極と、(d)チャネル形成領域と振動電極の間に、振動空洞を密閉空間として設けるように振動空洞を囲む空洞形成絶縁膜を備える音響誘導型半導体素子であることを要旨とする。本発明の第１態様に係る音響誘導型半導体素子においては、振動電極の超音波による変位を、第１及び第２主電極領域の間を流れる電流の変化として検知する。
本発明の第２態様は、発明の第１態様に係る音響誘導型半導体素子を共通基体上に少なくとも一部の単位セルとして集積化した音響素子集積回路であることを要旨とする。
本発明によれば、素子のサイズを微細にした場合であっても高感度化が可能な音響誘導型半導体素子、及びこの音響誘導型半導体素子を共通基体上に少なくとも一部の単位セルとして高集積密度に集積化し、高精細撮像が可能な音響素子集積回路を提供することができる。
本発明の第１実施形態に係る音響素子集積回路の、音響誘導型半導体素子を配列した素子アレイの平面パターンの概略を示す平面図である。 図１に示した素子アレイの内の第ｉ列－第ｊ行目のセル（音響誘導型半導体素子）に着目して拡大して示す平面図である。 図２のIII-III方向から見た第１実施形態に係る音響誘導型半導体素子の断面図である。 ソースフォロアの形式で出力を取り出す場合の第１実施形態に係る音響誘導型半導体素子の等価回路図である ドレイン領域側から電流信号を取り出す場合の第１実施形態に係る音響誘導型半導体素子の等価回路図である 図３に示した第１実施形態に係る音響誘導型半導体素子の一部として集積化されている絶縁ゲート型半導体素子の物理的構造に対比して、素子の内部容量を説明する大信号用等価回路図である。 第１実施形態に係る音響誘導型半導体素子に超音波が入力した場合の振動電極と振動膜の撓み形状のプロファイルを説明する断面図である。 第１実施形態に係る音響誘導型半導体素子に超音波が入力した場合の振動電極と振動膜の理想的な撓み形状を説明する断面図である。 図５Ｂに示すような理想的な撓み形状のプロファイルに近づけるための種々の容量型音響素子の改善対策と、それによる効果を従来技術の場合と対比してシミュレーションした結果を、複数の曲線でそれぞれ説明する図である。 図６Ａに示すシミュレーションした結果から、現実には理想的な平行平板構造は実現できないことを鑑み、下部電極側を曲面とした場合の曲面同士のキャパシタ構造を示す断面図である。 第１実施形態の改良構造に係る音響誘導型半導体素子の構造を説明する断面図である。 図６Ｃに示した第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ａに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｂに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｃに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｄに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｅに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｆに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｇに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｈに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｉに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｊに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｋに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｌに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｍに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｎに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｏに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｐに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 図７Ｑに続く工程を説明する第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を説明する工程断面図である。 第１実施形態の第１変形例に係る音響誘導型半導体素子の構造を説明する断面図である。 第１実施形態の第２変形例に係る音響素子集積回路の二次元レイアウトを説明する平面図である。 第１実施形態の第２変形例に係る音響素子集積回路の応用例として、ハイドロフォンの構造の概略を例示する模式図である。 送信素子と受信素子を分けて配列した第１実施形態の第３変形例に係る音響素子集積回路の二次元レイアウトを説明する平面図である。 第１実施形態の第３変形例に係る音響素子集積回路の受信素子が、ソースフォロアの形式で出力を取り出す場合の等価回路図である。 本発明の第２実施形態に係る音響誘導型半導体素子の平面図である。 図１３のXIV-XIV方向から見た第２実施形態に係る音響誘導型半導体素子の断面図である。 図１３のXV-XV方向から見た第２実施形態に係る音響誘導型半導体素子の断面図である。 本発明の第３実施形態に係る音響誘導型半導体素子の平面図である。 図１６のXVII-XVII方向から見た第３実施形態に係る音響誘導型半導体素子の断面図である。 ドレイン領域側から電流信号を取り出す場合の第３実施形態に係る音響誘導型半導体素子の等価回路図である 図１９Ａ（ａ）は振動電極の上にエポキシ樹脂からなる保護膜が塗布されていない場合、図１９Ａ（ｂ）は振動電極の上にエポキシ樹脂からなる保護膜が一様に全面に塗布されている場合について、下部電極が分割された構造と下部電極が一様な平板である場合について感度特性を示す図である。 図１９Ｂ（ａ）は接地抵抗となる遅延抵抗の値を変えた場合の感度特性を示す図で、図１９Ｂ（ｂ）は、超音波から電気へのエネルギ変換効率の周波数依存性を示す図である。 電気機械音響類似による第３実施形態の係る音響誘導型半導体素子の等価回路である。 本発明の第３実施形態の第１変型例に係る音響誘導型半導体素子の平面図である。 図２０Ｂ（ａ）は、第３実施形態の第１変型例に係る音響誘導型半導体素子の等価回路図、図２０Ｂ（ｂ）は、第３実施形態の第２変型例に係る音響誘導型半導体素子の等価回路図、図２０Ｂ（ｃ）は、第３実施形態の第１変型例に係る音響誘導型半導体素子の等価回路図である。 本発明の第３実施形態の第４変型例に係る音響誘導型半導体素子の平面図である。 第３実施形態の第5変型例に係る音響誘導型半導体素子の等価回路図である。 本発明の第４実施形態に係る音響誘導型半導体素子の断面図である。 第４実施形態の第１形例に係る音響誘導型半導体素子の平面図である。 図２２ＡをXXIIＢ－XXIIＢ方向からみた第４実施形態の第１形例に係る音響誘導型半導体素子の断面図である。 第４実施形態の第２変形例に係る音響誘導型半導体素子の断面図である。 第４実施形態の第３変形例に係る音響誘導型半導体素子の断面図である。 第４実施形態の第４変形例に係る音響誘導型半導体素子の断面図である。 バネ定数ｋをｈ3で除した値（ｋ／ｈ3）を縦軸、Y/(1－σ2)の値を横軸として、さまざまな材料について平板の曲げ剛性をプロットした図である。 本発明のその他の実施形態に係る音響誘導型半導体素子の断面図である。 従来の容量型音響素子の振動膜の振動プロファイルを説明する模式図である。
以下において、図面を参照して、本発明の第１～第４実施形態を説明することにより、本発明を例示的に説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各部材の大きさの比率等は現実のものとは異なることに留意すべきである。従って、具体的な厚み、寸法、大きさ等は以下の説明から理解できる技術的思想の趣旨を参酌してより多様に判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
本明細書の音響誘導型半導体素子の基本を構成する絶縁ゲート型半導体素子の「第１主電極領域」とは、電界効果トランジスタ（ＦＥＴ）や静電誘導トランジスタ（ＳＩＴ）若しくはこれらに等価な新たなトランジスタ構造においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）若しくはＩＧＢＴに等価な新たな構造の半導体素子においてはエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。又、ＭＩＳ制御静電誘導サイリスタ（ＳＩサイリスタ）等の絶縁ゲート型サイリスタ若しくは絶縁ゲート型サイリスタに等価な新たな構造の半導体素子においては、アノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第２主電極領域１５ａ」とは、ＦＥＴやＳＩＴ等においては上記第１主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。ＩＧＢＴ等においては上記第１主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。ＭＩＳ制御ＳＩサイリスタ等においては上記第１主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。
このように、「第１主電極領域」がソース領域であれば、「第２主電極領域１５ａ」はドレイン領域を意味し、第１主電極領域と第２主電極領域１５ａの間を「主電流」が流れる。「第１主電極領域」がエミッタ領域であれば、「第２主電極領域１５ａ」はコレクタ領域を意味する。「第１主電極領域」がアノード領域であれば、「第２主電極領域１５ａ」はカソード領域を意味する。バイアス関係を交換すれば、ＭＩＳＦＥＴ等の場合、「第１主電極領域」の機能と「第２主電極領域１５ａ」の機能を交換可能の場合がある。更に、本明細書において単に「主電極領域」と記載する場合は、技術的に適切な第１主電極領域又は第２主電極領域１５ａのいずれか一方を意味する包括的な表現である。
また、以下の説明における「上部」、「下部」、「上」、「下」等の語、更には「上」や「下」の語を用いた方向の定義は、単に説明の便宜上の定義であって、本発明の技術的思想を限定するものではない。例えば、対象を９０°回転して観察すれば上下は左右に変換して読まれ、１８０°回転して観察すれば上下は反転して読まれることは勿論である。また以下の説明では、第１導電型がｐ型、第２導電型がｎ型の場合について例示的に説明する。しかし、導電型を逆の関係に選択して、第１導電型をｎ型、第２導電型をｐ型としても構わない。また、「ｎ」や「ｐ」に付す「＋」や「－」は、「＋」及び「－」が付記されていない半導体領域に比して、それぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。更に図２３及び図２４等に示したように、「ｐ」に付した「＋＋」は、固溶限濃度に近い、非常に高い不純物密度にｐ型不純物が添加された半導体領域であることを意味する。但し、同じ「＋」と「－」とが付された半導体領域あるいは、「＋」や「－」が付されていない半導体領域であっても、それぞれの半導体領域の不純物密度が厳密に同じであることを意味するものではない。
又、以下に示す第１～第４実施形態は、本発明の技術的思想を具体化するための方法及びその方法に用いる装置等を例示するものであって、本発明の技術的思想は、構成部品の材質、形状、構造、配置等、方法の手順等を下記のものに特定するものではない。本発明の技術的思想は、第１～第４実施形態で記載された内容に限定されず、特許請求の範囲に記載された請求項の発明特定事項が規定する技術的範囲内において、種々の変更を加えることができる。
（第１実施形態）
本発明の第１実施形態に係る音響素子集積回路は、図１に示すように、素子アレイ部に、六角形の単位セルＸ(i-1),(j+2)，…,Ｘ(i-1),(j+1)，Ｘi,(j+1)，Ｘ(i+1),(j+1)，…,Ｘ(i-1),j，Ｘi,j，Ｘ(i+1),j，…,Ｘi,(j-1)，Ｘ(i+1),(j-1)，…等を、同一平面上（同一曲面上）において配列して二次元マトリクスを構成した平面レイアウトである。単独の単位セルＸi,jに着目して包括的に表現すると、単位セルＸi,jのそれぞれが、本明細書にて新たな動作原理を紹介する「音響誘導型半導体素子」に対応する。図３及び図６Ｃ等を参照して後述するように、第１実施形態に係る音響素子集積回路を構成する六角形の単位セルＸ(i-1),(j+2)，…,Ｘ(i-1),(j+1)，Ｘi,(j+1)，Ｘ(i+1),(j+1)，…,Ｘ(i-1),j，Ｘi,j，Ｘ(i+1),j，…,Ｘi,(j-1)，Ｘ(i+1),(j-1)，…のそれぞれは、半導体基板からなる平坦な主面を有する共通基体１１の表面（主面）及び、この表面の上の構造として構成されている。
なお、「同一平面」とは、ガウス曲率及び平均曲率が共にゼロ（曲率半径無限大）の曲面を意味するが、より一般には、円筒面、球面、楕円面、放物面等の同一曲面であっても構わない。図２以降の第１実施形態に係る音響素子集積回路の説明では、単位セルＸi,jに着目した説明を主に行う。又、図１では、単位セルＸi,j等の平面パターンが六角形の場合を例示しているが、単位セルＸi,j等の平面パターンは、六角形に限定されず、矩形や八角形等種々の平面パターンが採用可能である。
図３及び図６Ｃ等を参照して後述するように、第１実施形態に係る音響素子集積回路を構成する六角形の単位セルＸ(i-1),(j+2)，…,Ｘ(i-1),(j+1)，Ｘi,(j+1)，Ｘ(i+1),(j+1)，…,Ｘ(i-1),j，Ｘi,j，Ｘ(i+1),j，…,Ｘi,(j-1)，Ｘ(i+1),(j-1)，…のそれぞれは、共通基体１１の上部を、素子分離絶縁膜１３で互いに電気的に独立したチャネル形成領域１４に分離し、このチャネル形成領域１４を基礎として二次元配列されている。更に、チャネル形成領域１４のそれぞれの上に、振動空洞２８を一体構造として備えて容量型の音響素子と同様な音響誘導型半導体素子の筐体構造を構成している。チャネル形成領域１４をｐ型の半導体領域とすると、チャネル形成領域１４は通常の半導体集積回路のｐウェルに対応する構造と機能を有する部材である。図３等の断面図に示すように第１導電型のチャネル形成領域１４の表面には、第２導電型の第１主電極領域１５ｂ及び第２主電極領域１５ａが配置され、絶縁ゲート型半導体素子が構成されている。
従来の容量型音響素子の技術的思想では、上部電極と下部電極の間の静電容量に誘導される電荷の変化を検出していた。しかし、図６Ａ等を用いて後述するように、従来の上部電極と下部電極の間の静電容量に蓄積される電荷の変化を検出する容量型音響素子の手法には、検出感度の向上の限界がある。このため、本発明者の発明者らは従来の静電容量に誘導される電荷の変化を検出する容量型音響素子の手法から脱却し、絶縁ゲート型半導体素子を、音響誘導型半導体素子の内部構造として集積化した。即ち、絶縁ゲート型半導体素子を内蔵することにより、超音波入力による静電容量の変化を、ガウスの定理によって半導体の表面に誘導される電荷及び、この電荷に伴う電位の変化に着目したものである。即ち、半導体の表面に誘導される電荷により、半導体の表面ポテンシャルの高さを制御している。超音波入力による静電容量の変化が、電流の流れるチャネルの電位障壁の高さを制御し、これにより超音波入力を電流の変化として検出する新たな半導体素子の構造及び動作原理を、第１実施形態に係る音響誘導型半導体素子及び音響素子集積回路として提案するものである。
図１の平面図では符号１５ａ，１５ｂが省略されているが、それぞれの六角形の内部に隠れ線で示した２つの長方形が、それぞれ絶縁ゲート型半導体素子を構成する第１及び第２主電極領域を示している。互いに対向する２つの長方形は、外側のドーナツ状の六角形（六角環）から内側の六角形の内部に食い込むように、六角形の単位セルＸ(i-1),(j+2)，…,Ｘ(i-1),(j+1)，Ｘi,(j+1)，Ｘ(i+1),(j+1)，…,Ｘ(i-1),j，Ｘi,j，Ｘ(i+1),j，…,Ｘi,(j-1)，Ｘ(i+1),(j-1)，…のそれぞれに配置されている。第１実施形態に係る音響素子集積回路においては、第１主電極領域１５ｂと第２主電極領域１５ａの間を流れる電流によって、静電容量の変化を電流の変化として検出する。
二次元配列された絶縁ゲート型半導体素子のそれぞれに対し、第１主電極領域１５ｂ又は第２主電極領域１５ａから電流信号を取り出すため、各セルに垂直出力信号線Ｒ(i-1)，Ｒi，Ｒ(i+1)，…が接続されている。垂直出力信号線Ｒ(i-1)，Ｒi，Ｒ(i+1)，…が六角形の各セルの左側の辺又は右側の辺に設けられた第１コンタクトプラグに接続されている。例えば、第（ｉ－１）列目を偶数列として、第（ｉ－１）列目の垂直出力信号線Ｒ(i-1)が、第（ｉ－１）列目の単位セルＸ（i-1）,（j+1），Ｘ（i-1）,j，Ｘ（i-1）,（j-1），…の六角形の左側の辺に設けられた第１コンタクトプラグにそれぞれ接続される。同様に偶数列となる第（ｉ＋１）列目の垂直出力信号線Ｒi+1は、第（ｉ＋１）列目の単位セルＸ（i+1）,（j+1），Ｘ（i+1）,j，Ｘ（i+1）,（j-1），…の六角形の左側の辺に設けられた第１コンタクトプラグにそれぞれ接続される。
偶数列の配列に対し、奇数列となる第ｉ列目の垂直出力信号線Ｒiは、第ｉ列目の単位セルＸi,（j+1），Ｘi,j，Ｘi,（j-1），……の六角形の右側の辺に設けられた第１コンタクトプラグにそれぞれ接続される。セルの図示を省略しているが、第（ｉ－２）列目の垂直出力信号線Ｒi-2も、六角形の右側の辺に設けられたの第１コンタクトプラグにそれぞれ接続されている。図１では音響誘導型半導体素子の一部の構造として組み込まれた絶縁ゲート型半導体素子の第１主電極領域（ソース領域）１５ｂからソース抵抗ＲSを用いたソースフォロアの形式で電流信号を取り出す場合を例示しているが、これに限定されるものではない。例えば、図４Ｂに示すようにソース領域を接地し（第１電位とし）、第２主電極領域（ドレイン領域）１５ａ側から電流信号を取り出す構成でも構わない。
図４Ａは、ソースフォロアの形式の場合の等価回路、図４Ｂはドレイン領域側から電流信号を取り出す場合の等価回路図である。図1では、垂直出力信号線Ｒiの出力が増幅器８１に入力され、増幅器８１の出力がＡＤ変換器８２に入力され、ＡＤ変換器８２の出力がタイミング調整回路８３に入力され、タイミング調整回路８３の出力が画像処理回路８４に入力される場合が例示されている。図示を省略しているが、他の垂直出力信号線Ｒ(i-1)，Ｒ(i+1)，…についても、同様な回路が接続される。
各セルのチャネル形成領域１４にそれぞれ設けられた絶縁ゲート型半導体素子を駆動するために、絶縁ゲート型半導体素子の第２主電極領域１５ａに電源配線ＶDDが接続される。電源配線ＶDDは、図１に示すように、六角形の各セルの右側の辺又は左側の辺に設けられた第２コンタクトプラグに接続されている。例えば、偶数列の第（ｉ－１）列目の電源配線ＶDDが、第（ｉ－１）列目の単位セルＸ（i-1）,（j+1），Ｘ（i-1）,j，Ｘ（i-1）,（j-1），…の六角形の右側の辺に設けられた第２コンタクトプラグにそれぞれ接続される。この偶数列の第（ｉ－１）列目の電源配線ＶDDは、奇数列の第ｉ列目の電源配線ＶDDと共用の電源配線となっており、共用の電源配線が、奇数列の第ｉ列目の単位セルＸi,（j+1），Ｘi,j，Ｘi,（j-1），……の六角形の左側の辺に設けられたの第２コンタクトプラグにそれぞれ接続されている。
同様に偶数列の第（ｉ＋１）列目の電源配線ＶDDは、第（ｉ＋１）列目の単位セルＸ（i+1）,（j+1），Ｘ（i+1）,j，Ｘ（i+1）,（j-1），…の六角形の右側の辺に設けられた第２コンタクトプラグにそれぞれ接続される。図示を省略しているが、偶数列の第（ｉ＋１）列目の電源配線ＶDDは、奇数列の第（ｉ＋２）列目の電源配線ＶDDと共用の電源配線となっており、共用の電源配線が、奇数列の第（ｉ＋２）列目のセルの六角形の左側の辺に設けられたの第２コンタクトプラグにもそれぞれ接続されている。なお、第１実施形態に係る音響素子集積回路を構成する各セルは、送受信可能な双方向性の音響素子のため、受信時には電源配線ＶDDから動作電圧ＶDDが供給されるが、送信時には電源配線ＶDDは第１電位に固定（接地）される。
なお六角形のセルの形状に依存して図１では、第ｉ列目の垂直出力信号線Ｒiや第ｉ列目の電源配線ＶDD等が、左下がりの斜め方向に走行する配線のレイアウトが示されているが例示に過ぎない。例えば、例示した垂直出力信号線Ｒiや電源配線ＶDD等は、走行方向にそれぞれ交差する各行のセル毎に、その走行方向を順次反転して、ジグザクに蛇行するトポロジを採用してもよい。或いは、六角形の辺に沿って斜行と垂直行を繰り返してジグザクに蛇行するトポロジ等、図１とは異なる種々の配線が可能なことは勿論である。ジグザクに走行する場合、蛇行の折曲部の包絡線となる全体の方向としては、垂直方向に走行する配線のレイアウト等が実現できる。
双方向性の音響素子として、送信モードの動作を可能とするために、高周波信号線ＶRF(j+2)，ＶRF(j+1)，ＶRFj，ＶRF(j-1) ，…が、六角形の各セルの左下の斜辺に設けられた第３コンタクトプラグにそれぞれ接続される。即ち、第（ｊ＋２）行目の高周波信号線ＶRF(j+2)は第（ｊ＋２）行目の単位セルＸ（i-1）,（j+2），…の第３コンタクトプラグに接続され、第（ｊ＋１）行目の高周波信号線ＶRF(j+1)は第（ｊ＋１）行目の単位セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），…の第３コンタクトプラグにそれぞれ接続される。又、第ｊ行目の高周波信号線ＶRFjは、第ｊ行目の単位セルＸ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，…の第３コンタクトプラグにそれぞれ接続される。更に、第（ｊ－１）行目の高周波信号線ＶRF(j-1)は第（ｊ－１）行目の単位セルＸi,(j-1)，Ｘ（i+1）,(j-1)，…の第３コンタクトプラグにそれぞれ接続される。
一方、双方向性の音響素子として、受信モードの動作を可能とするために、各セルの振動電極と固定電位電極の間に第２電位の直流バイアスＶbiasを供給する直流バイアス供給線Ｖbiasが、六角形の各セルの右上の斜辺に設けられた第４コンタクトプラグにそれぞれ接続される。即ち、第（ｊ＋２）行目の直流バイアス供給線Ｖbiasは第（ｊ＋２）行目の単位セルＸ（i-1）,（j+2），…の第４コンタクトプラグに接続され、第（ｊ＋１）行目の直流バイアス供給線Ｖbiasは第（ｊ＋１）行目の単位セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），…の第４コンタクトプラグにそれぞれ接続される。又、第ｊ行目の直流バイアス供給線Ｖbiasは、第ｊ行目の単位セルＸ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，…の第４コンタクトプラグにそれぞれ接続される。更に、第（ｊ－１）行目の直流バイアス供給線Ｖbiasは第（ｊ－１）行目の単位セルＸi,(j-1)，Ｘ（i+1）,(j-1)，…の第４コンタクトプラグにそれぞれ接続されている。
図２は、図１に示した第１実施形態に係る音響素子集積回路の二次元配列の内の第ｉ列、第ｊ行目の単位セルＸi,jに着目し、単位セルＸi,jの平面パターンを拡大して示す平面図である。第１実施形態に係る音響誘導型半導体素子である単位セルＸi,jは、穴あき六角形（六角環）の固定電位電極１７ｏと、固定電位電極１７ｏの中央に設けられた六角形の開口部の内部に、固定電位電極１７ｏとは離間して同心状に配置された六角形の浮遊電極１７ｃを備えている。固定電位電極１７ｏと浮遊電極１７ｃによって、容量型音響素子である単位セルＸi,jの下部電極（１７ｃ，１７ｏ）を構成しているが、浮遊電極１７ｃは電気的に浮遊状態であり、固定電位電極１７ｏは第１電位（接地電位）に接続されている。なお、図１及び図２では固定電位電極１７ｏと浮遊電極１７ｃとが同心六角形の形状に分割された構造を例示しているが、下部電極（１７ｃ，１７ｏ）を、固定電位電極１７ｏと浮遊電極１７ｃに分割するトポロジは、図１及び図２に例示したパターンに限定されるものではない。
例えば、六角形の中心を通る対角線で六角形を２分割し、互いに対向する一方を固定電位電極１７ｏとし、他方を浮遊電極１７ｃとして機能させるようにしても構わない。この場合、浮遊電極１７ｃの固定電位電極１７ｏに対向する側の辺の中心近傍に凹部（切り込みパターン）を設け、この凹部に対し、固定電位電極１７ｏの対向辺の中心近傍に設けられた突部が挿入されるようなトポロジも採用可能である。更に３分割以上の多数の領域に下部電極を分割して、分割された下部電極のそれぞれを固定電位電極１７ｏと浮遊電極１７ｃのいずれかとして機能させるように分類し、同一機能の領域を互いに電気的に接続してもよい。多数の領域に下部電極を分割した場合にも、固定電位電極１７ｏとして機能させる領域はそれぞれ第１電位（接地電位）に接続され、浮遊電極１７ｃとして機能させる領域は、電気的に浮遊状態に設定される。
ただし、第３実施形態で図１９Ａ（ａ）及び（ｂ）を用いて後述するように、浮遊電極１７ｃと固定電位電極１７ｏが同心状に配置されるトポロジの方が、感度特性において好ましい。図１９Ａ（ａ）及び（ｂ）のシミュレーションの結果を考慮すれば、分割パターンとする場合も、対角線で六角形を互いに対向する２つの固定電位電極１７ｏとするトポロジが好ましい。そして、互いに対向する固定電位電極１７ｏのそれぞれの対向辺の中心近傍に凹部を設け、対向する凹部によって開口部のパターンを形成し、この開口部のパターンの内部に、浮遊電極１７ｃを挿入されるような同心状のトポロジにすればよい。
第１実施形態に係る音響誘導型半導体素子としての単位セルＸi,jにおいては、分割電極のトポロジを有する下部電極（１７ｃ，１７ｏ）が、図３に示すように振動空洞２８を介して振動電極に対向している。下部電極（１７ｃ，１７ｏ）を構成する固定電位電極１７ｏと振動電極との間の電界が、単位セルＸi,jの送信時及び受信時の主なる電圧を維持する。一方、図２に隠れ線の長方形で示すように、絶縁ゲート型半導体素子の第１主電極領域１５ｂ及び第２主電極領域１５ａが、互いに短辺を対向させ、且つ離間して設けられている。下部電極（１７ｃ，１７ｏ）を構成するフローティング状態の浮遊電極１７ｃは、第１主電極領域１５ｂと第２主電極領域１５ａの間のチャネル形成領域１４の表面に形成されるチャネル領域の電位を、浮遊電極１７ｃに誘起された電荷による電位で静電的に制御するように機能する。
六角環をなす固定電位電極１７ｏの外周には、平面パターンとして２つの矩形のリセス（切り込み）が設けられ、２つのリセスのそれぞれに第１及び第２コンタクトプラグが配置されている。即ち、固定電位電極１７ｏの外周を構成する六角形の平面パターンの右側の縦辺に設けられたリセスの内部に第１コンタクトプラグ２４ｂが、左側の縦辺に設けられたリセスの内部に第２コンタクトプラグ２４ａが配置されている。更に、固定電位電極１７ｏの外周を構成する六角形の左下の斜辺に第３コンタクトプラグが、右上の斜辺に第４コンタクトプラグが配置されている。
図２に示すように、第１コンタクトプラグ２４ｂは、単位セルＸi,jの絶縁ゲート型半導体素子を構成する第１主電極領域１５ｂから電流信号を取り出すため、第１主電極領域１５ｂに接続されている。図１と同様に、第１主電極領域１５ｂ（ソース領域）１５ｂからソースフォロアの形式で電流信号を取り出す場合を例示しているが、ソース領域を接地し第２主電極領域１５ａ（ドレイン領域）１５ａ側から電流信号を取り出す構成でも構わない。第２コンタクトプラグ２４ａは、電源配線ＶDDから電源電圧ＶDDを、単位セルＸi,jの絶縁ゲート型半導体素子を構成する第２主電極領域１５ａに供給するために、第２主電極領域１５ａに接続されている。左下の斜辺に配置された第３コンタクトプラグは、双方向性の音響素子が送信モードの動作をする場合において、高周波信号線ＶRFjを振動電極に供給する。右上の斜辺に配置された第４コンタクトプラグは、双方向性の音響素子が受信モードの動作をする場合において、直流バイアス供給線Ｖbiasから振動電極に直流バイアスＶbiasを供給し、振動電極（上部電極）と下部電極の間に所望の電位を印加する。
図３に示すように、第１実施形態に係る音響誘導型半導体素子は、第１導電型（ｐ型）の半導体領域からなり、第１電位（＝接地電位ＧＮＤ）に設定されたチャネル形成領域１４と、このチャネル形成領域１４の表面に互いに対向し且つ離間して設けられた第２導電型（ｎ型）の第１主電極領域１５ｂ及び第２主電極領域１５ａを備えている。更に、第１実施形態に係る音響誘導型半導体素子は、第１主電極領域１５ｂ及び第２主電極領域１５ａの上、及び第１主電極領域１５ｂ及び第２主電極領域１５ａに挟まれたチャネル形成領域１４の上に設けられたゲート絶縁膜（１２，１６）と、第１主電極領域１５ｂ及び第２主電極領域１５ａに挟まれたチャネル形成領域１４の上方において、ゲート絶縁膜（１２，１６）の上に、電気的な浮遊状態として設けられた導電体層からなる浮遊電極１７ｃを備えて絶縁ゲート型半導体素子を構成している。浮遊電極１７ｃに用いる導電体層には、不純物添加多結晶シリコン（ドープド・ポリシリコン：ＤＯＰＯＳ）膜等の低比抵抗の導電体材料が採用可能である。ゲート絶縁膜（１２，１６）は、下層側の第１ゲート絶縁膜１２と上層側の第２ゲート絶縁膜１６の２層構造を例示しているが、図３に示す構造に限定されるものではない。
そして、図３に示すように、ゲート絶縁膜（１２，１６）の上には、浮遊電極１７ｃと隣接し、且つ浮遊電極１７ｃと離間して配置され、第１電位ＧＮＤに設定された導電体層からなる固定電位電極１７ｏが更に設けられている。固定電位電極１７ｏには浮遊電極１７ｃと同一の導電体材料、例えば低比抵抗のＤＯＰＯＳ膜等が採用できる。浮遊電極１７ｃと固定電位電極１７ｏの分割構造の下部電極（１７ｃ，１７ｏ）を構成している。即ち、浮遊電極１７ｃと固定電位電極１７ｏからなる下部電極（１７ｃ，１７ｏ）に対し、振動空洞を介して対向した絶縁膜からなる振動膜２３と、この振動膜２３の上面に接し、且つ浮遊電極１７ｃ及び固定電位電極１７ｏに振動空洞を介して対向し、第２電位Ｖbiasに設定された振動電極２５ｃを備えて音響誘導型半導体素子を構成している。図３に示すように、下部電極（１７ｃ，１７ｏ）と振動電極２５ｃの間に、振動空洞を密閉空間として設けるように振動空洞を囲む空洞形成絶縁膜２０が設けられている。第１実施形態に係る音響誘導型半導体素子においては、超音波Φによる振動電極２５ｃの変位を、第１主電極領域１５ｂと第２主電極領域１５ａの間を流れる電流の変化として検知することができる。図３では振動電極２５ｃに重ねて表示した白抜きの両矢印が振動電極２５ｃの変位を意味している。
図３に示すように、振動膜２３の上面には振動電極２５ｃの他に第１表面配線層２５ｂ及び第２表面配線層２５が設けられている。第１表面配線層２５ｂと第１主電領域１５ｂの間には、振動膜２３、空洞形成絶縁膜２０、第２ゲート絶縁膜１６及び第１ゲート絶縁膜１２を貫通する第１コンタクトプラグ２４ｂが設けられている。同様に第２表面配線層２５ａと第２主電領域１５ａの間には、振動膜２３、空洞形成絶縁膜２０、第２ゲート絶縁膜１６及び第１ゲート絶縁膜１２を貫通する第２コンタクトプラグ２４ａが設けられている。即ち、第１コンタクトプラグ２４ｂの上端は第１表面配線層２５ｂに金属学的に接続され、第１コンタクトプラグ２４ｂの下端は第１主電領域１５ｂと電気的に接続されるので、第１コンタクトプラグ２４ｂによって第１表面配線層２５ｂと第１主電領域１５ｂが電気的に接続される。
同様に、第２コンタクトプラグ２４ａの上端は第２表面配線層２５ａに金属学的に接続され、第２コンタクトプラグ２４ａの下端は第２主電領域１５ｂと電気的に接続されるので、第２コンタクトプラグ２４ａによって第２表面配線層２５ａと第２主電領域１５ａが電気的に接続されている。第１表面配線層２５ｂは図２に示した第ｉ列目の垂直出力信号線Ｒiに対応する。一方、第２表面配線層２５ａは図２に示した第ｊ行目の電源配線ＶDDに対応する。振動膜２３の上には、振動電極２５ｃ、第１表面配線層２５ｂ及び第２表面配線層２５を覆うようにシリコン酸化膜等の振動電極保護膜（第１振動電極保護膜）２６が被覆されている。更に、第１振動電極保護膜２６の上にはポリイミド膜等の第２振動電極保護膜３４が積層されている。第２振動電極保護膜３４は、振動空洞２８を形成する工程の際に、犠牲層をウェットエッチングで選択的に溶解して除去するための除去液を導入する液導入孔２７を塞いでいる。液導入孔２７は、第１振動電極保護膜２６及び振動膜２３を貫通して振動空洞２８に到達している。液導入孔２７を塞ぐことにより、振動空洞２８の内部は不活性ガスの減圧雰囲気に維持されている。
図３では振動空洞２８の中央付近における振動電極２５ｃと浮遊状態の浮遊電極１７ｃの間で構成する容量をＣ1として示している。容量Ｃ1の容量値は、振動電極２５ｃの変位に依存して変化するので、図４Ａ及び図４Ｂに示すように可変容量である。又、容量Ｃ1の周辺において容量Ｃ1を図２に示すように六角環状に囲む振動電極２５ｃと接地電位（第１電位）ＧＮＤの固定電位電極１７ｏの間で構成する電極間容量をＣ2として表現している。容量Ｃ2の容量値も、振動電極２５ｃの変位に依存して変化するので、図４Ａ及び図４Ｂに示すように可変容量である。二つの可変容量を区別するため、以後「第１可変容量Ｃ1」及び「第２可変容量Ｃ2」と呼ぶこととする。第２可変容量Ｃ2は、従来の容量型音響素子における上部電極と下部電極との間に構成される容量と等価の役割を有する容量で、第１可変容量Ｃ1は第１実施形態に係る音響誘導型半導体素子に固有の絶縁ゲート型半導体素子を駆動するに必要な電荷を誘導する容量である。更に、浮遊電極１７ｃと第１主電極領域１５ｂの間にはゲート・ソース間容量Ｃgsが、浮遊電極１７ｃと第２主電極領域１５ａの間にはゲート・ドレイン間容量Ｃgdが、浮遊電極１７ｃとチャネル形成領域１４の間には絶縁膜容量ＣOXが示されている。
図３に示した第１実施形態に係る音響誘導型半導体素子を構成している絶縁ゲート型半導体素子、浮遊電極１７ｃ及び振動電極２５ｃの周りの電気的状態を、等価的な電気回路で表現すると、図４Ａ及び図４Ｂに示すような等価回路で表現できる。図４Ａ及び図４Ｂにおいて紙面の上方に示した水平線は、図1及び図2に示した第２電位の電圧を供給する直流バイアス供給線Ｖbiasに対応する。図４Ａの右側には、直流バイアス供給線Ｖbiasに一端が接続された第１可変容量Ｃ1とｎチャネルＭＯＳＦＥＴ（以下において「ｎＭＯＳＦＥＴ」という。）との直列回路が示されているが、ｎＭＯＳＦＥＴは例示に過ぎず、［発明を実施するための形態］の項の冒頭部で説明した種々の絶縁ゲート型半導体素子が採用可能である。［発明を実施するための形態］の項の冒頭部で説明した絶縁ゲート型半導体素子以外にも高電子移動度トランジスタ（ＨＥＭＴ）等更に他の絶縁ゲート型半導体素子を用いてもよい。図４Ａは、ソースフォロアの形式で出力を取り出す場合の等価回路図であるので、ｎＭＯＳＦＥＴのソース端子はソース抵抗ＲSを介して第１電位（接地電位）に接続され、ソース端子からの電流出力が増幅器８１に導かれている。
図４Ｂの右側には、図４Ａと同様に第２電位の直流バイアス供給線Ｖbiasに一端が接続された第１可変容量Ｃ1とｎＭＯＳＦＥＴとの直列回路が示されているが、ｎＭＯＳＦＥＴは例示に過ぎない。。図４Ｂは、ドレイン領域側から電流信号を取り出す場合の等価回路図であるので、ｎＭＯＳＦＥＴのドレイン端子はドレイン抵抗ＲDを介して電源ＶDDに接続され、ドレイン端子からの電流出力が増幅器８１に導かれている。図４Ａ及び図４Ｂのいずれも、第２電位の直流バイアス供給線Ｖbiasと第１電位（接地電位）の間に接続された第２可変容量Ｃ2と、この第２可変容量Ｃ2に並列接続された第１可変容量Ｃ1及とｎＭＯＳＦＥＴとの直列回路で構成されている。
図４Ｃに説明するように、ｎＭＯＳＦＥＴである絶縁ゲート型半導体素子では、浮遊電極１７ｃの周りにはゲート・ソース間容量Ｃgs、ゲート・ドレイン間容量Ｃgd、絶縁膜容量ＣOXが分布している。大雑把な考え方として、浮遊電極１７ｃの周りの容量Ｃ3＝ＣOXであるとして近似すると、図４Ａ及び図４Ｂの等価回路では、容量Ｃ3を用いて表現できる。第１可変容量Ｃ1及び第２可変容量Ｃ2に対し、絶縁膜容量ＣOXで近似できる容量Ｃ3の値は、振動電極２５ｃが変位しても変化しないので固定容量である。よって以後容量Ｃ3を「固定容量Ｃ3」と呼ぶこととする。簡単化のために、固定容量Ｃ3は図４Ｃに示すゲート基板間容量であるとする。
先ず、図４Ａ及び図４Ｂの等価回路に示す第１可変容量Ｃ1と固定容量Ｃ3の直列回路おいて、固定容量Ｃ3の両端にどのくらいの電圧が印加されるか検討してみる。第１可変容量Ｃ1に誘導される電荷をｑ1、第１可変容量Ｃ1の両端の電圧をＶ1、固定容量Ｃ3に誘導される電荷をｑ3、固定容量Ｃ3の両端の電圧をＶ3とすると、直列回路ではｑ1＝ｑ3＝ｑとなるので、第１可変容量Ｃ1と固定容量Ｃ3の直列回路の両端の電圧Ｖbiasは、
Figure 2023062603000002
となる。
図３において、浮遊電極１７ｃの面積をＳ1、第１可変容量Ｃ1を構成する振動電極２５ｃと浮遊電極１７ｃの間の電極間距離をｄ、固定容量Ｃ3を構成するゲート絶縁膜（１２，１６）の厚さｔOX（＝ＴOX1＋ＴOX2＝）とする。又、真空の誘電率ε0とし、シリコン酸化膜の比誘電率εrとすると、

Ｃ1＝ε0Ｓ1／ｄ ………（２）
Ｃ3＝ε0εrＳ1／ｔOX ………（３）

であるので、第１可変容量Ｃ1と固定容量Ｃ3の直列回路で容量分割により、固定容量Ｃ3の両端に発生する電圧Ｖ3は、
Figure 2023062603000003
となる。
例えばｄ＝１０ｎｍ、ｔOX＝１０ｎｍ、シリコン酸化膜の比誘電率εr＝４．０と仮定すると、式（４）から固定容量Ｃ3の両端の電圧をＶ3には、直流バイアス電圧Ｖbiasの１／５が印加されことが分かる。又、振動電極２５ｃと浮遊電極１７ｃの間の電極間距離ｄ＝１０／４ｎｍ＝２．５ｎｍに設定すれば、式（４）から固定容量Ｃ3の両端の電圧をＶ3には、直流バイアス電圧Ｖbiasの１／２が印加されることが分かる。よって、直流バイアス電圧Ｖbiasを所定の値に選択し、式（４）のｄ（εr／ｔOX）の値を調整するように第１実施形態に係る音響誘導型半導体素子の構造を選べば、ｎＭＯＳＦＥＴが線形領域で動作するようにｎＭＯＳＦＥＴのゲート電圧が選択できる。
問題は、超音波が印加されて振動電極２５ｃが微少に変位したとき、ｎＭＯＳＦＥＴのゲート電圧が、振動電極２５ｃの微少な変位Δｄに対応したゲート電圧の変化ΔＶ3が得られるかである。式（2）から振動電極２５ｃと浮遊電極１７ｃの間の電極間距離をｄがΔｄだけ変位したとき、第１可変容量Ｃ1の容量値の変化ΔＣ1は、

Ｃ1＋ΔＣ1＝ε0Ｓ1／（ｄ－Δｄ） ………（5）

と表現できる。一方、式（4）は、
Figure 2023062603000004
 と書き換えることができる。式（６）の多変数関数を∂ｄで偏微分すると、
Figure 2023062603000005
 となることが分かる。式（７）は、変数ｄ及び変数ｔOX等を有する多変数関数である。
変数ｄに着目したとき、振動電極２５ｃと浮遊電極１７ｃの間の電極間距離ｄがΔｄだけ変位したときの、ｎＭＯＳＦＥＴのゲート電圧の変化ΔＶ3は、以下の式（８）の形式で表現できることが分かる。
Figure 2023062603000006
 式（８）から、電極間距離ｄがΔｄだけ変位したときのゲート電圧の変化ΔＶ3を大きくするためには、ゲート絶縁膜の比誘電率εrを大きくし、ゲート絶縁膜の膜厚ｔOXを薄く且つ電極間距離ｄを薄くすること、更に第２電位である直流バイアス電圧Ｖbiasを大きくすることが望ましいことが分かる。従来型の容量型音響素子は示量変数である電荷の変化を検出していた。しかし、示量変数である電荷は素子微細化により１素子あたりの値が小さくなるので，高精細撮像を実現するために各素子のサイズを微細化すると、受信回路実装上の困難さがつきまとう。
一方、図３に例示した第１実施形態に係る音響誘導型半導体素子によれば、浮遊電極１７ｃに式（８）に示すように生じる示強変数である電圧の変化を検出しているので、素子を微細化しても値が小さくならない。式（８）は多変数関数であるので、εr／ｔOXの値を変数として着目すると、式（８）の絶対値はεr／ｔOX＝１／ｄのとき最大値を有する上に凸の関数である。即ちゲート絶縁膜の膜厚ｔOXが、電極間距離ｄを比誘電率（εr）倍した値となるとき、式（８）の絶対値を示す関数値は最大になるので、ゲート絶縁膜の膜厚ｔOXの膜厚も電極間距離ｄに合わせて薄くするのがよい。しかし、ゲート絶縁膜の膜厚ｔOXや電極間距離ｄを薄くすることは製造技術上や物性上の限界がある。式（８）を考慮すると、Δｄの変化に対するゲート電圧の変化ΔＶ3を大きくするためには、直流バイアス電圧Ｖbiasを大きくすることが有効であることが分かる。
既に、式（４）を用いて、第２電位である直流バイアス電圧Ｖbiasの選択によりｎＭＯＳＦＥＴを、線形領域で動作するようにゲート電圧の動作ポイントが選択できることを説明した。式（８）の要請から直流バイアス電圧Ｖbiasを大きくしすぎると、動作ポイントが線形領域から外れてしまう。三極管型のドレイン電圧―ドレイン電流特性を示すＭＯＳＳＩＴやＭＩＳＳＩＴ等の絶縁ゲート型ＳＩＴは、すべての動作領域が線形領域であるので、第１実施形態に係る音響誘導型半導体素子に用いる絶縁ゲート型半導体素子として好ましいことがわかる。
ＭＯＳＦＥＴの相互コンダクタンスｇｍを用いると、ドレイン電流Ｉdsの変化ΔＩdsは、
Figure 2023062603000007
 と表現できる。即ち、第１実施形態に係る音響誘導型半導体素子によれば、各素子で式（８）に示されるように受信される電圧の変化ΔＶ3を、各素子に内蔵された絶縁ゲート型半導体素子のゲート電圧の変化として用いることにより、絶縁ゲート型半導体素子の増幅機能を利用して、大きな電流変化として検出できる。したがって、検出感度の高い音響誘導型半導体素子を微細な単位セルとして配列することにより、高精細撮像が実現できる。
ｎＭＯＳＦＥＴ等の絶縁ゲート型半導体素子を、第１実施形態に係る音響誘導型半導体素子の要素として組み込むことにより、浮遊電極１７ｃに容量分割で生成される電圧で絶縁ゲート型半導体素子を駆動し、電流変化ΔＩdsとして振動電極２５ｃの変位を検出できることが分かる。式（７）で示されるｎＭＯＳＦＥＴのゲート電圧の変化ΔＶ3の値は、振動電極２５ｃと浮遊電極１７ｃの間の電極間距離ｄが増大すると暫減する関数であるので、電極間距離ｄは小さい方が好ましい。一方、既に説明したとおり、ゲート絶縁膜の厚さｔOXを変数として着目して検討すると、式（７）の絶対値を示す関数は上に凸の曲線形状を示し、極大値を有する。
したがって、厚さｔOXを変数としたときのゲート電圧の変化ΔＶ3の絶対値を示す多変数関数の曲線形状を考慮すると、ゲート絶縁膜の厚さｔOXには、電極間距離ｄに依存した最適値が存在する。電極間距離ｄを小さくして、最適値としてのゲート絶縁膜の厚さｔOXが小さくなると、ゲート絶縁膜の耐圧が小さくなる。そこで、ゲート絶縁膜の厚さｔOXの電極間距離ｄに依存した最適値の存在について説明する。このため、ゲート絶縁膜の比誘電率εrで規格化したゲート絶縁膜の厚さｔOXの逆数（εr／ｔOX）＝ｘとすると、式（７）の多変数関数は、
Figure 2023062603000008
 と書き換えることができる。
式（１０）でｆ(x)＝ｘ、ｇ(x)＝（１＋dx)２である。ｆ(x)のｘによる微分の導関数をｆx(x)、ｇ(x)のｘによる微分の導関数をｇx(x)で表すと、

ｆx(x)＝１ ………（１１）
ｇx(x)＝２ｄ＋２ｄ2ｘ＝2ｄ（1＋ｄｘ） ………（１２）

となる。したがって、

ｆx(x)ｇ(x)－ｆ(x)ｇx(x)＝（１＋dx)２－２ｘd（1＋dｘ）
＝１―ｄ２ｘ２ ………（１３）

となる。
式（１３）を用いると、式（７）の多変数関数を、変数ｘで偏微分した結果は、
Figure 2023062603000009
となることが分かる。即ち式（７）及び式（１０）で示されるゲート電圧の変化ΔＶ3の絶対値を示す多変数関数は、変数ｘに着目した場合、ｄ２ｘ２＝１で最大値を有することが分かる。
式（１４）の値をゼロにするｄ２ｘ２＝１とは、ｄｘ＝１と等価である。よって、式（７）及び式（１０）で示されるゲート電圧の変化ΔＶ3の絶対値を示す多変数関数は、

ｄ／ε0＝ｔOX／ε0εr ………（１５）

のとき最大値になることを意味する。即ち、それぞれの誘電率で規格化した第１可変容量Ｃ1の電極間距離と固定容量Ｃ3の電極間距離が互いに等しいとき、ゲート電圧の変化ΔＶ3の絶対値が最大値になる。このことは、式（２）及び式（３）から分かるように第１可変容量Ｃ1の値と固定容量Ｃ3の値が等しいとき、式（７）で示されるｎＭＯＳＦＥＴのゲート電圧の変化ΔＶ3の絶対値を示す関数が、最大値になることを意味する。
図４Ｃは、図３に示したｐ型チャネル形成領域１４の表面にｎ＋型のソース領域（第１主電極領域）１５ｂとｎ＋型のドレイン領域（第２主電極領域）１５ａをチャネル形成領域１４の表面を挟んで対向させた構造を、一般的なｎＭＯＳＦＥＴに対比した大信号用等価回路を示す。図３に示した構造に対比させ、図４Ｃにおいても、ソース領域１５ｂとドレイン領域１５ａのチャネル領域の上には、厚さＴOX2の第１ゲート絶縁膜１２と厚さＴOX1の第２ゲート絶縁膜１６からなる二層のゲート絶縁膜（１２，１６）を介してゲート電極となる浮遊電極１７ｃが設けられた構造としている。ソース領域１５ｂにはソース電極Ｓが、ドレイン領域１５ａの上にはドレイン電極Ｄがそれぞれ接続される。
一般的なｎＭＯＳＦＥＴと同様に、ゲート電極となる浮遊電極１７ｃと第１主電極領域１５ｂの間には図４Ｃに示すようにゲート・ソース間容量Ｃgsが、浮遊電極１７ｃと第２主電極領域１５ａの間にはゲート・ドレイン間容量Ｃgdが、浮遊電極１７ｃとチャネル形成領域１４の間にはゲート・基板間容量ＣOXが存在する。更に、第１主電極領域１５ｂとチャネル形成領域１４の間にはソース・基板間容量ＣBsが、第２主電極領域１５ａとチャネル形成領域１４の間にはドレイン・基板間容量ＣBdが存在する。
図５Ａは、第１実施形態に係る音響誘導型半導体素子に超音波Φが入力した場合の振動電極２５ｃと振動膜２３の撓み形状のプロファイルを示す。既に図２８を用いて説明した通り、音響誘導型半導体素子の構造においては、振動膜２３の撓みは一様ではないので、振動空洞２８の中心の近傍の範囲でしか振動電極２５ｃと浮遊電極１７ｃが近接しない。このため、図５Ａに示すように、浮遊電極１７ｃの周辺の位置における振動電極２５ｃと固定電位電極１７ｏの電極間距離は、振動空洞２８の中央付近における振動電極２５ｃと浮遊電極１７ｃの電極間距離よりも大きい。
図５Ａに示す構造では、振動空洞２８の中央付近における振動電極２５ｃと浮遊状態の浮遊電極１７ｃの間で構成する容量をＣ1として示している。そして第１可変容量Ｃ1の周辺において第１可変容量Ｃ1を、図２に示すように六角環状に囲む、第２電位の振動電極２５ｃと接地電位（第１電位）ＧＮＤの固定電位電極１７ｏの間で構成する電極間容量がＣ2として示されている。超音波Φが入力している状態において、振動膜２３及び振動電極２５ｃの撓みは一様ではなく下に凸となる形状であるので、第１可変容量Ｃ1の電極間距離は、第2可変容量Ｃ2の電極間距離よりも狭い。図３で説明したとおり、第2可変容量Ｃ2は、従来の容量型音響素子における上部電極と下部電極との間に構成される容量と等価の役割を有する容量である。これに対し、第１可変容量Ｃ1は第１実施形態に係る音響誘導型半導体素子に固有の絶縁ゲート型半導体素子を駆動するに必要な電荷を誘導する容量である。図５Ａに示すような電極間距離の関係になる場合は、超音波Φが入力している際の第１可変容量Ｃ1と第２可変容量Ｃ2の大きさの比は、浮遊電極１７ｃと固定電位電極１７ｏの面積比だけでは決められない。
図５Ａに示す現実的な音響誘導型半導体素子の構造に対し、図５Ｂは、第１実施形態に係る音響誘導型半導体素子に超音波が入力した場合の振動電極２５ｃと振動膜２３の理想的な撓み形状を表現している。図５Ｂにおいては、振動膜２３が平坦に変位するため、浮遊電極１７ｃの周辺の位置における振動電極２５ｃの一部と固定電位電極１７ｏの電極間距離と、振動空洞２８の中央付近における振動電極２５ｃと浮遊電極１７ｃの電極間距離は等しくなっている。図５Ｂにおいては、振動空洞２８の両端に、比誘電率が高いシリコン窒化膜からなる電界強化層１９が挿入されている。更に、剛性の強いシリコン窒化膜からなる剛性強化蓋部３１ｃが振動電極保護膜２６の上に配置された構造である。しかし、以下の図６Ａにシミュレーション結果を示すように、図５Ｂに例示的に採用した電界強化層１９や剛性強化蓋部３１ｃ等の手法によっては、理想的な平坦な平行平板型容量の形状は得られないことが分かる。
図６Ａは各種構造の容量型音響素子の振動膜の変形（撓み）の形状をシミュレーションしたプロファイルを示す。シミュレーションにおいては、図６Ａの横軸の中央を振動膜が変形する空間である振動空洞の中心に対応させている。即ち、横軸の中心（＝振動空洞の中心）をゼロとして、±方向に振動空洞内における空間的な位置座標の変化を２μm単位の目盛りでシミュレーション結果を示している。図６Ａの縦軸は振動膜の変位量を、縦軸の上端に決めたゼロ（無変位）から下に向かい、最大変位の－１の位置までの相対値を示している。このような条件で、横軸に示す振動空洞の中心から左右に１０μm広がった領域において振動膜の撓み形状がどのようなプロファイルになるか示している。
図６Ａの破線は従来の振動膜の撓み形状をシミュレーションした結果であり、既に図２８を用いて説明した通り、振動空洞の中心の左右に０．７μm程度の範囲でしか上部電極と下部電極が近接しないことを示している。図２８は、図６Ａの破線で示した撓み形状のシミュレーション・プロファイルと同一の曲率で、振動電極保護膜２６と振動膜２３の間に挟まれた上部電極２５Ｂが下に凸となるプロファイルで、平坦な下部電極１７Ｂ及びその上の空洞底部絶縁膜１８の上面に向かって、振動空洞２８内で撓んでいることを示している。図２８の下部電極１７Ｂ下には第２ゲート絶縁膜１６が示されている。
図６Ａの一点鎖線は、第１改善策による振動膜の撓み形状のシミュレーション・プロファイルを示している。第１改善策においては、図３に示した振動空洞２８を密閉空間として囲む空洞形成絶縁膜２０に、シリコン酸化膜の比誘電率εr＝３．９～４．５よりも比誘電率が高いシリコン窒化膜（εr＝７．０～７．８）を、図６Ｃに示すような電界強化層１９として挿入している。即ち、図６Ａの一点鎖線は、第１改善策により振動空洞２８の側壁近傍の電界強度を高めた構造（周辺部電界強化構造）の場合の、振動膜の撓み形状のシミュレーション・プロファイルを示している。後述する図６Ｃに示す構造は、図６Ａに示すシミュレーション結果を踏まえて、第１改善策による電界強化層１９が空洞側壁上部絶縁膜２１ｏと空洞底部絶縁膜１８の間に挟まれた構造を採用したものである。図６Ａの上側の横軸の両側に示した両矢印は、振動空洞の両側において、振動空洞の端から３．１２５μmの範囲に周辺部電界強化構造を採用したことを示している。破線で示す従来構造のプロファイルに比し、第１改善策を採用することにより、下に凸となる曲線の曲率が、若干小さくなった傾向が見られる。
図６Ａの細い実線は、第２改善策による振動膜の撓み形状のシミュレーション・プロファイルを示している。第２改善策のシミュレーションでは、剛性の強い高剛性絶縁膜としてシリコン窒化膜を選択し、このシリコン窒化膜で、図６Ｃに示すように振動電極保護膜２６の上に剛性強化蓋部３１ｃを構成し、更に振動電極２５ｃの直下の振動膜２３にもシリコン窒化膜を用いた剛性強化構造について検討している。シリコン酸化膜のヤング率（縦弾性係数）Ｙ＝６６～６８ＧＰａ程度に対し、シリコン窒化膜のヤング率Ｙ＝２１０～３１０ＧＰａ程度である。図６Ａの上側の横軸の中央に示す両矢印は、振動空洞の中心から±５μmの範囲に幅１０μmの剛性強化蓋部３１ｃを配置したことを示している。なお、細い実線で示す第２改善策のプロファイルにおいては、周辺部電界強化構造は採用していない。破線で示した従来構造のプロファイル及び一点鎖線で示した周辺部電界強化構造に比し、第２改善策の採用により下に凸となる曲線の曲率が、更に小さくなったことが認められる。特に図６Ａの上側の横軸の中央に示す両矢印で示した剛性強化蓋部３１ｃの配置位置の両端において、下に凸となる曲線の曲率が変化する変曲点が存在することが分かる。
「断面２次モーメントＩ」は、断面を無数の微小断面積dAに分割し、その各々について、ある回転軸からの距離の２乗y2を掛けてそれらを全て足し合わせて（Ｉ＝Σ（y2ｄＡ）計算され、長さの４乗の次元を持つ。「ある回転軸」とは、棒が曲がるときその断面はわずかに回転するが、その時の中心軸を意味する。この断面２次モーメントは曲げに関して、幾何学的意味での変形しにくさを表していることになる。周知のように、幅ｂ、厚さｈの直方体の断面形状を有する材料の断面2次モーメントは

Ｉ＝ｂｈ3／１２ ………（１６）

と厚さｈの３乗に反比例する形式で表される。一方、ヤング率Ｙは力学的な意味での変形のしにくさを表している。
梁の場合の撓み（曲げ）は、中立面半径ρを使って計算することにより求められる。中立面半径が大きいと撓みは小さくなるので、ＹIが大きいほど撓みにくい梁であることを意味する。そのためＹIは梁の曲げ剛性Ｋとも呼ばれる。

Ｋ＝ＹＩ＝Ｙｂｈ3／１２ ………（１７）

となる。平板の変形は撓み（曲げ）、伸び（圧縮）及びせん断（ねじり）に分類される。平板の場合の曲げ剛性Ｋも、ポアソン比σを用いて、

Ｋ＝ＹＩ＝Ｙｈ3／１２(1－σ2) ………（１８）

と表されるので、曲げ荷重に対する剛性Ｋは、ヤング率Ｙと板厚の３乗（ｈ3）の積に比例することが分かる。
そこで、図２６では、上部電極（振動電極）と下部電極（固定電位電極）の間に直流バイアス電圧Ｖbiasを印加時の最大電界×電荷／最大変位から求められるバネ定数ｋをｈ3で除した値（ｋ／ｈ3）を縦軸、Y/(1－σ2)の値を横軸として、さまざまな材料についてプロットしている。αを比例定数とすると、種々の材料について、

ｋ／ｈ3＝α（Y/(1－σ2)） ………（１９）

が成立し、式（１９）の左辺と右辺は比例関係にあることを図２６は示している。即ち、振動電極側のバネ定数ｋの主体は、式（１８）に示す曲げ剛性であることを示している。ポアソン比σは理論的には０．５以下の値しかとりえない。表1に一部を例示するように、多くの材料のポアソン比σは、0．3～0．4程度の範囲に収まっており、ポアソン比σを２乗（σ2)すると０．０９～０．１６程度となる。
このため、図２６の横軸に対する(1－σ2)のファクタの寄与は、ヤング率Ｙに比して相対的に小さい。したがって、ヤング率Ｙの大きな材料が、図２６の右上に位置している。図２６から、ヤング率Ｙの大きなシリコン窒化膜（Ｓｉ3Ｎ4膜）が、平板の高い曲げ剛性Ｋを有していることが分かる。
Figure 2023062603000010
図６Ａの太い実線は、第３改善策による振動膜の撓み形状のシミュレーション・プロファイルを示している。一点鎖線で示した第１改善策の周辺部電界強化構造と、細い実線で示した第２改善策の剛性強化構造の両方を同時に併用した場合の振動膜の撓み形状のシミュレーション・プロファイルである。細い実線で示した第２改善策の剛性強化構造のみの場合に比し、第３改善策の採用により、下に凸となる曲線の曲率が、更に小さくなったことが分かる。第３改善策の場合においても、振動空洞の中心から±５μmの位置となる剛性強化蓋部３１ｃの両端の位置が、曲率が変化する変曲点になっていることが分かる。
図６Ａに示すシミュレーションした結果は、現実には図５Ｂに示すような理想的な平行平板構造は実現できないことが分かる。図６Ｂは、図６Ａに示すシミュレーションした結果を鑑み、下部電極側を曲面とし、曲面同士でキャパシタ構造を実現する場合を説明する断面図である。図６Ｂの振動膜２３や振動電極２５ｃの撓みを示す曲線の縦軸は、図６Ａに示した曲率の縦軸より縮小されている。縦方向が、縮小されてはいるが、図６Ａの太い実線で示した第３改善策の撓み形状のシミュレーション・プロファイルと同一の曲率で、振動膜２３と振動電極２５ｃが、振動空洞２８内で下に凸となるプロファイルで撓んでいることを図６Ｂは示している。
図５Ａ及び５Ｂに示した構造とは異なり、図６Ｂでは浮遊電極１７ｃと固定電位電極１７ｏは、振動電極２５ｃの撓みに合わせて曲面上に配置されている。浮遊電極１７ｃと固定電位電極１７ｏを埋め込んでいる空洞底部絶縁膜１０の上面形状も、図６Ａに太い実線で示した第３改善策の撓み形状のシミュレーション・プロファイルと同一の曲率で下に凸となるプロファイルで撓んでいる。図６Ｂでは振動空洞２８の中央付近における振動電極２５ｃと浮遊状態の浮遊電極１７ｃの間で構成する容量がＣ1であり、第１可変容量Ｃ1の両側において、中央の第１可変容量Ｃ1を囲む、第２電位の振動電極２５ｃと接地電位（第１電位）ＧＮＤの固定電位電極１７ｏの間の電極間容量がＣ2である。図６Ｂに示す構造においても、第２可変容量Ｃ2は、従来の容量型音響素子における上部電極と下部電極との間に構成される容量と等価の役割を有する容量である。これに対し、第１可変容量Ｃ1は第１実施形態に係る音響誘導型半導体素子に固有の絶縁ゲート型半導体素子を駆動するに必要な電荷を誘導する容量である。図６Ｂに示す構造では、第１可変容量Ｃ1と第２可変容量Ｃ2の電極間距離は等しくなっているので、浮遊電極１７ｃと固定電位電極１７ｏの面積比が第１可変容量Ｃ1と第２可変容量Ｃ2の大きさを決める。
しかし、現在の微細加工の技術レベルを考慮すると、図６Ｂに示すような空洞底部絶縁膜１０や固定電位電極１７ｏの配置構造を実現するのは現実には困難である。よって、従来の容量型音響素子が採用していた上部電極と下部電極の間の静電容量に蓄積される電荷の変化を電圧の変化として検出する場合においては、検出感度の向上には限界があることが分かる。このため、第１実施形態に係る音響誘導型半導体素子及び音響素子集積回路においては、従来の静電容量の変化を電圧の変化として検出する手法から脱却し、絶縁ゲート型半導体素子を内部構造として集積化することにより、静電容量の変化を電流の変化として検出する新たな手法を提案するものである。
図６Ｃは、図６Ａで説明した第３改善策を採用した第１実施形態の改良構造に係る音響誘導型半導体素子を説明する断面図である。図６Ｃに示すように、第１実施形態の改良構造に係る音響誘導型半導体素子は、第１導電型（ｐ型）の半導体領域からなり、第１電位（＝接地電位ＧＮＤ）に設定されたチャネル形成領域１４と、このチャネル形成領域１４の表面に互いに対向し且つ離間して設けられた第２導電型（ｎ型）の第１主電極領域１５ｂ及び第２主電極領域１５ａを備えている。更に、分割電極のトポロジを有する下部電極（１７ｃ，１７ｏ）が、図６Ｃに示すように振動空洞２８を介して振動電極２５ｃに対向している。下部電極（１７ｃ，１７ｏ）を構成する固定電位電極１７ｏと振動電極２５ｃとの間の電界が、音響誘導型半導体素子の送信時及び受信時の主なる電圧を維持する。
下部電極（１７ｃ，１７ｏ）を構成するフローティング状態の浮遊電極１７ｃは、第１主電極領域１５ｂと第２主電極領域１５ａの間のチャネル形成領域１４の表面に形成されるチャネル領域に形成される電位障壁の高さを、浮遊電極１７ｃに誘起された電荷による電位で静電的に制御するように機能する。電位障壁の高さが変化することにより、第１主電極領域１５ｂと第２主電極領域１５ａの間を流れる電流Ｉdsが変化する。したがって、第１実施形態の改良構造に係る音響誘導型半導体素子においては、振動電極２５ｃに印加される超音波による部電極２５ｃの変位を、第１主電極領域１５ｂと第２主電極領域１５ａの間を流れる電流Ｉdsの変化として検知することができる。
図３に示した構造と同様に、第１実施形態の改良構造に係る音響誘導型半導体素子は、第１主電極領域１５ｂ及び第２主電極領域１５ａの上、及び第１主電極領域１５ｂ及び第２主電極領域１５ａに挟まれたチャネル形成領域１４の上に設けられたゲート絶縁膜（１２，１６）と、第１主電極領域１５ｂ及び第２主電極領域１５ａに挟まれたチャネル形成領域１４の上方において、ゲート絶縁膜（１２，１６）の上に、電気的な浮遊状態として設けられた導電体層からなる浮遊電極１７ｃを備えて絶縁ゲート型半導体素子を構成している。ゲート絶縁膜（１２，１６）は、第１ゲート絶縁膜１２と第２ゲート絶縁膜１６の２層構造を例示しているが、ゲート絶縁膜は図６Ｃに示す構造に限定されるものではないことは図３と同様である。
そして、図６Ｃに示すように、ゲート絶縁膜（１２，１６）の上には、浮遊電極１７ｃと隣接し、且つ浮遊電極１７ｃと離間して配置され、第１電位ＧＮＤに設定されたＤＯＰＯＳ膜等の導電体層からなる固定電位電極１７ｏが更に設けられている。浮遊電極１７ｃと固定電位電極１７ｏの分割構造の下部電極（１７ｃ，１７ｏ）を構成している。即ち、浮遊電極１７ｃと固定電位電極１７ｏからなる下部電極（１７ｃ，１７ｏ）に対し、振動空洞２８を介して対向した絶縁膜からなる振動膜２３と、この振動膜２３の上面に接し、且つ浮遊電極１７ｃ及び固定電位電極１７ｏに振動空洞２８を介して対向し、第２電位Ｖbiasに設定された振動電極２５ｃを備えて音響誘導型半導体素子を構成している。浮遊電極１７ｃと固定電位電極１７ｏを覆うように、空洞底部絶縁膜１８が第２ゲート絶縁膜１６の上に積層されている。
図６Ｃに示すように、下部電極（１７ｃ，１７ｏ）と振動電極２５ｃの間に、振動空洞２８を密閉空間として設けるように空洞形成絶縁膜（１９ｏ，２１ｏ）が筒状に設けられている。空洞形成絶縁膜（１９ｏ，２１ｏ）は、空洞底部絶縁膜１８の上に振動空洞２８の領域を開口部として囲むように六角環状に設けられた電界強化層１９ｏと、この電界強化層１９ｏ上に設けられた六角環状の空洞側壁上部絶縁膜２１ｏから構成されている。電界強化層１９ｏは、第１改善策で説明したシリコン酸化膜の比誘電率εr＝３．９～４．５よりも比誘電率が高い絶縁膜であり、シリコン窒化膜の他に比誘電率εr＝９程度のアルミナ（Ａｌ2Ｏ3）が採用可能である。更に比誘電率εr＝１１程度のケイ酸ハウニウム（ＨｆＳｉxＯｙ）、比誘電率εr＝２１程度の酸化ランタン（Ｌａ2Ｏ3）、比誘電率εr＝２５程度のジルコニア（ＺｒＯ2）、比誘電率εr＝２６程度のハフニア（ＨｆＯ2）等を採用してもよい。
図６Ｃに示すように、振動膜２３の上面には振動電極２５ｃの他に第１表面配線層２５ｂ及び第２表面配線層２５が設けられている。第１表面配線層２５ｂと第１主電領域１５ｂの間には、振動膜２３、空洞形成絶縁膜（１９ｏ，２１ｏ）、空洞底部絶縁膜１８、第２ゲート絶縁膜１６及び第１ゲート絶縁膜１２を貫通する第１コンタクトプラグ２４ｂが設けられている。同様に第２表面配線層２５ａと第２主電領域１５ａの間には、振動膜２３、空洞形成絶縁膜（１９ｏ，２１ｏ）、空洞底部絶縁膜１８、第２ゲート絶縁膜１６及び第１ゲート絶縁膜１２を貫通する第２コンタクトプラグ２４ａが設けられている。即ち、第１コンタクトプラグ２４ｂの上端は第１表面配線層２５ｂに金属学的に接続され、第１コンタクトプラグ２４ｂの下端は第１主電領域１５ｂと電気的に接続される。即ち、第１コンタクトプラグ２４ｂによって、第１表面配線層２５ｂと第１主電領域１５ｂが電気的に接続される。
同様に、第２コンタクトプラグ２４ａの上端は第２表面配線層２５ａに金属学的に接続され、第２コンタクトプラグ２４ａの下端は第２主電領域１５ｂと電気的に接続される。こうして、第２コンタクトプラグ２４ａによって第２表面配線層２５ａと第２主電領域１５ａが電気的に接続されている。第１表面配線層２５ｂは図２に示した第ｉ列目の垂直出力信号線Ｒiに対応する。一方、第２表面配線層２５ａは図２に示した第ｊ行目の電源配線ＶDDに対応する。振動膜２３の上には、振動電極２５ｃ、第１表面配線層２５ｂ及び第２表面配線層２５を覆うようにシリコン酸化膜等の振動電極保護膜２６が被覆されている。
更に、振動電極保護膜２６の上には図６Ａのシミュレーションにおける第２及び第３改善策として説明した剛性強化蓋部３１ｃが６角錐台の形状で局所的に設けられて振動膜２３を裏打ちしている。剛性強化蓋部３１ｃに用いる剛性の強い高剛性絶縁膜としては、図６Ａのシミュレーションで用いたシリコン窒化膜の他、ヤング率Ｙ＝３２０ＧＰａ程度の窒化アルミニウム（ＡｌＮ）、ヤング率Ｙ＝３６０ＧＰａ程度のアルミナ、ヤング率Ｙ＝４４０ＧＰａ程度の炭化ケイ素（ＳｉＣ）、ヤング率Ｙ＝４４０ＧＰａ程度のサーメット（ＴｉＣ－ＴｉＮ）、ヤング率Ｙ＝４７０ＧＰａ程度のサファイア、ヤング率Ｙ＝３４０～１０５０ＧＰａ程度のダイアモンド等を採用してもよい。更に、これらの高剛性絶縁膜は、剛性強化蓋部３１ｃとして用いて振動膜２３を裏打ちするだけでなく、振動膜２３の材料として用い、振動膜２３そのものの剛性を強化してもよい。
振動膜２３の剛性を強化するだけでなく、振動電極２５ｃ自身の剛性を強化する方法もある。振動電極２５ｃ自身の剛性を強化する改善策としては、振動電極２５ｃの材料として剛性の強い金属であるタングステン（Ｗ）、モリブデン（Ｍｏ）や窒化チタン（ＴｉＮ）を用いてもよい。通常の音響誘導型半導体素子に多く使われているアルミニウム（Ａｌ）のヤング率Ｙ＝８０ＧＰａ程度であるのに対して、Ｗのヤング率Ｙ＝４０３ＧＰａ程度、Ｍｏのヤング率Ｙ＝３２７ＧＰａ程度、ＴｉＮのヤング率Ｙ＝３５０ＧＰａ程度である。図２６はＷが、平板としての高い曲げ剛性を有していることを示している。
図６Ｃに示すように、振動電極保護膜２６の上には円錐形の真空栓３１ｄが設けられている。振動空洞２８を形成する工程の際には、犠牲層をウェットエッチングで選択的に溶解するための除去液（エッチング液）の導入が必要である。真空栓３１ｄは、除去液を導入するために開孔した液導入孔２７を塞いでいる。液導入孔２７は、振動電極保護膜２６及び振動膜２３を貫通して振動空洞２８に到達している。液導入孔２７を塞ぐことにより、振動空洞２８の内部は不活性ガスの減圧雰囲気に維持されている。
剛性強化蓋部３１ｃの上には、図７Ｑに示す工程で剛性強化蓋部３１ｐをパターニングする際にエッチングマスクとして用いた、シリコン酸化膜からなる真空栓上部パターン３２ａが庇状に残留している。真空栓３１ｄの上にもエッチングマスクとして用いたシリコン酸化膜が存在していたが、図７Ｐ～７Ｒに示すようにシリコン窒化膜をウェットエッチする際に、真空栓３１ｄのパターンが厚みに比して小さいため、消失している。なお、図６Ｃでは、液導入孔２７と真空栓３１ｄが第１コンタクトプラグ２４ｂと第２コンタクトプラグ２４ａと同一断面上にあるかのように表現しているが、実際には、液導入孔２７と真空栓３１ｄは第１コンタクトプラグ２４ｂと第２コンタクトプラグ２４ａと同一断面上には存在しない。
図６Ｃでは振動空洞２８の中央付近における振動電極２５ｃと浮遊状態の浮遊電極１７ｃの間で構成するコンデンサの容量を、Ｃ1として示している。又、第１可変容量Ｃ1を挟んで、その両側の振動電極２５ｃと接地電位（第１電位）ＧＮＤの固定電位電極１７ｏの間で構成するコンデンサの容量を、Ｃ2として表現している。図６Ｃの振動空洞２８の両側に示した２つの第２可変容量Ｃ2は、従来の容量型音響素子における上部電極と下部電極との間に構成される容量と等価の役割を有する容量である。図２に示す六角環の平面パターンから分かるように、両側の２つの第２可変容量Ｃ2は、実際には連続した同一の容量である。これに対し、振動空洞２８の中央の第１可変容量Ｃ1は、第１実施形態に係る音響誘導型半導体素子に固有の等価回路的な容量である。
即ち、振動空洞２８の中央の第１可変容量Ｃ1は、音響誘導型半導体素子に組み込まれた絶縁ゲート型半導体素子を静電的に駆動するに必要な電荷を、浮遊電極１７ｃに静電的に誘導する容量である。図６Ｃの中央の第１可変容量Ｃ1は、図２に示す六角環の平面パターンの窓部に収納された真ん中の六角形が構成する等価回路的な容量である。図４Ｃに示したように、浮遊電極１７ｃと第１主電極領域１５ｂの間にゲート・ソース間容量Ｃgs、浮遊電極１７ｃと第２主電極領域１５ａの間にゲート・ドレイン間容量Ｃgd、浮遊電極１７ｃとチャネル形成領域１４の間に絶縁膜容量ＣOXが分布して存在するが、図６Ｃではこれらを纏めて固定容量Ｃ3として表現している。第１可変容量Ｃ1に直列接続される固定容量Ｃ3も、第１実施形態に係る音響誘導型半導体素子に固有の等価回路的な容量である。直列接続固定容量Ｃ3は、第１主電極領域１５ｂと第２主電極領域１５ａの間において、チャネル形成領域１４の表面に形成されるチャネル領域の電位を静電的に制御する容量である。
図６Ｃに示す構造によれば、ＭＯＳトランジスタ等の増幅機能を有する絶縁ゲート型半導体素子を備えている。このため、式（９）に示したように、浮遊電極１７ｃに容量分割で生成される電圧で絶縁ゲート型半導体素子を駆動し、絶縁ゲート型半導体素子の電流変化ΔＩdsとして振動電極２５ｃの変位を検出できる。特に、示量変数である電荷は素子微細化により１素子あたりの値が小さくなるので，従来型の容量型音響素子は，各素子受信による高精細撮像を実現する場合，受信回路実装上の困難さがつきまとう。一方、第１実施形態の改良構造に係る音響誘導型半導体素子によれば、浮遊電極１７ｃに発生する示強変数である電圧の変化を検出しているので、素子を微細化しても値が小さくならない。このため、第１実施形態の改良構造に係る音響誘導型半導体素子によれば、各素子で受信される電圧を、各素子に内蔵された絶縁ゲート型半導体素子のゲート電圧の変化として用いることにより、絶縁ゲート型半導体素子の増幅機能を利用して、大きな電流変化として検出できる。したがって、検出感度の高い音響誘導型半導体素子を微細な単位セルとして配列することにより、高精細撮像が実現できる。
＝音響誘導型半導体素子の製造方法＝
図６Ｃに例示した第１実施形態の改良構造に係る音響誘導型半導体素子の製造方法を、図７Ａ～図７Ｒを用いて説明する。なお、以下に述べる音響誘導型半導体素子の製造方法は、一例であり、特許請求の範囲に記載した構造が実現できるのであれば、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である。又、以下の説明で用いている「第1フォトレジスト膜」等の序数を冠した名称は、単に他のフォトレジスト膜と峻別するための修辞学上の要請に依拠した名称であって、実際の工程で用いられる一番目のフォトレジスト膜等を意味するものではない。
（ａ）先ず、０．１～３Ωｃｍ程度の（１００）面を主表面とするｎ型シリコン基板からなる共通基体１１を用意する。共通基体１１を熱酸化してシリコン酸化膜からなるバッファ膜を約５０ｎｍ程度の厚さに形成する。このバッファ膜の上に化学気相成長法（ＣＶＤ法）等の堆積方法によってシリコン窒化膜（Ｓｉ3Ｎ4膜）を５０～２００ｎｍ程度形成し、ＳｉＯ2／Ｓｉ3Ｎ4の２層構造の分離領域形成用絶縁膜を形成する。そして、この分離領域形成用絶縁膜の上に、第１フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第１フォトレジスト膜をパターニングする。具体的には、単位セルＸi(j-1)，Ｘij，Ｘi(j+1)，…のそれぞれの素子分離領域のパターンの位置が、共通基体１１の主面上に二次元状に定義されるように、第１フォトレジスト膜を露光・現像し、素子分離領域のパターンを形成する。第１フォトレジスト膜を第１エッチングマスクとして用い、分離領域形成用絶縁膜をエッチングし、更に共通基体１１の表面を０．８～１．１μm程度エッチングし、素子分離溝を形成する。
第１フォトレジスト膜及び分離領域形成用絶縁膜を除去後、素子分離溝の内部を含めた共通基体１１の表面の全面を熱酸化してシリコン酸化膜からなる第１ゲート絶縁膜１２を１５～２５ｎｍ程度形成する。次いで、シリコン酸化膜等の素子分離絶縁膜１３を０．９～１．２μm程度の厚さにＣＶＤ法等の堆積方法により堆積することによって、素子分離溝を素子分離絶縁膜１３で埋め込む。この素子分離絶縁膜１３の上にＣＶＤ法等の堆積方法によってシリコン窒化膜を４０～６０ｎｍ程度の厚さに形成し、シリコン窒化膜からなるストッパ絶縁膜を形成する。そして、このストッパ絶縁膜の上に、第２フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い第２フォトレジスト膜をマスク合わせによりパターニングする。
即ち、単位セルＸi(j-1)，Ｘij，Ｘi(j+1)，…の素子分離領域で囲まれた活性領域のパターンを、共通基体１１の主面上に定義された二次元状に合わせるように、第２フォトレジスト膜を露光・現像し、活性領域のパターンを形成する。第２フォトレジスト膜を第２エッチングマスクとして、ストッパ絶縁膜を選択エッチし、活性領域の上面をストッパ絶縁膜で保護する。次いで、化学的機械的研磨（ＣＭＰ）法によりストッパ絶縁膜をストッパにして平坦化を行う。平坦化の後、ストッパ絶縁膜を熱リン酸（Ｈ3ＰＯ4）で選択エッチすると、図７Ａに示すような活性領域の上に第１ゲート絶縁膜１２が形成され、活性領域の周辺が、側壁の第１ゲート絶縁膜１２を介して素子分離絶縁膜１３で囲まれた構造となる断面形状を得る。
（ｂ）次いで、第１ゲート絶縁膜１２及び素子分離絶縁膜１３の上に、第３フォトレジスト膜を塗布し、フォトリソグラフィー技術を用いパターニングする。即ち、第３フォトレジスト膜の中に活性領域のパターンが露出するように、第３フォトレジスト膜を露光・現像し、活性領域の上面を開口する第１イオン注入用マスクを形成する。第３フォトレジスト膜を第１イオン注入用マスクとして用い、図７Ｂに示すように、49ＢＦ２ ＋等のｐ型の導電性を呈するイオンを、所定の加速エネルギでイオン注入する。ｐ型の導電性を呈するイオンの注入後、第３フォトレジスト膜を除去して熱処理すれば、図７Ｃに示すような、ｐ型のチャネル形成領域１４が共通基体１１の上部に形成される。なお、イオン注入直後の熱処理を省略してもよいが、この場合は、図７Ｃに示すようなチャネル形成領域１４は未だ形成されていない。「ｐ型のチャネル形成領域１４」は、通常の半導体集積回路におけるｐウェルと等価な構造と機能を有する。
（ｃ）49ＢＦ２ ＋のイオン注入後の熱処理を省略する場合であっても、第３フォトレジスト膜を除去後、第１ゲート絶縁膜１２及び素子分離絶縁膜１３の上に、第４フォトレジスト膜を塗布する。そして、フォトリソグラフィー技術を用い、第４フォトレジスト膜を露光・現像し、ソース／ドレイン領域形成用の第２イオン注入用マスクを形成する。第４フォトレジスト膜を第２イオン注入用マスクと用い75Ａｓ＋等のｎ型の導電性を呈するイオンを、所定の加速エネルギでイオン注入する。第４フォトレジスト膜を除去後熱処理すれば、図７Ｄに示すようなｐ型のチャネル形成領域１４の上部に第１主電領域１５ｂ及び第２主電領域１５ｂが、互いに対向して形成された断面構造が実現される。第１主電領域１５ｂ及び第２主電領域１５ｂの平面パターンの例は、例えば図２に示したような長方形のパターンである。この後、ＭＯＳＦＥＴの閾値制御用のイオン注入の工程を必要に応じて追加してもよい。
（ｄ）その後、第１ゲート絶縁膜１２の上にシリコン酸化膜等の第２ゲート絶縁膜１６を、１８０～２５０ｎｍ程度の厚さにＣＶＤ法等の堆積方法により堆積する。更に、図７Ｅに示すように、第２ゲート絶縁膜１６の上にＤＯＰＯＳ膜等の導電体層からなる第１導電体膜１７ｐを、８０～２００ｎｍ程度の厚さにＣＶＤ法等の堆積方法により全面に堆積する。第１導電体膜１７ｐの上に、第５フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第５フォトレジスト膜を露光・現像し、固定電位電極パターニング用の第３エッチングマスクを形成する。第３エッチングマスクを用い、反応性イオンエッチング（ＲＩＥ）等のドライエッチング技術を用いて、図７Ｆに示すように第１導電体膜１７ｐを選択エッチングして、固定電位電極１７ｏと浮遊電極１７ｃのパターンを形成する。既に図２を用いて説明した通り、例えば、六角形の浮遊電極１７ｃのパターンが、中央に六角形の穴の開いた六角形の固定電位電極１７ｏの内部に収納された平面形状に形成される。
（ｅ）その後、ＣＶＤ法等の堆積方法を用いて、固定電位電極１７ｏの上及び浮遊電極１７ｃ浮遊電極１７ｃの上を、それぞれ完全に覆うように、第２ゲート絶縁膜１６の上に空洞底部絶縁膜１８を堆積する。空洞底部絶縁膜１８は、例えば、テトラエトキシシラン（ＴＥＯＳ）膜等を４０～６０ｎｍ程度の厚さに堆積する。必要に応じて、ＣＭＰ法等の研磨方法を用いて、空洞底部絶縁膜１８の上面を平坦化する。更に、空洞底部絶縁膜１８の上にシリコン窒化膜やアルミナ膜（Ａｌ2Ｏ3膜）等のシリコン酸化膜よりも比誘電率εrの大きな高誘電率層１９ｐを４０～６０ｎｍ程度の厚さに堆積する。更に、図7Ｇに示すように、高誘電率層１９ｐの上にＣＶＤ法等の堆積方法を用いて、シリコン酸化膜等の空洞絶縁膜２１ｐを４０～６０ｎｍ程度の厚さに堆積する。
（ｆ）そして、空洞絶縁膜２１ｐの上に、第６フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第６フォトレジスト膜を露光・現像し、振動空洞上部形成用の第４エッチングマスクを形成する。第４エッチングマスクを用いて、空洞絶縁膜２１ｐを選択エッチングして、空洞絶縁膜２１ｐに開口された窓部の底に高誘電率層１９ｐを露出させる。第６フォトレジスト膜を除去後、空洞絶縁膜２１ｐの上及び空洞絶縁膜２１ｐの窓部の底に露出した高誘電率層１９ｐの上に、第７フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第７フォトレジスト膜を露光・現像し、振動空洞底部形成用の第５エッチングマスクを形成する。第５エッチングマスクを用いて、空洞絶縁膜２１ｐの窓部の底に露出した高誘電率層１９ｐの一部を選択エッチングして、図７Ｈに示すような断面構造を得る。振動空洞底部を囲むように電界強化層１９ｏが形成され、電界強化層１９ｏの上に、振動空洞上部を囲むように空洞側壁上部絶縁膜２１ｏが形成された、段差を有する断面形状になっている。
（ｇ）そして、スパッタリング法、真空蒸着法又はＣＶＤ法等の堆積方法を用いてタングステン（Ｗ）等の犠牲材料膜層を全面に堆積する。そしてＣＭＰ法等により平坦化して図７Ｉに示すように犠牲層２２を振動空洞底部及び振動空洞上部に段差形状で埋め込む。更にＣＶＤ法等の堆積方法を用いて、図７Ｊに示すように犠牲層２２及びこの犠牲層２２を囲む空洞側壁上部絶縁膜２１ｏの上に、剛性の強い誘電体膜からなる振動膜２３を全面に堆積する。剛性の強い誘電体膜としてはシリコン窒化膜等が採用可能である。
（ｈ）その後、振動膜２３の上に第８フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、第１主電領域１５ｂ及び第２主電領域１５ｂのパターンの位置に到達するようにマスク合わせをして、ビアホール形成用のパターンを形成する。第８フォトレジスト膜を第６エッチングマスクとして用いて、振動膜２３、空洞側壁上部絶縁膜２１ｏ、電界強化層１９ｏ、空洞底部絶縁膜１８、第２ゲート絶縁膜１６及び第１ゲート絶縁膜１２を貫通し、第１主電領域１５ｂの表面に到達する第１ビアホールをＲＩＥ等の手法で開孔する。同時に、振動膜２３、空洞側壁上部絶縁膜２１ｏ、電界強化層１９ｏ、空洞底部絶縁膜１８、第２ゲート絶縁膜１６及び第１ゲート絶縁膜１２を貫通し、第２主電領域１５ｂの表面に到達する第２ビアホールも、第１ビアホールと同一工程で開孔する。
その後、Ｗ、モリブデン（Ｍｏ）、チタン（Ｔｉ）等の高融点金属を第２導電体膜として、振動膜２３の上に、減圧ＣＶＤ法等のステップカバレッジの良好な堆積方法を用いて堆積する。そして第２導電体膜をエッチバックして、ビアホールの内部に第２導電体膜を埋め込み、図７Ｋに示すように、第１主電領域１５ｂに到達する第１コンタクトプラグ２４ｂ及び第２主電領域１５ｂに到達する第２コンタクトプラグ２４ｂを形成する。第２導電体膜は種類の異なる金属層を多層に構成して、第１コンタクトプラグ２４ｂと第２コンタクトプラグ２４ｂを多層同心円柱状の金属柱を形成してもよい。第１コンタクトプラグ２４ｂと第２コンタクトプラグ２４ｂの埋め込みに際し、必要に応じてＣＭＰ法を用いてもよい。
（ｉ）そして、振動膜２３の上に、スパッタリング法、真空蒸着法若しくはＣＶＤ法等の堆積方法を用いて、アルミニウム（Ａｌ）若しくはアルミニウム合金等の第３導電体膜を全面に堆積する。更に、第３導電体膜の上に第９フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、振動電極形成用のパターンを形成する。第９フォトレジスト膜を第７エッチングマスクとして用いて、第３導電体膜を選択的にエッチングして、図７Ｌに示すような、振動電極２５ｃ、第１表面配線層２５ｂ及び第２表面配線層２５のパターンを形成する。振動電極２５ｃの平面パターンは、例えば、図２に示した固定電位電極１７ｏの形状と大きさに対応した六角形の形状と寸法に選ぶのが好ましい。一方、第１表面配線層２５ｂは第１コンタクトプラグ２４ｂに金属学的に接続され、第２表面配線層２５ａは第２コンタクトプラグ２４ａに金属学的に接続されるパターンにレイアウトされる。
なお、振動電極２５ｃの剛性を強化するために、剛性の強い金属であるＷを第３導電体膜として採用可能である。Ｗを振動電極２５ｃに用いる場合は、ダマシン工程でＷ膜をパターニングする。ダマシン工程を実施するためには、先ず、ＣＶＤ法等の堆積方法を用いて、振動膜２３の上にシリコン酸化膜等のダマシン用絶縁膜を堆積する。そして、フォトリソグラフィー技術とダマシン用絶縁膜の選択エッチングにより、振動電極２５ｃのパターンの溝をダマシン用絶縁膜の上部に形成し、この溝にＷ膜を埋め込みパターニングする。実際のＷ膜埋め込みのダマシン工程においてはＣＭＰ等を用いてもよい。
（ｊ）次に、振動膜２３の上に、振動電極２５ｃ、第１表面配線層２５ｂ及び第２表面配線層２５のパターンを覆うように、ＣＶＤ法等の堆積方法を用いて、図７Ｍに示すようシリコン酸化膜等の振動電極保護膜２６を堆積する。更に、振動電極保護膜２６の上に第１０フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、除去液導入用のパターンを形成する。第１０フォトレジスト膜を第８エッチングマスクとして用いて、振動電極保護膜２６及び振動膜２３を貫通し犠牲層２２に到達する液導入孔２７を図７Ｎのように形成する。図７Ｎは、第８エッチングマスクとしての第１０フォトレジスト膜を除去した後の断面形状を示している。
（ｋ）そして、例えば、加熱した過酸化水素水（Ｈ2Ｏ2）を、犠牲層２２に対して液導入孔２７から導入する。加熱した過酸化水素水が液導入孔２７から導入されると、犠牲層２２は、ウェットエッチングで選択的に溶解する。犠牲層２２が溶解すると、図７Ｏに示すように、固定電位電極１７ｏの上方の位置に振動空洞２８が形成される。この後、ＣＶＤ法等の堆積方法を用いて、シリコン窒化膜等の剛性の強い高剛性絶縁膜３１ｐを、振動電極保護膜２６の上に厚さ４００～６００ｎｍ程度に堆積して、液導入孔２７を閉じる。液導入孔２７を塞ぐこの工程の際に、主成分をヘリウム（Ｈｅ）ガス等の不活性ガスとして、１ｋＰａ程度の減圧雰囲気中で処理することで、振動空洞２８の内部は、不活性ガスが主成分となる、ほぼ真空と見なせる減圧状態となる。
（ｌ）更に、高剛性絶縁膜３１ｐの上に、ＣＶＤ法等の堆積方法を用いて、シリコン酸化膜等のパターニング用絶縁膜３２ｐを厚さ４５～５５ｎｍ程度で全面に堆積する。そして、パターニング用絶縁膜３２ｐの上に第１１フォトレジスト膜を塗布し、フォトリソグラフィー技術を用い、剛性強化蓋部形成用のパターン３３ａ及び３３ｂを形成する。第１１フォトレジスト膜のパターン３３ａ及び３３ｂを第９エッチングマスクとして用いて、パターニング用絶縁膜３２ｐを図７Ｐのようにパターニングして、真空栓上部パターン３２ａと、空洞上方パターン３２ｂを形成する。第１１フォトレジスト膜のパターン３３ａ及び３３ｂを除去後、真空栓上部パターン３２ａと、空洞上方パターン３２ｂを第１０エッチングマスクとして用いて高剛性絶縁膜３１ｐをエッチングすると、図７Ｒに示すように液導入孔２７の上に円錐形の真空栓３１ｄが残留する。一方、振動電極２５ｃの上方には六角錐台形状の剛性強化蓋部３１ｃが形成される。高剛性絶縁膜３１ｐがシリコン窒化膜の場合は、熱リン酸でウェットエッチすれば、図７Ｒに示すような第１実施形態の改良構造に係る音響誘導型半導体素子の面形状が得られる。
<<第１実施形態の第１変形例>>
図５Ｂに例示したような振動電極２５ｃが下部電極（１７ｃ，１７ｏ）に平行平板コンデンサをなす理想的な撓み形状を実現するためには、図６Ａに示した検討を考慮すれば、振動電極２５ｃや振動膜２３等の剛性は、振動電極２５ｃの領域を局所的に強化するのが好ましい。したがって、従来の一般的な容量型音響素子のようなポリイミド膜からなる膜厚が一様な保護膜は、剛性の平面分布を局在化し、剛性を非一様にする目的のためには、図６Ｃに示すように用いないことが好ましい。しかしながら、第１実施形態の改良構造に係る音響誘導型半導体素子によれば、絶縁ゲート型半導体素子を内蔵しているので、式（９）に示したように、浮遊電極１７ｃに容量分割で生成される電圧で絶縁ゲート型半導体素子を駆動して電流変化ΔＩdsとして振動電極２５ｃの変位を効率良く検出できる。したがって、ポリイミド膜からなる一様の厚さの保護膜を、振動電極２５ｃの上方に用いない構成は必須ではない。
つまり、図３に示したように、第１振動電極保護膜２６の上にはポリイミド膜等の第２振動電極保護膜３４が積層しても構わない。図８に示す第１実施形態の変形例（第１変形例）に係る音響誘導型半導体素子は、図３に示した構成と同様に、図６Ｃに示した振動電極保護膜（第１振動電極保護膜）２６の上にはポリイミド膜等の第２振動電極保護膜３３を一様に積層している。第１実施形態の第１変形例に係る音響誘導型半導体素子の第２振動電極保護膜３３以外の構造は、図６Ｃに示した構成と同様なので重複した説明を省略する。
<<第１実施形態の第２変形例>>
図１では二次元配列された音響誘導型半導体素子を列単位で駆動する場合を例示したが、マトリクス状に配列された音響誘導型半導体素子をそれぞれ個別に駆動しても構わない。第１実施形態の第２変形例に係る音響素子集積回路では、図９に示すように、素子アレイ部の上辺部の上側には、列ドライバ１が配置され、素子アレイ部の右辺部の左側には、行ドライバ２が配置されている。更に、素子アレイ部の下辺部の下側には、出力バッファ回路３が配置されている。素子アレイ部に二次元マトリクス状に多数の単位セルＸij（ｉ＝１～ｍ，ｊ＝１～ｎ；ｍ，ｎはそれぞれ２以上の正の整数である。）を配列して、所定の形状の出射・撮像領域を構成して、二次元フェーズド・アレイ動作を可能にしている。
行ドライバ２から出力されるワード線Ｗj+2，Ｗj+1，Ｗj，Ｗj-1…によって素子アレイ部内の各セル行が、セル行単位で走査される。即ち、第（ｊ＋１）行目のワード線Ｗj+1によって、第（ｊ＋１）行目の単位セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），Ｘ（i+2）,（j+1），Ｘ（i+3）,（j+1），…が走査される。又、第ｊ行目のワード線Ｗjによって第j行目の単位セルＸ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，Ｘ（i+2）,j，Ｘ（i+3）,j，…が走査され、第（ｊ－１）行目のワード線Ｗj-1によって第（ｊ－１）行目の単位セルＸ（i-1）,(j-1)，Ｘi,(j-1)，Ｘ（i+1）,(j-1)，Ｘ（i+2）,(j-1)，Ｘ（i+3）,(j-1)，…が走査される。更に、第ｉ行目のワード線Ｗiによって第ｉ行目の単位セルＸi1，Ｘi2，Ｘi3，………，Ｘi(j-1)，Ｘij，Ｘi（j+1），………が走査される。
一方、列ドライバ１から出力されるビット線Ｂ(i-1)，Ｂi，Ｂ(i+1)，Ｂ(i+2)，Ｂ(i+3)，…によって素子アレイ部内の各セル列が、セル列単位で、順次走査される。例えば、第（ｉ－１）列目のビット線Ｂ(i-1)によって第（ｉ－１）列目の単位セルＸ（i-1）,（j+1），Ｘ（i-1）,j，Ｘ（i-1）,（j-1），…が走査される。又、第ｉ列目のビット線Ｂiによって第ｉ列目の単位セルＸi,（j+1），Ｘi,j，Ｘi,（j-1），…が走査され、第（ｉ＋１）列目のビット線Ｂi+1によって第（ｉ＋１）列目の単位セルＸ（i+1）,（j+1），Ｘ（i+1）,j，Ｘ（i+1）,（j-1），…が走査される。更に、第（ｉ＋２）列目のビット線Ｂi+2によって第（ｉ＋２）列目の単位セルＸ（i+2）,（j+1），Ｘ（i+2）,j，Ｘ（i+2）,（j-1），…が走査され、第（ｉ＋３）列目のビット線Ｂi+3によって第（ｉ＋１）列目の単位セルＸ（i-1）,（j+1），Ｘ（i-1）,j，Ｘ（i-1）,（j-1），…が走査される。
このように、第１実施形態の第２変形例に係る音響素子集積回路においては、ワード線Ｗj+2，Ｗj+1，Ｗj，Ｗj-1…によって素子アレイ部内の各セル行が、セル行単位で走査され、ビット線Ｂ(i-1)，Ｂi，Ｂ(i+1)，Ｂ(i+2)，Ｂ(i+3)，…によって各セル列が、セル列単位で順次走査されて、超音波信号の二次元アレイ放射やセル信号の読み出し動作が実行される。即ち、第１実施形態の第２変形例に係る音響素子集積回路では、素子アレイ部を各セル行の単位セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），Ｘ（i+2）,（j+1），Ｘ（i+3）,（j+1），…，Ｘ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，Ｘ（i+2）,j，Ｘ（i+3）,j，…，Ｘ（i-1）,(j-1)，Ｘi,(j-1)，Ｘ（i+1）,(j-1)，Ｘ（i+2）,(j-1)，Ｘ（i+3）,(j-1)，…Ｘi1，Ｘi2，Ｘi3，………，Ｘi(j-1)，Ｘij，Ｘi（j+1），………単位で、順次垂直方向に沿って走査することにより、各セル行の単位セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），Ｘ（i+2）,（j+1），Ｘ（i+3）,（j+1），…，Ｘ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，Ｘ（i+2）,j，Ｘ（i+3）,j，…，Ｘ（i-1）,(j-1)，Ｘi,(j-1)，Ｘ（i+1）,(j-1)，Ｘ（i+2）,(j-1)，Ｘ（i+3）,(j-1)，…Ｘi1，Ｘi2，Ｘi3，………，Ｘi(j-1)，Ｘij，Ｘi（j+1），…のセル信号を各セル列の単位セルＸ（i-1）,（j+1），Ｘ（i-1）,j，Ｘ（i-1）,（j-1），…，Ｘi,（j+1），Ｘi,j，Ｘi,（j-1），…，Ｘ（i+1）,（j+1），Ｘ（i+1）,j，Ｘ（i+1）,（j-1），…，Ｘ（i+2）,（j+1），Ｘ（i+2）,j，Ｘ（i+2）,（j-1），…，Ｘ（i-1）,（j+1），Ｘ（i-1）,j，Ｘ（i-1）,（j-1），…毎に設けられた垂直出力信号線Ｒ(i-2)，Ｒ(i-1)，Ｒi，Ｒ(i+1)，Ｒ(i+2)，Ｒ(i+3)，…によって読み出す構成となっている。
第１実施形態の第２変形例に係る音響素子集積回路は、医療用への応用の他、音響インピーダンスの観点から、水中用のハイドロフォン等の他の用途に用いることもできる。即ち、第１実施形態の第２変形例で説明した音響素子集積回路は、音響インピーダンスが水の固有インピーダンスに近く優れたパルス応答特性を示し、音響誘導型半導体素子では従来の容量型音響素子と同様に、バッキングが不要となり、且つ高感度、広帯域、低出力インピーダンス特性を有するため、ハイドロフォンとしての応用に好適である。
図１０の左側に円錐台の形状として示した樹脂製ホーン部の先端には、第１実施形態の第２変形例に係る音響集積回路７が固定されている。左側の樹脂製ホーン部の先端とは反対側の径が太い側には、樹脂製円柱状部７１が連続している。図１０に示すように樹脂製ホーン部と、この樹脂製ホーン部に連続した樹脂製円柱状部７１と、樹脂製円柱状部７１を内部に収納する筒状筐体７２とが一体となることによりハイドロフォンの本体（７１，７２）が構成されている。図１０に示すハイドロフォンは、音響集積回路７は、非検査対象から反射してきた超音波Φ１を検出すると共に、超音波Φ２を非検査対象に向かって出射して、その非検査対象からの反射波である超音波Φ１を生成する。
図１０に示すハイドロフォンの筒状筐体７２は、軸方向先端側と反対側の端部側に外部端子７４を有する。外部端子７４は、図示を省略した観測機器に同軸ケーブル等の伝送線路を介して接続するコネクタである。音響集積回路７と外部端子７４の間はリード線７３によって接続されているので、音響集積回路７の出力は外部端子７４に導かれている。本体（７１，７２）の他方の端部側の外部端子７４に接続された伝送線路と、伝送線路に接続された観測機器を備えることにより、非検査対象から反射してきた超音波Φ１の２次元の信号を観測することができる。水中用の場合、水圧の影響を防ぐための圧力バランス構造が必要となるので、使用周波数に合わせた振動膜の厚みや振動空洞の大きさの最適化がより重要となる。また、水中用は、医療用と比べて低周波数の超音波を用いるので、振動空洞の大きさや電極間距離がより広くなり、より大きなバイアス電圧が必要になる。
<<第１実施形態の第３変形例>>
本発明の第１実施形態の第３変形例に係る音響素子集積回路は、受信専用の音響誘導型半導体素子と、受信専用の音響誘導型半導体素子とは独立に配置された送信専用の容量型音響素子を備えることを特徴とする。図１１に示すように、グレイ表示の受信用第（ｊ＋１）列目の受信用セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），…と受信用第ｊ列目の受信用セルＸ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，…の間に、白抜きセルとして示した送信用第（ｊ－１）列目の送信用セルＹ（i-1）, (j-1)，Ｙi,(j-1)，Ｙ（i+1）,(j-1)，…が配列されている。又、グレイ表示の受信用第ｊ列目の受信用セルＸ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，…と受信用第（ｊ－１）列目の受信用セルＸi,(j-1)，Ｘ（i+1）,(j-1)，…の間に、白抜きセルとして示した送信用第ｊ列目の送信用セルＹ（i-1）,j，Ｙi,j，Ｙ（i+1）,j，…が配列されている。
図１１では、受信用セルＸi,j及び送信用セルＹi,j等の平面パターンが六角形の場合を例示しているが、受信用セルＸi,j及び送信用セルＹi,j等の平面パターンは、六角形に限定されず、矩形や八角形等種々の平面パターンが採用可能である。第１実施形態の第３変形例に係る音響素子集積回路の送信用セルＹ（i-1）, (j-1)，Ｙi,(j-1)，Ｙ（i+1）,(j-1)，…；Ｙ（i-1）,j，Ｙi,j，Ｙ（i+1）,j，…は、従来の容量型音響素子と同一の構造を備えている。送信用セルとは独立に配置された受信用セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），…；Ｘ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，…；Ｘi,(j-1)，Ｘ（i+1）,(j-1)，…のそれぞれは、既に図３等を参照して説明したのと同様に、素子分離絶縁膜で互いに電気的に独立したチャネル形成領域として分離形成されて、共通基体の上部に二次元配列されている。そして、図３等の断面図に示した構成と同様に、チャネル形成領域の表面には、第１及び第２主電極領域を有する絶縁ゲート型半導体素子が配置されているが、絶縁ゲート型半導体素子のそれぞれの上方には振動空洞が備えられている。
図１１の平面図では符号１５ａ，１５ｂが省略されているが、それぞれのグレイ表示の六角形の内部に隠れ線で示した２つの長方形が、それぞれ受信用セルの絶縁ゲート型半導体素子を構成する第１及び第２主電極領域を示している。互いに対向する左下がりの斜辺を長辺とする２つの長方形は、外側の六角環から内側の六角形の内部に食い込むように、グレイ表示の六角形である受信用セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），…；Ｘ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，…；Ｘi,(j-1)，Ｘ（i+1）,(j-1)，…のそれぞれに配置されている。第１実施形態の第３変形例に係る音響素子集積回路の受信用セルにおいては、静電容量の変化を式（９）に示したような第１主電極領域と第２主電極領域の間を流れる電流の変化として検出する。
二次元配列された受信用セルの絶縁ゲート型半導体素子のそれぞれに対し、第１又は第２主電極領域から電流信号を取り出すため、各受信用セルに垂直出力信号線Ｒj-1，Ｒi，Ｒj+1，…が接続されている。垂直出力信号線Ｒj-1，Ｒi，Ｒj+1，…が六角形の各受信用セルの左側の垂直辺に設けられた第１コンタクトプラグに接続されている。例えば、受信用の第（ｊ－１）列目の垂直出力信号線Ｒj-1が、受信用の第（ｊ－１）列目の受信用セルＸ（i-1）,（j-1），Ｘi, （j-1），Ｘ（i+1）,（j-1），…の六角形の左側の垂直辺に設けられた第１コンタクトプラグにそれぞれ接続される。又、受信用の第ｊ列目の垂直出力信号線Ｒjが、受信用の第ｊ列目の受信用セルＸ（i-1）,j，Ｘi, j，Ｘ（i+1）,j，…の六角形の左側の垂直辺に設けられた第１コンタクトプラグにそれぞれ接続される。同様に受信用の第（ｊ＋１）列目の垂直出力信号線Ｒi+1は、受信用の第（ｊ＋１）列目の受信用セルＸ（i-1）,（j+1），Ｘi, （j+1），Ｘ（i+1）, （j+1），…の六角形の左側の垂直辺に設けられた第１コンタクトプラグにそれぞれ接続される。
各受信用セルのチャネル形成領域１４にそれぞれ設けられた絶縁ゲート型半導体素子を駆動するために、絶縁ゲート型半導体素子の第２主電極領域に電源配線ＶDDが接続される。電源配線ＶDDは、図１１に示すように、六角形の各受信用セルの右側の垂直辺に設けられた第２コンタクトプラグに接続されている。例えば、受信用の第（ｊ－１）列目の電源配線ＶDDが、受信用の第（ｊ－１）列目の受信用セルＸ（i-1）,（j-1），Ｘi,j，Ｘ（i+1）,（j-1），…の六角形の右側の垂直辺に設けられた第２コンタクトプラグにそれぞれ接続される。又、受信用の第ｊ列目の電源配線ＶDDが、受信用の第ｊ列目の受信用セルＸ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，…の六角形の右側の垂直辺に設けられた第２コンタクトプラグにそれぞれ接続される。更に、受信用の第（ｊ＋１）列目の電源配線ＶDDは、受信用の第（ｊ＋１）列目の受信用セルＸ（i-1）,（j+1），Ｘi, （j+1），Ｘ（i+1）, （j+1），…の六角形の右側の垂直辺に設けられた第２コンタクトプラグにそれぞれ接続される。
一方、受信用セルが受信動作をするために、各受信用セルの振動電極と固定電位電極の間に、第２電位である直流バイアスＶbiasを供給する直流バイアス供給線Ｖbiasが、六角形の各受信用セルの下側の水平辺に設けられた第３コンタクトプラグにそれぞれ接続される。即ち、受信用第（ｊ＋１）列目の直流バイアス供給線Ｖbiasは第（ｊ＋１）列目の受信用セルＸ（i-1）,（j+1），Ｘi,（j+1），Ｘ（i+1）,（j+1），…の第３コンタクトプラグにそれぞれ接続される。又、受信用第ｊ列目の直流バイアス供給線Ｖbiasは、第ｊ列目の受信用セルＸ（i-1）,j，Ｘi,j，Ｘ（i+1）,j，…の第３コンタクトプラグにそれぞれ接続される。更に、受信用第（ｊ－１）列目の直流バイアス供給線Ｖbiasは第（ｊ－１）列目の受信用セルＸi,(j-1)，Ｘ（i+1）,(j-1)，…の第３コンタクトプラグにそれぞれ接続されている。
一方、受信用セルとは独立に配置された送信用セルが送信動作をするために、高周波信号線が、六角形の各送信専用セルの下側の水平辺に設けられた送信セルコンタクトプラグにそれぞれ接続される。即ち、送信用第（ｊ－１）列目の高周波信号線は送信用第（ｊ－１）列目の送信用セルＹ（i-1）, (j-1)，Ｙi,(j-1)，Ｙ（i+1）,(j-1)，…の送信セルコンタクトプラグにそれぞれ接続される。又、送信用第ｊ列目の高周波信号線ＶRFjは、送信用第ｊ列目の送信用セルＹ（i-1）,j，Ｙi,j，Ｙ（i+1）,j，…の送信セルコンタクトプラグにそれぞれ接続される。
第１実施形態の第３変形例に係る音響素子集積回路は、受信専用の音響誘導型半導体素子の単位セルと、受信専用の単位セルとは独立に配置された送信専用の容量型音響素子からなる単位セルを備えているので、図１１に示すように、電源配線ＶDDに第２主電極領域が直接、接続されている。図１１に示した回路構成は、図４Ａに示した切り替えスイッチを介して電源配線ＶDDに第２主電極領域が接続された回路構成とは異なる。即ち、図１等に示したような第１実施形態に係る音響素子集積回路を構成する各セルは、送受信可能な双方向性の音響素子を前提としていたため、受信時には電源配線ＶDDから動作電圧ＶDDが供給されるが、送信時には電源配線ＶDDは第１電位（接地電位）に接続されるように切り替えスイッチを用いていた。これに対し、第１実施形態の第３変形例に係る音響素子集積回路では、図１１に示すように、受信用セルＸi,jと送信用セルＹi,jを別個に備える構成としたことにより、図４Ａに示した切り替えスイッチが不要になっている。
（第２実施形態）
第１実施形態に係る音響誘導型半導体素子及びその改良構造等において、第１ゲート絶縁膜１２と第２ゲート絶縁膜１６からなるゲート絶縁膜（１２，１６）が、浮遊電極１７ｃの直下で一様な厚さを有していたが、図３及び図６Ｃ等に示した構造は例示に過ぎない。浮遊電極１７ｃの直下のゲート絶縁膜の厚さは、図１３～図１５に示す本発明の第２実施形態に係る音響誘導型半導体素子のように非一様であっても構わない。更に図１及び図２では六角環の固定電位電極１７ｏと、固定電位電極１７ｏの中央に設けられた六角形の開口部の内部に、六角形の浮遊電極１７ｃが収納された平面パターンを例示したが、例示したトポロジに限定されるものではない。例えば、図１３に示すように「エ」の字型の括れを有するパターンに浮遊電極１７ｑを構成し、エの字の縦棒に相当する箇所の幅がゲート長、縦棒に相当する箇所の高さがゲート幅を規定するように構成してもよい。即ち、エの字の縦棒に相当する浮遊電極１７ｑの括れ箇所が「実効ゲート電極」を構成している。
図１３に示す平面パターンでは、浮遊電極１７ｑの領域を上下から挟むように上側の固定電位電極１７ｐ及び下側の固定電位電極１７ｒが配置されている。更に、実効ゲート電極を挟むように、絶縁ゲート型半導体素子の第１主電極領域１５ｂ及び第２主電極領域１５ａが配置されるので、図４Ｃに示す等価回路で示したゲート・ソース間容量Ｃgs及びゲート・ドレイン間容量Ｃgdを小さくできる。図１４に示すゲート幅方向に沿った断面図から分かるように浮遊電極１７ｑの実効ゲート電極の直下に定義される「実効ゲート領域」には膜厚の薄い第１ゲート絶縁膜１２のみが存在する。
そして、実効ゲート領域から離れた場所に厚い第２ゲート絶縁膜１６が配置され、実効ゲート領域から延在して伸びる第１ゲート絶縁膜１２が第２ゲート絶縁膜１６の上を被覆している。なお、第１実施形態に係る音響誘導型半導体素子とは逆に、第２実施形態に係る音響誘導型半導体素子では、第１ゲート絶縁膜１２が上層ゲート絶縁膜、第２ゲート絶縁膜１６が下層ゲート絶縁膜になっている。そして、第２ゲート絶縁膜１６はフィールド絶縁膜として機能している。同様に、図１５に示すゲート長方向に沿った断面図にも、浮遊電極１７ｑの直下の実効ゲート領域に、膜厚の薄い第１ゲート絶縁膜１２のみが存在することが示されている。図１５に示す方向の断面図においても、実効ゲート領域から離れた場所に第２ゲート絶縁膜１６が配置され、実効ゲート領域から伸びる第１ゲート絶縁膜１２が第２ゲート絶縁膜１６の上を被覆している。なお、図１４及び図１５では、浮遊電極１７ｑ等の上に振動空洞を密閉空間として構成する空洞形成絶縁膜等の図示が省略されているが、図３と同様に空洞形成絶縁膜２０等が備えられていることは勿論である。
図１５に示す構成では、振動電極２５ｃと浮遊状態の浮遊電極１７ｑの間で第１可変容量Ｃ1が構成される。この際、浮遊電極１７ｑは、ゲート幅方向に沿って翼型に中央が凹こんだ形状であるため、中央の実効ゲート領域において、チャネル形成領域１４の間に主容量Ｃ31が構成される。図１４及び図１５に示す中央の凹こんだ翼型の断面構造は、図６Ａに示した振動電極２５ｃの撓み形状のプロファイルを考慮すると、撓み形状に沿った凹部を構成しているので好都合である。図１４及び図１５に示す断面構造では、中央の凹こんだ実効ゲート領域を囲むゲート幅方向の両側の位置となる翼の突部の補助浮遊電極部において、浮遊電極１７とチャネル形成領域１４の間にも補助容量Ｃ32が構成され、主容量Ｃ31と補助容量Ｃ32が並列接続された分布容量になる。
又、第１実施形態に係る音響誘導型半導体素子と同様に、第２電位の振動電極２５ｃと接地電位（第１電位）ＧＮＤの固定電位電極１７ｒの間に第２可変容量Ｃ2が構成される。固定電位電極１７ｒとチャネル形成領域１４の間及び固定電位電極１７ｐとチャネル形成領域１４の間には、周辺部容量Ｃ33が定義できるが、周辺部容量Ｃ33は、チャネル形成領域１４が接地電位（第１電位）であればゼロである。図６Ａに示した振動電極２５ｃの撓み形状のプロファイルを考慮すると、振動電極２５ｃの周辺部と固定電位電極１７ｐ，１７ｒとの電極間距離は、図１４に示す翼型の断面形状における中央の凹こんだ領域における電極間距離よりも大きい。図１４においても、振動電極２５ｃと浮遊電極１７ｑの間に第１可変容量Ｃ1が構成され、浮遊電極１７ｑの主浮遊電極部とチャネル形成領域１４の間に、主容量Ｃ31が構成されることが示されている。
第２ゲート絶縁膜１６の膜厚ＴOX1＝７００ｎｍとし、図１３において主浮遊電極部を構成する実効ゲート電極を両側から挟む２つの長方形の補助浮遊電極部となる浮遊電極１７ｑの寸法をそれぞれ３０μm×１５μmとすると、補助容量Ｃ32＝４４ｆＦとなる。同一面積で、第２ゲート絶縁膜１６の膜厚ＴOX1＝８００ｎｍとすれば補助容量Ｃ32＝３９ｆＦとなる。更に、図１３に示した中央の実効ゲート電極（主浮遊電極）の寸法を４μm×４μmとし、実効ゲート領域中に定義される実効チャネル長Leff＝２μm、第１ゲート絶縁膜１２の膜厚ＴOX2＝１００ｎｍとすると、実効チャネル長Leffの部分の活性領域での主容量Ｃ31＝２．８ｆＦとなる。実効チャネル長Leffの部分を囲む周辺の部分の実効ゲート電極の幅を４μmまで考慮すると、主容量Ｃ31＝３．４ｆＦとなる。
ここで、第１可変容量Ｃ1の両端の電圧をＶ1、主容量Ｃ31と補助容量Ｃ32の並列接続回路の両端の電圧をＶ3とすると、

Ｃ1Ｖ1＝（Ｃ31＋Ｃ32）Ｖ3 ………（２０）

となる。第１可変容量Ｃ1が微小変化ΔＣ1したとき、第１可変容量Ｃ1の両端の電圧Ｖ1が変化しないで、主容量Ｃ31の両端の電圧Ｖ3が、ΔＶ3だけ微少変化すると仮定すると、

（Ｃ1＋ΔＣ1）Ｖ1＝（Ｃ31＋Ｃ32）（Ｖ3＋ΔＶ3）………（２１）

なる。式（２１）の仮定が維持できるとすれば、主容量Ｃ31の両端の電圧Ｖ3の微少変化ΔＶ3は、

ΔＶ3＝ΔＣ1Ｖ1／（Ｃ31＋Ｃ32） ………（２２）

となる。
主容量Ｃ31（正確には主容量Ｃ31と補助容量Ｃ32の並列接続回路）と第１可変容量Ｃ1との直列回路の両端に、直流バイアス電圧Ｖbiasが印加されるとする。式（４）と同様に、第１可変容量Ｃ1の両端の電圧をＶ1は、

Ｖ1＝（Ｃ31＋Ｃ32）／（Ｃ1＋Ｃ31＋Ｃ32） ………（２３）

となる。式（２２）に式（２３）の第１可変容量Ｃ1の両端の電圧Ｖ1を代入すると、主容量Ｃ31の両端の電圧Ｖ3の微少変化ΔＶ3は、

ΔＶ3＝ΔＣ1Ｖbias／（Ｃ1＋Ｃ31＋Ｃ32） ………（２４）

となる。
式（４）の右辺２行目を、主容量Ｃ31と補助容量Ｃ32を用いて書き直すと、
Figure 2023062603000011
 と表現できる。式（２５）の多変数関数Ｆ（Ｃ1，Ｃ31）の一つの変数である第１可変容量Ｃ1の変化に関する感度は、
Figure 2023062603000012
 と表現できる。式（２６）の多変数関数が示す感度特性は、他方の変数である主容量Ｃ31の変化に着目すると、上に凸の曲線である。
したがって、式（２６）の多変数関数を、主容量Ｃ31の値を変数として着目して、∂Ｃ31で偏微分すると、
Figure 2023062603000013
 となる。式（２７）で示される多変数関数は、主容量Ｃ31の値を変数とした偏微分の微分値がゼロの場合に、式（２６）が示す感度が最大値となる。
式（２７）の偏微分値をゼロとするのは、偏微分の変数としての主容量Ｃ31の値が、第１可変容量Ｃ1の値から補助容量Ｃ32の値を引いた値に等しいときである。即ち、

Ｃ31＝Ｃ1－Ｃ32 ………（２８）

のとき、主容量Ｃ31の両端の電圧Ｖ3の微少変化ΔＶ3が、最大となることが分かる。式（２８）の意味するところは、補助容量Ｃ32の値を大きし、Ｃ32≒Ｃ1としておけば、主容量Ｃ31の値は小さくてもよい（Ｃ31<<Ｃ32）ということである。つまり、図１４及び図１５等に示す第２実施形態に係る音響誘導型半導体素子の構造によれば、第１ゲート絶縁膜１２の膜厚ｔOX1を厚くできるということである。ただし補助容量Ｃ32の値は、第１可変容量Ｃ1の値にほぼ等しくする必要があるので、補助容量Ｃ32の値を決める第２ゲート絶縁膜１６の膜厚ｔOX2の値には限界がある。
第２ゲート絶縁膜１６はフィールド絶縁膜として機能しているものの、膜厚ｔOX2の値を、第１可変容量Ｃ1の値を第１可変容量Ｃ1の値に関係なく、あまり厚くはできないので第２ゲート絶縁膜１６の膜厚ｔOX2の値には限界がある。式（8）等が示すとおり、電極間距離ｄは小さい方がよいことが要請されている。したがって、第１可変容量Ｃ1の値は大きい方が好ましく、補助容量Ｃ32の値も、第１可変容量Ｃ1の値に近い大きな値にする必要があるからである。第１可変容量Ｃ1の値に合わせて補助容量Ｃ32の値を大きくしたいときは、第２ゲート絶縁膜１６の少なくとも一部に、ＨｆＳｉxＯｙ膜（εr＝１１），Ｌａ2Ｏ3膜（εr＝２１）、ＺｒＯ2膜（εr＝２５）、ＨｆＯ2膜（εr＝２６）等の高誘電率膜を用いればよい。
この際、第１ゲート絶縁膜１２にはＳｉ表面との界面特性が良好なＳｉＯ2膜を用いることにより、絶縁ゲート型半導体素子のキャリアの移動度を高くでき、相互コンダクタンスｇｍを改善できる。第２ゲート絶縁膜１６の少なくとも一部に高誘電率膜を採用すると、振動空洞２８の周辺近傍の電界強度が強まる。よって、図６Ａに例示したような、振動電極２５ｃの中央部のみが撓む形状のプロファイルが改善される効果が奏される。振動電極２５ｃの撓み形状のプロファイルが改善されるという効果を考慮すると、図１４及び図１５等に示すような中央が凹こんだ翼型の断面形状ではなく、第１ゲート絶縁膜１２の膜厚ｔOX1を、第２ゲート絶縁膜１６の膜厚ｔOX2と同程度に厚くして、上面を平坦にした断面形状でもよい。第１ゲート絶縁膜１２の膜厚ｔOX1を、厚くすることにより、第１ゲート絶縁膜１２の絶縁耐圧が向上する。
ここで、振動電極２５ｃと浮遊電極１７ｑの間の電極間距離ｄ＝１００ｎｍとし、振動電極２５ｃと浮遊電極１７ｑの間の第１可変容量Ｃ1＝７９．６ｆＦ≒８０ｆＦと仮定する。更に、振動電極２５ｃと浮遊電極１７ｑの間の電極間距離がΔｄ＝１０ｎｍ変化して、第１可変容量Ｃ1の値がΔＣ1＝１０％変化したとすると、ΔＣ１≒８ｆＦとなる。上述した補助容量Ｃ32＝４４ｆＦ、主容量Ｃ31＝２．８ｆＦ≒３ｆＦの値を式（２４）に代入すると、

ΔＶ3＝８／（４４＋３＋８０）Ｖbias＝（８／１２７）Ｖbias ………（２９）

となる。第２電位である直流バイアス電圧Ｖbias＝１０Ｖの場合、主容量Ｃ31の両端の電圧Ｖ3の微少変化ΔＶ3＝Ｖｇｓ＝０．６３Ｖとなる。
チャネル幅Ｗ、実効チャネル長Ｌeff、半導体中の電子の移動度μn、ＭＯＳキャパシタの単位面積当たりの容量Ｃoxを用いると、ＭＯＳＦＥＴの相互コンダクタンスｇｍは、

ｇｍ＝μnＣoxＷ／Ｌeff ………（３０）

と表せる。上述した寸法を有する第２実施形態に係る音響誘導型半導体素子の構造を考慮すると、式（３０）から、例えばｇｍ＝３．４５×１０－６程度の値が得られる。よって、第２実施形態に係る音響誘導型半導体素子によれば、ソース・ドレイン間電圧Ｖｄｓ＝１Ｖでも、上記のゲート・ソース間電圧Ｖｇｓ＝０．６５Ｖを用いて、Ｉｄｓ＝２．１７μＡの変化が得られることが分かる。
（第３実施形態）
本発明の第３実施形態に係る音響誘導型半導体素子では、図１６～図１８に示すように、第２実施形態に係る音響誘導型半導体素子の浮遊電極１７ｑを、所定の値に選んだ遅延抵抗ＲGNDを介して第１電位（接地電位）に接続する構造について説明する。後述するように、第１可変容量Ｃ1＝４０～１００ｆＦ程度であれば、１～１０ＭＨｚ程度の超音波の周波数に対して遅延抵抗ＲGND＝０．３ＭΩ～１ＧΩ程度の範囲内に選択するのが好ましい。既に説明した式（７）で示されるｎＭＯＳＦＥＴのゲート電圧の変化ΔＶ3の値は、振動電極と浮遊電極の間の電極間距離ｄが増大すると暫減する関数であるので、電極間距離ｄは小さい方が好ましい。又、第１実施形態に係る音響誘導型半導体素子で示した構造に対しては、式（１４）からゲート電圧Ｖ3の変化ΔＶ3を最大化するためには、ゲート絶縁膜の膜厚ｔOXの膜厚を電極間距離ｄに合わせて薄くするのがよいという要請が発生する。更に、第2実施形態に係る音響誘導型半導体素子で示した構造に対しては、式（２８）で示したように、主容量Ｃ31の値を、第１可変容量Ｃ1の値から補助容量Ｃ32の値を引いた値に等しくして、主容量Ｃ31の両端の電圧Ｖ3の微少変化ΔＶ3が最大としたいという要請が発生する。
浮遊電極１７ｃの面積をＳ1、第１可変容量Ｃ1を構成する振動電極２５ｃと浮遊電極１７ｑの間の電極間距離をｄ、主容量Ｃ31を構成するゲート絶縁膜の厚さをｔOX1、補助容量Ｃ32を構成するゲート絶縁膜の厚さをｔOX2とする。なお、図１７の断面図では、浮遊電極１７ｑ等の上に振動空洞を密閉空間として構成する空洞形成絶縁膜等の図示が省略されているが、図３と同様に空洞形成絶縁膜２０等が備えられていることは勿論である。主容量Ｃ31を構成する主浮遊電極部の面積をαＳ1、補助容量Ｃ32を構成する補助浮遊電極部の面積をβＳ1とする（α＋β＝1）と、式（7）の計算のときと同様に、

Ｃ31＝ε0εrαＳ1／ｔOX1 ………（３１）
Ｃ32＝ε0εrβＳ1／ｔOX2 ………（３２）

となる。式（３１）及び（３２）のαとβは、主容量Ｃ31を構成する主浮遊電極部の電極面積と補助容量Ｃ32を構成する補助浮遊電極部の電極面積の分配率を決めている（β＝1－α）。
式（２５）の右辺第１行目に式（２）、（３１）、（３２）を代入すると、
Figure 2023062603000014
 と表現できる。式（３３）は、
Figure 2023062603000015
 と書き換えることができる。
式（３４）を∂ｄで微分すると、
Figure 2023062603000016
 となることが分かる。式（３５）において、αεr／ｔOX1の値を変数として着目し、ゲート電圧の変化ΔＶ3を大きくするために必要な、実効ゲート領域におけるゲート絶縁膜の膜厚ｔOX1の最適膜厚を検討してみる。
式（３５）は、式（２６）と同じ形式の多変数関数である。よって、式（３５）の∂ｔOX1による偏微分は、式（２６）の多変数関数の∂Ｃ31でによる偏微分と等価になる。よって式（２８）と同様に、
Figure 2023062603000017
 のとき、式（３５）は最大値となる。しかし、これらの要請を考慮すると、実効ゲート領域におけるゲート絶縁膜の厚さｔOX1が所望の電圧Ｖ3に対して耐圧的に不十分な場合が発生する。このため、第１可変容量Ｃ1＝４０～１００ｆＦの場合は、０．３ＭΩ～１ＧΩ程度の遅延抵抗ＲGNDの値を選択し、遅延抵抗ＲGNDを介して浮遊電極１７ｑを接地する。このように、高感度化を目的とする遅延抵抗ＲGNDの値は、後述する図２０Ｂ（ａ）に例示したようなハイパスフィルタ（ＨＰＦ）のＲＣ時定数τが目的とする仕様の周波数に適合するように、信号用第１可変容量Ｃ1の容量値を考慮して決めればよい。後述の図１９Ｂ（ａ）に示した感度曲線等から分かるように、ＲＣ時定数τとの関係から遅延抵抗ＲGNDは１ＭΩ～１ＧΩ程度に選択すればよい。信号用遅延抵抗ＲGNDは、例えばチャネル形成領域１４の内部に埋め込んだ埋込層、チャネル形成領域１４の表面側の上部に設けた表面拡散層（表面埋込層）、第１ゲート絶縁膜１２の上等の表面に設けたＤＯＰＯＳ膜や金属薄膜等の表面配線層で形成できる。
超音波強度１Ｗ／ｍ２のとき、水の粒子速度ｖは、

ｖ＝（２×１Ｗ／ｍ２／（１．５×１０６ｋｇ／ｍ２／ｓ）1/2
＝１．１６×１０－３ｍ／ｓ
＝１．１６ｍｍ／ｓ ………（３７）

となる。式（３７）の粒子速度ｖを、１ＭＨｚにおける変位Δｄに変換すると、

Δｄ＝1．１６×１０－３ｍ／ｓ／（２π×１０６／ｓ）
＝１７×１０－１０ｍ
＝０．１７ｎｍ ………（３８）

となる。式（７）や式（７）に対応する式（３５）等は、変動Δｄの変動による感度を高めるためには、振動電極２５ｃと浮遊電極１７ｑの間の電極間距離ｄは小さい方が好ましいことを説明している。ここではｄ＝１００ｎｍとすると、式（３８）は、０，１７％の電極間距離ｄの変動Δｄを意味する。
第２実施形態に係る音響誘導型半導体素子と同様に、電極間距離ｄ＝１００ｎｍで振動電極２５ｃと浮遊電極１７ｑの間に第１可変容量Ｃ1＝７９．６ｆＦが形成されているとすると、Δｄ＝０，１７％の変動であるから、ΔＣ１＝０．１３６ｆＦとなる。更に、第２実施形態に係る音響誘導型半導体素子と同様に、第２ゲート絶縁膜１６の膜厚ＴOX1＝７００ｎｍ、実効ゲート電極を挟む浮遊電極１７ｑの寸法３０μm×１５μm、第２ゲート絶縁膜１６の膜厚ＴOX1＝８００ｎｍ、実効ゲート電極のゲート幅Ｗ＝４μm、実効チャネル長Leff＝２μm、第１ゲート絶縁膜１２の膜厚ＴOX2＝１００ｎｍとする。この場合、第１可変容量Ｃ1＝８０ｆＦ、補助容量Ｃ32＝４４ｆＦ、主容量Ｃ31＝３ｆＦとなる。したがって、式（１８）から、ΔＣ１＝０．１３６ｆＦの変動に対し、主容量Ｃ31の両端の電圧Ｖ3の変動ΔＶ3が、

ΔＶ3＝０．１３６／（４４＋３＋８０）Ｖbias
＝１．０７×１０－３Ｖbias ………（３９）

と、第２電位である直流バイアス電圧Ｖbiasに依存した形式で示される。式（３９）から、直流バイアス電圧Ｖbias ＝１００Ｖとすると、主容量Ｃ31の両端の電圧Ｖ3の変動ΔＶ3＝ΔＶｇｓ＝０．１１Ｖとなる。
式（２５）の右辺第１行目から分かるように、主容量Ｃ31の両端の電圧Ｖ3は、直流バイアス電圧Ｖbiasに依存している。式（３９）と同様に、第１可変容量Ｃ1＝８０ｆＦ、補助容量Ｃ32＝４４ｆＦ、主容量Ｃ31＝３ｆＦとすると、式（２５）の右辺第１行目は、

Ｖ3＝８０Ｖbias／（４４＋３＋８０）
＝（８０／１２７）Ｖbias ………（４０）

と、直流バイアス電圧Ｖbiasに依存した形式で表現される。
式（４０）は、直流バイアス電圧Ｖbias＝１００Ｖが主容量Ｃ31と第１可変容量Ｃ1との直列回路の両端に印加されたとき、絶縁ゲート型キャパシタを構成する主容量Ｃ31の両端の電圧Ｖ3＝６３Ｖになることを意味している。このため、絶縁ゲート型キャパシタを構成する第１ゲート絶縁膜１２の膜厚ＴOX2＝１００ｎｍの耐圧の問題が発生する。このような事情から、第３実施形態に係る音響誘導型半導体素子では、第１可変容量Ｃ1＝４０～１００ｆＦ程度であれば、図１６～図１８に示すように、浮遊電極１７ｑと固定電位電極１７ｒとの間に０．３ＭΩ～１ＧΩ程度の抵抗値を有する遅延抵抗ＲGNDを接続する。固定電位電極１７ｒは接地電位（第１電位）に設定されているので、浮遊電極１７ｑは、０．３ＭΩ～１ＧΩ程度の遅延抵抗ＲGNDを介して第１電位（接地電位）に接続され、第１ゲート絶縁膜１２の直流電圧に対する耐圧を担保している。
例えば、第１可変容量Ｃ1＝１００ｆＦに対し１ＭΩ程度の遅延抵抗ＲGNDを浮遊電極１７ｑに繋いだ場合は、ＲＣ時定数τ＝１×１０－7ｓ程度となる。このときＨＰＦの遮断周波数ｆcHP＝1/(２πτ)＝１．６ＭＨｚとなるので、浮遊電極１７ｑにはＭＨｚオーダー以下の低周波信号や直流信号は入力できない。よって、浮遊電極１７ｑはＭＨｚオーダー以下の低周波信号や直流信号に対しては高インピーダンスの擬浮遊状態となっている。なお、第３実施形態に係る音響誘導型半導体素子の説明等においては、対象とする周波数帯以下の低周波信号や直流信号に対して、高インピーダンス（擬似的な浮遊状態）になっている電気的な状態を「少なくとも擬浮遊状態」と呼ぶ。この「少なくとも擬浮遊状態」は、第１及び第２実施形態に係る音響誘導型半導体素子の説明等で用いた「電気的な浮遊状態」を包括的に含む概念である。即ち、「少なくとも擬浮遊状態」とは、完全な電気的浮遊状態、若しくは選択した遮断周波数で決まる遅延抵抗ＲGNDで第１電位に接続された状態を意味する。予め定められた目的仕様の周波数に対して基準遮断周波数ｆrefcを決めると、擬浮遊状態を実現する最小遅延抵抗ＲGNDminが決定できる。最小遅延抵抗ＲGNDminが決定できると、所望の周波数帯、例えばＭＨｚオーダー以上の高周波帯において、第１可変容量Ｃ1の容量変化ΔＣ１により、第１ゲート絶縁膜１２の耐圧を維持しながら、主容量Ｃ31の両端の電圧Ｖ3が高感度に変化できる条件が決まる。例えば、直流バイアス電圧Ｖbias＝１００Ｖを、主容量Ｃ31と第１可変容量Ｃ1との直列回路の両端に印加した状態で、１ＭＨｚの超音波が強度１Ｗ／ｍ２で入力したとき、式（３８）に示したようにΔｄ＝０．１７ｎｍ変位する。擬浮遊状態では直流的に浮遊電極１７ｑが接地されることになり、浮遊電極１７ｑと上部電極２５ｂとの間に直流バイアス電圧Ｖbiasのすべてが印加されることになる。このため後述するように、遅延抵抗ＲGNDなし（完全な浮遊状態）のときに比べて、擬浮遊状態ではより良く上部電極２５ｂが引き寄せられることになり、感度が向上する。
電極間距離ｄ＝１００ｎｍの振動電極２５ｃと浮遊電極１７ｑの間にＶ1＝１００Ｖが印加されているとき、振動電極２５ｃと浮遊電極１７ｑとがなす第１可変容量Ｃ1＝８０ｆＦとすれば、Δｄ＝０．１７ｎｍの変位による第１可変容量Ｃ1の電荷の変位Δｑは、

Δｑ＝ΔＣ1・Ｖ1
＝８０ｆＦ×０．１７％×１００Ｖ
＝１３．６ｆＱ ………（４１）

となる。第３実施形態に係る音響誘導型半導体素子においても、図１４に示した構造と同様に、補助容量Ｃ32と主容量Ｃ31との並列コンデンサ（Ｃ31＋Ｃ32）＝４７ｆＦに、式（４１）の電荷Δｑが誘起される。このため、第３実施形態に係る音響誘導型半導体素子の図１７に示すチャネル形成領域１４の表面ポテンシャルがΔｑ／（Ｃ31＋Ｃ32）＝０．２９Ｖだけ変化し、絶縁ゲート型半導体素子が動作する。
図１９Ａ（ａ）の実線は、浮遊電極と固定電位電極との同心円状に分離パターンの電圧検出感度をシミュレーションした結果をプロットした図である。同心円状に分離パターンを有する分割ゲート構造における浮遊電極の電圧変化を電圧検出感度として 図１９Ａ（ａ）の左側の縦軸に示し、横軸には周波数変化を示している。シミュレーションは、米国ワイドリンガー・アソシエイツ（Weidlinger Associates）社が最初に開発した「圧電波動解析ソフトウェアＰＺＦｌｅｘ」を用いた。シミュレーションにおいては超音波入力に伴う機械的な振動空洞の振動と、この機械的な振動による第１可変容量Ｃ1の変化に伴う電気的な振動との両方を考慮している。
図２に示したトポロジとほぼ同様な外側の固定電位電極の円形のパターンの中央に設けられた円形の開口部の内部に、固定電位電極とは離間して円形の浮遊電極が配置された同心分離パターンを対象として、シミュレーションした。円形の浮遊電極の直径は１８．７５μmΦ、外側の固定電位電極の直径は６０μmΦである。固定電位電極の内径と浮遊電極の外径とは直径方向に１．８７５μm離れている。シミュレーションでは、中央の浮遊電極を１ＭΩの抵抗で接地した。図１９Ａ（ａ）の実線は、第３実施形態に係る音響誘導型半導体素子の絶縁ゲート型半導体素子の動作を考慮しない場合において、絶縁ゲート型半導体素子のゲート電極の電圧変化を電圧検出感度としてシミュレーションした結果を示す。
図１９Ａ（ａ）の破線は、第３実施形態に係る音響誘導型半導体素子のように分割ゲート構造を有しない一様な円板からなる単一パターンの場合における、固定電位電極の電圧変化を、電圧検出感度として左側の縦軸に対して示した図である。図１９Ａ（ａ）の破線は、第３実施形態に係る音響誘導型半導体素子の浮遊電極と固定電位電極との同心分離パターンにおいて、外側の固定電位電極のパターンを省略して、固定電位電極の面積相当分を含む全領域を一様な浮遊電極とした構造に対応する。図１９Ａ（ａ）の破線のプロット曲線のシミュレーションの対象とした固定電位電極は、実線で示した分割ゲート構造の場合よりも更に小さな２００ｋΩの抵抗で第１電位（接地電位）に接続されている。図１９Ａ（ａ）の破線も、第３実施形態に係る音響誘導型半導体素子の絶縁ゲート型半導体素子の動作を考慮せず、且つ外側の固定電位電極のパターンが存在しない場合において、絶縁ゲート型半導体素子のゲート電極の電圧変化を電圧検出感度としてシミュレーションした結果を示す図である。
図１９Ａ（ａ）の一点鎖線は、実線及び破線のプロット曲線との比較のために、従来の手法である固定電位電極による電荷検出の感度を右側の縦軸に示し、横軸の周波数変化に対してプロットした図である。一点鎖線の曲線が示すシミュレーションにおいては、破線の曲線が示すシミュレーションと同様に、固定電位電極は、分割ゲート構造を有しない一様な単一パターンである。図１９Ａ（ａ）の実線、破線及び一点鎖線の曲線が示すシミュレーションにおいて振動空洞２８の周辺の構造は、絶縁ゲート型半導体素子が設けられていないことを除けば、図６Ｃに示した第１実施形態の改良構造に係る音響誘導型半導体素子の構造とほぼ同様である。即ちＳｉ基板の上には、絶縁ゲート型半導体素子の代わりに固定電位電極が振動空洞２８の底部を射影するように振動空洞２８と同じ半径でパターニングされている。
そして、固定電位電極及び固定電位電極の周辺のＳｉ基板の上には、厚さ２５０ｎｍのＳｉＯ2膜からなるゲート絶縁膜（１２，１６）が全面に積層されている。ゲート絶縁膜（１２，１６）の上には、図１９Ａ（ａ）の実線の場合は厚さ５０ｎｍのＤＯＰＯＳ膜からなる浮遊電極１７ｑと固定電位電極１７ｏのパターンが形成されている。図１９Ａ（ａ）の破線及び一点鎖線の場合は、厚さ５０ｎｍの一様なＤＯＰＯＳ膜からなる固定電位電極がゲート絶縁膜（１２，１６）の上に積層されている。固定電位電極１７ｏの外側及び固定電位電極の外側は、固定電位電極と同じ厚さ５０ｎｍのＤＯＰＯＳ膜からなるダミー層が、ゲート絶縁膜（１２，１６）の上に積層されている。
図６Ｃに示した構造とは異なり、シミュレーションにおいてはＳｉ3Ｎ4膜からなる電界強化層１９は用いられず、図３に示した構造と同様に振動空洞２８を囲む厚さ１００ｎｍのＳｉＯ2膜からなる空洞形成絶縁膜２０が、ＤＯＰＯＳ膜からなるダミー層の上に積層されている。したがって、振動空洞２８の高さは１００ｎｍに設定されている。そして、振動空洞２８の上及び振動空洞２８を囲む空洞形成絶縁膜２０の上には厚さ５０ｎｍのＳｉ3Ｎ4膜からなる振動膜２３が全面に設けられている。振動膜２３の上には厚さ５０ｎｍのＡｌ膜からなる振動電極２５ｃが振動空洞２８の直上を覆うように局在したパターンとして設けられている。シミュレーションの実際においては、振動電極２５ｃが振動空洞２８の高さの半分程度となる５０～６０ｎｍまで浮遊電極１７ｑに近づいた状態を中心に解析している。
局在パターンである振動電極２５ｃの周辺を囲む領域には、振動電極２５ｃと同じ厚さ５０ｎｍのＳｉＯ2膜が、振動電極２５ｃを囲むドーナツ状のパターンとして振動膜２３の上に設けられている。振動電極２５ｃと振動電極２５ｃを囲むドーナツ状のＳｉＯ2膜のパターンの上には、厚さ１１５５～１３３０ｎｍのＳｉ3Ｎ4膜からなる振動電極保護膜２６が全面に積層されている。図６Ｃに示した構造とは異なり、Ｓｉ3Ｎ4膜からなる局在パターンである剛性強化蓋部３１ｃのパターンは、シミュレーションでは設けられていない。シミュレーションに際しては、振動電極保護膜２６の上には、水の厚い層が更にあるとしている。又、振動電極２５ｃと固定電位電極の間に、第２電位として１３０Ｖの直流バイアスＶbiasを印加してシミュレーションしている。
図１９Ａ（ａ）の実線に示すシミュレーション結果から分かるように、浮遊電極と固定電位電極とに、固定電位電極を同心状のパターンに分離した分割ゲート構造の場合は、２～５０ＭＨｚの周波数域にて，数μＶ／Ｐａ～１３μＶ／Ｐａの感度が得られると予想できる。一方、図１９Ａ（ａ）の破線に示すように、固定電位電極が一様な平板である場合は、２～５０ＭＨｚの周波数域にて，１μＶ／Ｐａ～５μＶ／Ｐａの感度が得られると予想できる。数μＶ／Ｐａの感度は、現在最も広く使われている医療診断用圧電プローブと同程度の感度である。また，従来の電荷検出型ｃＭＵＴに１ｐＦ程度の帰還容量の電荷増幅器を接続して電圧に変換した場合と同程度の感度であることがわかる。実際の超音波のパワーはｋＰａ～ＭＰａ程度であるので、図１９Ａ（ａ）の実線や破線は数ｍＶから数Ｖ若しくは１０Ｖ以上の電圧変動が得られることを示している。
なお、図１９Ａ（ａ）のシミュレーションで得られた数μＶ／Ｐａの感度は、絶縁ゲート型半導体素子の動作を考慮しない場合の結果であることに留意が必要である。第３実施形態に係る音響誘導型半導体素子は絶縁ゲート型半導体素子を備えているので、式（９）や式（３０）に示したＭＯＳＦＥＴの相互コンダクタンスｇｍ等の絶縁ゲート型半導体素子の増幅率を考慮する必要がある。絶縁ゲート型半導体素子の増幅率を考慮すると、第３実施形態に係る音響誘導型半導体素子は、従来の電荷検出型ｃＭＵＴの電荷増幅器を接続した場合に比して、飛躍的に高い感度が得られることが分かる。
図１９Ａ（ａ）の実線のカーブと破線のカーブを比較すると、固定電位電極を同心状のパターンに分離した分割ゲート構造の方が、固定電位電極が一様な平板である場合に比して電圧検出感度が高いことを示している。分割ゲート構造の方が、電圧検出感度を高くできるということは、図６Ａに示したような振動電極の撓み形状のプロファイルに依拠していると考えられる。上述したとおり、振動電極２５ｃの中央付近が撓んで、５０～６０ｎｍまで浮遊電極１７ｑに近づいた状態でのシミュレーションである。振動電極２５ｃの撓みが中央のみが深くなるため、電極間隔が一様ではなく、電界強度が強くなる振動電極２５ｃと浮遊電極１７ｑ又は固定電位電極１７ｏの有効位置が、浮遊電極１７ｑ側の中央付近に局在するように分布していることに起因していると考えられる。しかし、逆に考えると、感度は低くなるが、浮遊電極１７ｑと固定電位電極１７ｏとの同心分離パターンにおいて、外側の固定電位電極１７ｏのパターンを省略してもよいことを意味している。即ち、本発明では、浮遊電極１７と固定電位電極１７ｏに分割する分割電極の構造は必須ではない、ということに留意が必要である。
図１９Ａ（ａ）の一点鎖線が示す曲線は、比較のために、従来の手法である電荷検出法の手法による感度の周波数依存性を示しているが、周波数１２．５ＭＨｚ付近に鋭い共振ピークを有している。電圧検出型である図１９Ａ（ａ）の実線からなる曲線も、周波数１２．５ＭＨｚ付近に共振ピークを有するが、電圧検出型のピークの半値幅は一点鎖線の電荷検出型に比して遙かに広い。図１９Ａ（ａ）の破線の曲線も電圧検出型であるが、周波数１７．５ＭＨｚ付近に共振ピークを有する。図１９Ａ（ａ）の破線が示す曲線が呈するピークの半値幅は、一点鎖線に比して遙かに広く、電圧検出型は電荷検出型に比して周波数帯域が広いことがわかる。
図１９Ａ（ｂ）の実線、破線及び一点鎖線の曲線が示すシミュレーション結果は、図１９Ａ（ａ）に示した実線、破線及び一点鎖線の曲線と同じ線種の場合にそれぞれ対応している。図１９Ａ（ｂ）のシミュレーションの対象とした構造は、図１９Ａ（ａ）のシミュレーションの対象とした構造と共通部分を有する。しかし、図１９Ａ（ａ）のシミュレーションの対象とした構造では、Ｓｉ3Ｎ4膜からなる振動電極保護膜２６が水の層に接していたのに対し、図１９Ａ（ｂ）のシミュレーションが対象とした構造では、Ｓｉ3Ｎ4膜からなる振動電極保護膜２６の上に、図８に示した構造と同様に、厚さ４μmのエポキシ樹脂からなる第２振動電極保護膜３３が一様に全面に塗布されている特徴が異なる。他は図１９Ａ（ａ）のシミュレーションで説明した構造と同一であるので重複した説明を省略する。そして、第２振動電極保護膜３３が水の層に接している。振動電極２５ｃと固定電位電極の間に、１３０Ｖの直流バイアスＶbiasを印加してシミュレーションしている点は、図１９Ａ（ａ）に示した図１９Ａ（ａ）に示したと同様である。
図１９Ａ（ｂ）の実線は、浮遊電極と固定電位電極との同心分離パターンを有する分割ゲート構造における浮遊電極の電圧変化を電圧検出感度として縦軸に示し、横軸の周波数変化に対してプロットした図である。シミュレーションでは、図１９Ａ（ａ）と同様に、中央の浮遊電極を１ＭΩの抵抗で接地した。図１９Ａ（ｂ）の実線は、第３実施形態に係る音響誘導型半導体素子の絶縁ゲート型半導体素子の動作を考慮しない場合において、絶縁ゲート型半導体素子のゲート電極の電圧変化を電圧検出感度としてシミュレーションした結果を示す図である。
図１９Ａ（ｂ）の破線は、分割ゲート構造を有しない一様な単一パターンの場合における、固定電位電極の電圧変化を、電圧検出感度として縦軸に示した図である。図１９Ａ（ｂ）の破線のプロット曲線のシミュレーションの対象とした固定電位電極は２００ｋΩの抵抗で第１電位（接地電位）に接続されている。図１９Ａ（ｂ）の破線も、第３実施形態に係る音響誘導型半導体素子の絶縁ゲート型半導体素子の動作を考慮せず、且つ外側の固定電位電極のパターンが存在しない場合において、絶縁ゲート型半導体素子のゲート電極の電圧変化を電圧検出感度としてシミュレーションした結果を示す図である。図１９Ａ（ｂ）の一点鎖線は、従来の手法である電荷検出の感度を右側の縦軸に示し、横軸の周波数変化に対してプロットした図である。一点鎖線の曲線が示すシミュレーションにおいては、破線の曲線が示すシミュレーションと同様に、固定電位電極は、分割ゲート構造を有しない一様な単一パターンを対象としている。
図１９Ａ（ｂ）の実線に示すシミュレーション結果から分かるように、浮遊電極と固定電位電極とに、固定電位電極を同心状のパターンに分離した分割ゲート構造の場合は、２～５０ＭＨｚの周波数域にて，０．５μＶ／Ｐａ～６μＶ／Ｐａの感度が得られると予想できるが、図１９Ａ（ａ）に比して感度が低い。一方、図１９Ａ（ｂ）の破線に示すように、固定電位電極が一様な平板である場合は、２～５０ＭＨｚの周波数域にて，１μＶ／Ｐａ～５μＶ／Ｐａの感度が得られると予想できるが、図１９Ａ（ａ）に比して感度が低い。図１９Ａ（ｂ）のシミュレーションで得られた数μＶ／Ｐａの感度は、絶縁ゲート型半導体素子の動作を考慮しない場合の結果である。絶縁ゲート型半導体素子の増幅率を考慮すると、第３実施形態に係る音響誘導型半導体素子は、エポキシ樹脂からなる第２振動電極保護膜３３が一様に全面に塗布されている場合であっても、従来の電荷検出型に比して、飛躍的に高い感度が得られることが分かる。実際の超音波のパワーはｋＰａ～ＭＰａ程度であることを鑑みれば、図１９Ａ（ｂ）の実線や破線は数ｍＶから数Ｖの電圧変動を得ることが可能であることを示している。
図１９Ａ（ｂ）の実線からなる曲線と破線が示す曲線を比較すると、分割ゲート構造の方が、固定電位電極が一様な平板である場合に比して電圧検出感度が高いことが分かる。しかし、逆に考えると、感度は低くなるが、同心分離パターンにおいて、外側の固定電位電極のパターンを省略してもよいことを意味している。即ち、本発明では、浮遊電極と固定電位電極に分割する分割電極の構造は必須ではない。
図１９Ａ（ｂ）の一点鎖線からなる曲線は、電荷検出法の手法による感度の周波数依存性を示しているが、３ＭＨｚ以下の低周波側と、周波数１１ＭＨｚ付近に鋭い共振ピークを有している。電圧検出型である図１９Ａ（ｂ）の実線が示す曲線も、図１９Ａ（ａ）とほぼ同じ周波数１２．５ＭＨｚ付近に共振ピークを有する。図１９Ａ（ｂ）の実線が示す曲線が示す電圧検出型のピークの半値幅は、周波数１１ＭＨｚ付近の一点鎖線の曲線が示す電荷検出型のピークの半値幅より少し広い。図１９Ａ（ｂ）の破線の曲線も電圧検出型であるが、図１９Ａ（ａ）の破線の曲線とほぼ同じ周波数１７ＭＨｚ付近に共振ピークを有する。図１９Ａ（ｂ）の破線の曲線が呈するピークの半値幅は、一点鎖線に比して広く、電圧検出型は電荷検出型に比して周波数帯域が広いことがわかる。
第３実施形態に係る音響誘導型半導体素子に用いる遅延抵抗ＲGNDの値について説明するために、図１９Ｂ（ａ）に、圧電波動解析ソフトウェアＰＺＦｌｅｘによる浮遊電極の電圧検出感度の接地抵抗依存性のシミュレーション結果を示す。即ち、図１９Ｂ（ａ）は、図１９Ａ（ａ）に実線で示した浮遊電極と固定電位電極との同心円状に分離パターンを有する分割ゲート構造において、浮遊電極の電圧変化を電圧検出感度として、接地抵抗となる遅延抵抗ＲGNDの値を変えた場合の変化を示す。図１９Ａ（ａ）の場合と同様に、内側の浮遊電極の直径は１８．７５μｍΦ、外側の固定電位電極の直径は６０μｍΦとしたが、振動電極と浮遊電極の間の電極間距離ｄ＝１３４ｎｍとしてシミュレーションしている。図１９Ａ（ａ）には、２～５０ＭＨｚの周波数域において中央の浮遊電極を１ＭΩの遅延抵抗ＲGNDで接地した場合の電圧検出感度のシミュレーション結果を実線で示したが、図１９Ｂ（ａ）は、そのうちの１～１６ＭＨｚの周波数域に着目した感度曲線である。図１９Ｂ（ａ）の感度曲線によれば、遅延抵抗ＲGND＝５００ｋΩ→４００ｋΩ→３００ｋΩ→２００ｋΩ→１００ｋΩと、浮遊電極を接地する遅延抵抗ＲGNDの値を減少させるに従い、電圧検出感度の周波数依存性に現れる共振ピークのピーク値が、遅延抵抗ＲGND＝１ＭΩの場合の感度曲線に比し減少している。図１９Ｂ（ａ）に示された一群の感度曲線から、遅延抵抗ＲGND＝１ＭΩの場合が、第３実施形態に係る音響誘導型半導体素子で例示した構造に対する最小遅延抵抗ＲGNDminであると判断できる。
即ち、第１可変容量Ｃ1の値が４０ｆＦ程度の場合は、浮遊電極を接地する最小遅延抵抗ＲGNDmin＝１ＭΩ以下にするのは高感度化の目的には好ましくないと判断できる。又、遅延抵抗ＲGND＝５００ｋΩ→４００ｋΩ→３００ｋΩ→２００ｋΩ→１００ｋΩと遅延抵抗ＲGNDの値を減少させるに従い、周波数依存性に現れる共振ピークの中心周波数が最小遅延抵抗ＲGNDmin＝１ＭΩの場合の８．３ＭＨｚ程度の値から５ＭＨｚ程度の低周波側に移動することも分かる。一方、図１９Ｂ（ａ）の感度曲線は、遅延抵抗ＲGND＝２ＭΩ→５ＭΩ→１０ＭΩ→２０ＭΩ→２０ＭΩ→５０ＭΩと遅延抵抗ＲGNDの抵抗値を増大させると、電圧検出感度の周波数依存性に現れる共振ピークのピーク値が、最小遅延抵抗ＲGNDmin＝１ＭΩの場合に比し、増大することを示している。
ただし、電圧検出感度のピーク値の増大は遅延抵抗ＲGND＝５ＭΩ程度から飽和の傾向を示し始めている。したがって、遅延抵抗ＲGNDの値は第１可変容量Ｃ1の値が４０ｆＦ程度の場合においては、1～５ＭΩ程度以上あれば電圧検出感度を高い値に維持するために十分であることが分かる。浮遊電極を接地する遅延抵抗ＲGND＝１ＭΩ程度以上という値は、予め設計仕様から定めた基準遮断周波数ｆrefcに対応するＲＣ時定数τを定義する抵抗値に比し、少し大きめの遅延抵抗ＲGNDの値に設定するのが好ましいということを意味する。又、遅延抵抗ＲGND＝２ＭΩ→５ＭΩ→１０ＭΩ→２０ＭΩ→２０ＭΩ→５０ＭΩと増大した場合、周波数依存性に現れる共振ピークの中心周波数は、最小遅延抵抗ＲGNDmin＝１ＭΩの場合の８．３ＭＨｚ程度の値から８．７ＭＨｚ程度までごく僅かに高周波側に移動することが分かる。遅延抵抗ＲGND＝５０ＭΩでは、８．７ＭＨｚにおいて４０μＶ／Ｐａの電圧検出感度が得られることが分かる。曲線が重なるため図示を省略しているが、遅延抵抗ＲGND＝１００ＭΩでは８．７ＭＨｚのピークにおいて４０．０５μＶ／Ｐａの電圧検出感度で、遅延抵抗ＲGND＝５０ＭΩのピーク値に比し微増であり、ほぼ増大が飽和していると認められる。
更に、図１９Ｂ（ａ）には、遅延抵抗ＲGND＝∞のとき、即ち浮遊電極を接地しない場合の電圧検出感度の周波数依存性のシミュレーション結果を、破線の感度曲線で示した。浮遊電極を接地しない場合の感度曲線に現れる共振ピークのピーク値は６μＶ／Ｐａ程度であり、遅延抵抗ＲGND＝５０ｋΩで浮遊電極を接地したときと同程度の小さな値である。これは、遅延抵抗ＲGND＝５ＭΩで浮遊電極を接地した場合の３６μＶ／Ｐａ程度の値の約１／６になっている。又、浮遊電極を接地しない場合の感度曲線の共振ピークの中心周波数は１０．８ＭＨｚ程度であり、遅延抵抗ＲGND＝５ＭΩで浮遊電極を接地した場合の共振ピークの中心周波数よりも約２ＭＨｚ高周波側に移動している。
図１９Ｂ（ａ）に示す浮遊電極を接地しない場合（遅延抵抗ＲGND＝∞）の感度曲線と、遅延抵抗ＲGNDで浮遊電極を接地した場合の一群の感度曲線を比較すると、適切な値の遅延抵抗ＲGNDで浮遊電極を接地した方が、浮遊電極を接地しない場合に比して電圧検出感度が高くなることが分かる。図１９Ｂ（ａ）は、適切な値の遅延抵抗ＲGNDで浮遊電極を接地した方が、振動電極を浮遊電極がしっかり引っ張ることができるようになり、高感度化できることを示している。図１９Ｃには、機械・音響の力学的な振動系を交流電気回路理論で用いられる等価回路で統一的に取り扱う電気機械音響類似による等価回路のモデルを示している。図１９Ｃにモデル的に表示した等価直列インダクタンスＬmは、力学的振動系において振動している部分である振動電極や振動膜の質量に相当する。
図１９Ｃに交流電気回路理論の記号を用いて表示した等価直列静電容量Ｃmは、機械的な運動における振動電極や振動膜の弾力に相当する容量型音響素子のコンプライアンスである。図１９Ｃに表示した等価直列抵抗ｒmは、振動電極等の振動時の内部摩擦や容量型音響素子の振動空洞を囲む空洞絶縁膜等の支持系の機械的な損失や音響損失等の振動エネルギの損失成分である。図１９Ｃに矩形の破線で囲って示した環振動空洞領域２８ｅは、図３に示した断面図に対応させると、振動空洞２８を上下に挟む振動電極（上部電極）２５ｃと下部電極（１７ｃ，１７ｏ）、並びに振動空洞２８を横から囲む空洞形成絶縁膜２０等の領域を示している。
図１９Ｃに矩形の破線で示した環振動空洞領域２８ｅの部分の電気機械音響類似による等価回路は、水晶振動子の解析等の力学的振動系分野でも良く知られている等価回路である。交流電気回路理論のＬＣＲ共振回路と同様に、図１９Ｃの等価回路の記号で表現すると、環振動空洞領域２８ｅは、水晶振動子の場合と同様に、以下の式（４２ａ）に示した直列共振周波数ｆｒ及び式（４２ｂ）に示したような並列共振周波数（反共振周波数）ｆａの２つ共振周波数を持っている共振回路である。並列共振周波数ｆａは、環振動空洞領域２８ｅの部分の等価回路のインピーダンスを無限大にする共振周波数であり、直列共振周波数ｆｒはインピーダンスを無限小にする共振周波数である。
Figure 2023062603000018
図１９Ｃに示した振動電極や振動膜の弾力に相当するコンプライアンスＣmの値が、第１可変容量Ｃ1の値より十分に小さいとき、即ち、

Ｃm << Ｃ1 ………（４３）

であれば、式（４２ａ）及び式（４２ｂ）から

ｆｒ ＜ ｆａ ………（４４）

となることが分かる。即ち、遅延抵抗ＲGNDが大きい（インピーダンスが大きい）と高周波側の反共振周波数（並列共振周波数）ｆａに近づき、遅延抵抗ＲGNDが小さい（インピーダンスが小さい）と低周波側の直列共振周波数ｆｒに近づくことを、図１９Ｂ（ａ）に示したシミュレーションの結果は示している。図１９Ｂ（ａ）に示した例では、５ＭＨｚ程度の低周波側共振周波数ｆ1と、８．７ＭＨｚ程度の高周波側共振周波数ｆ2があることが分かる。低周波側共振周波数ｆ1は、直列共振周波数ｆｒに対応すると考えられる。図１９Ｂ（ａ）では、更に高周波側の１０．８ＭＨｚ程度の周波数に破線で示したように、浮遊電極を接地しない場合（完全な浮遊状態の場合）の共振ピークが認められる。破線で示した完全な浮遊状態（オープン）の場合の共振ピークは、並列共振周波数ｆａに対応すると考えられる。
図１９Ｂ（ａ）は、広帯域遅延抵抗ＲWBGND＝３００ｋΩ～５００ｋΩのときの電圧検出感度を示す感度曲線が、広帯域の拡がりを持って変化していることを示している。即ち、ＨＰＦの基準遮断周波数ｆrefcと同等のＲＣ時定数τを与える広帯域遅延抵抗ＲWBGND＝３００ｋΩ～５００ｋΩの領域では、高周波側共振周波数ｆ2と低周波側共振周波数ｆ1の両方の寄与があるので、広帯域感度特性になっていると推定できる。一例をあげれば、基準遮断周波数ｆrefcを、

ｆｒ＝ｆ1 ＜ ｆrefc ＜ ｆ2 ＜ ｆａ ………（４５）

等のように、低周波側共振周波数ｆ1又は高周波側共振周波数ｆ2に近い値に定めればよい。式（４５）に示した並列共振周波数ｆａや直列共振周波数ｆｒの値は、図１９Ｃに示した振動電極や振動膜の質量に相当する等価直列インダクタンスＬm、振動電極や振動膜の弾力に相当する容量型音響素子のコンプライアンスＣm及び第１可変容量Ｃ1の値に依存する。
図示を省略しているが、第１可変容量Ｃ1の値を小さくした場合もシミュレーションしている。即ち、内側の浮遊電極の直径１２．５μｍΦ、外側の固定電位電極の直径４０μｍΦ、固定電位電極と浮遊電極との直径方向ギャプ１．２５μｍ、振動電極と浮遊電極の電極間距離ｄ＝１８０ｎｍとした場合もシミュレーションした。第１可変容量Ｃ1の値を小さくすると、完全な浮遊状態（ＲGND＝∞）の共振ピークが９．４ＭＨｚになり、並列共振周波数ｆａが図１９Ｂ（ａ）に示した１０．８ＭＨｚから低周波側に移動するという結果が得られている。式（４２ｂ）における第１可変容量Ｃ1の値の減少の寄与と考えられる。高周波側共振周波数ｆ2も７．５ＭＨｚ程度と図１９Ｂ（ａ）に示した場合より僅かに低周波に移動する（移動量は並列共振周波数ｆａの変化よりも小さい）という結果が得られている。低周波側直列共振周波数ｆ1は４．３ＭＨｚ程度となり、図１９Ｂ（ａ）に示した場合より低周波側に移動している。式（４２ａ）を考慮すると、等価直列インダクタンスＬmやコンプライアンスＣmの変化の寄与があると思われる。又、広帯域感度特性を示す広帯域遅延抵抗ＲWBGND＝１～２ＭｋΩとなり、図１９Ｂ（ａ）に示した場合よりも大きな値になっている。これは、ＲＣ時定数τを決める第１可変容量Ｃ1の値が小さくなった分を、広帯域遅延抵抗ＲWBGNDの増大による補償の寄与が、基準遮断周波数ｆrefcの変化に対し相対的に大きくなっているためと推定できる。
並列共振周波数ｆａは、電気機械結合が小さい場合における機械的共振周波数に対応し、高周波側共振周波数ｆ2は、電気機械結合による正帰還が弱い場合における共振周波数に対応し、低周波側共振周波数ｆ1（＝ｆｒ）は、電気機械結合による正帰還が働き振動電極等の弾力が柔らかく見える周波数に対応する。図示を省略しているが、低周波側に現れる直列共振周波数ｆｒは、直流バイアス電圧Ｖbiasを下げると、電気との結合のない高周波数側の共振周波数側に移動することがシミュレーションにより確認されている。例えば、遅延抵抗ＲGND＝１ｋΩ及び５ｋΩの場合に認められる直列共振周波数ｆｒのそれぞれは、直流バイアス電圧Ｖbias＝１３０Ｖ→１２７Ｖ→１２３Ｖ→１１６Ｖ→１０９Ｖ→８２Ｖ→５８Ｖと次第に下げると、直流バイアス電圧Ｖbias＝１３０Ｖの場合の５ＭＨｚから１３ＭＨｚの並列共振周波数ｆａ側に移動する。逆に言えば、直流バイアス電圧Ｖbiasを上げていくと，電気機械結合による正帰還が強くなるため低周波側の直列共振周波数ｆｒ側へ移動するということになる。
図１９Ｂ（ｂ）は、超音波から電気へのエネルギ変換効率の周波数依存性を意味する変換効率曲線を示す。遅延抵抗ＲGND＝１００ｋΩのときの周波数５ＭＨｚでのエネルギ変換効率が０．５であり最も高いが、遅延抵抗ＲGND＝２００ｋΩ→３００ｋΩ→４００ｋΩ→５００ｋΩ→１ＭΩと遅延抵抗ＲGNDの値を増大させると、変換効率曲線のピークの中心周波数は８．３ＭＨｚに向かって変化し、変換効率曲線のピーク値も減少している。更に遅延抵抗ＲGND＝２ＭΩ→５ＭΩ→１０ＭΩ→２０ＭΩ→５０ＭΩと増大させると、変換効率曲線のピークの中心周波数は８．７ＭＨｚに向かって変化しピーク値も減少している。図示を省略しているが、図１９Ｂ（ｂ）の遅延抵抗ＲGND＝５０ＭΩの変換効率曲線の下には、遅延抵抗ＲGND＝５０ＭΩの変換効率曲線のピーク値の約２／３のレベルで遅延抵抗ＲGND＝１００ＭΩの変換効率曲線が中心周波数を共通にして存在している。
しかし、遅延抵抗ＲGND＝２００ｋΩ→３００ｋΩ→４００ｋΩ→５００ｋΩと増大させるに従い、変換効率曲線のピークの半値幅も広がっていることがわかる。図１９Ｂ（ｂ）から、広帯域遅延抵抗ＲWBGND＝３００ｋΩ～５００ｋΩのエネルギ変換効率の変化を示す変換効率曲線が広帯域であることが分かる。即ち、変換効率曲線の占める面積の積分値は、遅延抵抗ＲGNDの値が広帯域遅延抵抗ＲWBGND＝３００ｋΩ～５００ｋΩ程度のときが、他の遅延抵抗ＲGNDの場合よりも大きく、超音波から電気へのエネルギ変換効率が高い。広帯域遅延抵抗ＲWBGND＝３００ｋΩ～５００ｋΩ程度のときは、リンギングの原因となる振動エネルギが電気エネルギとして吸収されるため、超音波－電気変換の帯域が広がることを示している。更に、遅延抵抗ＲGNDの値が最小遅延抵抗ＲGNDmin＝１ＭΩ以上に大きくなると、超音波から電気へのエネルギ変換効率が下がっていることを図１９Ｂ（ｂ）は示している。
図１９Ｂ（ａ）及び（ｂ）から、第１可変容量Ｃ1＝４０～１００ｆＦ程度を用いる場合であって、８ＭＨｚ程度の超音波を検出する際には、

（a）高感度化には最小遅延抵抗ＲGNDmin＝１ＭΩ以上が好ましい；
（b）広帯域化には広帯域遅延抵抗ＲWBGND＝３００ｋΩ～５００ｋΩ程度が好ましい、

ということが分かる。図１９Ｂ（ａ）及び（ｂ）に示した広帯域遅延抵抗ＲWBGND＝３００ｋΩ～５００ｋΩの曲線が示す広帯域感度特性は、第３実施形態に係る音響誘導型半導体素子を、単位セルとして共通基体上に集積化した音響素子集積回路を医療目的等に用いる場合において、高精細な画像の撮像目的の仕様に対し極めて重要となる。
<<第３実施形態の第１変形例>>
本発明の第３実施形態の第１変形例に係る音響誘導型半導体素子は、図２０Ａ及び図２０Ｂ（ａ）に示すように、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFが、固定電位電極１７ｏを挟んで、並列に対称配置されている。信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFは、互いに同一寸法、同一構造、同一特性となるように設計されている。ただし図２０Ｂ（ａ）の等価回路に示すように、信号用絶縁ゲート型半導体素子ＱSIGのゲート電極には、第１可変容量Ｃ1が接続されているが、参照用絶縁ゲート型半導体素子ＱREFのゲート電極には、第１可変容量Ｃ1に対応する容量が接続されていないことが相違する。
図２０Ａでは図示を省略しているが、例えば、実効ゲート電極となる参照用主浮遊電極１７ｑ21及び参照用主浮遊電極１７ｑ21側から右方向に延在する矩形の参照用補助浮遊電極１７ｑ22の上方には第１電位（接地電位）に接続されたＷ等のシールド板が配置されている。これに対し、実効ゲート電極となる信号用主浮遊電極１７ｑ11及び信号用主浮遊電極１７ｑ11から左方向に延在する矩形の信号用補助浮遊電極１７ｑ12の上方には振動空洞が構成され、振動空洞のギャップが第１可変容量Ｃ1として機能している。図２０Ａに示すように、参照用絶縁ゲート型半導体素子ＱREFの参照用主浮遊電極１７ｑ21側から右方向に延在する参照用補助浮遊電極１７ｑ22の面積と、信号用絶縁ゲート型半導体素子ＱSIGの信号用主浮遊電極１７ｑ11から左方向に延在する信号用補助浮遊電極１７ｑ12の面積を等しくすることにより、参照用絶縁ゲート型半導体素子ＱREFと信号用絶縁ゲート型半導体素子ＱSIGの容量特性が等しくなっている。
図２０Ａの左側に示した信号用絶縁ゲート型半導体素子ＱSIGを構成する信号用主浮遊電極１７ｑ11から左方向に延在する矩形の信号用補助浮遊電極１７ｑ12は、０．３ＭΩ～１ＧΩ程度の信号用遅延抵抗ＲGND1を介して第１電位（接地電位）に接続されている。即ち、図２０Ｂ（ａ）の等価回路に示すように、信号用絶縁ゲート型半導体素子ＱSIGのゲート電極への入力回路には、第１可変容量Ｃ1と信号用遅延抵抗ＲGND1からなるハイパスフィルタ（ＨＰＦ）が接続されている。一方、図２０Ａの右側に示した参照用絶縁ゲート型半導体素子ＱREFを構成する参照用主浮遊電極１７ｑ21から右方向に延在する参照用補助浮遊電極１７ｑ22は、１ＭΩ～１ＧΩ程度（以下において「１ＭΩ程度以上」と略記する。）の参照用遅延抵抗ＲGND2を介して第１電位（接地電位）に接続されている。式（４０）で説明したとおり、例えば直流バイアス電圧Ｖbias＝１００Ｖを信号用主容量Ｃ31と信号用第１可変容量Ｃ1との直列回路の両端に印加するとすれば、絶縁ゲート型キャパシタを構成する信号用主容量Ｃ31の両端の電圧Ｖ3＝６３Ｖになる。
これに対し、参照用絶縁ゲート型半導体素子ＱREFのゲート電極には、等価回路として、第１可変容量Ｃ1に対応する容量が接続されていないので、絶縁ゲート型キャパシタを構成する参照用主容量Ｃ31の両端には電圧が静電誘導されない。更に、図２０Ａに示すように、信号用主浮遊電極１７ｑ11から左方向に延在する信号用補助浮遊電極１７ｑ12の右上のコーナと、信号用補助浮遊電極１７ｑ12を囲む固定電位電極１７ｏの間に１ＭΩ程度以上の抵抗値を有する信号用遅延抵抗ＲGND1が接続されている。固定電位電極１７ｏは、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFに挟まれる中央の帯状のパターンの他、中央の帯状のパターンに接続され、信号用補助浮遊電極１７ｑ12を囲むパターンとして、信号用補助浮遊電極１７ｑ12及び参照用補助浮遊電極１７ｑ22の周辺部に配置されている。
信号用遅延抵抗ＲGND1は、埋込層、表面拡散層、ＤＯＰＯＳ膜や金属薄膜等の表面配線層で形成できる。信号用遅延抵抗ＲGND1は、信号用補助浮遊電極１７ｑ12の右上のコーナから信号用補助浮遊電極１７ｑ12の上辺、左辺及び下辺を囲んで、逆向きのコの字型に直角に曲がり、信号用補助浮遊電極１７ｑ12の右下のコーナ付近で固定電位電極１７ｏに接続されている。又、参照用主浮遊電極１７ｑ21から延在する参照用補助浮遊電極１７ｑ22の左上のコーナと、参照用補助浮遊電極１７ｑ22を囲む固定電位電極１７ｏの間に１ＭΩ程度以上の抵抗値を有する参照用遅延抵抗ＲGND2が接続されている。参照用遅延抵抗ＲGND2は、信号用遅延抵抗ＲGND1と同一不純物密度、同一深さの埋込層、同一不純物密度、同一深さの表面拡散層、同一不純物密度、同一厚さのＤＯＰＯＳ膜や同一材料、同一厚さ金属薄膜等の表面配線層等を同一長さにすることで形成できる。
参照用遅延抵抗ＲGND2は、参照用補助浮遊電極１７ｑ22の左上のコーナから参照用補助浮遊電極１７ｑ22の上辺、右辺及び下辺を囲んで、コの字型に直角に曲がり、参照用補助浮遊電極１７ｑ22の左下のコーナ付近で固定電位電極１７ｏに接続されている。固定電位電極１７ｏは接地電位（第１電位）に設定されているので、信号用主浮遊電極１７ｑ11及び参照用主浮遊電極１７ｑ21は、それぞれ、１ＭΩ程度以上の信号用遅延抵抗ＲGND1及び参照用遅延抵抗ＲGND2を介して第１電位（接地電位）に接続され、信号用第１ゲート絶縁膜及び参照用第１ゲート絶縁膜の直流電圧に対する耐圧を担保している。
ＨＰＦを構成するように、１ＭΩ程度の信号用遅延抵抗ＲGND1を信号用主浮遊電極１７ｑ11にＴ型に繋ぐことにより、図２０Ｂ（ａ）のＨＰＦは、ＲＣ時定数τ＝１×１０－7ｓ程度以下に対応する低周波側の信号を遮断する。したがって、ＨＰＦによって、信号用主浮遊電極１７ｑ11にはＭＨｚオーダー以上の高周波信号のみが入力し、高電圧である直流バイアスＶbiasは信号用遅延抵抗ＲGND1によって接地される。同様に、１ＭΩ程度の参照用遅延抵抗ＲGND2を参照用主浮遊電極１７ｑ21に繋ぐことにより、ＲＣ時定数τ＝１×１０－7ｓ程度の周波数特性となるので、参照用主浮遊電極１７ｑ21にはＭＨｚオーダー以下の低周波信号や直流信号は入力できない。したがって、信号用主浮遊電極１７ｑ11は、ＭＨｚオーダー以下の低周波信号や直流信号に対しては擬浮遊状態となっている。即ち、ＭＨｚオーダーの信号用第１可変容量Ｃ1の容量変化ΔＣ１により、信号用第１ゲート絶縁膜の耐圧を維持しながら、信号用主容量Ｃ31の両端の電圧Ｖ3は変化できる。同様に、参照用主浮遊電極１７ｑ21はＭＨｚオーダー以下の低周波信号や直流信号に対して擬浮遊状態となっている。参照用絶縁ゲート型半導体素子ＱREFのゲート電極には第１可変容量Ｃ1に対応する容量が接続されていないので、絶縁ゲート型キャパシタを構成する参照用主容量Ｃ31の両端の電圧Ｖ3は変化しない。
第３実施形態の第１変形例に係る音響誘導型半導体素子においても、図１４に示した構造と同様に、信号用補助容量Ｃ32と信号用主容量Ｃ31との並列コンデンサ（Ｃ31＋Ｃ32）に、式（４１）の電荷Δｑが誘起される。このため、信号用絶縁ゲート型半導体素子ＱSIGのチャネル形成領域１４の表面ポテンシャルがΔｑ／（Ｃ31＋Ｃ32）だけ変化し、信号用絶縁ゲート型半導体素子ＱSIGが動作する。参照用絶縁ゲート型半導体素子ＱREFのゲート電極には第１可変容量Ｃ1に対応する容量が接続されていないので、参照用絶縁ゲート型半導体素子ＱREFは初期設定された一定の動作状態を維持している。
図２０Ｂ（ａ）に示すように、信号用絶縁ゲート型半導体素子ＱSIGの第２主電極領域から出力抵抗ＲD1を介して電圧信号出力ＶSIGを取り出し、参照用絶縁ゲート型半導体素子ＱREFの第２主電極領域から出力抵抗ＲD2を介して参照信号ＶREFを取り出している。参照信号ＶREFは、信号用絶縁ゲート型半導体素子ＱSIGが無負荷のとき、即ち、信号用絶縁ゲート型半導体素子ＱSIGに超音波の信号が入力されていないときの電圧信号出力ＶSIGに対応する。常に無負荷状態に設定されている参照用絶縁ゲート型半導体素子ＱREFから参照信号ＶREFを取り出すためには、信号用絶縁ゲート型半導体素子ＱSIG及び参照用絶縁ゲート型半導体素子ＱREFのいずれも、同一特性のデプレッション型ＭＯＳＦＥＴとしておけばよい。
図２０Ａに示すように、同一特性、同一パターンの信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFを並列に鏡像対称に配置し、電圧信号出力ＶSIGと参照信号ＶREFを比較することにより、同相の雑音や絶縁ゲート型半導体素子の製造工程による特性のバラツキを打ち消すことができる。特に、第３実施形態の第１変形例に係る音響誘導型半導体素子によれば、振動電極２５ｃの振動による電位変動の影響を打ち消すことができるので、振動電極２５ｃへの印加電圧を上げることができる。振動による電位変動の影響を打ち消すことにより、振動空洞の高さを低くし、第１可変容量Ｃ1の容量値を増加させることもできる。第１可変容量Ｃ1の容量値が増加すると、式（２２）に示したように主容量Ｃ31の両端の電圧Ｖ3の微少変化ΔＶ3が増大する。よって、第３実施形態の第１変形例に係る音響誘導型半導体素子によれば、第１可変容量Ｃ1の容量値を増加させることができるので、主容量Ｃ31に印加する電圧Ｖ3の微少変化ΔＶ3を増加して、検出感度を向上させることができる。
<<第３実施形態の第２変形例>>
本発明の第３実施形態の第２変形例に係る音響誘導型半導体素子は、図２０Ａに示した平面図と同様に、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFが近接して並列配置された構造が前提である。信号用絶縁ゲート型半導体素子ＱSIGのゲート電極に第１可変容量Ｃ1と信号用遅延抵抗ＲGND1からなるＨＰＦが接続されている点では、図２０Ｂ（ａ）に示した等価回路と同様である。しかしながら、図２０Ｂ（ｂ）に例示したように、参照用絶縁ゲート型半導体素子ＱREFのゲート電極には参照用遅延抵抗ＲGND2が接続されていない点が、図２０Ｂ（ａ）に例示した等価回路とは異なる。
第３実施形態の第１変形例に係る音響誘導型半導体素子で述べたように、第２変形例に係る音響誘導型半導体素子において、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFを近接して並列配置した構成の目的は、信号用絶縁ゲート型半導体素子ＱSIGの内部に発生する無負荷時（超音波信号が入っていないとき）の暗雑音や絶縁ゲート型半導体素子の製造工程による特性のバラツキを打ち消すことである。
第１変形例に係る音響誘導型半導体素子と同様に、第２変形例に係る音響誘導型半導体素子においても、参照用主浮遊電極１７ｑ21及び参照用補助浮遊電極１７ｑ22の上方には接地電位に接続されたＷ等のシールド板を配置している。即ち、第２変形例に係る音響誘導型半導体素子においても、参照用主浮遊電極１７ｑ21及び参照用補助浮遊電極１７ｑ22に対して、第１可変容量Ｃ1が機能しないようになっているので、参照用絶縁ゲート型半導体素子ＱREFのゲート絶縁膜の耐圧の問題はない。図２０Ｂ（ａ）に示した第１変形例の等価回路では参照用絶縁ゲート型半導体素子ＱREFのゲート電極に参照用遅延抵抗ＲGND2を介して接地電位（第１電位）に接続していたが、ゲート電極を接地電位にする目的であれば、参照用遅延抵抗ＲGND2も不要であるので、第２変形例では参照用遅延抵抗ＲGND2を削除し、回路構成を簡略化している。
<<第３実施形態の第３変形例>>
平面図の図示を省略しているが、図２０Ｂ（ｃ）に等価回路を示す本発明の第３実施形態の第３変形例に係る音響誘導型半導体素子も、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFが近接して並列配置されている。信号用絶縁ゲート型半導体素子ＱSIGの内部に発生する無負荷時のダーク雑音や絶縁ゲート型半導体素子の製造工程による特性のバラツキを打ち消すことを目的としていることは、第３実施形態の第１及び第２変形例に係る音響誘導型半導体素子と同様である。信号用絶縁ゲート型半導体素子ＱSIGのゲート電極に第１可変容量Ｃ1と信号用遅延抵抗ＲGND1からなるＨＰＦが接続されている点では、図２０Ｂ（ａ）に示した等価回路と同様である。
図示を省略しているが、第１及び第２変形例に係る音響誘導型半導体素子で述べたのと同様に、参照用主浮遊電極１７ｑ21及び参照用補助浮遊電極１７ｑ22の上方には接地電位に接続されたＷ等のシールド板を配置している。シールド板の配置により、第１可変容量Ｃ1が参照用主浮遊電極１７ｑ21及び参照用補助浮遊電極１７ｑ22に対して機能しないため、参照用絶縁ゲート型半導体素子ＱREFの実効ゲート領域には、高電圧は発生しない。図２０Ｂ（ｂ）に示した第２変形例の等価回路では、参照用遅延抵抗ＲGND2を削除してゲート電極を直接接地したが、図２０Ｂ（ｃ）に示した第３変形例の等価回路では、参照用絶縁ゲート型半導体素子ＱREFのゲート電極に所定の参照用ゲート電圧Ｖbrefを印加している。即ち、第１可変容量Ｃ1が信号用主浮遊電極１７ｑ11等に対して機能し、信号用絶縁ゲート型半導体素子ＱSIGのゲート電極に発生する電圧と等価な電圧を、参照用絶縁ゲート型半導体素子ＱREFのゲート電極に印加できるようにしている。
図２０Ｂ（ｃ）に示したように第３実施形態の第３変形例に係る音響誘導型半導体素子では、参照用絶縁ゲート型半導体素子ＱREFのゲート電極に印加される電圧を電圧計でモニタしながら、参照用ゲート電圧Ｖbrefの値を調整できる。この結果、第３変形例に係る音響誘導型半導体素子においては、近接して並列配置された信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFのそれぞれのゲート電極に印加されるゲート電圧をほぼ同程度の値に制御し、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFの動作時の特性を合わせている。ゲート電圧をほぼ同程度に制御することにより、無負荷時のダーク雑音や絶縁ゲート型半導体素子の特性のバラツキを打ち消すことが、第１及び第２変形例に係る音響誘導型半導体素子に比して、より高精度に可能になる。
<<第３実施形態の第４変形例>>
第３実施形態の第１～第３変形例に係る音響誘導型半導体素子では、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFを並列に近接配置するために、参照用主浮遊電極１７ｑ21及び参照用補助浮遊電極１７ｑ22の上方には接地電位に接続されたＷ等のシールド板を配置して、超音波が入力しないような構成にした。図２０Ｃに示す本発明の第３実施形態の第４変形例に係る音響誘導型半導体素子では、シールド板を配置する代わりに、信号用絶縁ゲート型半導体素子ＱSIGのみを振動空洞に配置し、参照用絶縁ゲート型半導体素子ＱREFを振動空洞の外部に配置する構成を説明する。参照用絶縁ゲート型半導体素子ＱREFを振動空洞の外部に配置することにより、振動電極２５ｃの機械的振動が信号用絶縁ゲート型半導体素子ＱSIGに与える電位変動や特性変動の影響を、参照用絶縁ゲート型半導体素子ＱREFからの信号で打ち消すことができる。
信号用絶縁ゲート型半導体素子ＱSIGの製造工程における面内分布等による特性のバラツキを打ち消すことを目的とする場合には、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFはなるべく近い位置に配置するのが好ましい。信号用絶縁ゲート型半導体素子ＱSIGのみを振動空洞に配置し、参照用絶縁ゲート型半導体素子ＱREFを振動空洞の外部に配置する構成で、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFを近接配置するとすれば、信号用絶縁ゲート型半導体素子ＱSIGは、振動空洞の周辺部に配置せざるを得ない。しかしながら、図６Ａや図２８等を引用して説明したとおり、容量型音響素子には振動電極の中央部分が深く撓む形状になる問題がある。図１９Ａ（ａ）等で説明したように、同心状のパターンに分離した中央に浮遊電極を配置する分割ゲート構造の方が、一様な平板である固定電位電極の場合に比して電圧検出感度が高いことは、振動電極側の撓む形状の不均一性に依拠している。
したがって、電圧検出感度を優先した平面パターンの設計をすると、図２０Ｃに示すように、信号用主浮遊電極１７ｑ11の配置位置を振動空洞の中央に選択し、この中央から離れた位置に参照用主浮遊電極１７ｑ21が配置される構造を選択せざるを得ない。図２０Ｃに示す信号用主浮遊電極１７ｑ11を振動空洞の中央に配置したレイアウトでは、信号用主浮遊電極１７ｑ11の左側に第１信号用補助浮遊電極１７ｑ12が延在し、信号用主浮遊電極１７ｑ11の右側に第２信号用補助浮遊電極１７ｑ13が延在する蝶型のパターンになっている。そして、参照用主浮遊電極１７ｑ21は、第２信号用補助浮遊電極１７ｑ13の右側の振動空洞の外部となる位置に配置されている。
ただし、図２０Ｃに示す平面レイアウトは例示であるので、図２０Ｃの例示に限定されるものではない。例えば、電圧検出感度を優先しないような設計仕様であれば、信号用主浮遊電極１７ｑ11を振動空洞の端部に配置し、振動空洞の外部となる位置に参照用主浮遊電極１７ｑ21を配置して、近接配置を実現してもよい。図２０Ｃに例示した信号用主浮遊電極１７ｑ11が振動空洞の右端に配置されるレイアウトでは、信号用主浮遊電極１７ｑ11の左側にのみ、信号用補助浮遊電極１７ｑ12が延在する片羽の蝶型のパターンになる。信号用絶縁ゲート型半導体素子ＱSIGのゲート電極には第１可変容量Ｃ1と信号用遅延抵抗ＲGND1からなるＨＰＦが接続されるのは、第３実施形態の第１～第３変形例に係る音響誘導型半導体素子と同様である。図２０Ｃに示すように、振動空洞の外部に参照用主浮遊電極１７ｑ21が配置され、且つ参照用主浮遊電極１７ｑ21には参照用補助浮遊電極も接続されていないので、参照用絶縁ゲート型半導体素子ＱREFの実効ゲート領域には超音波による電圧は発生しない。
図２０Ｃに示すように、固定電位電極１７ｏは、第１信号用補助浮遊電極１７ｑ12、第２信号用補助浮遊電極１７ｑ13及び参照用遅延抵抗ＲGND2等を囲むパターンとして周辺部に配置されている。固定電位電極１７ｏは第１信号用補助浮遊電極１７ｑ12と第２信号用補助浮遊電極１７ｑ13の配置領域に挟まれる中央帯状部、第２信号用補助浮遊電極１７ｑ13と参照用遅延抵抗ＲGND2の配置領域に挟まれる右側帯状部等を更に含んだ窓状のパターンである。信号用遅延抵抗ＲGND1は、信号用補助浮遊電極１７ｑ12の右上のコーナから信号用補助浮遊電極１７ｑ12の上辺、左辺及び下辺を囲んで、逆向きのコの字型に直角に曲がり、信号用補助浮遊電極１７ｑ12の右下のコーナ付近で固定電位電極１７ｏに接続されている。
図２０Ｃでは参照用主浮遊電極１７ｑ21から右側方向に向かい、参照用遅延抵抗ＲGND2が蛇行するメアンダラインとして例示的に示されている。参照用遅延抵抗ＲGND2は、信号用遅延抵抗ＲGND1とほぼ同じ長さとなるように、信号用遅延抵抗ＲGND1とほぼ同じ線幅で蛇行して配置されている。第３実施形態の第４変形例に係る音響誘導型半導体素子においても、第１可変容量Ｃ1＝１００ｆＦ程度を前提として１ＭΩ程度以上の信号用遅延抵抗ＲGND1を信号用主浮遊電極１７ｑ11に繋ぐことにより、信号用絶縁ゲート型半導体素子ＱSIGのゲート電極にＨＰＦが構成されている。ＨＰＦによって、信号用主浮遊電極１７ｑ11にはＭＨｚオーダー以上の高周波信号のみが入力するが、高電圧である直流バイアスＶbiasは信号用遅延抵抗ＲGND1によって接地される。即ち、ＭＨｚオーダーの信号となる信号用第１可変容量Ｃ1の容量変化ΔＣ１により信号用主容量Ｃ31の両端の電圧Ｖ3が変化し、且つ発生した電圧Ｖ3に対し信号用第１ゲート絶縁膜の耐圧が維持できる。
第３実施形態の第４変形例に係る音響誘導型半導体素子の参照用絶縁ゲート型半導体素子ＱREFのゲート電極は振動空洞の外部にあるので、参照用主容量Ｃ31の両端には電圧Ｖ3は発生せず、電圧Ｖ3は超音波入力によって変化しない。図２０Ｃに示したように、参照用絶縁ゲート型半導体素子ＱREFのゲート電極として機能する参照用主浮遊電極１７ｑ21には、参照用ゲート電圧Ｖbrefを外部回路から印加できる構成になっている。即ち、図２０Ｂ（ｃ）に示した等価回路と同様に、振動空洞内部の第１可変容量Ｃ1が信号用絶縁ゲート型半導体素子ＱSIGのゲート電極に発生させる電圧と等価なレベル、若しくは少し低めの直流電圧を、振動空洞外部の参照用絶縁ゲート型半導体素子ＱREFのゲート電極に外部回路から印加できるようになっている。この際、図２０Ｂ（ｃ）に例示した構成のように参照用絶縁ゲート型半導体素子ＱREFのゲート電極に印加される電圧を電圧計でモニタしながら、参照用ゲート電圧Ｖbrefの値を調整できるようにしてもよい。
このように、第３変形例と同様に、振動空洞の内外にそれぞれ配置された信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFのそれぞれのゲート電極に印加されるゲート電圧が互いにほぼ同程度のレベル、若しくは参照用絶縁ゲート型半導体素子ＱREFが少し低めのレベルとなるように制御できる。信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFのそれぞれのゲート電極に印加されるゲート電圧のレベルをほぼ同程度にすれば、振動空洞内の信号用絶縁ゲート型半導体素子ＱSIGと振動空洞外の参照用絶縁ゲート型半導体素子ＱREFの動作時の特性を合わせることができる。
図２０Ｃに示すように、信号用絶縁ゲート型半導体素子ＱSIGの第２主電極領域から出力抵抗ＲD1を介して電圧信号出力ＶSIGを取り出している。同様に、参照用絶縁ゲート型半導体素子ＱREFの第２主電極領域から出力抵抗ＲD2を介して参照信号ＶREFを取り出している。参照信号ＶREFは、信号用絶縁ゲート型半導体素子ＱSIGが無負荷のとき、即ち信号用絶縁ゲート型半導体素子ＱSIGに超音波の信号が入力されていないときの電圧信号出力ＶSIGに対応する。振動空洞の外部に配置され、常に無負荷状態のゲート電極は、信号用絶縁ゲート型半導体素子ＱSIGのゲート電圧と同程度の参照用ゲート電圧Ｖbrefにバイアスされている。
図２０Ｃに示すように、同一特性、同一パターン、同一バイアスレベルの信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFを振動空洞の内外にそれぞれ配置し、電圧信号出力ＶSIGと参照信号ＶREFを比較することにより、同相の雑音を打ち消すことができる。特に、第３実施形態の第４変形例に係る音響誘導型半導体素子によれば、振動空洞の外に配置された参照用絶縁ゲート型半導体素子ＱREFからの信号を用いることにより、振動電極２５ｃの振動が信号用絶縁ゲート型半導体素子ＱSIGに与える電位変動の影響を打ち消すことができる。
そして、振動電極２５ｃの振動が信号用絶縁ゲート型半導体素子ＱSIGに与える電位変動の影響が打ち消すことにより、振動電極２５ｃの撓みをより深くできるので、振動電極２５ｃへの印加電圧を上げることができる。振動による電位変動の影響を打ち消すことにより、振動電極２５ｃと浮遊電極１７ｃとの接近距離を更に小さくできるので、振動空洞の高さを低くし、第１可変容量Ｃ1の容量値を増加させることもできる。第１可変容量Ｃ1の容量値が増加すると、式（２２）に示す主容量Ｃ31の両端の電圧Ｖ3の微少変化ΔＶ3が増大する。よって、第３実施形態の第４変形例に係る音響誘導型半導体素子によれば、主容量Ｃ31に印加する電圧Ｖ3の微少変化ΔＶ3を増加して、検出感度を向上させることができる。
図２０Ｃでは参照用絶縁ゲート型半導体素子ＱREFのゲート電極に参照用ゲート電圧Ｖbrefが外部回路から印加できる構成を示したが例示に過ぎない。参照用ゲート電圧Ｖbref＝０Ｖとする構成、即ち、参照用遅延抵抗ＲGND2を介して接地電位に接続してもよい。ただし、参照用絶縁ゲート型半導体素子ＱREFのゲート電極を接地電位にする目的であれば、参照用遅延抵抗ＲGND2も不要であるので参照用遅延抵抗ＲGND2＝０Ωとすればよい。よって、図２０Ｂ（ｂ）に例示した等価回路と同様に、参照用遅延抵抗ＲGND2を削除し、回路構成や平面レイアウトを簡略化してもよい。ゲート電極が接地されている参照用絶縁ゲート型半導体素子ＱREFから参照信号ＶREFを取り出すためには、参照用絶縁ゲート型半導体素子ＱREFはデプレッション型ＭＯＳＦＥＴとしておけばよい。信号用絶縁ゲート型半導体素子ＱSIG及び参照用絶縁ゲート型半導体素子ＱREFを同一特性とするためには、信号用絶縁ゲート型半導体素子ＱSIGもデプレッション型ＭＯＳＦＥＴとすればよい。
<<第３実施形態の第５変形例>>
図１８及び図２０Ｂ（ａ）～（ｃ）に示した等価回路等では、遅延抵抗ＲGND又はＲGND1を介してゲート電極を第１電位（接地電位）に接続してＨＰＦを構成する例を示した。しかし、図２０Ｄに示す本発明の第３実施形態の第５変形例に係る音響誘導型半導体素子の等価回路では、信号用遅延抵抗ＲGND1が、信号用絶縁ゲート型半導体素子ＱSIGのゲート電極と信号用ゲート電圧Ｖbsig（第３電位）を印加する電圧源の間に接続されている。図２０Ｄでは、第３電位となるゲート電圧Ｖbsig分の嵩上げがあるが、遮断周波数に関しては、信号用絶縁ゲート型半導体素子ＱSIGのゲート電極に第１可変容量Ｃ1と信号用遅延抵抗ＲGND1を含む回路からなるＨＰＦが接続された構成とほぼ等価になる。
信号用絶縁ゲート型半導体素子ＱSIGのゲート電極に信号用遅延抵抗ＲGND1を介して信号用ゲート電圧Ｖbsigを印加しているので、第１可変容量Ｃ1の変化により信号用絶縁ゲート型半導体素子ＱSIGのゲート電極に発生する電圧を、所望値に制御できる。図２０Ｄに示したように、電圧計でモニタリングして信号用ゲート電圧Ｖbsigの値を調整できるようにしても良い。すなわち、第５変形例に係る音響誘導型半導体素子においては、信号用絶縁ゲート型半導体素子ＱSIGのゲートバイアス電圧を適宜制御できるので、信号用絶縁ゲート型半導体素子ＱSIGの動作時の特性や電流利得を最適化できる。したがって、信号用絶縁ゲート型半導体素子ＱSIGのゲートバイアス電圧を制御することにより、信号利得を向上させることが可能になる。又、信号用絶縁ゲート型半導体素子ＱSIGのゲートバイアス電圧が自由に選択できるので、デプレッション型、エンハスメント型等の絶縁ゲート型半導体素子の設計の自由度が増大する。
第３実施形態の第５変形例に係る音響誘導型半導体素子も、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFを並列配置した構成を採用可能である。ただし、図２０Ｄに示した等価回路の構成は例示であり、必ずしも参照用絶縁ゲート型半導体素子ＱREFを並列配置することは必須ではない。参照用絶縁ゲート型半導体素子ＱREFが近接して並列配置すれば、参照用絶縁ゲート型半導体素子ＱREFからの出力を利用して、信号用絶縁ゲート型半導体素子ＱSIGの内部に発生する無負荷時の雑音や絶縁ゲート型半導体素子の製造工程による特性のバラツキを打ち消すことができる。
第１～第３変形例に係る音響誘導型半導体素子と同様に、参照用主浮遊電極１７ｑ21等の上方にシールド板を配置、或いは第4変形例に係る音響誘導型半導体素子と同様に参照用主浮遊電極１７ｑ21等を振動空洞の外部に配置してもよい。シールド板による遮蔽もしくは振動空洞の外部に配置することにより、第１可変容量Ｃ1が参照用主浮遊電極１７ｑ21等に対して機能しないため、参照用絶縁ゲート型半導体素子ＱREFの実効ゲート領域には、高電圧は発生しない。しかし、図２０Ｄに示した等価回路が示す第５変形例では、参照用絶縁ゲート型半導体素子ＱREFのゲート電極に所定の参照用ゲート電圧Ｖbrefを印加できる。即ち、信号用ゲート電圧Ｖbsigの値で嵩上げされてはいるが、第１可変容量Ｃ1の変化が信号用絶縁ゲート型半導体素子ＱSIGのゲート電極に発生させる電圧と等価な電圧を、参照用ゲート電圧Ｖbrefを調整して、参照用絶縁ゲート型半導体素子ＱREFのゲート電極に印加できるようにしている。
図２０Ｄに示した参照用絶縁ゲート型半導体素子ＱREFを並列配置した構成では、参照用絶縁ゲート型半導体素子ＱREFのゲート電極に印加される電圧を電圧計でモニタしながら、参照用ゲート電圧Ｖbrefの値を調整できる。この結果、第５変形例に係る音響誘導型半導体素子においては、近接配置された信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFのそれぞれのゲート電極に印加するゲート電圧をほぼ同程度の値、若しくは所望の電圧比に制御し、信号用絶縁ゲート型半導体素子ＱSIGと参照用絶縁ゲート型半導体素子ＱREFの動作時の特性を合わせることができる。すなわち、ＱSIGとＱREFを並列配置した構成を採用した場合は、ＱSIGとＱREFのゲート電圧をほぼ同程度、若しくは所望の電圧比に制御することにより、無負荷時のダーク雑音や絶縁ゲート型半導体素子の特性のバラツキを打ち消す効果を、より高精度にすることが可能になる。
（第４実施形態）
上記の第１～第３実施形態では、超音波印加による第１可変容量Ｃ1の容量値の変化により浮遊電極１７ｃ，１７ｑの電位を変化させ、浮遊電極１７ｃ，１７ｑ直下のゲート絶縁膜を介して、絶縁ゲート型半導体素子のチャネルに形成される電位障壁の高さを間接的に制御して電流出力を得る場合について説明した。本発明の第４実施形態に係る音響誘導型半導体素子は、図２１に示すように、第１～第３実施形態で用いていた浮遊電極１７ｃ，１７ｑや浮遊電極１７ｃ，１７ｑ直下のゲート絶縁膜が存在しない構造である。振動空洞２８を構成する真空は誘電率ε0の絶縁体（誘電体）である。よって、振動空洞２８を構成している真空は、誘電率ε0εrのＳｉＯ2膜等と等価なゲート絶縁膜としての機能が実現できる。
図２１にその一部を示すように、第４実施形態に係る音響誘導型半導体素子は、ｐ型の半導体基板４１と、半導体基板４１上に設けられたｐ型の半導体領域からなるチャネル形成領域１４と、このチャネル形成領域１４の表面に互いに対向し且つ離間して設けられたｎ型の第１主電極領域１５ｂ及び第２主電極領域１５ａと、チャネル形成領域１４の上面に振動空洞を介して対向し、第２電位に設定された振動電極２５ｃを備える。ｐ型のチャネル形成領域１４の表面側の上部にｎ型の第１主電極領域１５ｂとｎ型の第２主電極領域１５ａが離間して配置されることによりｎ－ｐ－ｎのフック構造が構成されている。チャネル形成領域１４と第１主電極領域１５ｂのｐ－ｎ接合界面から広がる空乏層とチャネル形成領域１４と第２主電極領域１５ａのｐ－ｎ接合界面から広がる空乏層の間に電子に対する電位障壁が形成されている。
半導体基板４１は、第１電位（接地電位）に設定されているので、チャネル形成領域１４も第１電位に設定されている。なお、図２１では、図３に示したような、チャネル形成領域１４と振動電極２５ｃの間に、振動空洞を密閉空間として設けるように振動空洞を囲む空洞形成絶縁膜２０の図示が省略されているが、図３と同様に空洞形成絶縁膜が備えられていることは勿論である。図示を省略した空洞形成絶縁膜で密閉空間を構成することによって、第４実施形態に係る音響誘導型半導体素子の振動空洞は、真空若しくは不活性ガスが充填された減圧状態に維持されている。気体放電を考慮して振動空洞に六フッ化硫黄（ＳＦ6）ガスを充填してもよい。ただし、振動電極２５ｃと半導体基板４１間の電極間距離ｄが小さい場合は、気体放電は抑制できる。図２１に示す第４実施形態に係る音響誘導型半導体素子では、振動電極２５ｃと半導体基板４１間のゲート・基板間容量ＣgBを、第１～第３実施形態で説明した振動電極２５ｃと浮遊電極１７ｃ，１７ｐ間の第１可変容量Ｃ1に対応させている。
第４実施形態に係る音響誘導型半導体素子は、式（４）や式（８）等で示されるような容量分割の電圧Ｖ3の変化ΔＶ3を利用しているのではなく、振動電極２５ｃと半導体基板４１間の直流バイアス電圧Ｖbiasは一定である。第４実施形態に係る音響誘導型半導体素子では、振動電極２５ｃと半導体基板４１間の電極間距離ｄがΔｄだけ変位したときのゲート・基板間容量ＣgBの変化ΔＣgBを利用して、第１主電極領域１５ｂ及び第２主電極領域１５ａの間に誘起される電荷Δqの変化を利用している。電荷Δqの変化は、

Δq＝ΔＣgBＶbias ………（４６）

で表現できる。
振動電極２５ｃの面積をＳとし、そのうちのゲート・基板間容量ＣgBに寄与できる有効面積をαＳとする。即ち、ＣgB≒Ｃ1≒ε0（αＳ／ｄ）と近似すると、電極間距離ｄのΔｄだけの変位によるゲート・基板間容量ＣgBの変化ΔＣgBは、
Figure 2023062603000019
となる。したがって、式（４６）は

Δq≒－ε0（αＳ／ｄ2）ΔｄＶbias ………（４８）

と表現できる。式（４８）で示される電荷Δqの変化により、第１主電極領域１５ｂと第２主電極領域１５ａの間に、ｎ－ｐ－ｎのフック構造で生成される電子に対する電位障壁の高さが制御される。
振動電極２５ｃに超音波が入力すると、超音波の圧力で振動電極２５ｃの位置が変位する。振動電極２５ｃの位置が変位すると、振動電極２５ｃと半導体基板４１間のゲート・基板間容量ＣgBが変化するので、第１主電極領域１５ｂ及び第２主電極領域１５ａの間に生じるチャネルの表面電位が変化する。即ち、第１主電極領域１５ｂ及び第２主電極領域１５ａの間のチャネルに発生する電子に対する電位障壁の高さが、ゲート・基板間容量ＣgBの変化で変わり、電流の変化になる。したがって、第４実施形態に係る音響誘導型半導体素子によれば、真空ゲート絶縁膜を有する絶縁ゲート型半導体素子（以下において「真空絶縁ゲート型半導体素子」という。）が構成され、振動電極２５ｃの超音波による変位を、第１主電極領域１５ｂ及び第２主電極領域１５ａの間を流れる電流の変化として検知することができる。
第４実施形態に係る音響誘導型半導体素子は、図２１に示したように通常の誘電率ε0εrのゲート絶縁膜を用いたＭＩＳトランジスタに比し、誘電率ε0の真空をゲート絶縁膜として用いた真空絶縁ゲート型トランジスタである。このため、式（３０）に示した通常のＭＯＳＦＥＴの相互コンダクタンスｇｍに対応させると、ＭＯＳキャパシタの単位面積当たりの容量Ｃoxが（１／εr）Ｃoxになる。比較のために、ゲート絶縁膜の比誘電率εrを用いて記載すると、真空絶縁ゲート型半導体素子の場合は、

ｇｍ＝μnＣoxＷ／εrＬeff ………（４９）

と、（１／εr）だけ小さなgmで表現できる。
<<第４実施形態の第１変形例>>
図１９Ａ（ａ）及び図１９Ａ（ｂ）に示したシミュレーションの結果によれば、ドーナツ型の固定電位電極の内部に浮遊電極を同心状に分離配置した分割ゲート構造の方が、一様な平板である固定電位電極の場合に比して電圧検出感度が高いことが分かる。即ち、図６Ａや図２８等に示したように、容量型音響素子には、振動電極の中央部分が深く撓む形状になる問題がある。図１９Ａ（ａ）及び図１９Ａ（ｂ）に示したシミュレーションの結果を踏まえると、第４実施形態に係る音響誘導型半導体素子は、図２２Ａに示すように、金属等の導電体層で構成された固定電位（接地電位）の補助電極４７ｏを更に備えるのが好ましい。或いは、補助電極４７ｏに等価な高不純物密度半導体領域からなる不純物拡散層を、図２２Ａに示した平面パターンのように主ゲート領域の周辺部に設ける構造にするのが好ましい。不純物拡散層で補助電極４７ｏを構成する場合は、第２主電極領域１５ａと同一深さ、同一不純物密度の領域として、第２主電極領域１５ａを延長形成してもよい。或いは金属シリサイド層等で補助電極４７ｏのパターンを構成してもよい。
図２２Ａは、第４実施形態の第１変形例に係る音響素子集積回路を構成する六角形の単位セルＸi,jの平面パターンの例を示す。第４実施形態の第１変形例に係る音響素子集積回路の単位セルＸi,jを構成する真空絶縁ゲート型半導体素子は、図２２Ａに隠れ線の長方形で示す第１主電極領域１５ｂ及び第２主電極領域１５ａが、互いに短辺を対向させ、且つ離間して設けられている。更に、第１主電極領域１５ｂの２つの長辺の両側から、第２主電極領域１５ａの２つの長辺に向かい六角環の半弧をなすように、紙面の上側及び下側にそれぞれ分けて表示した２つの補助電極４７ｏが、互いに鏡像対称で設けられている。
図２２Ａでは２つの半弧六角環状の補助電極４７ｏと補助電極４７ｏに挟まれた実効ゲート領域とで、概ね同心形状に分割された機能領域上面のパターンを例示している。しかし、機能領域上面のパターンを、補助電極４７ｏと実効ゲート領域に分割するトポロジは、図２２Ａに例示した半弧六角環状のトポロジに限定されるものではない。ただし、図１９Ａ等を用いて説明したように、実効ゲート領域と補助電極４７ｏが同心状に配置される機能領域上面のトポロジの方が、感度特性においては好ましい。
図２２Ｂに示すように、第４実施形態の第１変形例に係る音響素子集積回路を構成する六角形の単位セルＸi,jのそれぞれは、共通基体１１の上部を、素子分離絶縁膜１３で互いに電気的に独立したチャネル形成領域１４に分離し、このチャネル形成領域１４を基礎として二次元配列されている。更に、チャネル形成領域１４のそれぞれの上に、振動空洞２８を一体構造として備えているので、この点では従来の容量型音響素子と同様な筐体構造を構成している。図２２Ｂの断面図に示すように第１導電型のチャネル形成領域１４の表面には、第２導電型の第１主電極領域１５ｂ及び第２主電極領域１５ａが配置され、真空絶縁ゲート型半導体素子が構成されている。
図２２Ａの紙面の上側及び下側にそれぞれ分離された２つの補助電極４７ｏに挟まれた帯状の平面パターンの右側の端に第１コンタクトプラグ２４ｂが、左側の端に第２コンタクトプラグ２４ａが配置されている。更に、紙面の下側に表示した補助電極４７ｏの左下の斜辺に第３コンタクトプラグ２４ｂが、紙面の上側に表示した補助電極４７ｏ右上の斜辺に第４コンタクトプラグ２４ａが配置されている。図２２Ａに示すように、第１コンタクトプラグ２４ｂは、単位セルＸi,jの真空絶縁ゲート型半導体素子を構成する第１主電極領域１５ｂを第１電位（接地電位）に接続するように設けられている。第２コンタクトプラグ２４ａは、電源配線ＶDDから電源電圧ＶDDを、単位セルＸi,jの真空絶縁ゲート型半導体素子を構成する第２主電極領域１５ａに供給し、且つ電流信号を取り出すために設けられている。
第４実施形態の第１変形例に係る音響誘導型半導体素子は、受信機能だけでなく、双方向性の音響素子として機能させることができる。図２２Ａに示した第４実施形態の第１変形例に係る音響誘導型半導体素子を双方向性の音響素子として機能させる場合、補助電極４７ｏは送信モードにおいて有効に機能する。即ち、図２２Ａの紙面の下側に表示した補助電極４７ｏ側に配置された第３コンタクトプラグは、送信モードの動作をする場合において、振動電極２５ｃと紙面の上側及び下側の補助電極４７ｏのそれぞれの間に、高周波信号線をそれぞれ供給する。図２２Ａの紙面の上側の補助電極４７ｏ側に配置された第４コンタクトプラグは、双方向性の音響素子が受信モードの動作をする場合において、直流バイアス供給線Ｖbiasから振動電極２５ｃに第２電位の直流バイアスＶbiasを供給し、振動電極２５ｃとチャネル形成領域１４の間に所望の電位を印加する。
図２２Ｂでは、チャネル形成領域１４が第１電位（＝接地電位ＧＮＤ）に接続されている場合を例示している。真空絶縁ゲート型半導体素子として機能させるため、第１主電極領域１５ｂ及び第２主電極領域１５ａの上、及び第１主電極領域１５ｂ及び第２主電極領域１５ａに挟まれたチャネル形成領域１４の上面（表面）は、振動空洞２８が呈する真空状態に露出している。第４実施形態の第１変形例に係る音響誘導型半導体素子においては、超音波Φによる振動電極２５ｃの変位を、真空絶縁ゲート型半導体素子の第１主電極領域１５ｂと第２主電極領域１５ａの間を流れる電流の変化として検知することができる。図２２Ｂでは振動電極２５ｃに重ねて表示した白抜きの両矢印が振動電極２５ｃの変位を意味している。
図２２Ｂに示すように、振動膜２３の上面には振動電極２５ｃの他に第１表面配線層２５ｂ及び第２表面配線層２５が設けられている。第１表面配線層２５ｂと第１主電領域１５ｂの間には、振動膜２３、空洞形成絶縁膜２０を貫通する第１コンタクトプラグ２４ｂが設けられている。同様に第２表面配線層２５ａと第２主電領域１５ａの間には、振動膜２３、空洞形成絶縁膜２０を貫通する第２コンタクトプラグ２４ａが設けられている。即ち、第１コンタクトプラグ２４ｂの上端は第１表面配線層２５ｂに金属学的に接続され、第１コンタクトプラグ２４ｂの下端は第１主電領域１５ｂと電気的に接続されるので、第１コンタクトプラグ２４ｂによって第１表面配線層２５ｂと第１主電領域１５ｂが電気的に接続される。
同様に、第２コンタクトプラグ２４ａの上端は第２表面配線層２５ａに金属学的に接続され、第２コンタクトプラグ２４ａの下端は第２主電領域１５ｂと電気的に接続されるので、第２コンタクトプラグ２４ａによって第２表面配線層２５ａと第２主電領域１５ａが電気的に接続されている。第１表面配線層２５ｂは垂直出力信号線に対応する。一方、第２表面配線層２５ａは電源配線に対応する。振動膜２３の上には、振動電極２５ｃ、第１表面配線層２５ｂ及び第２表面配線層２５を覆うようにシリコン酸化膜等の第１振動電極保護膜２６が被覆されている。更に、第１振動電極保護膜２６の上にはポリイミド膜等の第２振動電極保護膜３４が積層されている。第２振動電極保護膜３４は、振動空洞２８を形成する工程の際に、犠牲層を除去するための除去液を導入する液導入孔２７を塞いでいる。液導入孔２７は、第１振動電極保護膜２６及び振動膜２３を貫通して振動空洞２８に到達している。液導入孔２７を塞ぐことにより、振動空洞２８の内部は不活性ガスの減圧雰囲気に維持されている。
図２２Ｂでは振動空洞２８の中央付近における振動電極２５ｃと実効ゲート領域の間で構成する容量を第１可変容量Ｃ1として示している。第１可変容量Ｃ1の周辺には、第１可変容量Ｃ1を、図２２Ａに示すように、互いに対向する２つの半弧六角環状の補助電極４７ｏのそれぞれと振動電極２５ｃとの間で構成する第２可変容量Ｃ2が存在する。金属等の導電体層で図２２Ａに示したような補助電極４７ｏのパターンを構成すると、導電体層の厚さ及び導電体層の下に設ける絶縁層の厚さの分、第１可変容量Ｃ1を構成する実効ゲート領域の上面より、水平レベルが高くなる。このため不純物拡散層で補助電極４７ｏを構成した方が補助電極４７ｏの上面と実効ゲート領域の上面の水平レベルを合わせ易くなる。
図２２Ｂに示す真空絶縁ゲート型半導体素子の遮断状態においては、実効ゲート領域と接地電位間は、図１９Ａ(a)及び（ｂ）のシミュレーションの条件とほぼ同様に、可変抵抗である遅延抵抗ＲGNDが接続された状態として等価回路的に示すことができる。第２可変容量Ｃ2は、従来の容量型音響素子における上部電極と下部電極との間に構成される容量と等価の役割を有する容量で、第１可変容量Ｃ1は第４実施形態の第１変形例に係る音響誘導型半導体素子に固有の真空絶縁ゲート型半導体素子を駆動するに必要な電荷を誘導する容量である。真空絶縁ゲート型半導体素子が、第１可変容量Ｃ1の容量変化によって、導通状態にターンオンすると、実効ゲート領域と接地電位間に接続された遅延抵抗ＲGNDは、急速に小さな値に変化し、電流が流れる。
<<第４実施形態の第２変形例>>
図２３に主要部分の構成を示すように、第４実施形態の第２変形例に係る音響誘導型半導体素子は、ｐ型の半導体基板４１と、半導体基板４１上に設けられたｐ-型（又はｉ型）の半導体領域からなるチャネル形成領域１４と、このチャネル形成領域１４の表面に互いに対向し且つ離間して設けられたｎ型の第１主電極領域１５ｂ及び第２主電極領域１５ａと、チャネル形成領域１４の上面に振動空洞を介して対向し、第２電位に設定された振動電極２５ｃを備える。ｐ-型（又はｉ型）のチャネル形成領域１４の表面側の上部にｎ型の第１主電極領域１５ｂとｎ型の第２主電極領域１５ａが離間して配置された構成は、図２１に示した構成と類似しているが、ｎ－ｐ-（ｉ）－ｎのフック構造が構成されている。チャネル形成領域１４と第１主電極領域１５ｂのｐ-（ｉ）－ｎ接合界面から広がる空乏層が図２１に示した構成よりもより拡がり易くなっている。
同様に、チャネル形成領域１４と第２主電極領域１５ａのｐ-（ｉ）－ｎ接合界面から広がる空乏層が図２１に示した構成よりもより拡がり易くなっている。したがって、チャネル形成領域１４と第１主電極領域１５ｂのｐ-（ｉ）－ｎ接合界面から広がる空乏層と、チャネル形成領域１４と第２主電極領域１５ａのｐ-（ｉ）－ｎ接合界面から広がる空乏層がピンチオフし、第１主電極領域１５ｂと第２主電極領域１５ａの間が完全空乏化しているが、第１主電極領域１５ｂと第２主電極領域１５ａの間にフック構造の電子に対する電位障壁が形成されている。電位障壁が形成されている位置の直下となるチャネル形成領域１４と半導体基板４１との界面にはｐ＋＋型の電位障壁制御領域４２が埋め込まれている。ｐ＋＋型の電位障壁制御領域４２が埋め込まれていることにより、第１主電極領域１５ｂと第２主電極領域１５ａの間の電位障壁が図２１に示した構成よりも高く設定されている。
半導体基板４１は、第１電位（接地電位）に設定されているので、チャネル形成領域１４も第１電位に設定されている。なお、図２３においても、図３や図２２Ｂ等に示したような、チャネル形成領域１４と振動電極２５ｃの間に、振動空洞を密閉空間として設けるように振動空洞を囲む空洞形成絶縁膜２０の図示が省略されているが、図２２Ｂ等と同様に空洞形成絶縁膜が備えられていることは勿論である。空洞形成絶縁膜によって振動空洞は真空若しくは減圧状態に維持されている。図２３に示す第４実施形態の第２変形例に係る音響誘導型半導体素子では、振動電極２５ｃと電位障壁制御領域４２間のゲート・基板間容量ＣgBを、第１～第３実施形態で説明した振動電極２５ｃと浮遊電極１７ｃ，１７ｐ間の第１可変容量Ｃ1に対応させている。第１主電極領域１５ｂと第２主電極領域１５ａの間が完全空乏化しているので、チャネル形成領域１４の上部は絶縁体（誘電体）として機能している。したがって、振動電極２５ｃと電位障壁制御領域４２間のゲート・基板間容量ＣgBによって、完全空乏化したチャネル形成領域１４の上部に電荷が誘導しやすくなっている。
振動電極２５ｃに超音波が入力すると、超音波の圧力で振動電極２５ｃの位置が変位する。振動電極２５ｃの位置が変位すると、振動電極２５ｃと半導体基板４１間のゲート・基板間容量ＣgBが変化するので、第１主電極領域１５ｂ及び第２主電極領域１５ａの間の完全空乏化したチャネルの表面電位が、ＭＯＳ型のＳＩＴの動作原理と同様に変化する。即ち、第１主電極領域１５ｂ及び第２主電極領域１５ａの間の完全空乏化したチャネルに発生する電子に対する電位障壁の高さが、ゲート・基板間容量ＣgBの変化で変わり、電流の変化になる。したがって、第４実施形態の第２変形例に係る音響誘導型半導体素子によれば、振動電極２５ｃの超音波による変位を、第１主電極領域１５ｂ及び第２主電極領域１５ａの間を流れる電流の変化として検知することができる。
<<第４実施形態の第３変形例>>
図２４に主要部分の構成を示すように、第４実施形態の第３変形例に係る音響誘導型半導体素子は、ｐ型の半導体基板４１と、半導体基板４１上に設けられたｎ-型（又はｉ型）の半導体領域からなるチャネル形成領域１４と、このチャネル形成領域１４の表面に互いに対向し且つ離間して設けられたｐ型の第１主電極領域１５ｂ及びｎ型の第２主電極領域１５ａと、チャネル形成領域１４の上面に振動空洞を介して対向し、第２電位に設定された振動電極２５ｃを備える。ｐ型の第１主電極領域１５ｂは、ｎ型のバッファ領域４３の内部に埋め込まれている。ｎ-型（又はｉ型）のチャネル形成領域１４の表面側の上部にｐ型の第１主電極領域１５ｂ、ｎ型のバッファ領域４３及びｎ型の第２主電極領域１５ａがて配置された構成により、ｎ－ｎ-（ｉ）－ｎ－ｐのＳＩサイリスタと同様なフック構造が構成されている。ｎ型のバッファ領域４３が構成されているので、第１主電極領域１５ｂ側からは空乏層が拡がりにくくなっている。
一方、チャネル形成領域１４と第２主電極領域１５ａのｎ-（ｉ）－ｎ接合界面も空乏層化している。第１主電極領域１５ｂとｎ型のバッファ領域４３の間は真性半導体（ｉ層）に近い不純物密度であるので、もともと空乏層に近い状態となっており、第１主電極領域１５ｂと第２主電極領域１５ａの間にフック構造の電子に対する電位障壁が形成されている。電位障壁が形成されている位置の直下となるチャネル形成領域１４と半導体基板４１との界面には、図２１と同様にｐ＋＋型の電位障壁制御領域４２が埋め込まれている。ｐ＋＋型の電位障壁制御領域４２が埋め込まれていることにより、電位障壁制御領域４２とチャネル形成領域１４の間に空乏層が形成され、第１主電極領域１５ｂとｎ型のバッファ領域４３の間の電位障壁が図２１に示した構成よりも高く設定できる。
半導体基板４１は、第１電位（接地電位）に設定されているので、チャネル形成領域１４も第１電位に設定されている。なお、図示が省略されているが、チャネル形成領域１４の表面を露出する振動空洞は、図３や図２２Ｂ等と同様に空洞形成絶縁膜によって囲まれていることは、図２３等に関連して説明したのと同様な趣旨である。空洞形成絶縁膜によって振動空洞は真空若しくは減圧状態に維持されている。図２４に示す第４実施形態の第３変形例に係る音響誘導型半導体素子では、振動電極２５ｃと電位障壁制御領域４２間のゲート・基板間容量ＣgBを、第１～第３実施形態で説明した振動電極２５ｃと浮遊電極１７ｃ，１７ｐ間の第１可変容量Ｃ1に対応させることができる。第１主電極領域１５ｂと第２主電極領域１５ａの間が完全空乏化しているので、チャネル形成領域１４の上部は絶縁体（誘電体）として機能している。したがって、振動電極２５ｃと電位障壁制御領域４２間のゲート・基板間容量ＣgBによって、完全空乏化したチャネル形成領域１４の上部に電荷が誘導しやすくなっている。
振動電極２５ｃに超音波が入力すると、超音波の圧力で振動電極２５ｃの位置が変位する。振動電極２５ｃの位置が変位すると、振動電極２５ｃと半導体基板４１間のゲート・基板間容量ＣgBが変化するので、第１主電極領域１５ｂ及び第２主電極領域１５ａの間の完全空乏化したチャネルの表面電位が変化する。即ち、第１主電極領域１５ｂ及び第２主電極領域１５ａの間の完全空乏化したチャネルに発生する電子に対する電位障壁の高さが、ゲート・基板間容量ＣgBの変化で変わり、絶縁ゲート制御型ＳＩサイリスタと同様にターンオン遷移が生じて、大量の電流が第１主電極領域（カソード領域）１５ｂと第２主電極領域（アノード領域）１５ａの間に流れる。
サイリスタ動作であるのでターンオンすると、第１主電極領域１５ｂから電子がチャネル形成領域１４に注入されると共に、第２主電極領域１５ａから正孔がチャネル形成領域１４に注入される。第２主電極領域１５ａを接地しておけば、電位障壁制御領域４２と第２主電極領域１５ａは短絡され、注入された正孔は電位障壁制御領域４２によって引き抜かれる。図２４に示す第４実施形態の第３変形例に係る音響誘導型半導体素子によれば、振動電極２５ｃの超音波による変位を、第１主電極領域１５ｂ及び第２主電極領域１５ａの間を流れる電流の変化として検知することができる。
<<第４実施形態の第４変形例>>
図２５に主要部分の構成を示すように、第４実施形態の第４変形例に係る音響誘導型半導体素子は、ｎ型の第１主電極領域１５ｂを構成する半導体基板と、第１主電極領域１５ｂの上に設けられたｐ型の半導体領域からなるチャネル形成領域１４と、このチャネル形成領域１４の上に設けられたｎ型の第１主電極領域１５ｂと、第１主電極領域１５ｂを貫通し、チャネル形成領域１４の一部まで掘り込んだ垂直な内側壁を有する凹部と、凹部の底面に設けられた固定電位電極１７ｏと、凹部の内部を振動空洞として、凹部の内側壁に平行に移動する振動電極２５ｖを備える。第１主電極領域１５ｂは、第１電位（接地電位）に設定されているので、固定電位電極１７ｏも第１電位に設定されている。したがって、第１電位の固定電位電極１７ｏと第２電位の振動電極２５ｖの底面との間に第２可変容量Ｃ2が構成されている。
図２５に示すように振動電極２５ｖの駆動部分は中空長方形の断面形状をなす筒型をなしている。中空長方形の筒型の上の部分は第１～第３実施形態に係る音響誘導型半導体素子の振動電極２５ｃと同様な、所定のばね定数を有する板状の形状をなしている。垂直側壁を有する凹部の内側面と、中空長方形の筒型の振動電極２５ｖの外側壁部が、振動空洞を介して対向し、第２電位に設定された振動電極２５ｖが入力された超音波の圧力によって、所定のばね定数で上下に振動する。なお、図示が省略されているが、チャネル形成領域１４の表面を露出する振動空洞は、図３や図２２Ｂ等と同様に空洞形成絶縁膜によって囲まれていることは、図２４等に関連して説明したのと同様な趣旨である。空洞形成絶縁膜によって振動空洞は真空若しくは減圧状態に維持されている。
凹部の内側面に露出したチャネル形成領域１４と振動電極２５ｖの外側壁との間の間隔が一定となるように、振動電極２５ｖは凹部の内部を、超音波振動と共に上下に移動する。凹部の内側面と振動電極２５ｖの外側壁との間隔を一定とするように、凹部の内部を上下に移動する中空長方形の筒型の部分の材料には、Ｗのような剛性の強い金属を用いることが好ましい。凹部の内側面に露出したチャネル形成領域１４と振動電極２５ｖの外側壁との間に、第１～第３実施形態で説明した第１可変容量Ｃ1に対応するゲート・チャネル間容量ＣGCが構成される。内側面と外側壁の間隔は一定なので、ゲート・チャネル間容量ＣGCは電極間隔ではなく、有効な容量として寄与できる部分の対向面積が振動電極２５ｖの垂直移動に伴い変化する。この対向面積の変化により第１可変容量Ｃ1が変化する。図２５に示すように、ｎ型の第１主電極領域１５ｂの上にｐ型のチャネル形成領域１４が配置され、ｐ型のチャネル形成領域１４の上にｎ型の第１主電極領域１５ｂが配置されることにより、垂直方向にｎ－ｐ－ｎフック構造が凹部の内側面の方向に沿って構成されている。そして、ｎ－ｐ－ｎフック構造によって電子に対する電位障壁が構成されている。
チャネル形成領域１４と第２主電極領域１５ａとのｐ－ｎ接合界面から広がる空乏層と、チャネル形成領域１４と第２主電極領域１５ａとのｐ－ｎ接合界面から広がる空乏層により、第１主電極領域１５ｂと第２主電極領域１５ａの間の電子に対する電位障壁が形成されている。第１主電極領域１５ｂと第２主電極領域１５ａの間が完全空乏化しているので、凹部の内側面に露出したチャネル形成領域１４の表面近傍は絶縁体（誘電体）として機能している。したがって、振動電極２５ｖの外側壁と、振動空洞に内側面を露出したチャネル形成領域１４の間のゲート・チャネル間容量ＣGCによって、完全空乏化したチャネル形成領域１４の表面近傍に電荷が誘導しやすくなっている。
振動電極２５ｖに超音波が入力すると、超音波の圧力で振動電極２５ｖが、振動空洞を構成している凹部の内部で位置が変位する。振動電極２５ｖの位置が変位すると、対向面積の変化により振動電極２５ｖとチャネル形成領域１４の間のゲート・チャネル間容量ＣGCが変化するので、第１主電極領域１５ｂ及び第２主電極領域１５ａの間の完全空乏化したチャネルの表面電位が変化する。即ち、第１主電極領域１５ｂ及び第２主電極領域１５ａの間の完全空乏化したチャネルに発生する電子に対する電位障壁の高さが、ゲート・チャネル間容量ＣGCの変化で変わり、電位障壁を超えて注入される電子による電流が変化する。したがって、第４実施形態の第４変形例に係る音響誘導型半導体素子によれば、振動電極２５ｖの超音波による変位を、第１主電極領域１５ｂ及び第２主電極領域１５ａの間を流れる電流の変化として検知することができる。
（その他の実施の形態）
上記のように、本発明は第１～第４実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。たとえば、既に述べた第１～第４実施形態の説明においては、受信用の音響誘導型半導体素子及びこれを用いた受信用セルについて主に説明してきたが、図６Ａを用いて説明した振動電極を固定電位電極に平行平板に近い撓み状態で近づける改善策は、送信用セルとしての容量型音響素子の単独の特性を向上させることも可能である。即ち、高電圧を印加しても、振動電極の中央のみが固定電位電極に近づくという問題がなくなるので、送信用の容量型音響素子から強度の大きな超音波を出力できる。
このような意味から、本発明は、上述の第１～第４実施形態で説明した技術的思想の一部を適宜組み合わせた技術に対しても適用可能である。既に述べた第１～第３実施形態等の説明においては、固定電位電極１７ｏに接続される第１電位を接地電位とし、振動電極に接続される第２電位を接地電位よりも高電位の第２電位とする場合を例示的に説明したが、第１電位と第２電位の選択は第１～第３実施形態等の説明に限定されるものではない。
例えば、図２７に示すように、振動電極２５ｄに接続される第２電位を接地電位にし、固定電位電極１７ｏ及びチャネル形成領域１４に接続される第１電位を高電位の直流バイアス電圧Ｖbiasにしてもよい。図２７に示す構造では第１～第３実施形態で説明した振動電極２５ｄの下に第２浮遊電極保護膜３６を介して第２浮遊電極３５を設けている。そして、振動電極２５ｄの上に振動電極保護膜２６ｄを介してＳｉ3Ｎ4膜からなる剛性強化蓋部３７ｃが配置されている。
図２７に示す振動電極２５ｄ側を接地電位にする構造でも、振動空洞２８を形成する工程の際には、犠牲層をウェットエッチングで選択的に溶解するための除去液（エッチング液）の導入が必要である。そのため、Ｓｉ3Ｎ4膜からなる真空栓３７ｄが、除去液を導入するために開孔した液導入孔３４を塞いでいる。液導入孔３４は、振動電極保護膜２６ｄ、第２浮遊電極保護膜３６及び振動膜２３を貫通して振動空洞２８に到達している。剛性強化蓋部３７ｃの上には剛性強化蓋部３７ｃをパターニングする際にエッチングマスクとして用いたシリコン酸化膜からなる真空栓上部パターン３８ｂが庇状に残留している。例えば、第２浮遊電極３５、振動電極２５ｄ、下部電極（１７ｃ，１７ｏ）を同じ面積にする。ここで下部電極（１７ｃ，１７ｏ）の面積は、浮遊電極１７ｃの面積と固定電位電極１７ｏの面積の合計である。
第２浮遊電極保護膜３６がＳｉＯ2膜からなり、第２浮遊電極３５と振動電極２５ｄとの間の第２浮遊電極保護膜３６の厚さが１０ｎｍであるとする。更に、第２浮遊電極３５と下部電極（１７ｃ，１７ｏ）の間が高さ１０ｎｍの真空であるとすると、第２浮遊電極３５と第２浮遊電極３５の間に定義される第３可変容量Ｃ5の両端には、振動電極２５ｄと固定電位電極１７ｏの間に印加される直流バイアス電圧Ｖbiasの４／５が印加される。一方、第２浮遊電極３５と浮遊電極１７ｃの間には、直流バイアス電圧Ｖbiasの１／５が印加される。これは、例えば、浮遊電極１７ｃの面積は小さいとして、無視し、振動電極２５ｄと固定電位電極１７ｏの面積はほぼ同じと仮定すると、ＳｉＯ2膜の比誘電率εr＝４であるから、

Ｃ5＝４Ｃ6 ………（５０）

となるからである。即ち図２７に示す振動電極２５ｄを接地電位とする構成の場合では、第３可変容量Ｃ5の両端には直流バイアス電圧Ｖbiasの４／５が印加され、第１可変容量Ｃ4の両端には直流バイアス電圧Ｖbiasの１／５が印加される。
このように、本発明は、上述の第１～第４実施形態の説明に限定されることなく、種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることは言うまでもない。従って、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲の記載に係る発明特定事項によってのみ定められるものである。
１２…ゲート絶縁膜（第１ゲート絶縁膜）、１４…チャネル形成領域、１５ａ…第２主電極領域、１５ｂ…第１主電極領域、１６…ゲート絶縁膜（第２ゲート絶縁膜）、１７ｃ，１７ｑ…主浮遊電極１７ｏ，１７ｐ，１７ｒ…固定電位電極、２３…振動膜、２５ｃ…振動電極

Claims (6)

  1. 第１導電型の半導体領域からなり、第１電位に設定されたチャネル形成領域と、
    該チャネル形成領域の表面に互いに対向し且つ離間して設けられた第２導電型の第１及び第２主電極領域と、
    前記チャネル形成領域の上面に振動空洞を介して対向し、第２電位に設定された振動電極と、
    前記チャネル形成領域と前記振動電極の間に、前記振動空洞を密閉空間として設けるように前記振動空洞を囲む空洞形成絶縁膜と、
    を備え、前記振動電極の超音波による変位を、前記第１及び第２主電極領域の間を流れる電流の変化として検知することを特徴とする音響誘導型半導体素子。
  2. 前記第１及び第２主電極領域の上、並びに前記第１及び第２主電極領域に挟まれた前記チャネル形成領域の上に設けられたゲート絶縁膜と、
    前記第１及び第２主電極領域に挟まれた前記チャネル形成領域の上方において、前記ゲート絶縁膜の上に、少なくとも擬浮遊状態となるように設けられた導電体層からなる浮遊電極と、
    を更に備えることを特徴とする請求項１に記載の音響誘導型半導体素子。
  3. 前記ゲート絶縁膜の上に前記浮遊電極と隣接し、且つ前記浮遊電極と離間して配置され、前記第１電位に設定された導電体層からなる固定電位電極を更に備えることを特徴とする請求項２に記載の音響誘導型半導体素子。
  4. 前記浮遊電極に前記振動空洞を介して対向した絶縁膜からなる振動膜を更に備えることを特徴とする請求項２又は３に記載の音響誘導型半導体素子。
  5. 遅延抵抗を更に備え、
    前記浮遊電極と前記振動電極の間の容量と、前記遅延抵抗とでハイパスフィルタを構成するように、前記遅延抵抗を介して前記浮遊電極が前記第１電位に接続されることを特徴とする請求項２～４のいずれか１項に記載の音響誘導型半導体素子。
  6. 第１導電型の半導体領域からなり、第１電位に設定されたチャネル形成領域と、
    該チャネル形成領域の表面に互いに対向し且つ離間して設けられた第２導電型の第１及び第２主電極領域と、
    前記チャネル形成領域の上面に振動空洞を介して対向し、第２電位に設定された振動電極と、
    前記チャネル形成領域と前記振動電極の間に、前記振動空洞を密閉空間として設けるように前記振動空洞を囲む空洞形成絶縁膜と、
    を備える単位セルを、共通基体上に少なくとも一部の素子として配列し、前記単位セルのそれぞれにおいて、前記振動電極の超音波による変位を、前記第１及び第２主電極領域の間を流れる電流の変化として検知することを特徴とする音響素子集積回路。
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JP2004503312A (ja) * 2000-06-15 2004-02-05 コーニンクレッカ　フィリップス　エレクトロニクス　エヌ　ヴィ 容量性マイクロマシン超音波振動子
US6865140B2 (en) * 2003-03-06 2005-03-08 General Electric Company Mosaic arrays using micromachined ultrasound transducers
US20050075572A1 (en) * 2003-10-01 2005-04-07 Mills David M. Focusing micromachined ultrasonic transducer arrays and related methods of manufacture
WO2016194208A1 (ja) * 2015-06-04 2016-12-08 株式会社日立製作所 超音波トランスデューサ素子、その製造方法及び超音波撮像装置
WO2017025438A1 (en) * 2015-08-11 2017-02-16 Koninklijke Philips N.V. Capacitive micromachined ultrasonic transducers with increased lifetime
JP6429759B2 (ja) * 2015-10-24 2018-11-28 キヤノン株式会社 静電容量型トランスデューサ及びそれを備える情報取得装置

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