JP2023056119A - 保護機能付き基体、電子デバイス及び電子回路基板 - Google Patents

Abstract

【課題】高電圧パルスに対する良好な保護及び電子機器を実装する回路基板のさらなる小型化または高密度実装を可能とする。【解決手段】第１の主面及び第２の主面を有する板状のセラミック基体と、前記セラミック基体に含まれるバリスタ層と、前記バリスタ層に含まれる誘電体及び前記誘電体を挟んで一部が対向する複数の内部電極と、前記第１の主面上の一対の外部電極と、前記外部電極と前記内部電極とを電気的に接続する接続電極とを備え、前記接続電極は、前記セラミック基体の厚み方向に延在し、且つ、前記第２の主面に到達しておらず、前記内部電極間の間隔ｂが、前記外部電極間の間隔ａよりも狭い保護機能付き基体。【選択図】図２

Description

本発明は、電子機器を静電気放電（ＥＳＤ：Electro-Static Discharge）やサージの高電圧パルスから保護する保護機能付き基体、電子デバイス及び電子回路基板に関する。

近年、ＬＥＤや半導体等の電子機器は、自動車や産業機器等、用途が多様化しており、ＥＳＤやサージから上記電子機器を保護することが強く求められるようになっている。電子機器を、ＥＳＤやサージから保護する電子部品としてバリスタ（バリアブルレジスタ、電圧非直線抵抗素子）がある。バリスタは各種電子機器の回路を高電圧パルスから保護する目的で使用されている。

特許文献１には、発光ダイオード（ＬＥＤ：light emitting diode）チップ上にＥＳＤ保護回路を形成することを必要とせず、またはＬＥＤパッケージの内部または外部に分離したＥＳＤ保護回路を設けることを必要とせずに、ＬＥＤチップのためのＥＳＤ保護回路を設けることを目的として、金属酸化物バリスタをセラミック基体と一体に形成する方法が開示されている。

特開２００５－２４４２２０号公報

しかしながら、高電圧パルスに対する電子機器の保護機能を確保しつつ、電子機器を実装する回路基板のさらなる小型化または高密度実装の要求が一層高まっている。

本発明は、上記事情に鑑みてなされたものであり、ＬＥＤ、半導体等の保護対象である電子機器を実装する基体自体に従来よりも良好なバリスタ機能を持たせ、電子機器を実装する回路基板の小型化または高密度化を実現するとともに、高電圧パルスに対する保護性能を確保する技術を提供することを目的とする。

本発明の要旨は以下のとおりである。
（１）第１の主面及び第２の主面を有する板状のセラミック基体と、
前記セラミック基体に含まれるバリスタ層と、
前記バリスタ層に含まれる誘電体及び前記誘電体を挟んで一部が対向する複数の内部電極と、
前記第１の主面上の一対の外部電極と、
前記外部電極と前記内部電極とを電気的に接続する接続電極と
を備え、
前記接続電極は、前記セラミック基体の厚み方向に延在し、且つ、前記第２の主面に到達しておらず、
前記内部電極間の間隔ｂが、前記外部電極間の間隔ａよりも狭い
保護機能付き基体。
（２）前記内部電極は、前記セラミック基体の端面に露出した露出部を有し、
前記接続電極は、前記セラミック基体の端面に配置されている
上記（１）に記載の保護機能付き基体。
（３）前記接続電極は、前記外部電極と前記内部電極とを前記セラミック基体の内部で接続するビアである、上記（１）に記載の保護機能付き基体。
（４）前記バリスタ層は、前記セラミック基体の厚みに対して前記第１の主面から１／３以内の領域に位置する、上記（１）～（３）のいずれかに記載の保護機能付き基体。
（５）前記外部電極はスパッタ膜である、上記（１）～（４）のいずれかに記載の保護機能付き基体。
（６）上記（１）～（５）のいずれかに記載の保護機能付き基体、及び
前記外部電極上の電子機器
を含む電子デバイス。
（７）回路基板、及び
前記回路基板上の上記（１）～（５）のいずれかに記載の保護機能付き基体、
を含む電子回路基板。
（８）前記外部電極上の電子機器を含む、上記（７）に記載の電子回路基板。

本発明によれば、高電圧パルスに対する良好な保護及び電子機器のさらなる小型化が可能となる。

図１は、本開示の保護機能付き基体を模式的に表した外観斜視図である。 図２は、本開示の保護機能付き基体の断面模式図である。 図３は、本開示の保護機能付き基体の製造プロセスの一例の模式図である。 図４は、本開示の保護機能付き基体の断面模式図である。 図５は、本開示の保護機能付き基体を模式的に表した外観斜視図である。 図６は、本開示の保護機能付き基体を模式的に表した外観斜視図である。 図７は、本開示の保護機能付き基体を模式的に表した外観斜視図である。 図８は、本開示の保護機能付き基体の断面模式図である。 図９は、保護機能付き基体及び保護機能付き基体の外部電極上に配置された電子機器を含む電子デバイスの断面模式図である。 図１０は、回路基板上に接着剤を介して配置された保護機能付き基体を含む電子回路基板の断面模式図である。 図１１は、回路基板上に接着剤を介して配置された保護機能付き基体の外部電極上の電子機器を含む電子回路基板の断面模式図である。

本開示は、第１の主面及び第２の主面を有する板状のセラミック基体と、前記セラミック基体に含まれるバリスタ層と、前記バリスタ層に含まれる誘電体及び前記誘電体を挟んで一部が対向する複数の内部電極と、前記第１の主面上の一対の外部電極と、前記外部電極と前記内部電極とを電気的に接続する接続電極とを備え、前記接続電極は、前記セラミック基体の厚み方向に延在し、且つ、前記第２の主面に到達しておらず、前記内部電極間の間隔ｂが、前記外部電極間の間隔ａよりも狭い保護機能付き基体を対象とする。以下、図面を参照しながら、本保護機能付き基体の実施形態の例を説明する。

（実施形態１）
図１に、本実施形態の保護機能付き基体を模式的に表した外観斜視図を示す。図２に、図１の保護機能付き基体の断面模式図を示す。本実施形態の保護機能付き基体においては、内部電極は、セラミック基体の端面に露出した露出部を有し、第１の主面上の外部電極と内部電極とがセラミック基体の端面の接続電極で接続されている。

図１及び２に示す保護機能付き基体１００は、第１の主面１１及び第２の主面１２を有する板状のセラミック基体１０と第１の主面１１上の一対の外部電極４２とを備える。セラミック基体１０は、セラミック基板１３及びバリスタ層３０を含む。バリスタ層３０は、誘電体３１及び誘電体３１を挟んで一部が対向する複数の内部電極３２を含む。外部電極４２と内部電極３２とは接続電極４１を介して電気的に接続されている。接続電極４１は、セラミック基体１０の端面に厚み方向に延在し、且つ、第２の主面１２に到達していない。内部電極３２間の間隔ｂは、外部電極４２間の間隔ａよりも狭い。

セラミック基体１０は板状であり、第１の主面１１及び第２の主面１２を有する。セラミック基体１０は、セラミック基板１３とセラミック基板１３に隣接して配置されたバリスタ層３０とを含む。セラミック基板１３は、保護機能付き基体の強度を確保できる材料であれば特に限定されないが、好ましくは、バリスタ層３０の誘電体と同じ材料で構成され得る。セラミック基板１３が、バリスタ層３０の誘電体と同じ材料で構成されることにより、バリスタ層３０とセラミック基板１３の線膨張係数、ポアソン比、ヤング率等の物性をほぼ同じにすることができるので、バリスタ層３０とセラミック基板１３の接合面における応力発生や割れを抑制することができる。

バリスタ層３０は、誘電体３１及び内部電極３２を含む。バリスタ層３０は、第２の主面に最も近い内部電極３２から第１の主面側に向かって内部電極３２と誘電体３１とを含む層である。内部電極３２は、誘電体３１を間に挟んで一部がセラミック基体１０の厚み方向で対向している。内部電極が誘電体を間に挟んで一部がセラミック基体の厚み方向で対向することにより、誘電体の特性に基づくバリスタ特性を得ることができる。

誘電体３１の厚みは、回路保護電圧や、誘電体の材料や誘電体の焼結温度に基づく誘電体層中の粒界の数等にもよるが、好ましくは２０～１４０μｍ、より好ましくは４０～１２０μｍ、さらに好ましくは６０～１００μｍである。誘電体３１が上記好ましい厚みを有することにより、セラミック基体１０の厚みｃの１／３以内の範囲で内部電極及び誘電体で構成されるバリスタ層の厚みを確保しつつ、所望の数の内部電極層を配置することができ、例えば２４Ｖのバリスタ電圧を安定して得ることができる。内部電極３２の厚みは、好ましくは０．５～５．０μｍである。内部電極３２が上記好ましい厚みを有することにより、優れた耐電流耐性を有しデラミネーション等の構造異常のない製品を得ることができる。

内部電極３２は、２層以上、好ましくは３層以上、より好ましくは４層以上、さらに好ましくは５層以上、さらにより好ましくは６層以上である。内部電極３２が上記層数を有することにより、内部電極間の誘電体層がより大きなエネルギーを吸収することができ、また、電圧パルスの印加を繰り返すことによるバリスタ電圧の変化を小さくすることができる。内部電極３２の層数の上限は特に限定されないが、内部電極間の誘電体層の厚みが薄くなりすぎないように８層または６層程度でもよい。

誘電体３１は、従来、バリスタに用いられている材料で構成され得、例えば、酸化亜鉛、ＳｉＣ等が挙げられる。内部電極３２は、従来バリスタに用いられている材料であることができ、Ａｇ、Ｐｄ、Ｐｔ、Ａｇ／Ｐｄ、またはそれらの組み合わせ等が挙げられる。

本実施形態においては、第１の主面上の外部電極４２と内部電極３２とは、セラミック基体１０の端面で厚み方向に延在する接続電極４１を介して電気的に接続されている。接続電極４１は、セラミック基体１０の端面に配置されるが、セラミック基体１０の第２の主面１２には到達していない。図２に示すセラミック基体１０の第１の主面１１から第２の主面１２に向かう接続電極４１の長さｅは、第２の主面に最も近い内部電極３２と接続できる長さであればよく、好ましくは第２の主面１２に最も近い内部電極３２の露出部を完全に覆う長さである。接続電極４１の長さｅは、セラミック基体１０の厚みｃに対して、より好ましくは１／２以下、さらに好ましくは１／３以下、さらにより好ましくは１／４以下の長さを有する。本保護機能付き基体は第２の主面に電極を有さず、且つ接続電極４１が上記構成を有するので、本開示の保護機能付き基体の第２の主面側の端面の幅方向（回路基板の表面に平行方向）の寸法を小さくすることができ、また、回路基板上の隣接する電子機器や基体に電圧パルスが短絡することを抑制することができるので、電子機器及び保護機能付き基体を実装する回路基板の高密度実装または回路基板の面積を小さくすることができる。

また、本開示の保護機能付き基体は第２の主面に外部電極を有しないので、回路基板は電極パッドが不要である。本開示の保護機能付き基体によれば、第１の主面側にバリスタ層、及び第１の主面の外部電極上に保護対象である電子機器が配置され、第１の主面の近傍に発熱する部材を集約させることができるので、保護機能付き基体を実装する回路基板の高密度化の設計を容易に行うことができる。セラミック基体１０の厚みｃは、好ましくは０．１～１．０ｍｍ、より好ましくは０．２～０．８ｍｍ、さらに好ましくは０．３～０．６ｍｍである。

外部電極４２の厚みは、好ましくは０．１～３．０μｍである。端面の接続電極４１の厚みは、好ましくは０．１～３．０μｍである。外部電極４２が上記好ましい厚みを有することにより、保護すべき電子機器をより安定して配置及び電気的に接続することができる。接続電極４１が上記好ましい厚みを有することにより、内部電極３２及び外部電極４２とより安定して電気的に接続することができる。

外部電極４２は、従来、バリスタの外部電極に用いられている材料で構成されてもよいが、好ましくはスパッタ膜またはめっき膜、より好ましくはスパッタ膜である。スパッタ膜はスパッタリングにより形成することができる。めっき膜はめっきにより形成することができる。これにより、表面の平滑性（コプラナリティ）に優れた外部電極が得られ、電子機器を外部電極上に精度良く実装することができる。接続電極４１も、従来、バリスタの外部電極に用いられている材料で構成されてもよいが、好ましくはスパッタ膜またはめっき膜、より好ましくはスパッタ膜である。接続電極４１は、好ましくは、外部電極４２をスパッタで形成する際に、セラミック基体１０の端部に回り込むようにして、同時に形成される。このように回り込むようにして接続電極４１をスパッタで形成する場合、第２の主面側のマスクは不要であり、低コストで容易に接続電極４１を形成することができる。

外部電極４２及び接続電極４１は、好ましくは、同じ材料で構成される。外部電極４２の構成は、電子機器の実装、回路基板とのワイヤボンディング等の条件に適した構成であることができる。外部電極は、好ましくは、下地層としてＮｉ系被膜、Ｎｉ系被膜に隣接するＰｄ系被膜、及びＰｄ系被膜に隣接するＡｕ系被膜の３層構造を有する。主にＮｉ系被膜が耐熱性をもたらし、Ｐｄ系被膜が拡散防止効果層として機能し、Ａｕ系被膜がワイヤボンディングとの良好な親和性をもたらすことができる。これによりワイヤボンディングを良好に行うことができ、且つ電極の拡散が抑えられ良好な耐熱性を有することができる。Ｎｉ系被膜、Ｐｄ系被膜、及びＡｕ系被膜はそれぞれ、好ましくは０．０３～２μｍ、より好ましくは０．０５～１μｍの厚みを有する。これにより上記３層構造の効果をより安定して得ることができる。接続電極４１も、好ましくは、外部電極４２と同じ構成を有する。

内部電極３２間の間隔ｂ（誘電体３１の厚み）は、外部電極４２間の間隔ａよりも狭い。間隔ｂは、好ましくは間隔ａ×０．９以下、より好ましくは間隔ａ×０．８以下、さらに好ましくは間隔ａ×０．７以下、さらにより好ましくは間隔ａ×０．６以下、さらにより好ましくは間隔ａ×０．５以下である。間隔ａと間隔ｂとが上記関係にあることにより、外部電極４２間の第１の主面１１上を高電圧パルスが流れることを抑制することができ、良好なバリスタ特性を安定して得ることができる。外部電極４２間の間隔ａは、好ましくは５０～１５０μｍ、より好ましくは７０～１３０μｍ、さらに好ましくは９０～１１０μｍである。

好ましくは、バリスタ層３０は、セラミック基体１０の厚みｃに対して第１の主面から１／３以内の領域に位置する。この場合、バリスタ層３０は外部電極４２寄りに位置し、セラミック基板１３の厚みは、セラミック基体１０の厚みｃに対して２／３以上である。バリスタ層３０がセラミック基体１０の厚みｃに対して第１の主面から１／３以内の領域に存在することで、バリスタの保護機能を発揮しつつ、接続電極を外部電極４２側にのみ配置することができる。この場合、第１の主面から１／３以内の領域にバリスタ層３０が位置する限り、別の層が第１の主面から１／３以内の領域に存在してもよく、例えばバリスタ層３０と外部電極４２との間に、内部電極を含まない誘電体層や、絶縁体層等の他の層が存在してもよい。バリスタ層３０は、セラミック基体１０の厚みｃに対して第１の主面からより好ましくは１／４以内に位置する。

図２に例示するように、より好ましくは、バリスタ層３０は外部電極４２に隣接し、この場合、バリスタ層３０の厚みｄは、セラミック基体１０の厚みｃの好ましくは１／３以内、より好ましくは１／４以内である。

図３に、本実施形態の保護機能付き基体の製造プロセスの一例の模式図を示す。工程Ａでセラミック基板１３を準備し、工程Ｂでセラミック基板１３上に内部電極３２を配置し、工程Ｃでセラミック基板１３及び内部電極３２上に誘電体３１を配置する。誘電体及び内部電極の配置方法は、従来、バリスタの製造で用いられている任意の方法であることができ、好ましくは、内部電極パターンをスクリーン印刷で形成した誘電体のグリーンシートを、積層、圧着、及び焼成する方法である。セラミック基板１３についても、誘電体の配置方法と同様に、グリーンシートを積層、圧着、及び焼成して得ることができる。セラミック基板のグリーンシートとバリスタ層の内部電極を備えたグリーンシートとを積層して得られた積層体を圧着し次いで焼成してもよく、１枚または２枚以上のセラミック基板のグリーンシートを積層及び圧着を繰り返し、次いでバリスタ層の内部電極を備えたグリーンシートを積層及び圧着を繰り返して得られた積層体を焼成してもよい。例えば、工程Ｂにおいては、内部電極を形成したセラミック基板のグリーンシートを内部電極のないセラミック基板のグリーンシート上に積層しすることができる。工程Ｃにおいては、工程Ｂで得られた積層体の誘電体シート上に内部電極を印刷プロセスで配置してもよい。工程Ｂで得られた積層体上に、工程Ｃをとばして、工程Ｄで、内部電極を印刷した誘電体シートを積層してもよい。

工程Ｄでは、誘電体３１上に、誘電体３１を挟むように且つ最初に配置した１層目の内部電極３２と一部が対抗するように２層目の内部電極３２を配置し、工程Ｅで一層目の誘電体３１及び２層目の内部電極３２上に誘電体３１を配置して、焼成前のセラミック基体１０を得る。工程Ｂ～Ｅを繰り返して内部電極層と誘電体層をさらに形成してもよい。

工程Ｆで、焼成前のセラミック基体１０を脱バインダ及び焼成し、次いで端面に内部電極が露出するように短冊状にセラミック基体１０を切断する。図３の工程Ｆにおけるバリスタ層３０は、１層目の内部電極３２から２層目の誘電体３１までで構成される。切断方法は、従来、バリスタの製造に用いられている任意の方法であることができ、好ましくはダイシングである。

工程Ｇで、セラミック基体１０の第１の主面に金属膜４０及び端面に接続電極４１を形成する。金属膜４０及び接続電極４１の形成方法は、塗布、めっき、スパッタリング等が挙げられるが、好ましくはスパッタリングである。スパッタリングにより、セラミック基体１０の端面における内部電極３２の露出部まで回り込み且つ第２の主面に到達しないようにスパッタ膜を形成することができる。

工程Ｈで、金属膜４０を分離して外部電極４２を形成することができる。金属膜４０の分離方法は、レーザー、サンドブラスト等のトリミング方法であることができる。外部電極４２の形成後に、短冊状のセラミック基体１０を個片に分割して、保護機能付き基体１００を得ることができる。個片への分割は、ダイシング等の方法で行うことができる。

（実施形態２）
図４に、本開示の保護機能付き基体の別の実施形態の断面模式図を示す。図５に、図４の保護機能付き基体の断面模式図を示す。図６に、図５の保護機能付き基体とは接続電極（ビア）の位置が異なる保護機能付き基体の断面模式図を示す。本実施形態の保護機能付き基体においては、外部電極と内部電極とが、セラミック基体の内部の接続電極（ビア）で接続されている。

図４～６に示す保護機能付き基体２００は、第１の主面１１及び第２の主面１２を有する板状のセラミック基体１０と、第１の主面１１上の一対の外部電極４２とを備える。セラミック基体１０は、セラミック基板１３及びバリスタ層３０を含む。バリスタ層３０は、誘電体３１及び誘電体３１を挟んで一部が対向する複数の内部電極３２を含む。外部電極４２と内部電極３２とは、セラミック基体１０の内部の接続電極４４を介して電気的に接続されている。接続電極４４は、セラミック基体１０の内部に厚み方向に延在し、且つ、第２の主面１２に到達しないビアである。実施形態１と同様に、内部電極３２間の間隔は、外部電極４２間の間隔よりも狭い。

本実施形態においては、外部電極４２と内部電極３２とは接続電極４４を介して電気的に接続されており、接続電極４４は、外部電極４２と内部電極と３２をセラミック基体１０の内部で接続し且つ第２の主面１２に到達しないビアである。ビアはセラミック基体１０の厚み方法に延在する。ビアの直径は、好ましくは５０～３００μｍである。ビアが前記好ましい直径を有することにより、内部電極と外部電極とをより安定して電気的に接続することができる。ビアの形成方法は、従来行われている方法であることができ、例えばグリーンシートに孔を形成し、スクリーン印刷で電極ペーストを孔の内部の少なくとも一部を充填することにより、ビアを形成することができる。

本実施形態においては、セラミック基体１０の端面の接続電極は不要であるため、保護機能付き基体の端面の幅方向（回路基板の表面に平行方向）の寸法をより小さくすることができ、また、回路基板上の隣接する電子機器や基体に電圧パルスが短絡することをより抑制することができるので、電子機器及び保護機能付き基体を実装する回路基板のさらなる高密度実装または回路基板の面積をより小さくすることができる。

接続電極４４の長さは、実施形態１の接続電極４１と同様に、第２の主面１２に最も近い内部電極３２と接続できる長さであればよく、セラミック基体１０の厚みｃに対して、好ましくは１／２以下、より好ましくは１／３以下、さらに好ましくは１／４以下の長さを有する。ビアである接続電極４４の位置は、内部電極３２と外部電極４２とを接続可能であれば、特に制限されない。例えば、図５に示すように外部電極４２の中央位置に互いに並ぶ位置関係にあってもよく、図６に示すように、外部電極４２の両端側にずれた位置関係にあってもよい。

セラミック基体、内部電極、及び外部電極の上記以外の構成及び作製方法は、実施形態１と共通である。

（実施形態３）
図７に、本開示の保護機能付き基体の別の実施形態の外観斜視図を示す。図８に、図７の破線Ａ－Ａを通りセラミック基体１０の厚み方向に平行な面における断面模式図を示す。

図７及び図８に示す保護機能付き基体３００は、第１の主面１１及び第２の主面１２を有する板状のセラミック基体１０と第１の主面１１上の一対の外部電極４２とを備える。セラミック基体１０は、セラミック基板１３及びバリスタ層３０を含む。バリスタ層３０は、誘電体３１及び誘電体３１を挟んで一部が対向する複数の内部電極３２を含む。外部電極４２と内部電極３２とは接続電極４６を介して電気的に接続されている。接続電極４６は、セラミック基体１０の端面に厚み方向に延在し、且つ、第２の主面１２に到達しないビアである。実施形態１及び２と同様に、内部電極３２間の間隔は、外部電極４２間の間隔よりも狭い。

図７に示すように、接続電極４６はセラミック基体１０の端面に配置されているが、長手方向に分割したビア形状を有する。接続電極４６は、図７に示すようにビアの表面に沿って形成されていてもよく、ビアの内部を充填するように形成されていてもよい。ビア形状の接続電極４６の形成は、例えばグリーンシートに孔を形成し、スクリーン印刷で電極ペーストを孔の内部の少なくとも一部を充填し、長手方向に沿ってビアの内部の接続電極がセラミック基体１０の端部に露出するように切断することにより行うことができる。

接続電極４６の長さは、実施形態１の接続電極４１と同様に、第２の主面１２に最も近い内部電極３２と接続できる長さであればよく、好ましくは第２の主面に最も近い内部電極３２の露出部を完全に覆う長さである。接続電極４６の長さは、セラミック基体１０の厚みｃに対して、好ましくは１／２以下、より好ましくは１／３以下、さらに好ましくは１／４以下の長さを有する。本実施形態においては、接続電極４６はセラミック基体１０の端面に露出しているが、セラミック基体１０の内側にビアとして形成されているため、保護機能付き基体の端面の幅方向（回路基板の表面に平行方向）の寸法をより小さくすることができ、また、回路基板上の隣接する電子機器や基体に電圧パルスが短絡することをより抑制することができるので、電子機器及び保護機能付き基体を実装する回路基板のさらなる高密度実装または回路基板の面積をより小さくすることができる。

セラミック基体、内部電極、及び外部電極の上記以外の構成及び作製方法は、実施形態１及び２と共通である。

本開示はまた、上記の保護機能付き基体及び外部電極上の電子機器を含む電子デバイスを対象とする。図９に、実施形態１の保護機能付き基体の外部電極４２上に配置された電子機器５０を含む電子デバイス４００の断面模式図を示す。電子機器５０は、ＥＳＤやサージを含む高電圧パルスから保護すべきＬＥＤ、半導体等であることができる。電子機器５０の外部電極５２と第１の主面上の外部電極４２とが電気的に接続されている。外部電極４２にＡｕ系ペースト、Ａｕ／Ｓｎ系ペースト等の電極ペーストをディスペンサー等で塗布した上に、電子機器５０の外部電極５２を載せて、リフロー等の炉に投入して、外部電極５２と外部電極４２とを接合してもよい。

本開示はまた、回路基板、及び回路基板上の上記保護機能付き基体を含む電子回路基板を対象とする。図１０に、回路基板７０上に接着剤７２を介して配置された実施形態１の保護機能付き基体を含む電子回路基板５００の断面模式図を示す。回路基板７０及び接着剤７２は、従来、電子機器の実装に用いられているものであることができる。保護機能付き基体は、好ましくは、ワイヤボンディングにより、回路基板７０に電気的に接続される。図１０においては、外部電極４２と回路基板７０の電極７１とがワイヤ６０を介して、回路基板７０に電気的に接続されている。電極７１は、回路基板７０の設計に応じた位置であることができる。保護機能付き基体と回路基板７０との電気的接続は、接続電極４１と回路基板７０の電極７１とがワイヤ６０を介して接続されてもよい。ワイヤ６０は、従来用いられているワイヤであることができ、例えばＡｕ等である。

電子回路基板の保護機能付き基体の外部電極上に、保護すべき電子機器を配置することができる。図１１に、回路基板７０上に接着剤７２を介して配置された実施形態１の保護機能付き基体の外部電極４２上の電子機器５０を含む電子回路基板６００の断面模式図を示す。

１００ 保護機能付き基体
２００ 保護機能付き基体
３００ 保護機能付き基体
４００ 保護機能付き基体上の電子機器を含む電子デバイス
５００ 保護機能付き基体を含む電子回路基板
６００ 保護機能付き基体の外部電極上の電子機器を含む電子回路基板
１０ セラミック基体
１１ 第１の主面
１２ 第２の主面
１３ セラミック基板
３０ バリスタ層
３１ 誘電体
３２ 内部電極
４０ 金属膜
４１ 接続電極
４２ 第１の主面上の一対の外部電極
４４ 接続電極
４６ 接続電極
５０ 電子機器
５２ 電子機器の外部電極
６０ ワイヤ
７０ 回路基板
７１ 回路基板の電極
７２ 接着剤

Claims (8)

1. 第１の主面及び第２の主面を有する板状のセラミック基体と、
   前記セラミック基体に含まれるバリスタ層と、
   前記バリスタ層に含まれる誘電体及び前記誘電体を挟んで一部が対向する複数の内部電極と、
   前記第１の主面上の一対の外部電極と、
   前記外部電極と前記内部電極とを電気的に接続する接続電極と
   を備え、
   前記接続電極は、前記セラミック基体の厚み方向に延在し、且つ、前記第２の主面に到達しておらず、
   前記内部電極間の間隔ｂが、前記外部電極間の間隔ａよりも狭い
   保護機能付き基体。
2. 前記内部電極は、前記セラミック基体の端面に露出した露出部を有し、
   前記接続電極は、前記セラミック基体の端面に配置されている
   請求項１に記載の保護機能付き基体。
3. 前記接続電極は、前記外部電極と前記内部電極とを前記セラミック基体の内部で接続するビアである、請求項１に記載の保護機能付き基体。
4. 前記バリスタ層は、前記セラミック基体の厚みに対して前記第１の主面から１／３以内の領域に位置する、請求項１～３のいずれか一項に記載の保護機能付き基体。
5. 前記外部電極はスパッタ膜である、請求項１～４のいずれか一項に記載の保護機能付き基体。
6. 請求項１～５のいずれか一項に記載の保護機能付き基体、及び
   前記外部電極上の電子機器
   を含む電子デバイス。
7. 回路基板、及び
   前記回路基板上の請求項１～５のいずれか一項に記載の保護機能付き基体、
   を含む電子回路基板。
8. 前記外部電極上の電子機器を含む、請求項７に記載の電子回路基板。
   
   

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