JP2023053687A - Transmitter, receiver, signal processing device, signal transmission method and program - Google Patents
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Abstract
Description
特許法第３０条第２項適用申請有り 令和３年４月１日、株式会社アイ・ディ・ケイのウェブサイトにて発表。 該当アドレス ｈｔｔｐｓ：／／ｗｗｗ．ｉｄｋ．ｃｏ．ｊｐ／ｐｒｏｄｕｃｔｓ／ｐｒｏｄｕｃｔ＿ｄｅｔａｉｌ／？ｍｏｄｅｌ＝ＦＤＸ－ＳＡApplication for application of Article 30,
本発明は、信号伝送技術に関し、より詳細には、送信装置、受信装置、信号処理装置、信号伝送方法およびプログラムに関する。 The present invention relates to signal transmission technology, and more particularly to a transmitter, a receiver, a signal processor, a signal transmission method and a program.
近年、映像および音声を含むデジタル信号が、多くの電子機器の間で送受信されている。映像信号を通信するためのインタフェースとしては、ＨＤＭＩ（登録商標）、ＤＶＩ（登録商標）など、デジタル信号を送受信する規格に準拠したものを挙げることができる。 In recent years, digital signals including video and audio have been transmitted and received between many electronic devices. Examples of interfaces for communicating video signals include interfaces conforming to standards for transmitting and receiving digital signals, such as HDMI (registered trademark) and DVI (registered trademark).
ＨＤＭＩ（登録商標）デジタル信号を送受信する機器において、例えばボリューム調整や切替などの音声処理を行う場合、音声信号は、映像信号とは別に音声回路へ伝送される。ＨＤＭＩ（登録商標）デジタル信号において、音声信号は、例えば７．１ｃｈのＩ２Ｓ（Inter-IC Sound）フォーマットの通信で伝送されるところ、例えば７．１ｃｈの場合、信号数が７あるため、７本分の配線パターンが必要になる。信号線数が多くとも、ＨＤＭＩ（登録商標）の入出力数が少ない場合は大きな問題にはならないが、多入力多出力の装置においては、基板の配線パターンが膨大となり、特性を必要とするパターンの圧迫や基板層数を上げることによるコストの増加が発生する。 2. Description of the Related Art In a device that transmits and receives HDMI (registered trademark) digital signals, when audio processing such as volume adjustment and switching is performed, the audio signal is transmitted to an audio circuit separately from the video signal. In HDMI (registered trademark) digital signals, audio signals are transmitted, for example, by 7.1ch I2S (Inter-IC Sound) format communication. A wiring pattern is required. Even if the number of signal lines is large, it is not a big problem if the number of inputs and outputs of HDMI (registered trademark) is small. pressure and an increase in cost due to an increase in the number of substrate layers.
上記信号線の削減に関連して、特開２０２０－１６２０９４号公報（特許文献１）は、伝送すべき信号の種類が増加しても外部インタフェースのケーブルの本数の増加を抑制することを目的とした送受信システムを開示する。映像信号と比べて多様な音声信号および制御信号それぞれに対して信号線を割り当てると、信号線の本数が増加し、ケーブルが太線化することになるところ、信号線の本数およびケーブルの太線化を抑制しようとするものである。特許文献１の従来技術では、送受信システムにおいて、ラッチが、サンプリングクロックが指示するタイミングで複数の信号それぞれのレベルを保持し、その保持した複数の信号をパラレルデータ信号として出力する。符号化部は、ラッチから出力されたパラレルデータ信号に基づいて符号化されたパラレルデータ信号を生成して出力する。シリアライザは、符号化部から出力されたパラレルデータ信号に基づいてシリアルデータ信号を生成して出力する。サンプリングクロックは、複数の信号のうち最も高速な信号の伝送速度以上に高速な周波数を有する。
In relation to the reduction of the signal lines, Japanese Patent Application Laid-Open No. 2020-162094 (Patent Document 1) aims to suppress an increase in the number of external interface cables even if the types of signals to be transmitted increase. Disclosed is a transmission/reception system. When signal lines are assigned to each of the various audio signals and control signals compared to video signals, the number of signal lines increases and the cables become thicker. It is intended to suppress. In the prior art of
しかしながら、上記特許文献１の従来技術は、別体として設けられる二つの筐体の間で映像信号等を伝送する外部インタフェースに関する技術である。上記特許文献１の従来技術は、クロックおよびデータを1つの信号線で伝送する技術に関するものであり、クロックトレーニング信号を必要とし、スクランブラや８Ｂ１０Ｂなどの符号化が用いられ、構成が複雑化してしまう。さらに、クロック信号およびデータをまとめてシリアル化するため、高周波成分が多くなり、正しいデータを伝送するための工夫が必要になる。また、特許文献１は、２チャンネルステレオ音声信号を伝送する技術について言及があるが、７．１ｃｈなどの複数のシリアルデータ信号を伝送する技術について言及はない。また、特許文献１の技術は、サンプリング情報など音声以外の情報の伝送機能がなく、音声伝送に高速で非同期のサンプリングクロックを必要する。
However, the prior art of
したがって、依然として、スイッチ装置などの装置内部のモジュール間の信号伝送に適した、配線パターンの縮小を可能とする技術が求められていた。 Therefore, there is still a demand for a technique that enables a reduction in wiring pattern suitable for signal transmission between modules inside a device such as a switch device.
本発明は、上記従来技術を鑑みてなされたものであり、本発明は、装置内でのシリアルデータ伝送で用いる信号線数を削減し、ひいては、信号線にかかる配線パターンを削減することが可能な送信装置、受信装置、信号処理装置、信号伝送方法、送信装置を実現するためのプログラムおよび受信装置を実現するためのプログラムを提供することを目的とする。 The present invention has been made in view of the above-mentioned prior art, and the present invention can reduce the number of signal lines used for serial data transmission within a device, and furthermore, reduce the wiring pattern associated with the signal lines. An object of the present invention is to provide a transmitting device, a receiving device, a signal processing device, a signal transmission method, a program for realizing the transmitting device, and a program for realizing the receiving device.
本発明では、上記課題を解決するために、下記特徴を有する送信装置を提供する。送信装置は、入力クロック信号の入力を受けるクロック入力部と、入力クロック信号に同期した１以上の入力シリアルデータ信号の入力を受ける１以上のデータ入力部とを含む。送信装置は、また、入力クロック信号の所定数倍の伝送クロック信号を出力する伝送クロック出力部と、１以上の入力シリアルデータ信号を、伝送クロック信号に同期した伝送シリアルデータ信号に変換する変換部とを含む。送信装置は、さらに、伝送シリアルデータ信号中に制御データを挿入する挿入部と、伝送シリアルデータ信号を出力する伝送データ出力部とを含む。 In order to solve the above problems, the present invention provides a transmission device having the following features. The transmitter includes a clock input section for receiving an input clock signal, and one or more data input sections for receiving one or more input serial data signals synchronized with the input clock signal. The transmission device also includes a transmission clock output unit that outputs a transmission clock signal that is a predetermined multiple of the input clock signal, and a conversion unit that converts one or more input serial data signals into transmission serial data signals synchronized with the transmission clock signal. including. The transmitting device further includes an insertion section for inserting control data into the transmission serial data signal, and a transmission data output section for outputting the transmission serial data signal.
本発明では、さらに、下記特徴を有する受信装置が提供される。受信装置は、伝送クロック信号の入力を受ける伝送クロック入力部と、伝送クロック信号に同期した伝送シリアルデータ信号の入力を受ける伝送データ入力部とを含む。受信装置は、また、伝送クロック信号の所定数分の１の出力クロック信号を生成するクロック生成部と、伝送シリアルデータ信号から制御データを検出する検出部と、伝送シリアルデータ信号を、出力クロック信号に同期した１以上の出力シリアルデータ信号に変換する変換部とを含む。受信装置は、さらに、１以上の出力シリアルデータ信号を出力する１以上のデータ出力部とを含む。 The present invention further provides a receiving device having the following features. The receiver includes a transmission clock input section for receiving a transmission clock signal and a transmission data input section for receiving a transmission serial data signal synchronized with the transmission clock signal. The receiving device further includes a clock generation unit that generates an output clock signal that is 1/a predetermined number of the transmission clock signal, a detection unit that detects control data from the transmission serial data signal, and a transmission serial data signal as the output clock signal. and a conversion unit for converting to one or more output serial data signals synchronized to. The receiving device further includes one or more data outputs for outputting one or more output serial data signals.
本発明では、さらに、下記特徴を有する信号伝送方法が提供される。信号伝送方法は、送信側で、入力クロック信号に同期した１以上の入力シリアルデータ信号を、入力クロック信号の所定数倍の伝送クロック信号に同期した伝送シリアルデータ信号に変換するステップを含む。信号伝送方法は、また、送信側で、伝送シリアルデータ信号中に制御データを挿入するステップを含む。信号伝送方法は、さらに、送信側から受信側へ、伝送クロック信号および伝送シリアルデータ信号を伝送するステップを含む。信号伝送方法は、またさらに、受信側で、伝送クロック信号に同期した伝送シリアルデータ信号から制御データを検出するステップと、受信側で、伝送シリアルデータ信号を、伝送クロック信号の所定数分の１の出力クロック信号に同期した１以上の出力シリアルデータ信号に変換するステップとを含む。 The present invention further provides a signal transmission method having the following features. The signal transmission method includes, on the transmitting side, converting one or more input serial data signals synchronized with an input clock signal into transmission serial data signals synchronized with a transmission clock signal that is a predetermined multiple of the input clock signal. The signal transmission method also includes, at the transmitting end, inserting control data into the transmitted serial data signal. The signal transmission method further includes transmitting the transmit clock signal and the transmit serial data signal from the sender to the receiver. The signal transmission method further comprises, on the receiving side, detecting control data from the transmission serial data signal synchronized with the transmission clock signal; into one or more output serial data signals synchronous with the output clock signal of the .
本発明では、さらに、上記いずれかの送信装置、上記いずれかの受信装置またはこれらの両方を備えることを特徴とする信号処理装置が提供される。本発明では、さらに、上記送信装置を実現するためのプログラムが提供される。本発明では、さらに、上記受信装置を実現するためのプログラムが提供される。 The present invention further provides a signal processing apparatus comprising any of the above transmitters, any of the above receivers, or both. The present invention further provides a program for realizing the transmission device. The present invention further provides a program for realizing the receiving device.
上記構成により、装置内でのシリアルデータ伝送で用いる信号線数を削減し、ひいては、信号線にかかる配線パターンを削減することが可能となる。 With the above configuration, it is possible to reduce the number of signal lines used for serial data transmission within the apparatus, and thus to reduce the wiring patterns for the signal lines.
以下、本発明の実施形態について説明するが、本発明の実施形態は、以下に説明するものに限定されない。なお、以下に説明する実施形態では、送信装置および受信装置を備える信号処理装置として、マトリックス型スイッチ装置を一例として説明する。 Embodiments of the present invention will be described below, but the embodiments of the present invention are not limited to those described below. Note that in the embodiments described below, a matrix switch device will be described as an example of a signal processing device that includes a transmitter and a receiver.
図１は、本発明の実施形態によるマトリックス型スイッチ装置１００の全体構成を示す。図１に示すマトリックス型スイッチ装置１００は、ＣＰＵ（Central Processing Unit）１０２と、操作部１０４と、映像音声マトリックススイッチ１０６と、それぞれ１以上の映像入力を備える１以上の入力ボード１１０ａ～１１０ｚと、それぞれ１以上の映像出力を備える１以上の出力ボード１２０ａ～１２０ｚと、オーディオ・ボード１３０とを含み構成される。
FIG. 1 shows the overall configuration of a
本発明の実施形態によるマトリックス型スイッチ装置１００は、複数の映像入力と複数の映像出力とを多対多で接続するスイッチ装置である。なお、説明する実施形態では、信号処理装置が、複数の映像入力および複数の映像出力間を多対多で接続するマトリックス型スイッチ装置として構成されるものとして説明するが、本発明の実施形態による信号処理装置は、特に限定されるものではない。他の実施形態では、信号処理装置は、複数の映像入力のうちの選択された１つと、複数の映像出力のうちの選択された１つとを接続するよう構成されたスイッチ装置であってもよい。他の実施形態では、信号処理装置は、１つの映像入力と、複数の映像出力のうちの複数とを接続する分配器として構成されてもよいし、複数の映像入力のうちの選択された１つと、１つの映像出力とを接続する切替器として構成されてもよいし、１つの映像入力と、１つの映像出力とを接続する中継器として構成されてもよい。また、映像信号には、映像および音声が含まれ得るところ、信号処理装置は、映像信号および音声信号の両方を処理するものに限定されず、音声信号のみを処理するものであってもよい。
A
ＣＰＵ１０２は、マトリックス型スイッチ装置１００の全体制御を行う。操作部１０４は、マトリックス型スイッチ装置１００に対する入力操作を行うためのボタン、バー、スイッチ、キーボード、マウスなどの入力装置、および、装置の設定状態などを標示するためのＬＣＤ（Liquid Crystal Display）ディスプレイ、有機ＥＬ（Electro-Luminescence）ディスプレイ、蛍光表示管またはＶＦＤ（Vacuum fluorescent display）、キャラクタ・ディスプレイ、ＬＥＤ（Light-Emitting Diode）インジケータなどの出力装置を備える。操作部１０４を用いることで、複数の映像入力と複数の映像出力との間のマッピングを設定することができる。
The
入力ボード１１０は、映像デジタル信号の入力を受けるための装置であり、マトリックス型スイッチ装置１００の筐体（例えばその中のバックパネルのプリント基板）が備えるスロットに挿入される。各入力ボード１１０には、１または複数の映像入力端子が設けられており、各映像入力端子には、外部のカメラ、ＤＶＤ（Digital Versatile Disc）プレーヤ、Ｂｌｕ－ｒａｙ（登録商標）プレーヤ、パーソナルコンピュータ、中継器などが備える映像出力端子がケーブルを介して接続される。映像入力端子のインタフェース規格としては、特に限定されるものではないが、ＨＤＭＩ（登録商標）を例示することができる。ＨＤＭＩ（登録商標）を用いる場合は、映像信号とともに音声信号が入力され得る。入力ボード１１０の数は、特に限定されるものではなく、１以上の任意の数とすることができる。同様に、入力ボード１１０毎の映像入力端子の数も、１以上の任意の数とすることができる。
The
出力ボード１２０は、映像デジタル信号を出力するための装置であり、マトリックス型スイッチ装置１００の筐体（例えばその中のバックパネルのプリント基板）が備えるスロットに挿入される。各出力ボード１２０には、１または複数の映像出力端子が設けられており、各映像出力端子には、外部のディスプレイ、ＤＶＤレコーダ、Ｂｌｕ－ｒａｙ（登録商標）レコーダ、中継器などが備える映像入力端子が接続される。映像出力端子のインタフェース規格としては、特に限定されるものではないが、ＨＤＭＩ（登録商標）を例示することができる。ＨＤＭＩ（登録商標）を用いる場合は、映像信号とともに音声信号が出力され得る。出力ボード１２０の映像出力端子の数は、特に限定されるものではなく、１以上の任意の数とすることができる。同様に、出力ボード１２０毎の入力数も、１以上の任意の数とすることができる。
The
映像音声マトリックススイッチ１０６は、１以上の入力ボード１１０と、１以上の出力ボード１２０とに接続されており、１以上の入力ボード１１０が備える複数の映像入力端子と、１以上の出力ボード１２０が備える複数の映像入力端子との接続の対応関係を切り替える。いずれの映像入力端子に入力された映像デジタル信号がいずれの映像出力端子から出力されるかは、例えば、操作部１０４などの設定画面や、別途設けられるＷｅｂインタフェースを介してブラウザなどから設定可能である。映像音声マトリックススイッチ１０６は、映像入力／出力端子毎に映像信号および音声信号を管理しており、映像信号に重畳（エンベッド）された音声信号を、チャンネル切換時に映像信号と連動して切り替える。
The video/
オーディオ・ボード１３０は、音声信号の入出力を行うための装置であり、マトリックス型スイッチ装置１００の筐体（例えばその中のバックパネルのプリント基板）が備えるスロットに挿入される。オーディオ・ボード１３０は、１以上の入力ボード１１０ａ～１１０ｚと接続されてよく、各映像入力端子に入力された映像デジタル信号のうちの音声信号の入力を受けることができる。入力された音声信号は、例えば、オーディオ・ボード１３０が備える音声出力端子から出力することができる。オーディオ・ボード１３０は、また、１以上の出力ボード１２０ａ～１２０ｚと接続されてもよく、音声信号を、各映像出力端子から出力される映像デジタル信号に重畳することができる。ここで、重畳するための音声信号は、オーディオ・ボード１３０が備える音声入力端子から入力され得る。
The
なお、説明の便宜上、入力ボード１１０、出力ボード１２０およびオーディオ・ボード１３０のみを示したが、他のボード、ユニットおよび入出力端子を備えてもよいし、さらに、入力ボード１１０、出力ボード１２０およびオーディオ・ボード１３０の一部が備えられていなくてもよい。例えば、ＨＤＭＩ（登録商標）以外の映像入力／出力端子を備える入力ボードや出力ボードが備えられていてもよいし、入力ボード１１０および出力ボード１２０に代えて、あるいはこれらと共に、映像入力端子および映像出力端子の両方を備える入出力ボードが備えていてもよい。他の入出力端子として、ＲＳ－２３２Ｃ（Recommended Standard 232 version C）やＬＡＮ（Local Area Network）コネクタが備えられていてもよいし、他のユニットとして、一方の電源に障害があった際に他方の正常な電源から電力を供給するための二重化電源ユニット、ファンユニットが備えられてもよい。
For convenience of explanation, only the
なお、説明する実施形態において、入力ボード１１０、出力ボード１２０およびオーディオ・ボード１３０が、それぞれ、マトリックス型スイッチ装置１００が備えるバックパネルの各種ボードが装着可能なスロットに挿入されるものとして説明した。しかしながら、実装形式は、これに限定されるものではなく、他の実施形態では、所定数の入力ボード１１０、出力ボード１２０およびオーディオ・ボード１３０が固定的にマトリックス型スイッチ装置１００に備えられていてもよい。
In the described embodiment, the
図２は、本発明の実施形態によるマトリックス型スイッチ装置１００が備える入力ボード１１０、出力ボード１２０およびオーディオ・ボード１３０のより詳細な構成を示す。以下、図２を参照しながら、まず、入力ボード１１０の詳細な構成について説明する。図２に示すように、入力ボード１１０は、ＣＰＵ１１２と、１以上の送信回路１１４（図２中、１つの送信回路に代表的に符番が付されている。）と、それぞれ送信回路１１４に接続される１以上のＨＤＭＩ（登録商標）レシーバ（以下、単にレシーバと参照する。）１１６（同様に、図２中、１つのレシーバに代表的に符番が付されている。）と、それぞれレシーバ１１６に接続される１以上のコネクタ１１８（同様に、図２中、１つのコネクタに代表的に符番が付されている。）とを含み構成される。
FIG. 2 shows a more detailed configuration of the
ＣＰＵ１１２は、入力ボード１１０の全体制御を行う。コネクタ１１８は、ＨＤＭＩ（登録商標）Ｔｙｐｅ－Ａ、Ｔｙｐｅ－Ｃ，Ｔｙｐｅ－Ｄなどのコネクタである。レシーバ１１６は、ＨＤＭＩ（登録商標）インタフェースをサポートするレシーバであり、ＴＭＤＳ（Transition Minimized Differential Signaling）信号の入力を受けて、映像信号および音声信号を出力する。各レシーバ１１６が出力する音声信号は、送信回路１１４に入力される。音声信号は、７．１ｃｈフォーマットなどのＩ２Ｓ規格に準拠した音声信号であり、特に限定されるものではないが、３２ｋＨｚ～１９２ｋＨｚのサンプリング周波数でサンプリングされた、量子化ビット数が１６～２４のマルチチャンネルリニアＰＣＭ（Pulse Code Modulation）形式のデジタルデータである。なお、音声信号は、７．１ｃｈ（８チャンネル）フォーマットに限定されるものではなく、２．０ｃｈ、５．１ｃｈの音声信号であってもよい。
The
送信回路１１４は、レシーバ１１６から入力された音声信号を、本発明の実施形態による所定形式の伝送信号に変換し、変換された伝送信号を出力する。送信回路１１４から出力された伝送信号は、入力ボード側スロット、プリント基板内の配線パターン、オーディオ・ボード側スロットを経由して、オーディオ・ボード１３０に入力される。
なお、以下の説明では、音声信号に対する処理について説明するが、映像信号や制御信号についての説明は、省略されるか、あるいは簡略化される。特定の実施形態においては、レシーバ１１６から出力される映像信号は、上述した映像音声マトリックススイッチ１０６を介して、出力ボード１２０に出力される。映像信号の解像度は、特に限定されるものではないが、ＨＤ（High Definition）、４Ｋ、８Ｋなど任意のものであってよい。
In the following explanation, the processing for the audio signal will be explained, but the explanation for the video signal and the control signal will be omitted or simplified. In a specific embodiment, the video signal output from
また、説明する実施形態では、入力ボード１１０は、４組のコネクタ１１８およびレシーバ１１６、つまり、４つの映像入力端子を備えている。送信回路１１４は、典型的には、すべての映像入力端子に入力された映像入力信号に重畳された音声信号（つまり４つの音声信号）を出力（変換された所定方式の各伝送信号として）することができ、以下の説明では、４つすべての音声信号が出力されるものとする。つまり、送信回路１１４は、入力ボード１１０に備えられる映像入力端子の数の分だけ設けられる。しかしながら、特に限定されるものではなく、複数の映像入力信号のうちの選択された一部（１または複数）に対応する音声信号を出力することとしてもよい。
Also, in the described embodiment, the
以下、さらに図２を参照しながら、オーディオ・ボード１３０の詳細な構成について説明する。図２に示すように、オーディオ・ボード１３０は、音声マトリックススイッチ１３２と、受信回路１３４と、オーディオ出力回路１３６と、音声出力端子１３８とを含み構成される。
The detailed configuration of the
（受信系の）音声マトリックススイッチ１３２は、各入力ボード１１０の１以上の送信回路１１４と信号線を介して接続されており、入力される１以上の伝送信号のうちの所定数の伝送信号を受信回路１３４に出力する。例えば、４つの映像入力を有する入力ボード１１０が８つある場合は、音声マトリックススイッチ１３２に３２の伝送信号が入力され、そのうちの選択された所定数（例えば４）の伝送信号が受信回路１３４に入力される。つまり、伝送信号の数の分の信号線が設けられる。なお、説明の便宜上、音声出力端子１３８および音声出力が、１つだけ設けられるものとして説明するが、音声出力端子１３８および音声出力が複数あってもよい。複数ある場合は、音声マトリックススイッチ１３２は、音声出力端子１３８の数の分だけ、受信回路１３４に伝送信号を出力する。
The (receiving system)
受信回路１３４は、入力ボード１１０の送信回路１１４から、入力側スロット、プリント基板内の配線パターン、オーディオ側スロット、音声マトリックススイッチ１３２を経由して入力された、本発明の実施形態による所定方式の伝送信号を、Ｉ２Ｓ規格に準拠した音声信号に変換し、出力する。受信回路１３４から出力された音声信号は、オーディオ出力回路１３６に入力される。受信回路１３４は、音声出力端子１３８の数の分だけ、受信処理を行う回路ブロックを有する。
The receiving
オーディオ出力回路１３６は、Ｉ２Ｓ規格に準拠した音声信号を処理し、処理後の音声信号を音声出力端子１３８から出力する。ここで、オーディオ出力回路１３６が担当する処理としては、特に限定されるものではないが、例えば、Ｉ２Ｓ規格に準拠した音声デジタル信号を、Ｄ／Ａコンバータにより、アナログ音声信号に変換する処理を挙げることができる。なお、７．１ｃｈの音声信号をステレオ音声信号に変換して出力する場合は、マルチチャンネルリニアＰＣＭ信号をダウンミックスして出力がなされる。
The
オーディオ・ボード１３０は、図２に示すように、さらに、送信系の構成を備えることができ、より具体的には、送信系の音声マトリックススイッチ１４２と、送信回路１４４と、オーディオ入力回路１４６と、音声入力端子１４８とを含み構成される。
As shown in FIG. 2, the
音声入力端子１４８は、外部からの音声信号の入力を受けて、入力された音声信号をオーディオ入力回路１４６に出力する。オーディオ入力回路１４６は、入力された所定の音声信号を処理して、Ｉ２Ｓ規格に準拠した音声信号を送信回路１４４に出力する。ここで、オーディオ入力回路１４６が担当する処理としては、特に限定されるものではないが、例えば、Ａ／Ｄコンバータにより、入力されたアナログ音声信号をＩ２Ｓ規格に準拠した音声デジタル信号に変換する処理を挙げることができる。なお、ステレオ音声信号を、７．１ｃｈの音声信号に変換する場合は、８チャンネルのうちの２チャンネルだけに変換することとしてもよいし、アップミックスしてチャンネル拡張してもよい。
送信回路１４４は、オーディオ入力回路１４６から入力されるＩ２Ｓ規格に準拠した音声信号を、本発明の実施形態による所定方式の伝送信号に変換し、変換された伝送信号を、音声マトリックススイッチ１４２、オーディオ側スロット、プリント基板内の配線パターン、出力ボード側スロットを経由して、出力ボード１２０に出力する。なお、説明の便宜上、音声入力端子１４８は、１つだけ設けられるものとして説明するが、音声入力端子１４８が複数あってもよく、その場合、送信回路１４４は、音声入力端子１４８の数の分だけ、送信処理を行う回路ブロックを有し、音声マトリックススイッチ１４２に、音声入力端子１４８の数の分だけ、伝送信号を入力する。
The
なお、図２は、変形例の実施形態も示されており、点線１３０ａで示す境界で示すように、送信系のコンポーネントのみを備えるボード、受信系のコンポーネントのみを備えるボードであってもよい。さらに、オーディオ出力回路１３６、オーディオ入力回路１４６、音声出力端子１３８および音声入力端子１４８を備えるように、入力および出力を別個に処理するのではなく、破線で示すように、入力および出力を一体的に処理するオーディオ入出力回路１５０および音声入出力端子１５２を備えてもよい。オーディオ入出力回路１５０は、例えば、Ｉ２Ｓ音声信号と、ネットワークオーディオ規格に準拠した音声信号との相互の変換処理を行うことができる。音声入出力端子１５２は、ネットワークオーディオ規格に準拠した音声信号の入出力を行うことができる。ネットワークオーディオの規格としては、特に限定されるものではないが、例えば、Ａｕｄｉｎａｔｅ社のＤａｎｔｅ規格の音声信号を採用することができる。
Note that FIG. 2 also shows a modified embodiment, and as indicated by the boundary indicated by the dotted
以下、さらに図２を参照しながら、出力ボード１２０の詳細な構成について説明する。図２に示すように、出力ボード１２０は、ＣＰＵ１２２と、１以上の受信回路１２４（図２中、１つの受信回路に代表的に符番が付されている。）と、それぞれ受信回路１２４に接続される１以上のＨＤＭＩ（登録商標）トランスミッタ（以下、単にトランスミッタと参照する。）１２６（同様に、図２中、１つのトランスミッタに代表的に符番が付されている。）と、それぞれトランスミッタ１２６に接続される１以上のコネクタ１２８（同様に、図２中、１つのコネクタに代表的に符番が付されている。）とを含み構成される。
The detailed configuration of the
ＣＰＵ１２２は、出力ボード１２０の全体制御を行う。コネクタ１２８は、ＨＤＭＩ（登録商標）Ｔｙｐｅ－Ａ、Ｔｙｐｅ－Ｃ，Ｔｙｐｅ－Ｄなどのコネクタである。トランスミッタ１２６は、ＨＤＭＩ（登録商標）インタフェースをサポートするトランスミッタであり、映像信号と、Ｉ２Ｓによる音声信号の入力を受けて、コネクタ１２８にＴＭＤＳ信号を出力する。
The
受信回路１２４は、外部から受信した本発明の実施形態による所定方式の伝送信号をＩ２Ｓ音声信号に変換し、変換されたＩ２Ｓ音声信号をトランスミッタ１２６に出力する。なお、説明する実施形態では、出力ボード１２０は、４組のコネクタ１２８およびトランスミッタ１２６、つまり４つの映像出力端子を備えている。受信回路１２４は、オーディオ・ボード１３０の音声マトリックススイッチ１４２と信号線を介して接続されており、４つの映像出力を有する出力ボード１２０の場合は、４つの受信回路１２４に４つ分の信号線が接続され得る。オーディオ・ボード１３０について説明を補足すると、音声マトリックススイッチ１４２は、各出力ボード１２０の受信回路１２４と、各出力ボード１２０が備える映像出力端子の数の分の信号線で接続されている。例えば、４つの映像出力を有する出力ボード１２０が８つある場合は、音声マトリックススイッチ１４２は、３２の出力を有する。音声マトリックススイッチ１４２により、選択された任意の映像出力端子の映像出力信号に、音声入力端子１４８に入力された音声信号を重畳することができる。
The receiving
なお、説明する実施形態では、ＨＤＭＩ（登録商標）レシーバ、ＨＤＭＩ（登録商標）トランスミッタを備え、映像入力信号および映像出力信号は、ＨＤＭＩ（登録商標）規格のＴＭＤＳであるものとして説明するが、特に限定されるものではない。特定の実施形態において、トランスミッタ１２６およびレシーバ１１６は、ＬＳＩで構成されており、送信回路１１４，１４４および受信回路１２４，１３４は、ＦＰＧＡ（Field-Programmable Gate Array）などによって構成される。
It should be noted that in the described embodiment, an HDMI (registered trademark) receiver and an HDMI (registered trademark) transmitter are provided, and the video input signal and the video output signal are HDMI (registered trademark) standard TMDS. It is not limited. In a specific embodiment,
オーディオ・ボード１３０を搭載することで、映像入力信号に重畳されたデジタル音声信号を、アナログ音声信号またはネットワークオーディオ信号に変換して出力することができる。また、アナログ音声信号またはネットワークオーディオ信号を、デジタル音声信号に変換し、任意の映像出力信号に重畳することができる。
By installing the
図１および図２に示した実施形態において、本発明の実施形態による信号伝送方法は、任意の映像入力信号に重畳されたデジタル音声信号を、アナログ音声信号またはネットワークオーディオ信号として出力するフローにおいて、入力ボード１１０の送信回路１１４およびオーディオ・ボード１３０の受信回路１３４間の信号伝送に適用することができる。また、本発明の実施形態による信号伝送方法は、アナログ音声信号またはネットワークオーディオ信号を、デジタル音声信号として任意の映像出力信号に重畳するフローにおいて、オーディオ・ボード１３０の送信回路１４４および出力ボード１２０の受信回路１２４間の信号伝送に適用することができる。あるいは、本発明の実施形態による信号伝送方法は、任意の映像入力信号を任意の映像出力端子から出力するフローにおいて、入力ボード１１０から出力ボード１２０に音声信号を伝送する際の信号伝送に適用してもよい。
In the embodiment shown in FIGS. 1 and 2, the signal transmission method according to the embodiment of the present invention includes, in the flow of outputting a digital audio signal superimposed on an arbitrary video input signal as an analog audio signal or a network audio signal, It can be applied to signal transmission between the transmitting
図３は、本発明の実施形態によるマトリックス型スイッチ装置１００におけるレシーバ－送信回路間、送信回路－受信回路間および受信回路－トランスミッタ間の信号線の構成を示す。本発明の実施形態によるマトリックス型スイッチ装置１００においては、送信回路１１４側で、７．１ｃｈデジタルオーディオフォーマットであるＩ２Ｓの７信号を２信号に変換して、信号線を介して、受信回路側へ伝送する。受信回路１２４側では、２信号の伝送信号を受信した後、元の７．１ｃｈデジタルオーディオフォーマットであるＩ２Ｓの７信号に復元する。これにより、従来では７信号分の信号線が必要であったところ、２信号として、５信号分の信号線数の削減を図る。なお、図３では、送信回路および受信回路にはそれぞれレシーバおよびトランスミッタが接続されているが、一方がオーディオ・ボード１３０である場合は、トランスミッタに代えてオーディオ出力回路が、レシーバに代えてオーディオ入力回路が接続される。
FIG. 3 shows the configuration of signal lines between receivers and transmission circuits, between transmission circuits and reception circuits, and between reception circuits and transmitters in the
図３に示すように、レシーバ１１６から送信回路１１４へは、第１～第３の入力端子（ＩＮ１～ＩＮ３）を介して、マスタークロック信号（ＭＣＬＫ）、シリアルクロック信号（ＳＣＬＫ）およびＬＲクロック信号（ＬＲＣＬＫ）の３つのクロック信号が入力される。レシーバ１１６から送信回路１１４へは、さらに、第４～第７の入力端子（ＩＮ４～ＩＮ７）を介して、７．１ｃｈ（８チャンネル）に対応した４ストリームのシリアルデータ信号（ＳＤ０～ＳＤ３）が入力される。そして、送信回路１１４は、この７信号を２信号に変換し、第１および第２の出力端子（ＯＵＴ１，ＯＵＴ２）を介して、伝送クロック信号および伝送シリアルデータ信号を出力する。送信回路１１４の入出力は、下記表１にまとめられる。なお、ＬＲクロック（ＬＲＣＬＫ）信号は、音声のサンプリング周波数の信号であり、特に限定されるものではないが、３２ｋＨｚ、４４．１ｋＨ、４８ｋＨｚ、８８．２ｋＨｚ、９６ｋＨｚおよび１９２ｋＨｚのいずれかが選択される。なお、レシーバ１１６からは、映像信号も出力されるが、ここでは説明を割愛する。
As shown in FIG. 3, a master clock signal (MCLK), a serial clock signal (SCLK) and an LR clock signal are transmitted from the
送信回路１１４について概要を説明すると、送信回路１１４は、Ｉ２Ｓフォーマットの複数のシリアルデータ（ＳＤ０～ＳＤ３）を並列化し、シリアルクロック（ＳＣＬＫ）の周波数を所定数倍（好ましくは整数倍であり、説明する実施形態においては４倍）した伝送クロックに合わせて再度直列化する。その際に、直列化したデータの先頭にデコード用データ（ヘッダデータ）が挿入される。これにより、通信開始時の受信側でのデータの先頭（基準位置）の認識と、途切れた際の再認識とが可能となる。シリアルクロック信号（ＳＣＬＫ）の４倍の周波数の伝送クロックは、そのようにマスタークロック信号（ＭＣＬＫ）をレシーバ１１６に設定することによって生成することができる。
To give an overview of the
上述したシリアルクロック信号（ＳＣＬＫ）は、本実施形態における入力クロック信号を構成し、シリアルクロック信号（ＳＣＬＫ）の入力を受ける入力端子（ＩＮ２）が、本実施形態におけるクロック入力部を構成する。各シリアルデータ信号（ＳＤ０～ＳＤ３）は、本実施形態における入力シリアルデータ信号を構成し、各シリアルデータ信号（ＳＤ０～ＳＤ３）が入力される入力端子（ＩＮ４～ＩＮ７）が、本実施形態におけるデータ入力部を構成する。ＬＲクロック信号（ＬＲＣＬＫ）は、シリアルデータ信号（ＳＤ０～ＳＤ３）中のチャンネル区間を示す、本実施形態における第２入力クロックを構成し、ＬＲクロック信号（ＬＲＣＬＫ）の入力を受ける入力端子（ＩＮ３）が、本実施形態における第２クロック入力部を構成する。また、伝送クロック信号は、入力クロック信号の整数倍（周波数が４倍）の伝送クロック信号を構成し、伝送クロック信号が出力される出力端子（ＯＵＴ１）が、伝送クロック出力部を構成する。伝送シリアルデータ信号が出力される出力端子（ＯＵＴ２）が、伝送データ出力部を構成する。 The serial clock signal (SCLK) described above constitutes the input clock signal in this embodiment, and the input terminal (IN2) that receives the input of the serial clock signal (SCLK) constitutes the clock input section in this embodiment. Each serial data signal (SD0 to SD3) constitutes an input serial data signal in this embodiment, and the input terminals (IN4 to IN7) to which each serial data signal (SD0 to SD3) is input are the data in this embodiment. Configure the input section. The LR clock signal (LRCLK) indicates the channel section in the serial data signals (SD0 to SD3), constitutes the second input clock in this embodiment, and the input terminal (IN3) for receiving the LR clock signal (LRCLK). constitutes the second clock input section in this embodiment. Further, the transmission clock signal constitutes a transmission clock signal that is an integral multiple (four times the frequency) of the input clock signal, and the output terminal (OUT1) from which the transmission clock signal is output constitutes a transmission clock output section. An output terminal (OUT2) from which a transmission serial data signal is output constitutes a transmission data output section.
一方、受信回路１２４へは、図３に示すように、送信回路から、２つの入力端子（ＩＮ１，ＩＮ２）を介して、伝送クロック信号および伝送シリアルデータ信号が入力される。受信回路１２４からトランスミッタ１２６へは、第１～第３の出力端子（ＯＵＴ１～ＯＵＴ３）を介して、マスタークロック信号（ＭＣＬＫ）、シリアルクロック信号（ＳＣＬＫ）およびＬＲクロック信号（ＬＲＣＬＫ）の３つのクロック信号が出力される。受信回路１２４からトランスミッタ１２６へは、さらに、第４～第７の出力端子（ＯＵＴ４～ＯＵＴ７）を介して、８チャンネルに対応する４ストリームのシリアルデータ信号（ＳＤ０～ＳＤ３）が出力される。受信回路１２４の入出力を下記表２にまとめる。なお、トランスミッタ１２６へは、映像信号も入力されるが、ここでは説明を割愛する。
On the other hand, as shown in FIG. 3, a transmission clock signal and a transmission serial data signal are input from the transmission circuit to the
受信回路１２４について概要を説明すると、受信回路１２４は、伝送シリアルデータ信号をＩ２Ｓフォーマットの複数のシリアルデータ（ＳＤ０～ＳＤ３）に変換する。送信側にて直列化された伝送シリアルデータ信号と伝送クロック信号との入力を受けて、所定回数のヘッダデータが正常に認識されると、受信回路１２４は、デコード処理を開始する。受信回路１２４は、デコード開始後もヘッダデータを常に監視し、ヘッダデータが正常に受信できない場合はその後のデータも破損していると考えられるためやり直しを行う。これにより、データが正常に受信できるようにする。伝送クロック信号にてＩ２Ｓ信号のシリアルクロック信号（ＳＣＬＫ）およびＬＲクロック信号（ＬＲＣＬＫ）を生成し、ＬＲクロック信号（ＬＲＣＬＫ）に同期して、Ｉ２Ｓフォーマットに変換し元の音声データに戻す。シリアルクロック信号（ＳＣＬＫ）は、伝送クロック信号の整数分の一の周波数となる。なお、マスタークロック（ＭＣＬＫ）は、トランスミッタ１２６で、シリアルクロックの整数倍の伝送クロック信号そのまま使用するよう設定することができる。
To give an overview of the receiving
伝送クロック信号の入力を受ける入力端子（ＩＮ１）は、本実施形態における伝送クロック入力部を構成する。伝送シリアルデータ信号が入力される入力端子（ＩＮ２）が、本実施形態における伝送データ入力部を構成する。出力端子（ＯＵＴ２）から出力されるシリアルクロック信号（ＳＣＬＫ）は、本実施形態における出力クロック信号を構成する。出力端子（ＯＵＴ３）から出力されるＬＲクロック信号（ＬＲＣＬＫ）は、シリアルデータ信号中のチャンネル区間を示す、本実施形態における第２出力クロック信号を構成する。各シリアルデータ信号（ＳＤ０～ＳＤ３）を出力する出力端子（ＯＵＴ４～ＯＵＴ７）が、本実施形態におけるデータ出力部を構成し、出力端子（ＯＵＴ４～ＯＵＴ７）から出力される各シリアルデータ信号（ＳＤ０～ＳＤ３）が、本実施形態における出力シリアルデータ信号を構成する。 An input terminal (IN1) for receiving the transmission clock signal constitutes a transmission clock input section in this embodiment. An input terminal (IN2) to which a transmission serial data signal is input constitutes a transmission data input section in this embodiment. The serial clock signal (SCLK) output from the output terminal (OUT2) constitutes the output clock signal in this embodiment. The LR clock signal (LRCLK) output from the output terminal (OUT3) constitutes the second output clock signal in this embodiment, which indicates the channel section in the serial data signal. The output terminals (OUT4 to OUT7) for outputting the serial data signals (SD0 to SD3) constitute the data output section in this embodiment, and the serial data signals (SD0 to SD0) output from the output terminals (OUT4 to OUT7) SD3) constitutes the output serial data signal in this embodiment.
なお、レシーバ１１６の仕様によっては、シリアルクロック信号（ＳＣＬＫ）の周波数の整数倍のクロック信号を設定によって生成する機能を有さない場合がある。以下、図４を参照しながら、そのような機能を有さない場合に採用することができる、変形例の実施形態について説明する。
Depending on the specifications of the
図４は、本発明の変形例の実施形態によるマトリックス型スイッチ装置におけるレシーバ－送信回路間、送信回路－受信回路間および受信回路－トランスミッタ間の信号線の構成を示す図である。図４に示すように、送信回路１１４および受信回路１２４には、それぞれ、ＰＬＬ（Phase Locked Loop）回路１１１，１２１が接続されている。そして、この変形例の実施形態では、送信回路１１４側では、シリアルクロック信号（ＳＣＬＫ）を源信としてＰＬＬ回路１１１により整数倍（４倍）のマスタークロック（ＭＣＬＫ）を生成する。これに対して、受信回路１２４では、サンプリングレート情報に基づいて、ＰＬＬにて、トランスミッタ１２６が受信可能なマスタークロック（ＭＣＬＫ）を生成する。
FIG. 4 is a diagram showing the configuration of signal lines between receivers and transmission circuits, between transmission circuits and reception circuits, and between reception circuits and transmitters in a matrix switch device according to a modified embodiment of the present invention. As shown in FIG. 4, PLL (Phase Locked Loop)
なお、説明する実施形態では、７．１ｃｈのＩ２Ｓ音声信号を取り扱うものとして、伝送クロック信号が、シリアルクロック信号（ＳＣＬＫ）の４倍の周波数を有するが、必ずしも伝送クロック信号がシリアルクロック信号（ＳＣＬＫ）の４倍の周波数を有する構成に限定されるものではない。所定チャンネル数のデジタル音声信号が、好ましくは単一のデータ信号線で伝送される範囲において、任意の倍数（非整数倍を含む。）とすることができる。例えば、７．１ｃｈのＩ２Ｓ音声信号を取り扱うものとして、８倍としてもよい。なお、シリアルクロック信号（ＳＣＬＫ）に対する伝送クロック信号の周波数は、サンプリング周波数に同期させる観点から、整数倍であること好ましく、回路簡素化の観点からは、さらに偶数倍であることが好ましく、７．１ｃｈに対応するためには、４以上の倍数であることが好ましい。 In the described embodiment, 7.1ch I2S audio signals are handled, and the transmission clock signal has a frequency four times that of the serial clock signal (SCLK). ) is not limited to configurations having four times the frequency of . Any multiple (including non-integer multiples) can be used as long as the digital audio signals of a predetermined number of channels are preferably transmitted by a single data signal line. For example, assuming that a 7.1ch I2S audio signal is handled, it may be increased by 8 times. 7. The frequency of the transmission clock signal with respect to the serial clock signal (SCLK) is preferably an integer multiple from the viewpoint of synchronizing with the sampling frequency, and more preferably an even multiple from the viewpoint of circuit simplification. In order to correspond to 1ch, it is preferably a multiple of 4 or more.
以下、図５を参照しながら、本実施形態による送信回路２００の詳細な構成について説明する。図５に示す送信回路２００は、信号伝送の両端における入力ボード１１０の送信回路１１４またはオーディオ・ボード１３０の送信回路１４４として用いられ得る。図５に示す送信回路２００は、ヘッダデータ生成部２０２と、シリアルパラレル変換部２０４と、ＦＩＦＯ（First in First out）メモリ２０６と、パラレルシリアル変換部２０８と、位相変更部２１２とを含み構成される。
A detailed configuration of the
ヘッダデータ生成部２０２は、受信側で復元するための制御データとしてのヘッダデータを生成する。ヘッダデータは、受信側でシリアルデータの先頭およびデータが正常に受信できているかどうかを判断する際に用いられる。特定の実施形態において、ヘッダデータは、固定長（例えば３２ビット）であり、先頭から所定ビット長（例えば２４ビット）を固定パターン（例えば２４ビットすべてがＬｏｗに固定）とし、この固定パターンは、伝送シリアルデータ信号における基準位置を示す位置検知用データとしてはたらく。ヘッダデータの末尾の残りのビット（３２ビット長で２４ビットを固定パターンとした場合は、残り８ビット）は、受信側で受信状態を判断するための受信状態判定用データとして用いられる。受信状態判定用データは、所定のルールに基づいてＬＲクロック信号に応じて変更される値を用いることができる。特定の実施形態では、受信状態判定用データは、ＬＲクロック信号（ＬＲＣＬＫ）の１クロックごとに、０ｘＡ０、０ｘ５１、０ｘＡ２、０ｘ５３、０ｘＡ４、０ｘ５５、０ｘＡ６、０ｘ５７、０ｘＡ８、０ｘ５９の順で変化し、０ｘ５９の後は、再び０ｘＡ０に戻るように構成されている。これにより、シリアルデータの連続性を保証することができ、受信側での破損による偶然的な検出を防止することができる。ヘッダデータ生成部２０２は、生成したヘッダデータをパラレルシリアル変換部２０８に出力し、パラレルシリアル変換部２０８が、ヘッダデータを、出力すべき伝送データに挿入する。
The header
シリアルパラレル変換部２０４、ＦＩＦＯメモリ２０６およびパラレルシリアル変換部２０８は、シリアルクロック信号（ＳＣＬＫ）に同期した（ビット列を有する）Ｉ２Ｓフォーマットの複数のシリアルデータ（ＳＤ０～ＳＤ３）を、伝送クロック信号に同期した（ビット列を有する）伝送シリアルデータ信号に変換する。
The serial-to-
以下、図６を併せて参照しながら、図５に示す各モジュールのはたらきを説明する。図６は、本実施形態による送信回路２００においてＩ２Ｓフォーマットの音声信号から伝送信号への変換の仕方を説明するタイミングチャートである。なお、図６に示すタイミングチャートは、ＬＲクロック（ＬＲＣＬＫ）の一周期分、つまり音声信号の１サンプリングクロック分の範囲を示している。ＬＲクロック信号は、シリアルクロックで３２クロック分のＬｏｗの区間と、３２クロック分のＨｉｇｈの区間とを含む。
Hereinafter, the function of each module shown in FIG. 5 will be described with reference to FIG. 6 as well. FIG. 6 is a timing chart illustrating how the
図６に示すように変換前の音声信号では、シリアルクロック信号（ＳＣＬＫ）に同期した４ストリームのシリアルデータ（ＳＤ０～ＳＤ３）があり、各シリアルデータ信号（ＳＤ０～ＳＤ３）においては、ＬＲクロック（ＬＲＣＬＫ）のＨｉｇｈおよびＬｏｗの各区間に１チャンネル分の所定ビット数の値（図６に示す例では２４ビットの値）、つまり各ストリームに２チャンネル分のデジタル値が含まれる。ここで、具体的な周波数について言及すると、音声信号のサンプリングレートが、４４．１ｋＨｚであるとした場合、ＬＲクロック（ＬＲＣＬＫ）は、４４．１ｋＨｚとなり、シリアルクロック（ＳＣＬＫ）は、Ｉ２ＳフォーマットではＬＲクロック（ＬＲＣＬＫ）一周期にストリーム当たり３２ビットのＬＲ２チャンネル分があるとして、２．８２２４ＭＨｚとなる。マスタークロック（ＭＣＬＫ）は、シリアルクロック（ＳＣＬＫ）の４倍として、１１．２８９６ＭＨｚとなる。 As shown in FIG. 6, the audio signal before conversion includes four streams of serial data (SD0 to SD3) synchronized with the serial clock signal (SCLK). LRCLK) contains a value of a predetermined number of bits for one channel (a 24-bit value in the example shown in FIG. 6) in each High and Low section, that is, a digital value for two channels is included in each stream. Here, referring to specific frequencies, if the audio signal sampling rate is 44.1 kHz, the LR clock (LRCLK) is 44.1 kHz, and the serial clock (SCLK) is LR in the I2S format. Assuming that there are 32-bit LR2 channels per stream in one cycle of the clock (LRCLK), the frequency is 2.8224 MHz. The master clock (MCLK) is 11.2896 MHz as four times the serial clock (SCLK).
変換後は、シリアルクロック信号（ＳＣＬＫ）の４倍の周波数の伝送クロック信号（ＴＸ_ＡＵＤＩＯ＿ＣＬＫ）に同期して、伝送シリアルデータ信号（ＴＸ_ＡＵＤＩＯ＿ＤＡＴＡ）が出力される。伝送シリアルデータ信号（ＴＸ_ＡＵＤＩＯ＿ＤＡＴＡ）には、（１）～（１０）の区間があり、第１の区間（１）は、ヘッダデータ生成部２０２で生成されたヘッダデータが挿入される区間である。第２～第５の区間（２）～（５）および第７～第１０の区間（７）～（１０）は、音声データに対応する区間である。第６の区間（６）は、サンプリングレート情報を保持する区間である。
After conversion, a transmission serial data signal (TX_AUDIO_DATA) is output in synchronization with a transmission clock signal (TX_AUDIO_CLK) having a frequency four times that of the serial clock signal (SCLK). The transmission serial data signal (TX_AUDIO_DATA) has sections (1) to (10), and the first section (1) is a section in which the header data generated by the
シリアルパラレル変換部２０４は、Ｉ２Ｓフォーマットの各シリアルデータ信号（ＳＤ０～ＳＤ３）を所定ビット（例えば２４ビット）で並列化し、所定ビットの値（例えば２４ビットの値）複数をＦＩＦＯメモリ２０６に記憶させる。
The serial-to-
伝送タイミングで、ＦＩＦＯメモリ２０６から、並列化した音声データ（複数の値）を読み出し、パラレルシリアル変換部２０８で、ヘッダデータ、並列化された音声データおよびサンプリングレート情報に基づいて、伝送シリアルデータ信号に変換する。パラレルシリアル変換部２０８は、より具体的には、ＦＩＦＯメモリ２０６に記憶されたパラレルデータ（複数の値）を直列化し、伝送シリアルデータ信号に変換する。Ｉ２Ｓフォーマットのシリアルデータ信号と、伝送データの各区間との対応関係は、以下の通りとなる。
Parallelized audio data (a plurality of values) are read out from the
伝送データの区間（６）の情報伝送用データは、外部より制御用ＣＰＵにて設定されたサンプリングレート情報を保持し、受信側でＰＬＬまたは音声データの制御を行う際に用いられる。情報伝送用データは、以下の通りとなる。なお、情報伝送用データは、３ビットで充分であるが、ここでは固定長（例えば２４ビット）となる。 The information transmission data in the section (6) of the transmission data holds the sampling rate information set by the control CPU from the outside, and is used when the receiving side controls the PLL or voice data. Data for information transmission is as follows. Although 3 bits are sufficient for the data for information transmission, here it is fixed length (for example, 24 bits).
なお、伝送シリアルデータ信号（ＴＸ_ＡＵＤＩＯ＿ＤＡＴＡ）では、２５６クロック分（デジタル値２４ビット×４ストリーム×２チャンネル＋ヘッダデータ３２ビット＋情報伝送用データ２４ット＋固定８ビット（８ビットのＬｏｗ固定期間））が、ＬＲクロック（ＬＲＣＬＫ）一周期（サンプリング周期）分に対応する。また、表４に記載されるサンプリングレートは、あくまでも例示であり、１７６．４ｋＨｚなどの他のサンプリングレートを追加または代替で含んでいてもよいし、いくつかの値を含まなくてもよい。
In the transmission serial data signal (TX_AUDIO_DATA), 256 clocks (digital value 24 bits x 4 streams x 2 channels +
シリアルパラレル変換部２０４、ＦＩＦＯメモリ２０６およびパラレルシリアル変換部２０８は、本実施形態における送信装置の変換部を構成する。シリアルパラレル変換部２０４は、本実施形態における送信装置の第１変換部を構成し、パラレルシリアル変換部２０８は、本実施形態における送信装置の挿入部および第２変換部を構成する。
The serial-to-
位相変更部２１２は、伝送クロック信号の位相を変更、より具体的には位相を反転させる。図７は、本実施形態による送信回路２００におけるシリアルクロックの位相反転およびその利点を説明する。図７に示すように、伝送シリアルデータ信号は、伝送クロック信号との２線で伝送されるところ、この時に伝送路の遅延等により伝送シリアルデータ信号および伝送クロック信号のタイミングが変化する可能性がある。受信側で、伝送シリアルデータのビット切り替わり位置に対応する伝送クロックの立ち上がりエッジでデータをラッチする場合、伝送シリアルデータ信号または伝送クロック信号に時間的なズレが生じた場合、ズレの生じ方の仕方によってはラッチミスが生じてしまう。そこで、位相変更部２１２は、シリアルクロック（ＳＣＬＫ）を整数倍して得られる信号をさらに反転した上で伝送クロック信号として出力する。クロックを反転し、クロックの立ち上がりをデータ区間の中央にもってゆくことで、伝送経路の遅延等によるラッチミスの発生の可能性を低下させることができる。
The
以下、図８を参照しながら、本実施形態による受信回路２５０の詳細な構成について説明する。図８に示す受信回路２５０は、信号伝送の両端におけるオーディオ・ボード１３０の受信回路１３４および出力ボード１２０の受信回路１２４として用いられる。
A detailed configuration of the receiving
図８に示す受信回路２５０は、クロック検出部２５２と、データラッチ２５４と、ヘッダデータ処理部２５６と、シリアルパラレル変換部２５８と、ＦＩＦＯメモリ２６０と、メモリ制御部２６２と、ＳＣＬＫ／ＬＲＣＬＫ生成部２６４と、パラレルシリアル変換部２６６とを含み構成される。
The
クロック検出部２５２は、伝送クロック信号の検出を行う。クロック検出部２５２は、未検出状態では、後段の回路の初期化を行う。伝送クロック信号の検出方法としては、特に限定されるものではないが、説明する実施形態では、以下のように行うことができる。所定周波数（例えば６０ＭＨｚ）のシステムクロックが入力されており、システムクロックに対する時定数が予め設定されているものとする。伝送クロック信号が入力されると時定数がクリアされ、伝送クロック検出状態に移行する。一方、伝送クロックが入力されない状態となると、時定数がカウントアップされる。そして、時定数が上限値に達すると、伝送クロックが未検出と判断され、伝送クロックの喪失が検出される。この場合、上述したように、リセット信号がヘッダデータ処理部２５６に入力される。
The
データラッチ２５４は、伝送クロック信号（ＲＸ＿ＡＵＤＩＯ＿ＣＬＫ）に基づいて、伝送シリアルデータ信号（ＲＸ＿ＡＵＤＩＯ＿ＤＡＴＡ）をラッチする。これにより伝送中に生じた伝送クロック信号と伝送シリアルデータ信号の位相が合わせられる。 The data latch 254 latches the transmission serial data signal (RX_AUDIO_DATA) based on the transmission clock signal (RX_AUDIO_CLK). As a result, the phases of the transmission clock signal and the transmission serial data signal generated during transmission are matched.
ヘッダデータ処理部２５６は、伝送シリアルデータ信号中のヘッダデータを検出する。上述したように、ヘッダデータには、シリアルデータにおける基準位置（ヘッダの場合は先頭）を示す位置検知用データおよび受信状態を判断するための受信状態判定用データが含まれている。ヘッダデータ処理部２５６は、ヘッダデータに含まれる位置検知用データを検出することで、伝送シリアルデータ信号における基準位置、つまり先頭を識別し、有効期間を示す信号を出力する。また、ヘッダデータ処理部２５６は、さらに、ヘッダデータに含まれる受信状態判定用データを検知し、適切な値であることを確認する。ヘッダデータ処理部２５６は、ヘッダデータ検出後も監視を続け、途切れにより正常に受信できなかった場合は最初から処理を行う。これにより万が一データの先頭がずれた場合や、データの破損により発生する不本意な音声が維持し続けることを防止することができる。ヘッダデータ処理部２５６は、本実施形態における伝送シリアルデータ信号から制御データを検出する検出部を構成する。
The header
シリアルパラレル変換部２５８、ＦＩＦＯメモリ２６０およびパラレルシリアル変換部２６６は、伝送クロック信号に同期した伝送シリアルデータ信号を、シリアルクロック信号（ＳＣＬＫ）に同期したＩ２Ｓフォーマットの複数のシリアルデータ（ＳＤ０～ＳＤ３）に変換する。
The serial-to-
以下、図９を併せて参照しながら、図８に示す各モジュールのはたらきを説明する。図９は、本実施形態による受信回路２５０において伝送信号からＩ２Ｓフォーマットの音声信号への変換の仕方を説明するタイミングチャートである。なお、図９に示すように、受信側での変換は、図６に示した送信側での変換の逆変換となる。図９に示すタイミングチャートも、ＬＲクロック（ＬＲＣＬＫ）の一周期分の範囲を示しており、伝送シリアルデータ信号（ＲＸ＿ＡＵＤＩＯ＿ＤＡＴＡ）の２５６クロック分が、ＬＲクロック（ＬＲＣＬＫ）一周期分に対応する。
Hereinafter, the function of each module shown in FIG. 8 will be described with reference to FIG. 9 as well. FIG. 9 is a timing chart for explaining how to convert a transmission signal into an I2S format audio signal in the receiving
シリアルパラレル変換部２５８は、識別された基準位置（先頭）に基づいて、伝送シリアルデータ信号を並列化し、ＦＩＦＯメモリ２６０にパラレルデータ（複数の値）を記憶させる。より具体的には、シリアルパラレル変換部２５８は、第２～第５および第７～第１０の区間の伝送シリアルデータを各音声データに変換し、第６の区間の伝送シリアルデータをサンプリングレート情報に変換する。ヘッダデータ処理部２５６からはデータの有効期間が入力されるので、シリアルパラレル変換部２５８は、シフトレジスタによりＬＲクロック（ＬＲＣＬＫ）ごとにシリアルデータからパラレルデータに変換する。変換された音声データは、ＦＩＦＯメモリ２６０に記憶される。サンプリングレート情報は外部に出力され得る。
The serial-to-
ＳＣＬＫ／ＬＲＣＬＫ生成部２６４は、伝送クロック信号を整数分の１（特定の実施形態では４分の１）にして、シリアルクロック信号（ＳＣＬＫ）を生成するとともに、出力シリアルデータ信号中のチャンネル区間を示すＬＲクロック（ＬＲＣＬＫ）を生成する。ＬＲクロック（ＬＲＣＬＫ）は、一周期にストリーム当たり３２ビットのＬＲ２チャンネル分があるとして、シリアルクロック信号（ＳＣＬＫ）の６４分の１の周波数となる。
The SCLK/
メモリ制御部２６２は、生成されたシリアルクロック（ＳＣＬＫ）およびＬＲクロック（ＬＲＣＬＫ）のタイミングに合わせて、ＦＩＦＯメモリ２６０からデータを読み出す。ＦＩＦＯメモリ２６０から読み出された音声データは、パラレルシリアル変換部２６６が、Ｉ２Ｓフォーマットに変換し出力する。パラレルシリアル変換部２６６は、より具体的には、ＬＲクロック（ＬＲＣＬＫ）のタイミングで、ＦＩＦＯメモリ２６０記憶された複数の値を所定単位（２チャンネル単位）で直列化し、複数の出力シリアルデータ信号（ＳＤ０～ＳＤ３）に変換する。直列化の仕方は、表３で示した対応関係と逆となる。
The
シリアルパラレル変換部２５８、ＦＩＦＯメモリ２６０およびパラレルシリアル変換部２６６は、本実施形態における受信装置の変換部を構成する。シリアルパラレル変換部２５８は、本実施形態における受信装置の第１変換部を構成し、パラレルシリアル変換部２６６は、本実施形態における受信装置の第２変換部を構成する。
The serial-to-
以下、図１０を併せて参照しながら、ヘッダデータに含まれる受信状態判定用データを用いたデコード処理について説明する。図１０は、ヘッダデータに含まれる受信状態判定用データを用いてデコードする処理を説明する図である。 The decoding process using the reception state determination data included in the header data will be described below with reference to FIG. FIG. 10 is a diagram for explaining the process of decoding using reception state determination data included in header data.
図８に示すヘッダデータ処理部２５６は、ヘッダデータに含まれる受信状態判定用データを検知することで、受信状態を識別する。より具体的には、上述したように、ヘッダデータには、固定パターンの後に受信状態判定用データがくるため、固定パターンを検出し、その後、所定ビット長（例えば８ビット）の値を確認する。例えば２４ビットすべてがＬｏｗに固定される固定パターンを用いる場合は、まず（１）例えば２０クロック以上Ｌｏｗの値を連続して検知したか否かを判断し、次いで、（２）Ｌｏｗの値を連続して検知した後に期待する値が検知されたか否かを判定する。もし、２０クロック以上Ｌｏｗの値を連続して検知され、続いて期待された値が検知された場合は、（３）成功したものとして次のサイクルの判断に移る。例えば、ＬＲクロック1周期がシリアルクロックで２５６クロックである場合で、ヘッダデータが３２ビットある場合、残り２２４クロック分タイマーで待機する。
The header
送信側で付加した一連の値すべて（例えば０ｘＡ０、０ｘ５１、０ｘＡ２、０ｘ５３、０ｘＡ４、０ｘ５５、０ｘＡ６、０ｘ５７、０ｘＡ８、０ｘ５９）を正常に受信できた場合（４）には、ヘッダデータの検出状態に遷移し、デコードを開始する。ここで、上述したルールに基づいて一連の値が付加される場合、未検出状態から検出状態には、ＬＲクロック（ＬＲＣＬＫ）で１０クロック分の時間がかかる。一方、いずれかの段階かで、２０クロック以上Ｌｏｗの値を連続して検知されなかったり、検知されたとしても期待された値が検知されなかったりした場合は、（５）失敗したものとしてリセットし、（０）初期状態からやり直す。 If all the series of values added by the sender (for example, 0xA0, 0x51, 0xA2, 0x53, 0xA4, 0x55, 0xA6, 0x57, 0xA8, 0x59) are successfully received (4), the header data is detected. Transition and start decoding. Here, when a series of values are added based on the above-described rule, it takes 10 LR clocks (LRCLK) to move from the undetected state to the detected state. On the other hand, if the Low value is not detected continuously for 20 clocks or more at any stage, or if the expected value is not detected even if it is detected, (5) reset as failure and (0) start again from the initial state.
なお、上述した実施形態では、Ｌｏｗの値を所定回数連続して検知した後に、期待の値が検知されたか否かを判定し、検知された場合に次の判断へ移行していたが、この判定方法に限定されるものではない。他の実施形態では、ヘッダデータ全体が期待される値であるか否かを判断することで次の判断へ移行することとしてもよい。また、上述した実施形態では、１０個の一連の値を用いて１０クロック分の時間で検出しているが、１０に限定されるものではなく、任意の数としてよい。 In the above-described embodiment, after detecting the Low value continuously for a predetermined number of times, it is determined whether or not the expected value is detected. It is not limited to the determination method. In other embodiments, it is possible to move to the next determination by determining whether the entire header data is the expected value. Further, in the above-described embodiment, detection is performed in a time period corresponding to 10 clocks using a series of 10 values, but the number is not limited to 10 and may be any number.
以上説明したように、本発明の実施形態によれば、装置内でのシリアルデータ伝送で用いる信号線数を削減し、ひいては、信号線にかかる配線パターンを削減することが可能な送信装置、受信装置、信号処理装置、信号伝送方法、送信装置を実現するためのプログラムおよび受信装置を実現するためのプログラムを提供することができる。 As described above, according to the embodiments of the present invention, the number of signal lines used for serial data transmission within the apparatus can be reduced, and the wiring patterns for the signal lines can be reduced. It is possible to provide a program for realizing a device, a signal processing device, a signal transmission method, a transmitting device, and a program for realizing a receiving device.
特定の実施形態では、７．１ｃｈデジタルオーディオフォーマットにおいて、従来では、３つのクロック信号と４つのデータ信号の７信号が必要であったところ、２信号とし、５信号分の信号線数の削減を図ることができる。特に、多入力多出力の装置において適用することで、基板の配線パターンを大幅に削減することが可能となり、特性を必要とするパターンの圧迫や基板層数を上げることによるコストの増加を回避することが可能となる。 In a specific embodiment, in the 7.1ch digital audio format, conventionally, 7 signals of 3 clock signals and 4 data signals are required, but 2 signals are required, and the number of signal lines can be reduced by 5 signals. can be planned. In particular, by applying it to a multi-input multi-output device, it is possible to greatly reduce the wiring pattern of the substrate, avoiding pressure on patterns that require characteristics and an increase in cost due to increasing the number of substrate layers. becomes possible.
なお、本発明の上記機能部の一部または全部は、例えばフィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）などのプログラマブル・デバイス（ＰＤ）上に実装することができ、あるいはＡＳＩＣ（特定用途向集積）として実装することができ、上記機能部をＰＤ上に実現するためにＰＤにダウンロードする回路構成データ（ビットストリームデータ）、回路構成データを生成するためのＨＤＬ（Hardware Description Language）、ＶＨＤＬ（Very high speed integrated circuit Hardware Description Language）、Ｖｅｒｉｌｏｇ－ＨＤＬなどにより記述されたデータとして記録媒体により配布することができる。あるいは、本発明の上記機能部の一部または全部は、Ｃ、Ｃ＋＋などのプログラミング言語などで記述された装置実行可能なプログラムにより実現でき、装置可読な記録媒体に格納して頒布または伝送して頒布することができる。 It should be noted that some or all of the above functional units of the present invention can be implemented on a programmable device (PD), such as a field programmable gate array (FPGA), or an ASIC (Application Specific Integrated). , and circuit configuration data (bit stream data) downloaded to the PD to realize the above functional units on the PD, HDL (Hardware Description Language) for generating circuit configuration data, VHDL (Very high speed integrated circuit Hardware Description Language), Verilog-HDL, etc., and can be distributed on a recording medium. Alternatively, part or all of the above functional units of the present invention can be realized by a device-executable program written in a programming language such as C, C++, etc., stored in a device-readable recording medium and distributed or transmitted. can be distributed.
これまで本発明の実施形態について説明してきたが、本発明の実施形態は上述した実施形態に限定されるものではなく、他の実施形態、追加、変更、削除など、当業者が想到することができる範囲内で変更することができ、いずれの態様においても本発明の作用・効果を奏する限り、本発明の範囲に含まれるものである。 Although the embodiments of the present invention have been described so far, the embodiments of the present invention are not limited to the above-described embodiments, and other embodiments, additions, modifications, deletions, etc. may occur to those skilled in the art. It is included in the scope of the present invention as long as it can be changed within the possible range and the action and effect of the present invention can be obtained in any aspect.
１００…マトリックス型スイッチ装置、１０２，１１２，１２２…ＣＰＵ、１０４…操作部、１０６…映像音声マトリックススイッチ、１１０…入力ボード、１１４，１４４…送信回路、１１６…レシーバ、１１８…コネクタ、１２０…出力ボード、１２４，１３４…受信回路、１２６…トランスミッタ、１２８…コネクタ、１３０…オーディオ・ボード、１３２，１４２…音声マトリックススイッチ、１３６…オーディオ出力回路、１３８…音声出力端子、１４６…オーディオ入力回路、１４８…音声入力端子、１５０…オーディオ入出力回路、１５２…音声入出力端子、２００…送信回路、２０２…ヘッダデータ生成部、２０４…シリアルパラレル変換部、２０６…ＦＩＦＯメモリ、２０８…パラレルシリアル変換部、２１０…変換部、２１２…位相変更部、２５０…受信回路、２５２…クロック検出部、２５４…データラッチ、２５６…ヘッダデータ処理部、２５８…シリアルパラレル変換部、２６０…ＦＩＦＯメモリ、２６２…メモリ制御部、２６４…ＳＣＬＫ／ＬＲＣＬＫ生成部、２６６…パラレルシリアル変換部
DESCRIPTION OF
Claims (8)
前記入力クロック信号に同期した１以上の入力シリアルデータ信号の入力を受ける１以上のデータ入力部と、
前記入力クロック信号の所定数倍の伝送クロック信号を出力する伝送クロック出力部と、
前記１以上の入力シリアルデータ信号を、前記伝送クロック信号に同期した伝送シリアルデータ信号に変換する変換部と、
前記伝送シリアルデータ信号中に制御データを挿入する挿入部と、
前記伝送シリアルデータ信号を出力する伝送データ出力部と、
を含む、送信装置。 a clock input unit for receiving an input clock signal;
one or more data input units for receiving one or more input serial data signals synchronized with the input clock signal;
a transmission clock output unit that outputs a transmission clock signal that is a predetermined multiple of the input clock signal;
a conversion unit that converts the one or more input serial data signals into transmission serial data signals synchronized with the transmission clock signal;
an insertion unit that inserts control data into the transmission serial data signal;
a transmission data output unit that outputs the transmission serial data signal;
a transmitting device, including
前記１以上の入力シリアルデータ信号を並列化し、複数の値を記憶部に記憶させる第１変換部と、
前記記憶部に記憶された前記複数の値を直列化し、前記伝送シリアルデータ信号に変換する第２変換部と
を含み、前記送信装置は、さらに、
前記入力シリアルデータ信号中のチャンネル区間を示す第２入力クロックを受ける第２クロック入力部と、
前記伝送クロック信号の位相を変更する位相変更部と
を含み、前記制御データは、前記伝送シリアルデータ信号における基準位置を示す位置検知用データと、前記第２入力クロックに応じた受信状態判定用データとを含む、請求項１に記載の送信装置。 The conversion unit
a first conversion unit that parallelizes the one or more input serial data signals and stores a plurality of values in a storage unit;
a second conversion unit that serializes the plurality of values stored in the storage unit and converts them into the transmission serial data signal;
a second clock input for receiving a second input clock indicative of a channel interval in the input serial data signal;
a phase changing unit that changes the phase of the transmission clock signal, wherein the control data includes position detection data indicating a reference position in the transmission serial data signal and reception state determination data corresponding to the second input clock. 2. The transmitter of claim 1, comprising:
前記伝送クロック信号に同期した伝送シリアルデータ信号の入力を受ける伝送データ入力部と、
前記伝送クロック信号の所定数分の１の出力クロック信号を生成するクロック生成部と、
前記伝送シリアルデータ信号から制御データを検出する検出部と、
前記伝送シリアルデータ信号を、前記出力クロック信号に同期した１以上の出力シリアルデータ信号に変換する変換部と、
前記１以上の出力シリアルデータ信号を出力する１以上のデータ出力部と
を含む、受信装置。 a transmission clock input unit for receiving an input of a transmission clock signal;
a transmission data input unit that receives an input of a transmission serial data signal synchronized with the transmission clock signal;
a clock generator that generates an output clock signal that is 1/a predetermined number of the transmission clock signal;
a detection unit that detects control data from the transmission serial data signal;
a converter that converts the transmission serial data signal into one or more output serial data signals synchronized with the output clock signal;
and one or more data output units for outputting the one or more output serial data signals.
前記クロック生成部は、前記伝送クロック信号に基づいて、前記出力シリアルデータ信号中のチャンネル区間を示す第２出力クロックを生成し、
前記検出部は、前記制御データに含まれる位置検知用データを検知することで前記伝送シリアルデータ信号における基準位置を識別し、前記制御データに含まれる検知状態識別用データを検知することで受信状態を識別し、前記変換部は、
識別された前記基準位置に基づいて、前記伝送シリアルデータ信号を並列化し、複数の値を記憶部に記憶させる第１変換部と、
前記第２出力クロックに基づいて、前記記憶部に記憶された前記複数の値を所定単位で直列化し、前記１以上の出力シリアルデータ信号に変換する第２変換部と
を含む、請求項３に記載の受信装置。 The receiving device further includes a data latch unit that latches the transmission serial data signal based on the transmission clock signal,
the clock generation unit generates a second output clock indicating a channel section in the output serial data signal based on the transmission clock signal;
The detection unit identifies a reference position in the transmission serial data signal by detecting position detection data included in the control data, and detects a reception state by detecting detection state identification data included in the control data. and the conversion unit includes:
a first conversion unit that parallelizes the transmission serial data signal based on the identified reference position and stores a plurality of values in a storage unit;
4. The apparatus according to claim 3, further comprising: a second conversion section serializing the plurality of values stored in the storage section in predetermined units based on the second output clock and converting the values into the one or more output serial data signals. Receiving device as described.
前記送信側で、前記伝送シリアルデータ信号中に制御データを挿入するステップと、
前記送信側から受信側へ、前記伝送クロック信号および前記伝送シリアルデータ信号を伝送するステップと、
前記受信側で、前記伝送クロック信号に同期した伝送シリアルデータ信号から制御データを検出するステップと、
前記受信側で、前記伝送シリアルデータ信号を、伝送クロック信号の所定数分の１の出力クロック信号に同期した１以上の出力シリアルデータ信号に変換するステップと
を含む、信号伝送方法。 converting, on a transmitting side, one or more input serial data signals synchronized with an input clock signal into transmission serial data signals synchronized with a transmission clock signal that is a predetermined multiple of the input clock signal;
inserting control data into the transmitted serial data signal at the transmitting end;
transmitting the transmission clock signal and the transmission serial data signal from the transmission side to the reception side;
detecting, at the receiving end, control data from a transmission serial data signal synchronized with the transmission clock signal;
converting, at the receiving end, the transmission serial data signal into one or more output serial data signals synchronized with an output clock signal that is a predetermined fraction of a transmission clock signal.
入力クロック信号の入力を受けるクロック入力部、
前記入力クロック信号に同期した１以上の入力シリアルデータ信号の入力を受ける１以上のデータ入力部、
前記入力クロック信号の所定数倍の伝送クロック信号を出力する伝送クロック出力部、
前記１以上の入力シリアルデータ信号を、前記伝送クロック信号に同期した伝送シリアルデータ信号に変換する変換部、
前記伝送シリアルデータ信号中に制御データを挿入する挿入部、および
前記伝送シリアルデータ信号を出力する伝送データ出力部
として機能させるためのプログラム。 A program for realizing a transmitting device, the device comprising:
a clock input section for receiving an input clock signal;
one or more data input units for receiving one or more input serial data signals synchronized with the input clock signal;
a transmission clock output unit that outputs a transmission clock signal that is a predetermined multiple of the input clock signal;
a conversion unit that converts the one or more input serial data signals into transmission serial data signals synchronized with the transmission clock signal;
A program for functioning as an insertion unit that inserts control data into the transmission serial data signal, and a transmission data output unit that outputs the transmission serial data signal.
伝送クロック信号の入力を受ける伝送クロック入力部、
前記伝送クロック信号に同期した伝送シリアルデータ信号の入力を受ける伝送データ入力部、
前記伝送クロック信号を分周して、出力クロック信号を生成するクロック生成部、
前記伝送シリアルデータ信号から制御データを検出する検出部、
前記伝送シリアルデータ信号を、前記出力クロック信号に同期した１以上の出力シリアルデータ信号に変換する変換部、および
前記１以上の出力シリアルデータ信号を出力する１以上のデータ出力部
として機能させるためのプログラム。 A program for realizing a receiving device, the device comprising:
a transmission clock input section for receiving an input of a transmission clock signal;
a transmission data input unit that receives an input of a transmission serial data signal synchronized with the transmission clock signal;
a clock generator that divides the transmission clock signal to generate an output clock signal;
a detection unit that detects control data from the transmission serial data signal;
a conversion section for converting the transmission serial data signal into one or more output serial data signals synchronized with the output clock signal; and one or more data output sections for outputting the one or more output serial data signals. program.
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Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176362A (en) * | 2000-12-06 | 2002-06-21 | Sony Corp | Method and device for transmitting digital signal |
| JP2005122799A (en) * | 2003-10-15 | 2005-05-12 | Matsushita Electric Ind Co Ltd | Drive device for audio data, network apparatus, data transmission method, and amplifier apparatus |
| JP2006019997A (en) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | Moving picture data transfer system |
| JP2009296383A (en) * | 2008-06-05 | 2009-12-17 | Sony Corp | Signal transmitting device, signal transmitting method, signal receiving device, and signal receiving method |
-
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Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002176362A (en) * | 2000-12-06 | 2002-06-21 | Sony Corp | Method and device for transmitting digital signal |
| JP2005122799A (en) * | 2003-10-15 | 2005-05-12 | Matsushita Electric Ind Co Ltd | Drive device for audio data, network apparatus, data transmission method, and amplifier apparatus |
| JP2006019997A (en) * | 2004-06-30 | 2006-01-19 | Toshiba Corp | Moving picture data transfer system |
| JP2009296383A (en) * | 2008-06-05 | 2009-12-17 | Sony Corp | Signal transmitting device, signal transmitting method, signal receiving device, and signal receiving method |
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