KR100270021B1 - Parity checking device of interface data - Google Patents

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Abstract

PURPOSE: A device for checking a parity of interface data is provided to easily confirm troubles of the cable when adjacent shelves are connected to a cable so as to check cable error. CONSTITUTION: A window generator(10) generates a window corresponding to a using time slot. A frame parity checker(12) performs a conjunction for the window and frame data synchronized with a determined clock signal, and checks a parity of the using time slot by the data. A parity supplier(14) loads parity information of an E1 frame on a specific bit. A latch(16) latches remaining time slot data except for a frame alignment byte of a 0th time slot among the using time slot of the E1 frame. A multiplexer(18) multiplexes the data of the E1 frame and the parity information, and transmits the multiplexed data and the parity information to other party.

Description

인터페이스 데이터의 패리티 체크장치Parity check device of interface data

본 발명은 인터페이스 데이터의 패리티 체크장치에 관한 것으로, 특히 E1 프레임으로 인터페이스하는 근접 쉘프(Shelf)끼리 케이블로 연결하였을 경우 케이블상에 문제가 발생할 때 이를 쉽게 확인할 수 있도록 하기 위한 것이다.The present invention relates to an apparatus for checking parity of interface data. In particular, the present invention provides an apparatus for easily checking when a problem occurs on a cable when adjacent shelves (Shelfs) interfaced with an E1 frame are connected by a cable.

종래에는 E1 프레임으로 인터페이스하는 근접한 쉘프끼리 케이블로 연결되었을 경우 상호 전송하는 데이터의 에러를 체크할 수가 없어 상호간에 데이터 전송이 원활하게 이루어지는지를 알 수가 없는 문제점이 있었다.In the related art, when adjacent shelves interfacing with E1 frames are connected by cables, it is not possible to check an error of data to be transmitted to each other, and thus there is a problem that it is not possible to know whether data transmission is smoothly performed.

따라서, 본 발명의 목적은 E1 프레임으로 인터페이스하는 근접 쉘프(Shelf)끼리 케이블로 연결되었을 경우 E1 프레임에서 사용하는 타임슬롯(Time Slot)의 패리티 비트를 체크함으로써, 케이블 상에 문제가 발생할 때에 쉽게 확인할 수 있는 인터페이스 데이터의 패리티 체크장치를 제공하는 데 있다.Accordingly, an object of the present invention is to check the parity bit of the time slot used in the E1 frame when cables are connected between adjacent shelves that interface with the E1 frame, thereby easily confirming when a problem occurs on the cable. It is to provide a parity check device of the interface data.

상기 목적을 달성하기 위한 본 발명의 기술적 수단은, E1 프레임의 복수개 타임슬롯 중 사용하는 타임 슬롯에 해당하는 윈도우를 생성하는 윈도우생성부; 상기 윈도우생성부에서 생성된 윈도우와 소정의 클록신호에 동기된 프레임 데이터를 논리곱하여 입력받고 그 논리곱한 데이터에 의해 프레임에 사용되는 타임슬롯의 패리티를 체크하는 프레임패리티체크부; 상기 프레임패리티체크부에서 출력되는 E1 프레임의 패리티 정보를 0번째 타임슬롯의 복수의 여분 비트 중 특정 한 비트에 패리티 정보를 실어주는 패리티공급부; 상기 클록신호에 따라 E1 프레임의 사용 타임 슬롯 중 0번째 타임슬롯의 프레임 정렬 바이트를 제외한 나머지 타임슬롯 데이터를 래치하는 래치부; 및 상기 래치부에서 래치된 해당 E1 프레임의 데이터와 상기 패리티공급부에서 출력된 0번째 타임슬롯에 실린 패리티 정보를 다중화하여 전달하는 멀티플렉서를 구비한 것을 특징으로 한다.Technical means of the present invention for achieving the above object, the window generating unit for generating a window corresponding to the time slot to be used among a plurality of timeslots of the E1 frame; A frame parity check unit configured to perform an AND operation on the window data generated by the window generation unit and the frame data synchronized with a predetermined clock signal, and to check the parity of the timeslot used for the frame by the AND product; A parity supply unit which carries parity information of an E1 frame output from the frame parity checker to a specific bit among a plurality of redundant bits of a 0th time slot; A latch unit for latching the remaining time slot data except the frame alignment byte of the 0 th time slot of the used time slots of the E1 frame according to the clock signal; And a multiplexer for multiplexing and transmitting the data of the corresponding E1 frame latched by the latch unit and the parity information contained in the 0 th time slot output from the parity supply unit.

제1도는 본 발명에 의한 인터페이스 체크 장치를 나타낸 블록도이고,1 is a block diagram showing an interface check apparatus according to the present invention,

제2도는 제1도에 구비된 프레임 패리티 체크부를 나타낸 상세 회로도이다.FIG. 2 is a detailed circuit diagram illustrating a frame parity check unit of FIG. 1.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : 윈도우생성부 12 : 프레임데이터체크부10: window generation unit 12: frame data check unit

14 : 패리티공급부 16 : 래치부14 parity supply unit 16 latch unit

18 : 멀티플렉서18: multiplexer

이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 살펴보고자 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제1도는 본 발명에 의한 인터페이스 체크 장치를 나타낸 블록도로서, E1 프레임의 복수개 타임슬롯 중 사용하는 타임 슬롯에 해당하는 윈도우를 생성하는 윈도우생성부(10)와, 윈도우생성부(10)에서 생성된 윈도우와 소정의 클록신호(2MHz)에 동기된 프레임 데이터를 논리곱하여 입력받고 그 논리곱한 데이터에 의해 프레임에 사용되는 타임슬롯의 패리티를 체크하는 프레임패리티체크부(12)와, 상기 프레임패리티체크부(12)에서 출력되는 E1 프레임의 패리티 정보를 0번째 타임슬롯의 복수의 여분 비트 중 특정 한 비트에 패리티 정보를 실어주는 패리티공급부(14)와, 소정의 클록신호(2MHz)에 따라 E1 프레임의 사용 타임슬롯 중 0번째 타임슬롯의 프레임 정렬(alignment) 바이트를 제외한 나머지 타임슬롯 데이터를 래치하는 래치부 (16)와, 상기 래치부(16)에서 래치된 해당 E1 프레임의 데이터와 패리티공급부(14)에서 출력된 0번째 타임슬롯에 실린 패리티 정보를 다중화하는 멀티플렉서 (18)로 구성되어 있다.FIG. 1 is a block diagram illustrating an interface check apparatus according to the present invention, wherein the window generating unit 10 and the window generating unit 10 generate a window corresponding to a time slot used among a plurality of time slots of an E1 frame. A frame parity check unit 12 for logically multiplying the received window and frame data synchronized with a predetermined clock signal (2MHz) and checking the parity of the timeslot used for the frame by the logical multiplication data, and the frame parity check A parity supply unit 14 which carries parity information of the E1 frame output from the unit 12 to a specific bit among a plurality of redundant bits of the 0th time slot, and an E1 frame according to a predetermined clock signal (2 MHz). A latch portion 16 for latching the remaining timeslot data except for the frame alignment byte of the 0th timeslot among the timeslots of the < RTI ID = 0.0 > And a multiplexer 18 for multiplexing the data of the corresponding E1 frame and the parity information contained in the 0th time slot output from the parity supply unit 14. FIG.

아울러, 상기 E1 프레임(Frame)의 구성은 2프레임 단위로 이루어져 있는데, 첫 번째 프레임의 0번째 타임슬롯(Time Slot)은 모두 프레임 워드로 사용하고, 두번째 프레임의 0번째 타임슬롯의 비트 3~0은 모니터용 여분의 비트로 사용한다.In addition, the configuration of the E1 frame (Frame) is composed of two frame units, all the 0 th time slot (Time Slot) of the first frame is used as a frame word, bits 3 ~ 0 of the 0 th time slot of the second frame Is used as an extra bit for monitor.

상기 윈도우생성부(10)는 E1 프레임의 포맷 중에서 2번째 프레임의 0번째 타임슬롯의 비트3~0을 제외한 부분의 인에이블 신호를 만들어 주는 부분으로 패리티를 실어주기 위한 비트(비트3~0)를 제외한 모든 부분에서 '하이' 신호를 출력하게 된다.The window generation unit 10 is a part for making an enable signal of a part of the format of the E1 frame except bits 3 to 0 of the 0th timeslot of the second frame (bits 3 to 0). All parts except the 'high' signal will be output.

따라서, 윈도우생성부(10)는 생성한 인에이블 신호를 프레임데이터체크부 (12)로 공급하고, 프레임데이터체크부(12)는 그 인에이블 신호에 따라 두 번째 프레임의 0번째 타임슬롯의 비트3~0의 부분을 제외한 데이터를 통과시켜 패리티공급부(14)에서 패리티를 생성한 후 다음 E1 프레임의 2번째 프레임의 0번째 타임슬롯의 비트 3~0에 실어주게 된다.Accordingly, the window generation unit 10 supplies the generated enable signal to the frame data check unit 12, and the frame data check unit 12 transmits the bits of the 0 th timeslot of the second frame according to the enable signal. Parity is generated by the parity supply unit 14 by passing data excluding parts 3 to 0, and then loaded into bits 3 to 0 of the 0 th timeslot of the second frame of the next E1 frame.

이와 같이 구성된 본 발명의 동작 및 작용을 첨부한 제2도를 참조하여 설명하면 다음과 같다.When described with reference to Figure 2 attached to the operation and operation of the present invention configured as described above are as follows.

먼저, 윈도우생성부(10)에 의해 생성된 윈도우와 E1 프레임의 데이터를 논리곱하여 프레임패리티체크부(12)의 디플립플롭(D1)으로 입력하고, 상기 디플립플롭 (D1)은 입력 데이터를 2.048MHz에 해당하는 클록에 동기하여 배타적논리합게이트 (EX1)로 출력하면 배타적논리합게이트(EX1)의 출력 데이터를 피드백하여 서로 다른 신호인 경우에만 '하이' 신호를 출력하여 E1 프레임의 사용하는 타임슬롯의 패리티를 체크한다.First, the window generated by the window generation unit 10 is multiplied by the data of the E1 frame to be input to the deflip-flop (D1) of the frame parity check unit 12, the deflip-flop (D1) is input data When outputting to the exclusive logic gate (EX1) in synchronization with a clock corresponding to 2.048 MHz, the output data of the exclusive logic gate (EX1) is fed back to output a 'high' signal only when the signals are different and use the time slot of the E1 frame. Check the parity of the.

또한, 래치부(16)에서는 상기 E1 프레임이 사용하는 타임슬롯의 데이터를 래치하는 경우에 0번째 타임슬롯의 프레임 정렬 바이트를 제외한 E1 프레임 데이터를 래치하고, 패리티공급부(14)에서는 해당하는 E1 프레임의 패리티 정보를 E1 프레임의 0번째 타임슬롯의 여분 비트 중 한 비트에 실어주고, 멀티플렉서는 상기 래치부에 의해 래치된 해당 E1 프레임의 데이터와 0번째 타임 슬롯의 여분 비트에 실린 패리티 정보를 다중화(multiplexing)하여 상대방에게 전달한다.When the latch unit 16 latches data of the timeslot used by the E1 frame, the latch unit 16 latches the E1 frame data excluding the frame alignment byte of the 0th timeslot, and the parity supply unit 14 latches the corresponding E1 frame. The parity information of the E1 frame is loaded into one bit of the extra bits of the 0 th timeslot of the E1 frame, and the multiplexer multiplexes the parity information carried in the extra bits of the 0 th time slot with the data of the corresponding E1 frame latched by the latch unit. multiplexing) to deliver to the other party.

이때, E1 프레임의 0번째 타임슬롯의 프레임 정렬 신호는 포함하지 않는다.At this time, the frame alignment signal of the 0 th timeslot of the E1 frame is not included.

상술한 바와 같이 E1 프레임의 인터페이스에서 패리티 선을 따로 설계할 필요없이 E1 프레임 자체로 패스(Path)를 감시할 수 있다.As described above, a path can be monitored by the E1 frame itself without the need for designing a parity line separately at the interface of the E1 frame.

따라서, 본 발명에서는 근접 쉘프끼리 케이블로 연결되었을 경우 케이블 상의 문제점을 쉽게 확인할 수 있어 근접한 장비까지 케이블이나 다른 장비로 인터페이스할 때 케이블이나 장비의 이상 유무를 용이하게 체크할 수 있는 효과가 있다.Therefore, in the present invention, when the adjacent shelves are connected to each other by a cable, problems on the cable can be easily identified, and thus, when an interface to a nearby device or a cable or other device is interfaced, there is an effect of easily checking for abnormality of the cable or the device.

Claims (2)

E1 프레임의 복수개 타임슬롯 중 사용하는 타임 슬롯에 해당하는 윈도우를 생성하는 윈도우생성부; 상기 윈도우생성부에서 생성된 윈도우와 소정의 클록신호에 동기된 프레임 데이터를 논리곱하여 입력받고 그 논리곱한 데이터에 의해 프레임에 사용되는 타임슬롯의 패리티를 체크하는 프레임패리티체크부; 상기 프레임패리티체크부에서 출력되는 E1 프레임의 패리티 정보를 0번째 타임슬롯의 복수의 여분 비트 중 특정 한 비트에 패리티 정보를 실어주는 패리티공급부; 상기 클록신호에 따라 E1 프레임의 사용 타임슬롯 중 0번째 타임슬롯의 프레임 정렬 바이트를 제외한 나머지 타임슬롯 데이터를 래치하는 래치부; 및 상기 래치부에서 래치된 해당 E1 프레임의 데이터와 상기 패리티공급부에서 출력된 0번째 타임슬롯에 실린 패리티 정보를 다중화하여 전달하는 멀티플렉서를 구비한 것을 특징으로 하는 인터페이스 데이터의 패리티 체크장치.A window generation unit generating a window corresponding to a time slot used among a plurality of time slots of the E1 frame; A frame parity check unit configured to perform an AND operation on the window data generated by the window generation unit and the frame data synchronized with a predetermined clock signal, and to check the parity of the timeslot used for the frame by the AND product; A parity supply unit which carries parity information of an E1 frame output from the frame parity checker to a specific bit among a plurality of redundant bits of a 0th time slot; A latch unit for latching the remaining time slot data except the frame alignment byte of the 0 th time slot among the used time slots of the E1 frame according to the clock signal; And a multiplexer for multiplexing and transmitting the data of the corresponding E1 frame latched by the latch unit and the parity information contained in the 0th time slot output from the parity supply unit. 제1항에 있어서, 상기 프레임패리티체크부는, 상기 윈도우생성부에서 생성된 윈도우와 E1 프레임의 데이터를 논리곱한 데이터를 상기 클록신호에 따라 제공받는 디플립플롭, 및 상기 디플립플롭의 출력과 피드백된 출력신호를 제공받고 서로 다른 신호가 입력될 경우 '하이'신호를 출력하는 배타적 논리합게이트로 구성된 것을 특징으로 하는 인터페이스 데이터의 패리티 체크장치.The apparatus of claim 1, wherein the frame parity check unit comprises: a flip-flop provided with data obtained by logically multiplying a window generated by the window generator with data of an E1 frame according to the clock signal, and output and feedback of the flip-flop And an exclusive logic sum gate for outputting a 'high' signal when a different output signal is received and a different output signal is input.
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