JP2023044168A - メモリコントローラ、メモリシステム、及び情報処理システム - Google Patents

Abstract

【課題】メモリシステムのレイテンシを改善させる。
【解決手段】実施形態のメモリコントローラ１０は、メモリデバイス２０Ｐ及び２０Ｍを制御する。メモリコントローラ１０は制御回路を含む。制御回路は、ホスト機器ＨＤから第１の論理アドレスＬＡ０への第１のデータＤＴ０の書き込み要求を受信すると、第１の論理アドレスＬＡ０に第１ビットに対応する第１の物理アドレスＰＡ０を割り当てて、第１の物理アドレスＰＡ０への第１のデータＤＴ０の書き込みを第１のメモリデバイス２０Ｐに命令し、第１の物理アドレスＰＡ０に第２ビットに対応する第１のミラーリング物理アドレスＭＰＡ０を割り当てて、第１のミラーリング物理アドレスＭＰＡ０への第１のデータＤＴ０の書き込みを第２のメモリデバイス２０Ｍに命令する。第１ビットを読み出すための前記メモリセルへの読み出し回数は、第２ビットを読み出すための前記メモリセルへの読み出し回数と異なる。
【選択図】図１０

Description

実施形態は、メモリコントローラ、メモリシステム、及び情報処理システムに関する。

データ冗長化技術の一種としてミラーリング技術が知られている。

特許第５８９４１６７号公報 特開２０２１－０４３９１２号公報

メモリシステムのレイテンシを改善させる。

実施形態のメモリコントローラは、第１及び第２のメモリデバイスを制御する。第１及び第２のメモリデバイスのそれぞれは、第１ビットと第２ビットとを含む複数ビットデータを記憶するメモリセルを含む。メモリコントローラは、外部のホスト機器から受信したデータを第１のメモリデバイスと第２のメモリデバイスとを用いて二重化して保存する制御回路を含む。制御回路は、ホスト機器から第１の論理アドレスへの第１のデータの書き込み要求を受信すると、第１の論理アドレスに、第１ビットに対応する第１の物理アドレスを割り当てて、第１の物理アドレスへの第１のデータの書き込みを、第１のメモリデバイスに命令し、第１の物理アドレスに、第２ビットに対応する第１のミラーリング物理アドレスを割り当てて、第１のミラーリング物理アドレスへの第１のデータの書き込みを、第２のメモリデバイスに命令する。第１ビットを読み出すための前記メモリセルへの読み出し回数は、第２ビットを読み出すための前記メモリセルへの読み出し回数と異なる。

第１実施形態に係る情報処理システムの構成の一例を示すブロック図。 第１実施形態に係るメモリコントローラの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスの構成の一例を示すブロック図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの平面レイアウトの一例を示す平面図。 第１実施形態に係るメモリデバイスが備えるメモリセルアレイの断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図。 第１実施形態に係るメモリデバイスが備えるメモリピラーの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図。 第１実施形態に係るメモリシステムにおけるメモリセルトランジスタの閾値電圧分布及びデータの割り当ての一例を示す模式図。 第１実施形態に係るメモリシステムの書き込み動作の一例を示すフローチャート。 第１実施形態に係るメモリシステムの書き込み動作の具体例を示す概略図。 第１実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。 第１実施形態に係るメモリシステムの読み出し動作の具体例を示す概略図。 第１実施形態に係るメモリシステムの読み出し動作における読み出し回数の一例を示すテーブル。 第１実施形態の変形例における書き込み動作の具体例を示す概略図。 第１実施形態の変形例における読み出し動作の具体例を示す概略図。 第２実施形態に係るメモリシステムの読み出し動作の一例を示すフローチャート。 第３実施形態に係るメモリデバイスの構成の一例を示すブロック図。 第３実施形態に係るメモリデバイスが備えるメモリセルアレイの構成の一例を示すブロック図。 シフトレジスタ型不揮発性メモリの書き込み動作の一例を示す概略図。 シフトレジスタ型不揮発性メモリの読み出し動作の一例を示す概略図。 第３実施形態に係るメモリシステムの書き込み動作の具体例を示す概略図。 第３実施形態に係るメモリシステムの読み出し動作の具体例を示す概略図。 第３実施形態に係るメモリシステムの読み出し動作におけるシフト回数の一例を示すテーブル。 第４実施形態の第１の例に係る情報処理システムの構成の一例を示すブロック図。 第４実施形態の第２の例に係る情報処理システムの構成の一例を示すブロック図。

以下に、実施形態について図面を参照して説明する。各実施形態は、発明の技術的思想を具体化するための装置や方法を例示している。図面は、模式的又は概念的なものである。各図面の寸法や比率などは、必ずしも現実のものと同一とは限らない。構成の図示は、図を見易くするために適宜省略されている。図面に付加されたハッチングは、構成要素の素材や特性とは必ずしも関連していない。本明細書において、Ｘ方向、Ｙ方向、及びＺ方向は、互いに交差する方向を示している。また、略同一の機能及び構成を有する構成要素には、同一の符号が付されている。参照符号に付加された数字やアルファベットは、同じ参照符号により参照され、且つ類似した要素同士を区別するために使用される。

［１］第１実施形態
以下に、第１実施形態に係る情報処理システム１について説明する。

［１－１］構成
［１－１－１］情報処理システム１の構成
図１は、第１実施形態に係る情報処理システム１の構成の一例を示すブロック図である。図１に示すように、情報処理システム１は、ホスト機器ＨＤ及びメモリシステムＭＳを含む。ホスト機器ＨＤは、パーソナルコンピュータ、携帯情報端末、サーバーなどの電子機器である。メモリシステムＭＳは、メモリカード、ＳＳＤ（solid state drive）などの半導体ストレージデバイスである。メモリシステムＭＳは、メモリコントローラ１０と、メモリデバイス２０Ｐ及び２０Ｍとを含む。

メモリコントローラ１０は、例えば、ＳｏＣ（System On a Chip）として構成される半導体集積回路である。メモリコントローラ１０は、バスＨＢを介してホスト機器ＨＤに接続される。メモリコントローラ１０は、ホスト機器ＨＤから受信した要求に基づいて各メモリデバイス２０を制御する。メモリコントローラ１０は、チャネルＣＨ１及びＣＨ２を介してそれぞれメモリデバイス２０Ｐ及び２０Ｍを制御し、２つのメモリデバイス２０Ｐ及び２０Ｍを用いてデータを二重化して保存するミラーリング機能を有する。

メモリデバイス２０は、データを不揮発に記憶する記憶装置である。第１実施形態では、メモリデバイス２０がＮＡＮＤ型フラッシュメモリである場合を例に説明する。メモリデバイス２０Ｐは、メモリコントローラ１０によりプリンシパル記憶領域として使用される。メモリデバイス２０Ｍは、メモリコントローラ１０によりミラーリング記憶領域として使用される。以下では、メモリデバイス２０Ｐのことを、“プリンシパル記憶領域２０Ｐ”とも呼ぶ。メモリデバイス２０Ｍのことを、“ミラーリング記憶領域２０Ｍ”とも呼ぶ。メモリシステムＭＳのデータの読み出し及び書き込みの単位のことを、“ページ”と呼ぶ。

［１－１－２］メモリコントローラ１０の構成
図２は、第１実施形態に係るメモリコントローラ１０の構成の一例を示すブロック図である。図２に示すように、メモリコントローラ１０は、例えば、ホストインターフェース（ホストＩ／Ｆ）１１、メモリインターフェース（メモリＩ／Ｆ）１２、制御回路１３、ミラーリングアドレス割り当て回路１４、ＥＣＣ（Error Correction Code）回路１５、データバッファ１６、及び内部バスＩＢを含む。

ホストＩ／Ｆ１１は、ホスト機器ＨＤとメモリコントローラ１０との間のインターフェース規格に従った通信を行うハードウェアインターフェースである。ホストＩ／Ｆ１１は、バスＨＢを介してホスト機器ＨＤと接続される。ホストＩ／Ｆ１１がサポートするインターフェース規格は、ＳＡＴＡ（Serial Advanced Technology Attachment）、ＰＣＩｅ^ＴＭ（PCI Express）などである。ホストＩ／Ｆ１１は、ホスト機器ＨＤから受信したデータや要求などを内部バスＩＢに出力する。ホストＩ／Ｆ１１は、メモリデバイス２０から受信したデータや制御回路１３により生成された応答などをホスト機器ＨＤへ送信する。

メモリＩ／Ｆ１２は、メモリデバイス２０とメモリコントローラ１０との間のインターフェース規格に従った通信を行うハードウェアインターフェースである。メモリＩ／Ｆ１２がサポートするインターフェース規格は、例えば、ＮＡＮＤインターフェース規格である。メモリＩ／Ｆ１２は、チャネルＣＨ１を介してメモリデバイス２０Ｐ（プリンシパル記憶領域）と接続され、チャネルＣＨ２を介してメモリデバイス２０Ｍ（ミラーリング記憶領域）と接続される。メモリＩ／Ｆ１２は、ホスト機器ＨＤから受信したデータや制御回路１３により生成された命令などをメモリデバイス２０へ送信する。メモリＩ／Ｆ１２は、メモリデバイス２０から受信したデータや応答などを内部バスＩＢに出力する。

制御回路１３は、ＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）などを含み、メモリコントローラ１０の各構成要素を統括的に制御する。メモリコントローラ１０の動作は、ＣＰＵがＲＯＭに格納されたファームウェアを実行することにより実現される。ＲＡＭは、ＣＰＵの作業領域として使用される揮発性メモリであり、ルックアップテーブル（ＬＵＴ）１７を記憶する。ＬＵＴ１７は、ページの論理アドレスＬＡとページの物理アドレスＰＡとを関連付ける管理テーブルであり、メモリシステムＭＳのシステムデータの一種である。ＬＵＴ１７は、“アドレス変換テーブル”や、“論理アドレス／物理アドレス変換テーブル”と呼ばれてもよい。ホスト機器ＨＤは、論理アドレスＬＡを指定して、データの書き込み／読み出しをメモリコントローラ１０に要求する。制御回路１３は、ホスト機器ＨＤから書き込み要求を受信した場合に、ホスト機器ＨＤから受信した論理アドレスＬＡに対してデータの書き込み先の物理アドレスＰＡを割り当てて、割り当てられた物理アドレスＰＡをＬＵＴ１７に記録する。そして、制御回路１３は、物理アドレスＰＡを指定して、データの書き込みをメモリデバイス２０に命令する。制御回路１３は、ホスト機器ＨＤから読み出し要求を受信した場合に、ホスト機器ＨＤから受信した論理アドレスＬＡを、ＬＵＴ１７を用いて物理アドレスＰＡに変換する。そして、制御回路１３は、物理アドレスＰＡを指定して、データの読み出しをメモリデバイス２０に命令する。

ミラーリングアドレス割り当て回路１４は、物理アドレスＰＡに対して、ミラーリング物理アドレスＭＰＡを割り当てる。“ミラーリング物理アドレスＭＰＡ”は、ミラーリング記憶領域２０Ｍに割り当てられた物理アドレスのことを示している。一方で、ホスト機器ＨＤから受信した論理アドレスＬＡに割り当てられた物理アドレスＰＡは、プリンシパル記憶領域２０Ｐに割り当てられた物理アドレスのことを示している。なお、ミラーリング物理アドレスＭＰＡは、ＬＵＴ１７に記録されてもよいし、物理アドレスＰＡを用いた計算により導出されてもよい。以下では、読み出し動作時に参照されるミラーリング物理アドレスＭＰＡが、物理アドレスＰＡを用いた計算により取得される場合を例に説明する。

ＥＣＣ回路１５は、ＥＣＣ処理を実行する回路である。ＥＣＣ処理は、符号化及び復号を含む。具体的には、書き込み動作において、ＥＣＣ回路１５は、ホスト機器ＨＤから受信したデータを符号化してＥＣＣフレームを生成する。ＥＣＣフレームは、ＥＣＣ回路１５によって符号化及び復号されるデータの単位である。ＥＣＣフレームは、１ページデータ毎に生成され、メモリデバイス２０に書き込まれる。ＥＣＣフレームは、情報部と冗長部とを含む。情報部は、符号化されたデータである。冗長部は、誤り訂正符号、又はパリティと呼ばれる。読み出し動作において、ＥＣＣ回路１５は、メモリデバイス２０から読み出されたＥＣＣフレームを復号する。復号にあたって、ＥＣＣ回路１５は、読み出されたＥＣＣフレームのパリティを用いて、読み出されたＥＣＣフレームの情報部の誤りを訂正する。ＥＣＣ回路１５の符号化方式は、ＢＣＨ（Bose-Chaudhuri-Hocquenghem）符号、ＲＳ（Reed-Solomon）符号、ＬＤＰＣ（Low-Density Parity-Check）符号などである。

データバッファ１６は、ＤＲＡＭ（Dynamic Random Access Memory）やＳＲＡＭ（Static Random Access Memory）などの揮発性メモリである。データバッファ１６は、ホスト機器ＨＤからホストＩ／Ｆ１１を介して受信したデータや、メモリデバイス２０からメモリＩ／Ｆ１２を介して受信したデータを一時的に記憶する。なお、データバッファ１６は、ＥＣＣフレームを一時的に記憶してもよい。データバッファ１６は、メモリコントローラ１０に外部接続されてもよい。

［１－１－３］メモリデバイス２０の構成
図３は、第１実施形態に係るメモリデバイス２０の構成の一例を示すブロック図である。図３に示すように、メモリデバイス２０、例えば、メモリインターフェース（メモリＩ／Ｆ）２１、シーケンサ２２、メモリセルアレイ２３、ドライバモジュール２４、ロウデコーダモジュール２５、及びセンスアンプモジュール２６を含む。

メモリＩ／Ｆ２１は、チャネルＣＨを介してメモリコントローラ１０と接続されるハードウェアインターフェースである。メモリＩ／Ｆ２１は、メモリデバイス２０とメモリコントローラ１０との間のインターフェース規格に従った通信を行う。メモリＩ／Ｆ２１がサポートするインターフェース規格は、例えば、ＮＡＮＤインターフェース規格である。

シーケンサ２２は、メモリデバイス２０の全体の動作を制御する制御回路である。シーケンサ２２は、メモリＩ／Ｆ２１を介して受信したコマンドに基づいてドライバモジュール２４、ロウデコーダモジュール２５、及びセンスアンプモジュール２６などを制御して、読み出し動作、書き込み動作、消去動作などを実行する。

メモリセルアレイ２３は、複数のメモリセルの集合を含む記憶回路である。メモリセルアレイ２３は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。ブロックＢＬＫは、例えば、データの消去単位として使用される。また、メモリセルアレイ２３には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。各メモリセルは、ワード線ＷＬを識別するアドレスと、ビット線ＢＬを識別するアドレスとに基づいて識別される。

ドライバモジュール２４は、読み出し動作、書き込み動作、消去動作などで使用される電圧を生成するドライバ回路である。ドライバモジュール２４は、複数の信号線を介してロウデコーダモジュール２５に接続される。ドライバモジュール２４は、メモリＩ／Ｆ２１を介して受信したページアドレスに基づいて、複数の信号線の各々に印加する電圧を変更し得る。

ロウデコーダモジュール２５は、メモリＩ／Ｆ２１を介して受信したロウアドレスをデコードするデコーダである。ロウデコーダモジュール２５は、デコード結果に基づいてメモリセルアレイ２３のロウ方向（１つのブロックＢＬＫ）を選択する。そして、ロウデコーダモジュール２５は、選択したブロックＢＬＫに設けられた複数の配線（ワード線ＷＬなど）に、複数の信号線に印加された電圧をそれぞれ転送する。

センスアンプモジュール２６は、読み出し動作において、ビット線ＢＬの電圧に基づいて、選択されたブロックＢＬＫから読み出されたデータをセンスするセンス回路である。センスアンプモジュール２６は、読み出したデータを、メモリＩ／Ｆ２１を介してメモリコントローラ１０に送信する。また、センスアンプモジュール２６は、書き込み動作において、ビット線ＢＬ毎に、メモリセルＭＣに書き込むデータに応じた電圧を印加し得る。

［１－１－４］メモリセルアレイ２３の回路構成
図４は、第１実施形態に係るメモリデバイス２０が備えるメモリセルアレイ２３の回路構成の一例を示す回路図である。図４は、メモリセルアレイ２３に含まれた複数のブロックＢＬＫのうち１つのブロックＢＬＫを表示している。図４に示すように、ブロックＢＬＫは、例えば、５つのストリングユニットＳＵ０～ＳＵ４を含む。

各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴＤ及びＳＴＳを含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積層を含み、データを不揮発に記憶する。選択トランジスタＳＴＤ及びＳＴＳのそれぞれは、読み出し動作及び書き込み動作におけるストリングユニットＳＵの選択に使用される。

各ＮＡＮＤストリングＮＳのメモリセルトランジスタＭＴ０～ＭＴ７は、直列に接続される。選択トランジスタＳＴＤのドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴＤのソースは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴＳのドレインは、直列に接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続される。

同一のブロックＢＬＫのメモリセルトランジスタＭＴ０～ＭＴ７のそれぞれの制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０の複数の選択トランジスタＳＴＤのそれぞれのゲートは、選択ゲート線ＳＧＤ０に接続される。ストリングユニットＳＵ１の複数の選択トランジスタＳＴＤのそれぞれのゲートは、選択ゲート線ＳＧＤ１に接続される。ストリングユニットＳＵ２の複数の選択トランジスタＳＴＤのそれぞれのゲートは、選択ゲート線ＳＧＤ２に接続される。ストリングユニットＳＵ３の複数の選択トランジスタＳＴＤのそれぞれのゲートは、選択ゲート線ＳＧＤ３に接続される。ストリングユニットＳＵ４の複数の選択トランジスタＳＴＤのそれぞれのゲートは、選択ゲート線ＳＧＤ４に接続される。複数の選択トランジスタＳＴＳのそれぞれのゲートは、選択ゲート線ＳＧＳに接続される。

ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳにより共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば、複数のブロックＢＬＫ間で共有される。

なお、メモリセルアレイ２３の回路構成は、以上で説明された構成に限定されない。各ブロックＢＬＫが含むストリングユニットＳＵの個数や、各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴＤ及びＳＴＳの個数は、それぞれ任意の個数でもよい。本明細書では、１つのストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合のことを、“セルユニットＣＵ”と呼ぶ。セルユニットＣＵは、各メモリセルトランジスタＭＴが１ビットデータを記憶する場合に、“１ページデータ”を記憶する。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上を記憶し得る。

［１－１－５］メモリセルアレイ２３の構造
以下に、第１実施形態に係るメモリデバイス２０が備えるメモリセルアレイ２３の構造の一例について説明する。メモリセルアレイ２３において、Ｘ方向はワード線ＷＬの延伸方向に対応し、Ｙ方向はビット線ＢＬの延伸方向に対応し、Ｚ方向はメモリデバイス２０の形成に使用される半導体基板３０の表面に対する鉛直方向に対応している。

（メモリセルアレイ２３の平面レイアウト）
図５は、第１実施形態に係るメモリデバイス２０が備えるメモリセルアレイ２３の平面レイアウトの一例を示す平面図である。図５は、１つのブロックＢＬＫ（すなわち、ストリングユニットＳＵ０～ＳＵ４）を含む領域を表示している。図５に示すように、メモリセルアレイ２３は、例えば、複数のスリットＳＬＴ、複数のスリットＳＨＥ、複数のメモリピラーＭＰ、複数のビット線ＢＬ、及び複数のコンタクトＣＶを含む。

各スリットＳＬＴは、Ｘ方向に沿って延伸して設けられた部分を有する部材である。複数のスリットＳＬＴは、Ｙ方向に並んでいる。スリットＳＬＴによって区切られた領域のそれぞれが、１つのブロックＢＬＫに対応する。各スリットＳＬＴは、Ｙ方向に隣り合う配線（例えば、ワード線ＷＬ０～ＷＬ７、並びに選択ゲート線ＳＧＤ及びＳＧＳ）を分断している。また、各スリットＳＬＴは、コンタクトＬＩ及びスペーサＳＰを含む。コンタクトＬＩは、Ｘ方向に沿って延伸して設けられた部分を有する導電体である。コンタクトＬＩは、ソース線ＳＬの一部として使用される。スペーサＳＰは、コンタクトＬＩの側面に設けられた絶縁体である。コンタクトＬＩは、スペーサＳＰの組によってＹ方向に挟まれている。コンタクトＬＩと、当該コンタクトＬＩとＹ方向に隣り合う導電体との間は、スペーサＳＰによって離隔及び絶縁される。

各スリットＳＨＥは、Ｘ方向に沿って延伸して設けられた部分を有する部材である。複数のスリットＳＨＥは、Ｙ方向に並んでいる。メモリセルアレイ２３では、スリットＳＬＴ及びＳＨＥによって区切られた領域のそれぞれが、１つのストリングユニットＳＵに対応する。本例では、４つのスリットＳＨＥが隣り合うスリットＳＬＴの間のそれぞれに配置され、各ブロックＢＬＫが５つのストリングユニットＳＵを有している。各スリットＳＨＥは、例えば、絶縁体が埋め込まれた構造を有する。各スリットＳＨＥは、Ｙ方向に隣り合う配線（少なくとも、選択ゲート線ＳＧＤ）を分断している。

各メモリピラーＭＰは、１つのＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２つのスリットＳＬＴの間の領域において、例えば、２４列の千鳥状に配置される。そして、本例では、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰと、２０列目のメモリピラーＭＰとのそれぞれに、１つのスリットＳＨＥが重なっている。

各ビット線ＢＬは、Ｙ方向に沿って延伸して設けられた部分を有する。複数のビット線は、Ｘ方向に並んでいる。各ビット線ＢＬは、ストリングユニットＳＵ毎に少なくとも１つのメモリピラーＭＰと重なるように配置される。本例では、各メモリピラーＭＰに、２本のビット線ＢＬが重なって配置されている。メモリピラーＭＰに重なっている複数のビット線ＢＬのうち１つのビット線ＢＬと、当該メモリピラーＭＰとの間には、コンタクトＣＶが設けられる。各メモリピラーＭＰは、関連付けられたコンタクトＣＶを介して、対応するビット線ＢＬと電気的に接続される。本例では、スリットＳＨＥと接触しているメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶが、省略されている。

メモリセルアレイ２３では、以上で説明されたレイアウトが、Ｙ方向に繰り返し配置される。なお、メモリセルアレイ２３の平面レイアウトは、その他のレイアウトであってもよい。例えば、隣り合うスリットＳＬＴの間に設けられたメモリピラーＭＰやスリットＳＨＥなどの個数及び配置は、適宜変更され得る。隣り合うスリットＳＬＴの間に形成されるストリングユニットＳＵの個数は、隣り合うスリットＳＬＴの間に配置されたスリットＳＨＥの数に基づいて変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、１つ若しくは３つ以上であってもよい。

（メモリセルアレイ２３の断面構造）
図６は、第１実施形態に係るメモリデバイス２０が備えるメモリセルアレイ２３の断面構造の一例を示す、図５のＶＩ－ＶＩ線に沿った断面図である。図６に示すように、メモリデバイス２０は、例えば、半導体基板３０、導電体層３１～３５、及び絶縁体層４０～４４を含む。

半導体基板３０は、例えば、Ｐ型の半導体基板である。半導体基板３０の上に、絶縁体層４０が設けられる。絶縁体層４０は、半導体基板３０上に形成されたロウデコーダモジュール２５やセンスアンプモジュール２６などに接続される回路を覆い、複数層により構成され得る。絶縁体層４０の上には、導電体層３１が設けられる。導電体層３１の上には、絶縁体層４１が設けられる。絶縁体層４１の上には、導電体層３２と絶縁体層４２とが交互に積層される。最上層の導電体層３３の上には、絶縁体層４３が設けられる。絶縁体層４３の上には、導電体層３４が設けられる。導電体層３４の上には、絶縁体層４４が設けられる。絶縁体層４４の上には、導電体層３５が設けられる。

導電体層３２、３３及び３４のそれぞれは、例えば、ＸＹ平面に沿って広がった板状に形成される。導電体層３５は、例えば、Ｙ方向に延伸したライン状に形成される。導電体層３１は、ソース線ＳＬとして使用される。導電体層３２は、選択ゲート線ＳＧＳとして使用される。積層された８層の導電体層３３は、下層側から順に、それぞれワード線ＷＬ０～ＷＬ７として使用される。導電体層３４は、選択ゲート線ＳＧＤとして使用される。導電体層３５は、ビット線ＢＬとして使用される。図示せぬ領域において、複数の導電体層３５は、Ｘ方向に沿って並んでいる。導電体層３２、３３及び３４のそれぞれは、例えばタングステンを含む。導電体層３５は、例えば銅を含む。

各メモリピラーＭＰは、Ｚ方向に沿って延伸して設けられ、絶縁体層４１～４３、及び導電体層３２～３４を貫通している。メモリピラーＭＰの底部は、導電体層３１に達している。メモリピラーＭＰと導電体層３２とが交差した部分が、選択トランジスタＳＴＳとして機能する。メモリピラーＭＰと１つの導電体層３３とが交差した部分が、１つのメモリセルトランジスタＭＴとして機能する。メモリピラーＭＰと導電体層３４とが交差した部分が、選択トランジスタＳＴＤとして機能する。

また、各メモリピラーＭＰは、例えば、コア部材５０、半導体層５１、積層膜５２を含む。コア部材５０は、Ｚ方向に沿って延伸して設けられる。コア部材５０の上端は、導電体層３４よりも上層に含まれる。コア部材５０の下端は、導電体層３１が設けられた配線層に含まれる。半導体層５１は、コア部材５０の周囲を覆っている。半導体層５１の一部が、メモリピラーＭＰの側面を介して、導電体層３１に接触している。積層膜５２は、半導体層５１と導電体層３１とが接触した部分を除いて、半導体層５１の側面及び底面を覆っている。コア部材５０は、絶縁体を含む。半導体層５１は、例えばシリコンを含む。

メモリピラーＭＰ内の半導体層５１の上には、柱状のコンタクトＣＶが設けられる。図示された領域には、５つのメモリピラーＭＰのうち、２つのメモリピラーＭＰにそれぞれ対応する２つのコンタクトＣＶが表示されている。コンタクトＣＶの上には、１つの導電体層３５が接触している。１つの導電体層３５には、スリットＳＬＴ及びＳＨＥによって区切られた空間のそれぞれにおいて、１つのコンタクトＣＶが接続される。

スリットＳＬＴは、ＸＺ平面に沿って設けられた部分を有し、導電体層３２～３４及び絶縁体層４１～４３を分断している。スリットＳＬＴ内のコンタクトＬＩは、スリットＳＬＴに沿って設けられる。コンタクトＬＩの下端は、導電体層３１と接触している。コンタクトＬＩは、ソース線ＳＬの一部として使用される。スペーサＳＰは、少なくとも、コンタクトＬＩと導電体層３２～３４との間に設けられる。コンタクトＬＩと、導電体層３２～３４との間は、スペーサＳＰによって離隔及び絶縁される。スリットＳＨＥは、ＸＺ平面に沿って設けられた部分を有し、少なくとも導電体層３４を分断している。

（メモリピラーＭＰの断面構造）
図７は、第１実施形態に係るメモリデバイス２０が備えるメモリピラーＭＰの断面構造の一例を示す、図６のＶＩＩ－ＶＩＩ線に沿った断面図である。図７は、半導体基板３０の表面に平行且つ導電体層３３を含む層におけるメモリピラーＭＰの断面構造を表示している。図７に示すように、積層膜５２は、例えば、トンネル絶縁膜５３、絶縁膜５４、及びブロック絶縁膜５５を含む。

導電体層３３を含む断面において、コア部材５０は、メモリピラーＭＰの中央部分に設けられる。半導体層５１は、コア部材５０の側面を囲っている。トンネル絶縁膜５３は、半導体層５１の側面を囲っている。絶縁膜５４は、トンネル絶縁膜５３の側面を囲っている。ブロック絶縁膜５５は、絶縁膜５４の側面を囲っている。導電体層３３は、ブロック絶縁膜５５の側面を囲っている。トンネル絶縁膜５３及びブロック絶縁膜５５の各々は、例えば、酸化シリコンを含んでいる。絶縁膜５４は、例えば窒化シリコンを含んでいる。

以上で説明されたメモリピラーＭＰにおいて、半導体層５１が、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳのチャネル（電流経路）として使用される。絶縁膜５４が、メモリセルトランジスタＭＴの電荷蓄積層として使用される。メモリデバイス２０は、メモリセルトランジスタＭＴ０～ＭＴ７並びに選択トランジスタＳＴＤ及びＳＴＳをオンさせることによって、ビット線ＢＬとコンタクトＬＩとの間でメモリピラーＭＰを介した電流を流すことが出来る。

［１－１－６］データの割り当て
図８は、第１実施形態に係るメモリシステムＭＳにおけるメモリセルトランジスタＭＴの閾値電圧分布及びデータの割り当ての一例を示す模式図である。縦軸の“ＮＭＴｓ”は、メモリセルトランジスタＭＴの個数を示している。横軸の“Ｖｔｈ”は、メモリセルトランジスタＭＴの閾値電圧を示している。図８に示すように、各メモリセルトランジスタＭＴが４ビットデータを記憶する場合、すなわち１つのセルユニットＣＵが４ページデータを記憶する場合、メモリセルトランジスタＭＴの閾値電圧分布は、１６種類のステートを有する。本明細書では、この１６種類のステートのことを、閾値電圧の低い方から順に、それぞれ“Ｓ０”、“Ｓ１”、“Ｓ２”、“Ｓ３”、“Ｓ４”、“Ｓ５”、“Ｓ６”、“Ｓ７”、“Ｓ８”、“Ｓ９”、“Ｓ１０”、“Ｓ１１”、“Ｓ１２”、“Ｓ１３”、“Ｓ１４”及び“Ｓ１５”ステートと呼ぶ。“Ｓ０”～“Ｓ１５”ステートのそれぞれには、互いに異なる４ビットデータが割り当てられる。以下に、“Ｓ０”～“Ｓ１５”ステートのそれぞれに対するデータの割り当ての一例を羅列する。

（例）ステート名：“最上位（Top）ビット／上位（Upper）ビット／中位（Middle）ビット／下位（Lower）ビット”データ
“Ｓ０”ステート：“１１１１”データ
“Ｓ１”ステート：“０１１１”データ
“Ｓ２”ステート：“００１１”データ
“Ｓ３”ステート：“１０１１”データ
“Ｓ４”ステート：“１００１”データ
“Ｓ５”ステート：“０００１”データ
“Ｓ６”ステート：“０１０１”データ
“Ｓ７”ステート：“１１０１”データ
“Ｓ８”ステート：“１１００”データ
“Ｓ９”ステート：“０１００”データ
“Ｓ１０”ステート：“００００”データ
“Ｓ１１”ステート：“１０００”データ
“Ｓ１２”ステート：“１０１０”データ
“Ｓ１３”ステート：“００１０”データ
“Ｓ１４”ステート：“０１１０”データ
“Ｓ１５”ステート：“１１１０”データ

読み出し電圧は、隣り合うステートの間のそれぞれに設定される。具体的には、 “Ｓ０”及び“Ｓ１”ステートの間に、読み出し電圧Ｒ１が設定される。 “Ｓ１”及び“Ｓ２”ステートの間に、読み出し電圧Ｒ２が設定される。“Ｓ２”及び“Ｓ３”ステートの間に、読み出し電圧Ｒ３が設定される。“Ｓ３”及び“Ｓ４”ステートの間に、読み出し電圧Ｒ４が設定される。“Ｓ４”及び“Ｓ５”ステートの間に、読み出し電圧Ｒ５が設定される。“Ｓ５”及び“Ｓ６”ステートの間に、読み出し電圧Ｒ６が設定される。“Ｓ６”及び“Ｓ７”ステートの間に、読み出し電圧Ｒ７が設定される。“Ｓ７”及び“Ｓ８”ステートの間に、読み出し電圧Ｒ８が設定される。“Ｓ８”及び“Ｓ９”ステートの間に、読み出し電圧Ｒ９が設定される。“Ｓ９”及び“Ｓ１０”ステートの間に、読み出し電圧Ｒ１０が設定される。“Ｓ１０”及び“Ｓ１１”ステートの間に、読み出し電圧Ｒ１１が設定される。“Ｓ１１”及び“Ｓ１２”ステートの間に、読み出し電圧Ｒ１２が設定される。“Ｓ１２”及び“Ｓ１３”ステートの間に、読み出し電圧Ｒ１３が設定される。“Ｓ１３”及び“Ｓ１４”ステートの間に、読み出し電圧Ｒ１４が設定される。“Ｓ１４”及び“Ｓ１５”ステートの間に、読み出し電圧Ｒ１５が設定される。

下位ビットで構成される１ページデータ（下位ページデータ）は、読み出し電圧Ｒ８を用いた１回の読み出しによって確定する。つまり、読み出し電圧Ｒ１乃至読み出し電圧Ｒ１５のうち１つの読み出し電圧によって下位ページデータは確定し、下位ページデータの読み出しにおける読み出し回数は１回である。中位ビットで構成される１ページデータ（中位ページデータ）は、読み出し電圧Ｒ４及びＲ１２を用いた２回の読み出しによって確定する。つまり、読み出し電圧Ｒ１乃至読み出し電圧Ｒ１５のうち２つの読み出し電圧によって中位ページデータは確定し、中位ページデータの読み出しにおける読み出し回数は２回である。上位ビットで構成される１ページデータ（上位ページデータ）は、読み出し電圧Ｒ２、Ｒ６、Ｒ１０及びＲ１４を用いた４回の読み出しによって確定する。つまり、読み出し電圧Ｒ１乃至読み出し電圧Ｒ１５のうち４つの読み出し電圧によって上位ページデータは確定し、上位ページデータの読み出しにおける読み出し回数は４回である。最上位ビットで構成される１ページデータ（最上位ページデータ）は、読み出し電圧Ｒ１、Ｒ３、Ｒ５、Ｒ７、Ｒ９、Ｒ１１、Ｒ１３及びＲ１５を用いた８回の読み出しによって確定する。つまり、読み出し電圧Ｒ１乃至読み出し電圧Ｒ１５のうち８つの読み出し電圧によって最上位ページデータは確定し、最上位ページデータの読み出しにおける読み出し回数は８回である。以下では、下位ページデータの読み出し動作のことを、“下位読み出し”と呼ぶ。中位ページデータの読み出し動作のことを、“中位読み出し”と呼ぶ。上位ページデータの読み出し動作のことを、“上位読み出し”と呼ぶ。最上位ページデータの読み出し動作のことを、“最上位読み出し”と呼ぶ。

以上で説明されたデータの割り当ては、下位／中位／上位／最上位読み出しにおける読み出し回数がそれぞれ１回／２回／４回／８回であることから、例えば、“１－２－４－８ｃｏｄｉｎｇ”と呼ばれる。第１実施形態に係るメモリシステムＭＳで使用されるデータの割り当てでは、１つのセルユニットＣＵが記憶する複数ページデータが、読み出し回数の少ない群と、読み出し回数の多い群とに分類される。本例では、下位及び中位ページが、読み出し回数の少ない群に対応し、上位及び最上位ページが、読み出し回数の多い群に対応する。第１実施形態に係るメモリシステムＭＳは、このように、ページ毎の読み出し回数に偏りを有するデータの割り当てを利用する。

なお、メモリセルトランジスタＭＴが４ビットデータを記憶する場合のデータの割り当ては、その他の割り当てであってもよい。また、後述されるメモリシステムＭＳの動作は、各メモリセルトランジスタＭＴには２ビット、３ビット又は５ビット以上のデータを記憶し、且つページ毎の読み出し回数に偏りを有する場合にも適用され得る。

［１－２］動作
［１－２－１］書き込み動作
図９は、第１実施形態に係るメモリシステムＭＳの書き込み動作の一例を示すフローチャートである。以下に、図９を参照して、第１実施形態に係るメモリシステムＭＳの書き込み動作について、メモリコントローラ１０の動作に注目して説明する。

ホスト機器ＨＤからホストＩ／Ｆ１１を介してデータＤＴと書き込み要求とを受信すると、メモリコントローラ１０の制御回路１３は、図９の一連の処理を開始する（開始）。本例において、“データＤＴ”は、１ページデータである。書き込み要求は、データＤＴの書き込み先を指定する論理アドレスＬＡを含む。

まず、制御回路１３は、データＤＴをデータバッファ１６に格納する（ＳＴ１０）。

次に、制御回路１３は、論理アドレスＬＡに物理アドレスＰＡを割り当てる（ＳＴ１１）。言い換えると、制御回路１３は、ＬＵＴ１７に基づいて、論理アドレスＬＡに未使用の物理アドレスＰＡを割り当てる。

次に、制御回路１３は、データＤＴを符号化してＥＣＣフレームＥＦを生成する（ＳＴ１２）。制御回路１３は、データＤＴの符号化に、ＥＣＣ回路１５を使用する。ＥＣＣフレームＥＦは、データＤＴと、データＤＴに基づいて生成されたパリティとを含む。

次に、制御回路１３は、ＥＣＣフレームＥＦをデータバッファ１６に格納する（ＳＴ１３）。

次に、制御回路１３は、物理アドレスＰＡを指定して、ＥＣＣフレームＥＦの書き込みをプリンシパル記憶領域２０Ｐに命令する（ＳＴ１４）。具体的には、制御回路１３は、ＥＣＣフレームＥＦと、物理アドレスＰＡと、書き込み命令とを、メモリＩ／Ｆ１２を介してプリンシパル記憶領域２０Ｐに送信する。本実施形態において、書き込み命令とは、例えば、書き込みコマンドである。すると、ＥＣＣフレームＥＦと、物理アドレスＰＡと、書き込み命令とを受信したプリンシパル記憶領域２０Ｐは、物理アドレスＰＡを対象として、ＥＣＣフレームＥＦの書き込みを開始する。

次に、制御回路１３は、物理アドレスＰＡにミラーリング物理アドレスＭＰＡを割り当てる（ＳＴ１５）。制御回路１３は、ミラーリング物理アドレスＭＰＡの割り当てに、ミラーリングアドレス割り当て回路１４を使用する。第１実施形態において、ミラーリング物理アドレスＭＰＡが割り当てられるページは、物理アドレスＰＡが割り当てられるページと異なっている。具体的には、ミラーリングアドレス割り当て回路１４は、物理アドレスＰＡに対応するページが読み出し回数の少ない群に含まれる場合に、読み出し回数の多い群に含まれたページのいずれかにミラーリング物理アドレスＭＰＡを割り当てる。一方で、ミラーリングアドレス割り当て回路１４は、物理アドレスＰＡに対応するページが読み出し回数の多い群に含まれる場合に、読み出し回数の少ない群に含まれたページのいずれかにミラーリング物理アドレスＭＰＡを割り当てる。ミラーリングアドレス割り当て回路の動作の具体例については後述する。

次に、制御回路１３は、ミラーリング物理アドレスＭＰＡを指定して、ＥＣＣフレームＥＦの書き込みをミラーリング記憶領域２０Ｍに命令する（ＳＴ１６）。具体的には、制御回路１３は、ＥＣＣフレームＥＦと、ミラーリング物理アドレスＭＰＡと、書き込み命令とを、メモリＩ／Ｆ１２を介してミラーリング記憶領域２０Ｍに送信する。すると、ＥＣＣフレームＥＦと、ミラーリング物理アドレスＭＰＡと、書き込み命令とを受信したミラーリング記憶領域２０Ｍは、ミラーリング物理アドレスＭＰＡを対象として、ＥＣＣフレームＥＦの書き込みを開始する。なお、ＳＴ１４の処理と、ＳＴ１５及びＳＴ１６の処理とは、並列に実行されてもよい。

次に、制御回路１３は、プリンシパル記憶領域２０Ｐからの書き込み完了の通知と、ミラーリング記憶領域２０Ｍからの書き込み完了の通知とのそれぞれを受信するまで待機する（ＳＴ１７）。

次に、制御回路１３は、プリンシパル記憶領域２０Ｐとミラーリング記憶領域２０Ｍとのそれぞれの書き込み結果に応じてＬＵＴ１７を更新する（ＳＴ１８）。すなわち、制御回路１３は、ＳＴ１４とＳＴ１６の処理によって書き込みに成功した物理アドレスＰＡを、論理アドレスＬＡに関連付けてＬＵＴ１７に記憶させる。

次に、制御回路１３は、書き込み完了をホスト機器ＨＤに通知する（ＳＴ１９）。

ＳＴ１９の処理の後に、制御回路１３は、データバッファ１６に格納されたＥＣＣフレームＥＦを破棄して、図９の一連の処理を終了する（終了）。

（書き込み動作の具体例）
図１０は、第１実施形態に係るメモリシステムＭＳの書き込み動作の具体例を示す概略図である。以下に、図１０を参照して、第１実施形態において、ホスト機器ＨＤがデータＤＴ０～ＤＴ３の書き込みをメモリシステムＭＳに要求する場合について説明する。本例において、データＤＴ０～ＤＴ３のそれぞれは、１ページデータに対応している。

ホスト機器ＨＤは、メモリシステムＭＳに書き込みを要求する４ページ分のデータＤＴ０、ＤＴ１、ＤＴ２及びＤＴ３に、それぞれ論理アドレスＬＡ０、ＬＡ１、ＬＡ２及びＬＡ３を割り当てている。

メモリシステムＭＳがホスト機器ＨＤからデータＤＴ０～ＤＴ３の書き込み要求を受信した後に、メモリコントローラ１０は、図９のＳＴ１１の処理を実行することによって、論理アドレスＬＡ０に物理アドレスＰＡ０を割り当てて（図１０の“ＬＡ０：ＰＡ０”）、論理アドレスＬＡ１に物理アドレスＰＡ１を割り当てて（図１０の“ＬＡ１：ＰＡ１”）、論理アドレスＬＡ２に物理アドレスＰＡ２を割り当てて（図１０の“ＬＡ２：ＰＡ２”）、論理アドレスＬＡ３に物理アドレスＰＡ３を割り当てる（図１０の“ＬＡ３：ＰＡ３”）。

物理アドレスＰＡ０の書き込み先ページは、下位（Lower）ページ（図１０の“Ｌ”）である。物理アドレスＰＡ１の書き込み先ページは、中位（Middle）ページ（図１０の“Ｍ”）である。物理アドレスＰＡ２の書き込み先ページは、上位（Upper）ページ（図１０の“Ｕ”）である。物理アドレスＰＡ３の書き込み先ページは、最上位（Top）ページ（図１０の“Ｔ”）である。なお、データＤＴを示す箱に付加されたハッチングの線間隔は、狭いほど読み出し回数が多く、広いほど読み出し回数が少ないことを表現している。

そして、メモリコントローラ１０は、図９のＳＴ１２の処理を実行することによって、データＤＴ毎にパリティを含むＥＣＣフレームＥＦを生成する。

それから、メモリコントローラ１０は、図９のＳＴ１４の処理を実行することによって、データＤＴ０～ＤＴ３のそれぞれのＥＣＣフレームを用いた４ページデータの書き込みを、物理アドレスＰＡ０～ＰＡ３を指定して、プリンシパル記憶領域２０Ｐに命令する。プリンシパル記憶領域２０Ｐは、この４ページデータの書き込みを、物理アドレスＰＡ０～ＰＡ３に関連付けられた同一のセルユニットＣＵを対象として実行する。

また、メモリコントローラ１０は、図９のＳＴ１５の処理を実行することによって、物理アドレスＰＡ０～ＰＡ３（データＤＴ０～ＤＴ３）に、それぞれミラーリング物理アドレスＭＰＡ０、ＭＰＡ１、ＭＰＡ２及びＭＰＡ３を割り当てる。ミラーリング物理アドレスＭＰＡ０の書き込み先ページは、下位ページから最上位ページに変更される（図１０の“Ｌ→Ｔ”）。ミラーリング物理アドレスＭＰＡ１の書き込み先ページは、中位ページから上位ページに変更される（図１０の“Ｍ→Ｕ”）。ミラーリング物理アドレスＭＰＡ２の書き込み先ページは、上位ページから中位ページに変更される（図１０の“Ｕ→Ｍ”）。ミラーリング物理アドレスＭＰＡ３の書き込み先ページは、最上位ページから下位ページに変更される（図１０の“Ｔ→Ｌ”）。

つまり、物理アドレスＰＡの書き込み先が読み出し回数の少ない群のページ（例えば、下位／中位ページ）である場合に、ミラーリング物理アドレスＭＰＡの書き込み先が、読み出し回数の多い群のページ（例えば、上位／最上位ページ）に変更される。一方で、物理アドレスＰＡの書き込み先が読み出し回数の多い群のページである場合に、ミラーリング物理アドレスＭＰＡの書き込み先が、読み出し回数の少ない群のページに変更される。本例では、メモリコントローラ１０は、物理アドレスＰＡに関連付けられたページの読み出し回数が最も少ない場合に、ミラーリング物理アドレスＭＰＡを、読み出し回数が最も多いページに変更している。また、メモリコントローラ１０は、物理アドレスＰＡに関連付けられたページの読み出し回数が２番目に少ない場合に、ミラーリング物理アドレスＭＰＡを、読み出し回数が２番目に多いページに変更している。

そして、メモリコントローラ１０は、図９のＳＴ１６の処理を実行することによって、データＤＴ０～ＤＴ３のそれぞれのＥＣＣフレームを用いた４ページデータの書き込みを、ミラーリング物理アドレスＭＰＡ０～ＭＰＡ３を指定して、ミラーリング記憶領域２０Ｍに命令する。ミラーリング記憶領域２０Ｍは、この４ページデータの書き込みを、ミラーリング物理アドレスＭＰＡ０～ＭＰＡ３に関連付けられた同一のセルユニットＣＵを対象として実行する。

［１－２－２］読み出し動作
図１１は、第１実施形態に係るメモリシステムＭＳの読み出し動作の一例を示すフローチャートである。以下に、第１実施形態に係るメモリシステムＭＳの読み出し動作について、メモリコントローラ１０の動作に注目して説明する。

ホスト機器ＨＤから読み出し要求を受信すると、メモリコントローラ１０の制御回路１３は、図１１の一連の処理を開始する（開始）。読み出し要求は、データＤＴの読み出し先を指定する論理アドレスＬＡを含む。

まず、制御回路１３は、論理アドレスＬＡを物理アドレスＰＡに変換する（ＳＴ２０）。具体的には、制御回路１３は、ＬＵＴ１７を参照して、ホスト機器ＨＤから受信した論理アドレスＬＡに関連付けられた物理アドレスＰＡを取得する。

次に、制御回路１３は、物理アドレスＰＡからミラーリング物理アドレスＭＰＡを算出する（ＳＴ２１）。制御回路１３は、ミラーリング物理アドレスＭＰＡの算出に、ミラーリングアドレス割り当て回路１４を使用する。

次に、制御回路１３は、物理アドレスＰＡとミラーリング物理アドレスＭＰＡのうち、優位な方を選択する（ＳＴ２２）。優位であるか否かの判定は、物理アドレスＰＡを読み出した場合の読み出し回数と、ミラーリング物理アドレスＭＰＡを読み出した場合の読み出し回数に基づいている。制御回路１３は、物理アドレスＰＡ及びミラーリング物理アドレスＭＰＡのうち読み出し回数の小さい方のアドレスを優位であると判定する。なお、以下の説明では、物理アドレスＰＡ及びミラーリング物理アドレスＭＰＡのうち、ＳＴ２２の処理により選択された方の物理アドレスのことを“選択アドレス”とも呼び、ＳＴ２２の処理により選択されなかった方の物理アドレスのことを“非選択アドレス”とも呼ぶ。

ＳＴ２２の処理において、物理アドレスＰＡが選択された場合（ＳＴ２２：ＰＡ選択）、制御回路１３は、物理アドレスＰＡの読み出しを実施する（ＳＴ２３）。すなわち、制御回路１３は、物理アドレスＰＡの方が優位であることが確認された場合に、物理アドレスＰＡと読み出し命令とを、メモリＩ／Ｆ１２を介してプリンシパル記憶領域２０Ｐに送信する。本実施形態において、読み出し命令とは、例えば、読み出しコマンドである。すると、物理アドレスＰＡと読み出し命令とを受信したプリンシパル記憶領域２０Ｐは、物理アドレスＰＡに関連付けられたセルユニットＣＵからデータ（ＥＣＣフレームＥＦ）を読み出して、メモリコントローラ１０に送信する。プリンシパル記憶領域２０Ｐから読み出されたＥＣＣフレームは、例えば、データバッファ１６に一時的に格納される。ＳＴ２３の処理が完了すると、制御回路１３は、ＳＴ２５の処理に進む。

ＳＴ２２の処理において、ミラーリング物理アドレスＭＰＡが選択された場合（ＳＴ２２：ＭＰＡ選択）、制御回路１３は、ミラーリング物理アドレスＭＰＡの読み出しを実施する（ＳＴ２４）。すなわち、制御回路１３は、ミラーリング物理アドレスＭＰＡの方が優位であることが確認された場合に、ミラーリング物理アドレスＭＰＡと読み出し命令とを、メモリＩ／Ｆ１２を介してミラーリング記憶領域２０Ｍに送信する。すると、ミラーリング物理アドレスＭＰＡと読み出し命令とを受信したミラーリング記憶領域２０Ｍは、ミラーリング物理アドレスＭＰＡに関連付けられたセルユニットＣＵからデータ（ＥＣＣフレームＥＦ）を読み出して、メモリコントローラ１０に送信する。ミラーリング記憶領域２０Ｍから読み出されたＥＣＣフレームは、例えば、データバッファ１６に一時的に格納される。ＳＴ２４の処理が完了すると、制御回路１３は、ＳＴ２５の処理に進む。

ＳＴ２５の処理において、制御回路１３は、読み出されたＥＣＣフレームＥＦを復号する。この“読み出されたＥＣＣフレームＥＦ”は、ＳＴ２５の処理の前にＳＴ２３の処理が実行されている場合に、プリンシパル記憶領域２０Ｐから読み出されたＥＣＣフレームに対応し、ＳＴ２５の処理の前にＳＴ２４の処理が実行されている場合に、ミラーリング記憶領域２０Ｍから読み出されたＥＣＣフレームに対応する。なお、制御回路１３は、ＥＣＣフレームＥＦの復号に失敗した場合に、リトライシーケンスを実行し得る。本例では、ＳＴ２５の処理において、ＥＣＣフレームＥＦの復号が成功する場合について説明する。リトライシーケンスが発生する場合の動作の一例については、第２実施形態で説明する。

読み出されたＥＣＣフレームＥＦの復号に成功すると、制御回路１３は、訂正されたデータＤＴをデータバッファ１６に格納する（ＳＴ２６）。

そして、制御回路１３は、データバッファ１６のデータＤＴをホスト機器ＨＤに出力する（ＳＴ２７）。第１実施形態のＳＴ２７の処理においてホスト機器ＨＤに出力されるデータＤＴは、ＳＴ２７の処理の前にＳＴ２３の処理が実行されている場合に、物理アドレスＰＡから読み出されたＥＣＣフレームＥＦの復号により訂正されたデータＤＴに対応し、ＳＴ２７の処理の前にＳＴ２４の処理が実行されている場合に、ミラーリング物理アドレスＭＰＡから読み出されたＥＣＣフレームＥＦの復号により訂正されたデータＤＴに対応する。

Ｓ２７の処理の後に、制御回路１３は、データバッファ１６のデータＤＴを破棄して、図１１の一連の処理を終了する（終了）。

（読み出し動作の具体例）
図１２は、第１実施形態に係るメモリシステムＭＳの読み出し動作の具体例を示す概略図である。以下に、図１２を参照して、第１実施形態において、ホスト機器ＨＤが１ページデータの読み出しをメモリシステムＭＳに要求する場合について説明する。

本例において、メモリシステムＭＳは、プリンシパル記憶領域２０Ｐ及びミラーリング記憶領域２０Ｍを用いて、データＤＴ０、ＤＴ１、ＤＴ２及びＤＴ３を二重化して保存している。具体的には、プリンシパル記憶領域２０Ｐは、データＤＴ０、ＤＴ１、ＤＴ２及びＤＴ３を、それぞれ物理アドレスＰＡ０、ＰＡ１、ＰＡ２及びＰＡ３に記憶している。ミラーリング記憶領域２０Ｍは、データＤＴ０、ＤＴ１、ＤＴ２及びＤＴ３を、それぞれミラーリング物理アドレスＭＰＡ０、ＭＰＡ１、ＭＰＡ２及びＭＰＡ３に記憶している。

そして、データＤＴ０は、プリンシパル記憶領域２０Ｐにおいて下位（Lower）ページ（図１２の“Ｌ”）に記憶され、ミラーリング記憶領域２０Ｍにおいて最上位（Top）ページ（図１２の“Ｔ”）に記憶されている。データＤＴ１は、プリンシパル記憶領域２０Ｐにおいて中位（Middle）ページ（図１２の“Ｍ”）に記憶され、ミラーリング記憶領域２０Ｍにおいて上位（Upper）ページ（図１２の“Ｕ”）に記憶されている。データＤＴ２は、プリンシパル記憶領域２０Ｐにおいて上位ページに記憶され、ミラーリング記憶領域２０Ｍにおいて中位ページに記憶されている。データＤＴ３は、プリンシパル記憶領域２０Ｐにおいて最上位ページに記憶され、ミラーリング記憶領域２０Ｍにおいて下位ページに記憶されている。なお、データＤＴを示す箱に付加されたハッチングの線間隔は、狭いほど読み出し回数が多く、広いほど読み出し回数が少ないことを表現している。

メモリシステムＭＳがホスト機器ＨＤから読み出し要求を受信した後に、メモリコントローラ１０は、図１１のＳＴ２２の処理を実行することによって、読み出しを指示するアドレス（記憶領域）を選択する。本例に沿ってＳＴ２２の処理を言い換えると、ＳＴ２２の処理において、制御回路１３は、読み出し対象の物理アドレスＰＡが下位ページ又は中位ページであるか否かを確認する。すなわち、制御回路１３は、読み出し対象の物理アドレスＰＡが、読み出し回数の少ない群に対応するか否かを確認する。

読み出し対象の物理アドレスＰＡが下位ページ又は中位ページである場合（ＳＴ２２：ＹＥＳ）、制御回路１３は、物理アドレスＰＡを選択して、プリンシパル記憶領域２０Ｐに読み出し命令を送信する。すると、プリンシパル記憶領域２０Ｐは、読み出し回数の少ない群である下位又は中位読み出しを実行する。

一方で、読み出し対象の物理アドレスＰＡが下位ページ又は中位ページでない場合（ＳＴ２２：ＮＯ）、制御回路１３は、ミラーリング物理アドレスＭＰＡを選択して、ミラーリング記憶領域２０Ｍに読み出し命令を送信する。すなわち、メモリコントローラ１０は、読み出し対象の物理アドレスＰＡが読み出し回数の多い群に含まれた上位又は最上位ページである場合に、読み出したいページと同じデータが読み出し回数の少ない群に記憶されているミラーリング記憶領域２０Ｍを対象として読み出しを実行する。

［１－３］第１実施形態の効果
以上で説明されたように、第１実施形態に係るメモリシステムＭＳは、ミラーリング記憶領域２０Ｍに写しを記憶させるページを、プリンシパル記憶領域２０Ｐと読み出し回数の異なるページに設定する。具体的には、メモリシステムＭＳは、ホスト機器ＨＤから下位ページデータの書き込みを要求された場合に、受信したデータをプリンシパル記憶領域２０Ｐの下位ページに書き込む。一方で、下位ページデータの写しは、ミラーリング記憶領域２０Ｍの最上位ページに書き込まれる。中位ページデータは、プリンシパル記憶領域２０Ｐの中位ページに書き込まれる。一方で、中位ページデータの写しがミラーリング記憶領域２０Ｍの上位ページに書き込まれる。上位ページデータは、プリンシパル記憶領域２０Ｐの上位ページに書き込まれる。一方で、上位ページデータの写しは、ミラーリング記憶領域２０Ｍの中位ページに書き込まれる。最上位ページデータは、プリンシパル記憶領域２０Ｐの最上位ページに書き込まれる。一方で、最上位ページデータの写しは、ミラーリング記憶領域２０Ｍの下位ページに書き込まれる。

図１３は、第１実施形態に係るメモリシステムＭＳの読み出し動作における読み出し回数の一例を示すテーブルである。図１３に示すように、ホスト機器ＨＤから下位読み出しを要求された場合、下位ページデータの記憶先で必要な読み出し回数は、プリンシパル記憶領域２０Ｐにおいて１回であり、ミラーリング記憶領域２０Ｍにおいて８回である。同様に、ホスト機器ＨＤから中位読み出しを要求された場合、中位ページデータの記憶先で必要な読み出し回数は、プリンシパル記憶領域２０Ｐにおいて２回であり、ミラーリング記憶領域２０Ｍにおいて４回である。ホスト機器ＨＤから上位読み出しを要求された場合、上位ページデータの記憶先で必要な読み出し回数は、プリンシパル記憶領域２０Ｐにおいて４回であり、ミラーリング記憶領域２０Ｍにおいて２回である。ホスト機器ＨＤから最上位読み出しを要求された場合、最上位ページデータの記憶先で必要な読み出し回数は、プリンシパル記憶領域２０Ｐにおいて８回であり、ミラーリング記憶領域２０Ｍにおいて１回である。

そして、第１実施形態に係るメモリシステムＭＳは、ホスト機器ＨＤから要求されたデータの読み出しを、読み出し回数の小さい方の記憶領域で実行する。具体的には、第１実施形態に係るメモリシステムＭＳは、読み出し回数が少ない群に対応する下位及び中位読み出しが要求された場合にプリンシパル記憶領域２０Ｐからデータを読み出し、読み出し回数が多い群に対応する上位及び最上位読み出しが要求された場合にミラーリング記憶領域２０Ｍからデータを読み出す。

つまり、第１実施形態に係るメモリシステムＭＳにおいて、下位／中位／上位／最上位読み出しのそれぞれが実行された場合の読み出し回数の平均は、（１＋２＋２＋１）／４＝１．５回である。一方で、通常の１－２－４－８ｃｏｄｉｎｇの読み出しにおいて、下位／中位／上位／最上位読み出しのそれぞれが実行された場合の読み出し回数の平均は、（１＋２＋４＋８）／４＝３．７５回である。このように、第１実施形態に係るメモリシステムＭＳは、書き込み時に書き込むアドレスと、読み出し時に選択するアドレスとをプリンシパル記憶領域２０Ｐとミラーリング記憶領域２０Ｍとの間で適宜変更することによって、同じページに写しを書き込む場合よりも、読み出し動作におけるレイテンシを改善させることができる。

また、読み出し回数が少ないページは、エラービットの発生確率が低いため、読み出し回数が多いページよりも高い信頼性を有する。そして、第１実施形態に係るメモリシステムＭＳでは、同じデータが、プリンシパル記憶領域２０Ｐとミラーリング記憶領域２０Ｍとのいずれかで、読み出し回数が小さいページに書き込まれている。その結果、メモリシステムＭＳでは、ホスト機器ＨＤから受信した何れのデータも信頼性の高いページに書き込むことができ、データの信頼性を向上させることができる。また、メモリシステムＭＳは、データの信頼性の高いページに対する読み出しを実行することから、リトライシーケンスの発生を抑制することができ、レイテンシの低下を抑制することができる。

［１－４］第１実施形態の変形例
第１実施形態に係るメモリシステムＭＳでは、ミラーリングアドレス割り当て回路１４が、物理アドレスＰＡとミラーリング物理アドレスＭＰＡとの間で書き込み先のページを変更する場合について説明したが、これに限定されない。ミラーリングアドレス割り当て回路１４は、物理アドレスＰＡとミラーリング物理アドレスＭＰＡとの間で書き込み先のワード線ＷＬのアドレスを変更してもよい。以下に、第１実施形態の変形例について、第１実施形態と異なる点を説明する。

［１－４－１］書き込み動作
図１４は、第１実施形態の変形例における書き込み動作の具体例を示す概略図である。以下に、図１４を参照して、第１実施形態の変形例において、ホスト機器ＨＤが１ブロックＢＬＫ分のデータセットＤＴＳ０～ＤＴＳ７の書き込みをメモリシステムＭＳに要求する場合について説明する。

なお、データセットＤＴＳは、１つのセルユニットＣＵに記憶させるデータの単位である。データセットＤＴＳは、例えば、４ページデータを含んでいる。また、本例では、ワード線ＷＬ０～ＷＬ３が“第１ワード線群ＧＲ１”に分類され、ワード線ＷＬ４～ＷＬ７が第２ワード線群ＧＲ２に分類されている。図６に示すように、第１ワード線群ＧＲ１は、下層側に配置された４本のワード線ＷＬを含み、第２ワード線群ＧＲ２は、上層側に配置された４本のワード線ＷＬを含んでいる。本例では、データの信頼性が、端部に設けられたワード線ＷＬ０及びＷＬ７で最も低く、端部から離れるほど高くなる場合について説明する。データセットＤＴＳを示す箱に付加されたハッチングの線間隔は、広いほどデータの信頼性が高く、狭いほどデータの信頼性が低いことを表現している。

ホスト機器ＨＤは、メモリシステムＭＳに書き込みを要求する１ブロックＢＬＫ分のデータセットＤＴＳ０～ＤＴＳ７のそれぞれに、論理アドレス群を割り当てる。各論理アドレス群は、１つのセルユニットＣＵ分に対応する複数の論理アドレスＬＡを含む。

メモリシステムＭＳがホスト機器ＨＤからデータセットＤＴＳ０～ＤＴＳ７の書き込み要求を受信した後に、メモリコントローラ１０は、図９のＳＴ１１の処理を実行する。具体的には、メモリコントローラ１０は、データセットＤＴＳ０～ＤＴＳ７のそれぞれの論理アドレス群に、物理アドレス群を割り当てる。各物理アドレス群は、１つのセルユニットＣＵに割り当てられた複数の物理アドレスＰＡを含む。本例において、メモリコントローラ１０は、データセットＤＴＳ０～ＤＴＳ７を、それぞれワード線ＷＬ０～ＷＬ７に対応する物理アドレス群に割り当てている（割り当て先ＷＬ）。つまり、データセットＤＴＳ０～ＤＴＳ３は、第１ワード線群ＧＲ１に関連付けられ、データセットＤＴＳ４～ＤＴＳ７は、第２ワード線群ＧＲ２に関連付けられている。

そして、メモリコントローラ１０は、図９のＳＴ１２の処理を実行することによって、データセットＤＴＳ０～ＤＴＳ７の１ページデータ毎にパリティが付加された複数のＥＣＣフレームセットＥＦＳを生成する。それから、メモリコントローラ１０は、図９のＳＴ１４の処理を実行することによって、各データセットＤＴＳのＥＣＣフレームセットＥＦＳを用いたワード線ＷＬ毎の書き込みを、プリンシパル記憶領域２０Ｐに適宜命令する。

また、メモリコントローラ１０は、図９のＳＴ１５の処理を実行することによって、物理アドレス群に、それぞれミラーリング物理アドレス群を割り当てる。本例では、データセットＤＴＳの割り当て先のワード線ＷＬが、第１ワード線群ＧＲ１と第２ワード線群ＧＲ２との間で入れ替えられている。具体的には、データセットＤＴＳ０～ＤＴＳ３のそれぞれの割り当て先のワード線ＷＬが、ワード線ＷＬ４～ＷＬ７にそれぞれ変更されている。また、データセットＤＴＳ４～ＤＴＳ７のそれぞれの割り当て先のワード線ＷＬが、ワード線ＷＬ０～ＷＬ３にそれぞれ変更されている。これにより、第１実施形態の変形例では、プリンシパル記憶領域２０Ｐにおける書き込み先が信頼性の高いワード線ＷＬである場合に、ミラーリング記憶領域２０Ｍにおける書き込み先が信頼性の低いワード線ＷＬに変更される。それから、メモリコントローラ１０は、図９のＳＴ１６の処理を実行することによって、各データセットＤＴＳのＥＣＣフレームセットＥＦＳを用いたワード線ＷＬ毎の書き込みを、ミラーリング記憶領域２０Ｍに適宜命令する。

［１－４－２］読み出し動作
図１５は、第１実施形態の変形例に係るメモリシステムの読み出し動作の具体例を示す概略図である。以下に、図１５を参照して、第１実施形態の変形例において、ホスト機器ＨＤがワード線ＷＬ０～ＷＬ７の読み出しをメモリシステムＭＳに要求する場合について説明する。

本例において、メモリシステムＭＳは、プリンシパル記憶領域２０Ｐ及びミラーリング記憶領域２０Ｍを用いて、データセットＤＴＳ０、ＤＴＳ１、ＤＴＳ２、ＤＴＳ３、ＤＴＳ４、ＤＴＳ５、ＤＴＳ６及びＤＴＳ７を二重化して保存している。具体的には、データセットＤＴＳ０～ＤＴＳ３は、プリンシパル記憶領域２０Ｐにおいてワード線ＷＬ０～ＷＬ３にそれぞれ対応して記憶され、ミラーリング記憶領域２０Ｍにおいてワード線ＷＬ４～ＷＬ７にそれぞれ対応して記憶されている。データセットＤＴＳ４～ＤＴＳ７は、プリンシパル記憶領域２０Ｐにおいてワード線ＷＬ４～ＷＬ７にそれぞれ対応して記憶され、ミラーリング記憶領域２０Ｍにおいてワード線ＷＬ０～ＷＬ３にそれぞれ対応して記憶されている。なお、データＤＴを示す箱に付加されたハッチングの線間隔は、広いほどデータの信頼性が高く、狭いほどデータの信頼性が低いことを表現している。

メモリシステムＭＳがホスト機器ＨＤから読み出し要求を受信した後に、メモリコントローラ１０は、図１１のＳＴ２２の処理を実行することによって、読み出しを指示するアドレス（記憶領域）を選択する。本例に沿ってＳＴ２２の処理を言い換えると、ＳＴ２２の処理において、制御回路１３は、読み出し対象の物理アドレスＰＡが高信頼性ＷＬ群であるか否かを確認する。

読み出し対象の物理アドレスＰＡが高信頼性ＷＬ群である場合（ＳＴ２２：ＹＥＳ）、制御回路１３は、物理アドレスＰＡを選択して、プリンシパル記憶領域２０Ｐに読み出し命令を送信する。すなわち、メモリコントローラは、高信頼性ＷＬ群（例えば、ワード線ＷＬ２～ＷＬ５）に対応するセルユニットＣＵのデータが要求された場合に、要求されたデータをプリンシパル記憶領域２０Ｐから読み出す。

一方で、読み出し対象の物理アドレスＰＡが高信頼性ＷＬ群でない場合（ＳＴ２２：ＮＯ）、制御回路１３は、ミラーリング物理アドレスＭＰＡを選択して、ミラーリング記憶領域２０Ｍに読み出し命令を送信する。すなわち、メモリコントローラ１０は、読み出し対象の物理アドレスＰＡが低信頼性ＷＬ群に含まれたワード線ＷＬに対応する場合に、読み出したいページと同じデータが高信頼性ＷＬ群に記憶されているミラーリング記憶領域２０Ｍを対象として読み出しを実行する。言い換えると、メモリコントローラは、低信頼性ＷＬ群（例えば、ワード線ＷＬ０、ＷＬ１、ＷＬ６及びＷＬ７）に対応するセルユニットＣＵのデータが要求された場合に、要求されたデータをミラーリング記憶領域２０Ｍから読み出す。

［１－４－３］第１実施形態の変形例の効果
第１実施形態の変形例に係るメモリシステムＭＳは、以上で説明されたように書き込み動作及び読み出し動作を実行することによって、データの信頼性を向上させることができる。データの信頼性が向上すると、リトライシーケンスの発生が抑制される。従って、第１実施形態の変形例に係るメモリシステムＭＳは、メモリシステムＭＳのレイテンシの低下をさらに抑制することができる。

なお、第１実施形態の変形例は、第１実施形態と組み合わせることが可能である。第１実施形態の変形例と第１実施形態との組み合わせは、レイテンシを改善し、且つデータの信頼性を向上することができる。第１実施形態の変形例と第１実施形態とが組み合わされた場合、ワード線ＷＬのアドレスとページとのそれぞれに優先度が設定され、その優先度に基づいて最適な書き込み先や読み出し先が選択されてもよい。

［２］第２実施形態
第２実施形態に係るメモリシステムＭＳは、第１実施形態と同様の構成を有する。第２実施形態に係るメモリシステムＭＳは、読み出し動作においてＥＣＣフレームＥＦの復号に失敗した場合に、プリンシパル記憶領域２０Ｐとミラーリング記憶領域２０Ｍとを利用して、レイテンシを改善する。以下に、第２実施形態に係るメモリシステムＭＳについて、第１実施形態と異なる点を説明する。

［２－１］読み出し動作
図１６は、第２実施形態に係るメモリシステムＭＳの読み出し動作の一例を示すフローチャートである。以下に、図１６を参照して、第２実施形態に係るメモリシステムＭＳの読み出し動作について、メモリコントローラ１０の動作に注目して説明する。

第２実施形態に係るメモリシステムＭＳの読み出し動作は、第１実施形態に対して、ＳＴ２５から先の処理が異なる。制御回路１３は、ＳＴ２５の処理において、選択アドレスから読み出されたＥＣＣフレームＥＦの復号を実施すると、図１６の一連の処理を開始する。

まず、制御回路１３は、復号に成功したか否かを確認する（ＳＴ３０）。つまり、ＥＣＣ回路１５が選択アドレスから読み出されたＥＣＣフレームＥＦの復号に成功したか否かが、制御回路１３により確認される。

ＳＴ３０の処理において、復号に成功したことが確認された場合（ＳＴ３０：ＹＥＳ）、制御回路１３は、第１実施形態と同様に、訂正されたデータＤＴをデータバッファ１６に格納する（ＳＴ２６）。ＳＴ２６の処理が完了すると、制御回路１３は、ＳＴ２７の処理に進む。

ＳＴ３０の処理において、復号に成功しなかったこと（すなわち、復号に失敗したこと）が確認された場合（ＳＴ３０：ＹＥＳ）、制御回路１３は、選択アドレスのリトライシーケンスと、非選択アドレスの読み出し及び復号とを並列に実施する（ＳＴ３１）。制御回路１３は、リトライシーケンスにおいて、シフトリードや、Ｖｔｈトラッキングなどを実行する。シフトリードは、読み出し電圧をシフトさせた読み出しである。Ｖｔｈトラッキングは、複数回の読み出しの結果に基づいて、最適な読み出し電圧を算出する動作である。そして、制御回路１３は、リトライシーケンスにおいて、シフトリードやＶｔｈトラッキングなどにより読み出されたＥＣＣフレームＥＦを復号する。なお、制御回路１３は、リトライシーケンスにおいて、軟判定復号を実行してもよい。“非選択アドレスの読み出し及び復号”は、図１１に示されたＳＴ２２の処理により物理アドレスＰＡが選択された場合に、ミラーリング物理アドレスＭＰＡの読み出し及び復号（図１１に示されたＳＴ２４及びＳＴ２５の処理）に対応し、図１１に示されたＳＴ２２の処理によりミラーリング物理アドレスＭＰＡが選択された場合に、物理アドレスＰＡの読み出し及び復号（図１１に示されたＳＴ２３及びＳＴ２５の処理）に対応する。

そして、制御回路１３は、選択アドレスのリトライシーケンスと、非選択アドレスの読み出し及び復号とのうち、先に復号に成功した方の訂正されたデータＤＴをデータバッファ１６に格納する（ＳＴ３２）。ＳＴ３２の処理が完了すると、制御回路１３は、ＳＴ２７の処理に進む。

ＳＴ２７の処理において、制御回路１３は、データバッファ１６のデータＤＴをホスト機器ＨＤに出力する。第２実施形態のＳＴ２７の処理においてホスト機器ＨＤに出力されるデータＤＴは、ＳＴ２７の処理の前にＳＴ２６の処理が実行されている場合に、選択アドレスから読み出されたＥＣＣフレームＥＦの復号により訂正されたデータＤＴに対応し、ＳＴ２７の処理の前にＳＴ３１及びＳＴ３２の処理が実行されている場合に、選択アドレスのリトライシーケンスと非選択アドレスの読み出し及び復号のうち先に復号に成功した方の訂正されたデータに対応する。

Ｓ２７の処理の後に、制御回路１３は、データバッファ１６のデータＤＴを破棄して、図１６の一連の処理を終了する（終了）。第２実施形態に係るメモリシステムＭＳのその他の動作は、第１実施形態と同様である。

［２－２］第２実施形態の効果
以上で説明されたように、第２実施形態に係るメモリシステムＭＳは、読み出されたＥＣＣフレームＥＦの復号に失敗した場合に、プリンシパル記憶領域２０Ｐとミラーリング記憶領域２０Ｍとのうち選択アドレスに対するリトライシーケンスと、非選択アドレスに対する読み出しとを並列に実行する。そして、メモリシステムＭＳは、ＥＣＣフレームＥＦの復号に早く成功した方のデータを、ホスト機器ＨＤに出力する。これにより、第２実施形態に係るメモリシステムＭＳは、初回の読み出し（復号）に失敗した場合におけるレイテンシの悪化を抑制することができる。

［３］第３実施形態
第３実施形態に係るメモリシステムＭＳは、シフトレジスタ型不揮発性メモリであるメモリデバイス２０ａを、メモリコントローラ１０により制御する構成を有する。シフトレジスト型不揮発性メモリは、ページ単位のデータの書き込み及び読み出しを、先入れ先出し（ＦＩＦＯ：First-in First-out）方式、又は先入れ後出し（ＬＩＦＯ：Last-in First-out）方式で実行するように構成される。以下に、第３実施形態に係るメモリシステムＭＳについて、第１実施形態と異なる点を説明する。

［３－１］メモリデバイス２０ａの構成
図１７は、第３実施形態に係るメモリデバイス２０ａの構成の一例を示すブロック図である。図１７は、メモリデバイス２０ａがＦＩＦＯ方式のシフトレジスタ型不揮発性メモリである場合を例示している。図１７に示すように、メモリデバイス２０ａは、メモリセルアレイ２３ａ、入力部群６１、シフト制御回路６２、書き込み制御回路６３、出力部群６４、及び読み出し制御回路６５を含む。

メモリセルアレイ２３ａは、複数のメモリセルの集合を含む記憶回路である。メモリセルアレイ２３ａは、複数のブロックＢＬＫａを含む。メモリデバイス２０ａは、ブロックＢＬＫａに含まれるページ単位で、データの書き込み及び読み出しを、ＦＩＦＯ方式で実行する。第３実施形態では、説明を簡潔にするために、各ブロックＢＬＫａが４ページデータ（ページＰＧ０～ＰＧ３）を記憶する場合を例として説明する。ブロックＢＬＫａは、シフトレジスタの複数のステージとしてそれぞれ機能する複数の層を含む。つまり、１つの層が、シフトレジスタのステージの１つとして機能する。メモリデバイス２０ａは、個々の層に格納されているデータを最初のステージに対応する層から最後のステージに対応する層へ向かう方向に層単位でシフトさせることができる。そして、メモリデバイス２０ａは、最初のステージに対応する層においてデータを書き込むことができ、最後のステージに対応する層においてデータを読み出すことができる。

入力部群６１は、複数の入力部を含む。複数の入力部は、それぞれ複数のブロックＢＬＫａの入力側に接続される。各入力部は、書き込み回路とシフト回路とを含む。入力部の書き込み回路は、シフトレジスタの最初のステージに設けられた複数のメモリセルに、１ビットデータを書き込むことができる。入力部のシフト回路は、後述されるメモリストリングＭＨの各々にシフト電流を流すことができる。

シフト制御回路６２は、入力部群６１のシフト回路を制御する。シフト制御回路６２は、メモリデバイス２０ａに入力されたアドレスに基づいて、何れかのブロックＢＬＫａを選択する。そして、シフト制御回路６２は、選択したブロックＢＬＫａに接続された入力部のシフト回路を用いて、当該ブロックＢＬＫａの層単位のデータを、最初のステージから最後のステージへ向かう方向に層単位でシフトさせることができる。

書き込み制御回路６３は、入力部群６１の書き込み回路を制御する。書き込み制御回路６３は、メモリコントローラ１０からデータ（入力データ）が入力され、メモリデバイス２０ａに入力されたアドレスに基づいて何れかのブロックＢＬＫａを選択する。そして、書き込み制御回路６３は、選択されたブロックＢＬＫａに接続された入力部の書き込み回路を用いて、当該ブロックＢＬＫａの最初のステージに設けられた複数のメモリセルに、データを書き込むことができる。

出力部群６４は、複数の出力部を含む。複数の出力部は、それぞれ複数のブロックＢＬＫａの出力側に接続される。ＦＩＦＯ方式のメモリシステムＭＳａでは、入力部群６１と出力部群６４との間に、メモリセルアレイ２３ａが接続される。各出力部は、センス回路とラッチ回路とを含む。出力部のセンス回路は、最後のステージに設けられた複数のメモリセルに記憶されたデータを読み出すことができる。出力部のラッチ回路は、センス回路により読み出されたデータを一時的に保持する。なお、シフトレジスタ型不揮発性メモリにおいて、ブロックＢＬＫａからのデータの読み出しは、読み出しに応じてデータが破壊される破壊読み出しである。

読み出し制御回路６５は、出力部群６４のセンス回路を制御する。読み出し制御回路６５は、メモリデバイス２０ａに入力されたアドレスに基づいて何れかのブロックＢＬＫａを選択する。そして、読み出し制御回路６５は、選択されたブロックＢＬＫａに接続された出力部のセンス回路を用いて、当該ブロックＢＬＫａの最後のステージに設けられた複数のメモリセルのデータを読み出し、読み出したデータ（出力データ）をメモリコントローラ１０に出力することができる。

なお、第３実施形態では、プリンシパル記憶領域として使用されるメモリデバイス２０ａのことを、“プリンシパル記憶領域２０ａＰ”と呼ぶ。ミラーリング記憶領域として使用されるメモリデバイス２０ａのことを、“ミラーリング記憶領域２０ａＭ”と呼ぶ。

（メモリセルアレイ２３ａの構成）
図１８は、第３実施形態に係るメモリデバイス２０ａが備えるメモリセルアレイ２３ａの構成の一例を示すブロック図である。図５は、１つのブロックＢＬＫａを示し、入力部群６１及び出力部群６４を併せて表示している。図１８に示すように、ブロックＢＬＫａは、論理的に区分され、例えば、複数の層Ｌ０～Ｌ１５を含む。ブロックＢＬＫａの層Ｌ０～Ｌ１５は、各ブロックＢＬＫａに含まれる複数のデータ保持シフト列によって実現される。ブロックＢＬＫａは、複数のデータ保持シフト列として、複数のメモリストリングＭＨ０～ＭＨｍ（ｍは１以上の整数）を含む。

各メモリストリングＭＨは、例えば、複数のメモリセルＭＣ０～ＭＣ１５を含む。各メモリセルＭＣは、１ビットデータを記憶可能に構成される。メモリセル０～ＭＣ１５は、直列に接続され、それぞれ層Ｌ０～Ｌ１５に対応して設けられる。ＦＩＦＯ方式では、各メモリストリングＭＨのメモリセルＭＣ０が出力部群６４に接続され、各メモリストリングＭＨのメモリセルＭＣ１５が入力部群６１に接続される。同じブロックＢＬＫａ内で同じ層に設けられた複数のメモリセルＭＣは、シフトレジスタの１つのステージとして扱われる。入力部群６１に最も近い層Ｌ１５は、シフトレジスタの最初のステージとして使用される。出力部群６４に最も近い層Ｌ０は、シフトレジスタの最後のステージとして使用される。

各ページＰＧは、隣接する幾つかの層の集合を含む。例えば、ページＰＧ０は、層Ｌ０～Ｌ３に設けられた複数のメモリセルＭＣ０～ＭＣ３により構成される。ページＰＧ１は、層Ｌ４～Ｌ７に設けられた複数のメモリセルＭＣ４～ＭＣ７により構成される。ページＰＧ２は、層Ｌ８～Ｌ１１に設けられた複数のメモリセルＭＣ８～ＭＣ１１により構成される。ページＰＧ３は、層Ｌ１２～Ｌ１５に設けられた複数のメモリセルＭＣ１２～ＭＣ
１５により構成される。１つのページＰＧのサイズは、ＥＣＣフレームのサイズに基づいて設計される。つまり、ＥＣＣフレームのサイズに基づいて、メモリストリングＭＨの本数と、１ページＰＧを構成する層数とは適宜変更され得る。

なお、シフトレジスタ型不揮発性メモリでは、“０”及び“１”ビットデータが、メモリセルＭＣの２状態にそれぞれ割り当てられても良いし、隣接するメモリセルＭＣとの状態の差分に基づいて“０”ビットデータと“１”ビットデータとを記憶してもよい。各ブロックＢＬＫａは、データの判定基準として使用される参照層を有していてもよい。参照層は、例えば、ブロックＢＬＫａの読み出し動作において最初に読み出される層（例えば、層Ｌ０）に配置され得る。

［３－２］動作
以下に、シフトレジスタ型不揮発性メモリの動作の概要について説明してから、第３実施形態に係るメモリシステムＭＳの書き込み動作及び読み出し動作について説明する。

［３－２－１］シフトレジスタ型不揮発性メモリの動作の概要
（シフトレジスタ型不揮発性メモリの書き込み動作）
図１９は、シフトレジスタ型不揮発性メモリの書き込み動作の一例を示す概略図である。図１９の（ａ）、（ｂ）、（ｃ）及び（ｄ）は、シフトレジスタ型不揮発性メモリの書き込み動作における処理の一部を抽出して示している。以下に、図１９を参照して、シフトレジスタ型不揮発性メモリの書き込み動作の一例を説明する。

まず、図１９の（ａ）に示すように、１層分のデータの書き込み処理が実行される。具体的には、例えば、メモリデバイス２０ａがシフトレジスタ型不揮発性メモリの一種である磁壁移動メモリである場合、入力部群６１の書き込み回路が、メモリセルＭＣ１５に書き込むデータに応じた磁界を発生させる。すると、最上位の層Ｌ１５のメモリセルＭＣ１５に磁界を与えられ、メモリセルＭＣ１５の極性が、書き込むデータに応じて変化する。これにより、メモリセルＭＣ１５に所望のデータが書き込まれた状態になる。

次に、図１９の（ｂ）に示すように、１層分のシフト処理が実行される。例えば、入力部群６１のシフト回路が、各メモリストリングＭＨにシフト電流を流す。すると、メモリストリングＭＨ内で書き込み済みのデータが、最上位の層Ｌ１５から最下位の層Ｌ０への方向に、１層分シフトする。

次に、図１９の（ｃ）に示すように、１層分のデータの書き込み処理が実行される。図１９の（ｃ）におけるデータの書き込み方法は、図１９の（ａ）における書き込み処理と同様である。この書き込み処理が完了すると、ブロックＢＬＫａは、層Ｌ１４のメモリセルＭＣ１４に図１９の（ａ）で書き込まれたデータが記憶され、層Ｌ１５のメモリセルＭＣ１５に図１９の（ｃ）で書き込まれたデータが記憶された状態になる。

次に、図１９の（ｄ）に示すように、１層分のシフト処理が実行される。このシフト処理が完了すると、ブロックＢＬＫａは、層Ｌ１３のメモリセルＭＣ１３に図１９の（ａ）で書き込まれたデータが記憶され、層Ｌ１４のメモリセルＭＣ１４に図１９の（ｃ）で書き込まれたデータが記憶された状態になる。

以上で説明されたように、シフトレジスタ型不揮発性メモリの書き込み動作では、１層分の書き込み処理と１層分のシフト処理とが繰り返し実行される。つまり、各メモリストリングＭＨでは、先に書き込まれたデータの記憶位置が次にデータが書き込まれると奥側に移動される。そして、１層分の書き込み処理と１層分のシフト処理とが繰り返し実行されることによって、ブロックＢＬＫａ内の全層に、データが書き込まれる。

（シフトレジスタ型不揮発性メモリの読み出し動作）
図２０は、シフトレジスタ型不揮発性メモリの読み出し動作の一例を示す概略図である。図２０の（ａ）、（ｂ）及び（ｃ）は、シフトレジスタ型不揮発性メモリの読み出し動作における処理の一部を抽出して示している。以下に、図２０を参照して、シフトレジスタ型不揮発性メモリの読み出し動作の一例を説明する。

まず、図２０の（ａ）に示すように、１層分のデータの読み出し処理が実行される。具体的には、例えば、メモリデバイス２０ａが磁壁移動メモリである場合、センス回路が、磁気センサを備える。磁気センサの抵抗値は、最下位の層Ｌ０のメモリセルＭＣ０の極性に基づいて変化する。そして、例えば、入力部群６１が、各メモリストリングＭＨに読み出し電流を流す。これにより、出力部群６４のセンス回路が、磁気センサの抵抗値に基づいてデータを判定することができる。判定されたデータは、出力部群６４のラッチ回路に保持される。その後、ラッチ回路に保持されたデータが、ホスト機器ＨＤに適宜出力される。

次に、図２０の（ｂ）に示すように、１層分のシフト処理が実行される。シフト処理の内容は、書き込み動作と同様である。これにより、メモリストリングＭＨで書き込み済みのデータが、最上位の層Ｌ１５から最下位の層Ｌ０への方向に、１層分シフトし、シフト処理の前にメモリセルＭＣ０に記憶されていたデータが破棄される。なお、読み出し電流は、データのシフトが発生しないように、シフト電流よりも小さい電流に設定される。

次に、図２０の（ｃ）に示すように、１層分のデータの読み出し処理が実行される。図２０の（ｃ）におけるデータの読み出し方法は、図２０の（ａ）における読み出し処理と同様である。

以上で説明されたように、シフトレジスタ型不揮発性メモリの読み出し動作では、１層分の読み出し処理と１層分のシフト処理とが繰り返し実行される。そして、１層分の読み出し処理と１層分のシフト処理とが繰り返し実行されることによって、ブロックＢＬＫａ内の全層のデータが読み出される。

ＦＩＦＯ方式のメモリデバイス２０ａは、ブロックＢＬＫａに最初に書き込まれたデータを、最初に読み出すことができる。一方で、ＦＩＦＯ方式のメモリデバイス２０ａは、ブロックＢＬＫａの最後に書き込まれたデータを、先に書き込まれたデータが読み出されてからでないと読み出すことができない。このため、シフトレジスタ型不揮発性メモリの読み出し動作は、データが記憶されている層が出力側に近い層であるほどレイテンシが小さく、出力側から遠い層であるほどレイテンシが大きくなる。このように、シフトレジスタ型不揮発性メモリは、読み出すページ毎にレイテンシのばらつきを有している。

なお、シフトレジスタ型不揮発性メモリにおいて、データの読み出しは、読み出しに応じてデータが破壊される破壊読み出しである。このため、読み出し対象のページがブロックＢＬＫａに含まれた一部のページである場合においても、選択されたブロックＢＬＫａに対する全てのページを対象とした読み出しが実行される。つまり、１つの書き込み済みブロックＢＬＫａを読み出し対象のブロックＢＬＫａとして読み出し動作を実行する場合、ブロックＢＬＫａに含まれる層数分のシフト動作が実行される。その後、読み出されたデータが、メモリデバイス２０ａに書き戻される。読み出されたデータが書き戻されるブロックＢＬＫａは、読み出されたデータが記憶されたブロックＢＬＫａと同じであってもよいし、異なっていてもよい。書き戻しに使用されるデータとしては、メモリコントローラ１０のＥＣＣ処理によりエラー訂正されたデータが使用されてもよいし、メモリデバイス２０ａから読み出されたデータが使用されてもよい。

［３－２－２］書き込み動作
図２１は、第３実施形態に係るメモリシステムＭＳの書き込み動作の具体例を示す概略図である。以下に、図２１を参照して、第３実施形態において、ホスト機器ＨＤがデータＤＴ０～ＤＴ３の書き込みをメモリシステムＭＳに要求する場合について説明する。本例において、データＤＴ０～ＤＴ３のそれぞれは、１ページデータに対応している。

ホスト機器ＨＤは、データＤＴ０を、ページＰＧ０を指定する論理アドレスＬＡに割り当てている。ホスト機器ＨＤは、データＤＴ１を、ページＰＧ１を指定する論理アドレスＬＡに割り当てている。ホスト機器ＨＤは、データＤＴ２を、ページＰＧ２を指定する論理アドレスＬＡに割り当てている。ホスト機器ＨＤは、データＤＴ３を、ページＰＧ３を指定する論理アドレスＬＡに割り当てている。なお、メモリセルＭＣを示す箱に付加されたハッチングの線間隔は、狭いほど読み出し（シフト）回数が多いページであり、広いほど読み出し（シフト）回数が少ないページであることを表現している。

メモリシステムＭＳがホスト機器ＨＤからデータＤＴ０～ＤＴ３の書き込み要求を受信した後に、メモリコントローラ１０は、図９のＳＴ１１の処理を実行することによって、論理アドレスＬＡに物理アドレスＰＡを割り当てる。そして、メモリコントローラ１０は、図９のＳＴ１２の処理を実行することによって、データＤＴ毎にパリティを含むＥＣＣフレームを生成する。それから、メモリコントローラ１０は、図９のＳＴ１４の処理を実行することによって、データＤＴ０～ＤＴ３のそれぞれのＥＣＣフレームを用いた４ページデータの書き込みを、ページＰＧ０～ＰＧ３にそれぞれ対応する物理アドレスＰＡを指定して、プリンシパル記憶領域２０ａＰに命令する。すると、プリンシパル記憶領域２０ａＰは、データＤＴ０～ＤＴ３の書き込みを、選択されたブロックＢＬＫａを対象として実行する。

また、メモリコントローラ１０は、図９のＳＴ１５の処理を実行することによって、データＤＴ０～ＤＴ３の物理アドレスＰＡに、それぞれミラーリング物理アドレスＭＰＡを割り当てる。データＤＴ０に割り当てられたミラーリング物理アドレスＭＰＡの書き込み先ページは、ページＰＧ０からページＰＧ３に変更される。データＤＴ１に割り当てられたミラーリング物理アドレスＭＰＡの書き込み先ページは、ページＰＧ１からページＰＧ２に変更される。データＤＴ２に割り当てられたミラーリング物理アドレスＭＰＡの書き込み先ページは、ページＰＧ２からページＰＧ１に変更される。データＤＴ３に割り当てられたミラーリング物理アドレスＭＰＡの書き込み先ページは、ページＰＧ３からページＰＧ０に変更される。つまり、プリンシパル記憶領域２０ａＰとミラーリング記憶領域２０Ｍとの間で、データＤＴ０～ＤＴ３の書き込みに対するブロックＢＬＫａ内のページＰＧの割り当てが反転されている。

そして、メモリコントローラ１０は、図９のＳＴ１６の処理を実行することによって、データＤＴ０～ＤＴ３のそれぞれのＥＣＣフレームを用いた４ページデータの書き込みを、ページＰＧ０～ＰＧ３にそれぞれ対応するミラーリング物理アドレスＭＰＡを指定して、ミラーリング記憶領域２０ａＭに命令する。すると、ミラーリング記憶領域２０ａＭは、データＤＴ０～ＤＴ３の書き込みを、選択されたブロックＢＬＫａを対象として実行する。

［３－２－３］読み出し動作
図２２は、第３実施形態に係るメモリシステムＭＳの読み出し動作の具体例を示す概略図である。以下に、図２２を参照して、第３実施形態において、ホスト機器ＨＤが１ページデータの読み出しをメモリシステムＭＳに要求する場合について説明する。本例において、データＤＴ０～ＤＴ３のそれぞれは、１ページデータに対応している。

本例において、メモリシステムＭＳは、プリンシパル記憶領域２０ａＰ及びミラーリング記憶領域２０ａＭを用いて、データＤＴ０、ＤＴ１、ＤＴ２及びＤＴ３を二重化して保存している。具体的には、プリンシパル記憶領域２０ａＰは、データＤＴ０を層Ｌ０～Ｌ３のメモリセルＭＣ０～ＭＣ３に記憶し、データＤＴ１を層Ｌ４～Ｌ７のメモリセルＭＣ４～ＭＣ７に記憶し、データＤＴ２を層Ｌ８～Ｌ１１のメモリセルＭＣ８～ＭＣ１１に記憶し、データＤＴ３を層Ｌ１２～Ｌ１５のメモリセルＭＣ１２～ＭＣ１５に記憶している。一方で、プリンシパル記憶領域２０ａＰは、データＤＴ０を層Ｌ１２～Ｌ１５のメモリセルＭＣ１２～ＭＣ１５に記憶し、データＤＴ１を層Ｌ８～Ｌ１１のメモリセルＭＣ８～ＭＣ１１に記憶し、データＤＴ２を層Ｌ４～Ｌ７のメモリセルＭＣ４～ＭＣ７に記憶し、データＤＴ３を層Ｌ０～Ｌ３のメモリセルＭＣ０～ＭＣ３に記憶している。なお、データＤＴを示す箱に付加されたハッチングの線間隔は、狭いほど読み出し（シフト）回数が多く、広いほど読み出し（シフト）回数が少ないことを表現している。

メモリシステムＭＳがホスト機器ＨＤから読み出し要求を受信した後に、メモリコントローラ１０は、図１１のＳＴ２２の処理を実行することによって、読み出しを指示するアドレス（記憶領域）を選択する。本例に沿ってＳＴ２２の処理を言い換えると、ＳＴ２２の処理において、制御回路１３は、読み出し対象の物理アドレスＰＡがページＰＧ０又はＰＧ１であるか否かを確認する。すなわち、制御回路１３は、読み出し対象の物理アドレスＰＡ（物理位置）が、読み出し（シフト）回数の少ない群に対応するか否かを確認する。

読み出し対象の物理アドレスＰＡがページＰＧ０又はページＰＧ１である場合（ＳＴ２２：ＹＥＳ）、制御回路１３は、物理アドレスＰＡを選択して、プリンシパル記憶領域２０ａＰに読み出し命令を送信する。すると、プリンシパル記憶領域２０ａＰは、読み出し回数の少ない群であるＰＧ０又はＰＧ１読み出しを実行する。

一方で、読み出し対象の物理アドレスＰＡがページＰＧ０又はページＰＧ１でない場合（ＳＴ２２：ＮＯ）、制御回路１３は、ミラーリング物理アドレスＭＰＡを選択して、ミラーリング記憶領域２０ａＭに読み出し命令を送信する。すなわち、メモリコントローラ１０は、読み出し対象の物理アドレスＰＡが読み出し（シフト）回数の多い群に含まれたページＰＧ２又はＰＧ３である場合に、読み出したいページと同じデータが読み出し（シフト）回数の少ない群に記憶されているミラーリング記憶領域２０ａＭを対象として読み出しを実行する。

［３－３］第３実施形態の効果
以上で説明されたように、第３実施形態に係るメモリシステムＭＳは、シフトレジスタ型不揮発性メモリにおいて、第１実施形態と同様に、ミラーリング記憶領域２０Ｍに写しを記憶させるページを、プリンシパル記憶領域２０ａＰと読み出し回数の異なるページに設定する。言い換えると、第３実施形態に係るメモリシステムＭＳは、ミラーリング記憶領域２０Ｍにおける写しデータの書き込み先が、プリンシパル記憶領域２０ａＰの書き込み位置（位相）に対してずらされている。

図２３は、第３実施形態に係るメモリシステムＭＳの読み出し動作におけるシフト回数の一例を示すテーブルである。図２３に示すように、ホスト機器ＨＤからＰＧ０読み出しを要求された場合、ページＰＧ０のデータを記憶するアドレスの読み出しに必要なシフト回数は、プリンシパル記憶領域２０ａＰにおいて４回であり、ミラーリング記憶領域２０ａＭにおいて１６回である。同様に、ホスト機器ＨＤからＰＧ１読み出しを要求された場合、ページＰＧ１のデータを記憶するアドレスの読み出しに必要なシフト回数は、プリンシパル記憶領域２０ａＰにおいて８回であり、ミラーリング記憶領域２０ａＭにおいて１２回である。ホスト機器ＨＤからＰＧ２読み出しを要求された場合、ページＰＧ２のデータを記憶するアドレスの読み出しに必要なシフト回数は、プリンシパル記憶領域２０ａＰにおいて１２回であり、ミラーリング記憶領域２０ａＭにおいて８回である。ホスト機器ＨＤからＰＧ３読み出しを要求された場合、ページＰＧ３のデータを記憶するアドレスの読み出しに必要なシフト回数は、プリンシパル記憶領域２０ａＰにおいて１６回であり、ミラーリング記憶領域２０ａＭにおいて４回である。

そして、第３実施形態に係るメモリシステムＭＳは、第１実施形態と同様に、ホスト機器ＨＤから要求されたデータの読み出しを、シフト回数の小さい方の記憶領域で実行する。具体的には、第３実施形態に係るメモリシステムＭＳは、シフト回数が少ない群に対応するＰＧ０及びＰＧ１読み出しが要求された場合にプリンシパル記憶領域２０ａＰからデータを読み出し、シフト回数が多い群に対応するＰＧ２及びＰＧ３読み出しが要求された場合にミラーリング記憶領域２０ａＭからデータを読み出す。

つまり、第３実施形態に係るメモリシステムＭＳにおいて、プリンシパル記憶領域２０ａＰとミラーリング記憶領域２０ａＭのうちプリンシパル記憶領域２０ａＰだけからＰＧ０／ＰＧ１／ＰＧ２／ＰＧ３読み出しのそれぞれが実行された場合の読み出し回数の平均は、（４＋８＋１２＋１６）／４＝１０回である。一方で、ミラーリング記憶領域２０ａＭにおいてプリンシパル記憶領域２０ａＰと同じ物理位置にデータの写しが記憶される場合に、ＰＧ０／ＰＧ１／ＰＧ２／ＰＧ３読み出しのそれぞれが実行された場合の読み出し回数の平均は、（４＋８＋８＋４）／４＝６回である。このように、第３実施形態に係るメモリシステムＭＳは、書き込み時に書き込むアドレスと、読み出し時に選択するアドレスとをプリンシパル記憶領域２０ａＰとミラーリング記憶領域２０ａＭとの間で適宜変更することによって、同じ物理位置に写しを書き込む場合よりもレイテンシを改善させることができる。

［３－４］第３実施形態の変形例
第３実施形態で説明された動作は、ＬＩＦＯ方式のメモリデバイス２０ａに対しても適用可能である。ＬＩＦＯ方式のメモリデバイス２０ａは、最初のステージに対応する層においてデータを書き込み及び読み出しを行う。簡潔に述べると、ＬＩＦＯ方式のメモリデバイス２０ａでは、入力部群６１と出力部群６４とのそれぞれが、メモリセルアレイ２３ａの一方側に接続される。また、シフト制御回路６２が、ブロックＢＬＫａの層単位のデータを、最初のステージから最後のステージへ向かう方向に層単位でシフトさせることと、最後のステージから最初のステージへ向かう方向に層単位でシフトさせることとの両方を実行し得る。例えば、ＬＩＦＯ方式のメモリデバイス２０ａは、データを書き込む場合に、最初のステージから最後のステージへ向かう方向に層単位でシフトさせ、データを読み出す場合に、最後のステージから最初のステージへ向かう方向に層単位でシフトさせる。これにより、ＬＩＦＯ方式のメモリデバイス２０ａが実現される。

なお、ミラーリング機能を構成する２つのメモリデバイス２０ａとして、ＦＩＦＯ方式のメモリデバイス２０ａとＬＩＦＯ方式のメモリデバイス２０ａとが組み合わされてもよい。ＦＩＦＯ方式のメモリデバイス２０ａとＬＩＦＯ方式のメモリデバイス２０ａとが組み合わされた場合には、メモリコントローラ１０からミラーリングアドレス割り当て回路１４が省略されてもよい。この場合、ページデータを記憶する物理位置が、プリンシパル記憶領域２０ａＰとミラーリング記憶領域２０ａＭとの間で同じになる。一方で、ＦＩＦＯ方式とＬＩＦＯ方式との間では、同じ層位置における読み出し回数が反転している。その結果、ＦＩＦＯ方式のメモリデバイス２０ａとＬＩＦＯ方式のメモリデバイス２０ａとの組み合わせは、第３実施形態と同様に、レイテンシを改善することができる。

［４］第４実施形態
第４実施形態に係る情報処理システム１は、メモリコントローラ１０に相当する機能とメモリデバイス２０に相当する機能とが、異なる装置に割り当てられた構成を有する。以下に、第４実施形態の第１の例に係る情報処理システム１ａと第４実施形態の第２の例に係る情報処理システム１ｂとのそれぞれについて、第１実施形態と異なる点を説明する。

［４－１］第１の例に係る情報処理システム１ａ
図２４は、第４実施形態の第１の例に係る情報処理システム１ａの構成の一例を示すブロック図である。図２４に示すように、情報処理システム１ａは、ホスト機器ＨＤ、複数のデータサーバーＳＶ１及びＳＶ２、並びに中継装置７０を備える。

データサーバーＳＶは、大容量のデータを不揮発に記憶することが可能な記憶装置を有するコンピュータであり、第１実施形態のメモリデバイス２０と類似した機能を有する。データサーバーＳＶ１及びＳＶ２は、例えば、第１実施形態のプリンシパル記憶領域２０Ｐ及びミラーリング記憶領域２０Ｍにそれぞれ対応している。中継装置７０は、ホスト機器ＨＤとデータサーバーＳＶ１及びＳＶ２との間の通信を中継する装置であり、第１実施形態のメモリコントローラ１０と類似した機能を有する。例えば、中継装置７０は、ミラーリングアドレス割り当て回路７１及びレイテンシ判断回路７２を備えている。

ミラーリングアドレス割り当て回路７１は、第１実施形態のミラーリングアドレス割り当て回路１４と類似した機能を有する。ミラーリングアドレス割り当て回路７１は、ホスト機器ＨＤから受け取った書き込み要求に基づいて、論理アドレスＬＡに物理アドレスＰＡを割り当てる。そして、ミラーリングアドレス割り当て回路７１は、第１実施形態と同様に、同じデータがレイテンシの小さいアドレスとレイテンシの大きいアドレスとの組み合わせになるように、物理アドレスＰＡとミラーリング物理アドレスＭＰＡとを関連付ける。

レイテンシ判断回路７２は、ホスト機器ＨＤから受け取った読み出し要求に基づいて、論理アドレスＬＡに関連付けられた物理アドレスＰＡと、当該物理アドレスＰＡに基づいて算出されたミラーリング物理アドレスＭＰＡとのうち、レイテンシが小さい方のアドレスを選択する。そして、レイテンシ判断回路７２は、選択したアドレス（プリンシパル記憶領域２０Ｐ又はミラーリング記憶領域２０Ｍ）に対してデータの読み出しを命令する。

［４－２］第２の例に係る情報処理システム１ｂ
図２５は、第４実施形態の第２の例に係る情報処理システム１ｂの構成の一例を示すブロック図である。図２５に示すように、情報処理システム１ｂは、ホスト機器ＨＤ、中継装置７０、及び複数のデータセンターＤＳ１及びＤＳ２を備える。

データセンターＤＳは、大容量のデータを不揮発に記憶するデータサーバーの集合であり、第１実施形態のメモリデバイス２０と類似した機能を有する。データセンターＤＳ１及びＤＳ２は、例えば、第１実施形態のプリンシパル記憶領域２０Ｐ及びミラーリング記憶領域２０Ｍにそれぞれ対応している。第４実施形態の第２の例の中継装置７０は、ホスト機器ＨＤとデータセンターＤＳ１及びＤＳ２との間の通信を、ネットワークＮＷを介して中継する。中継装置７０が備えるミラーリングアドレス割り当て回路７１とレイテンシ判断回路７２の構成及び動作は、第４実施形態の第１の例と同様である。

［４－３］第４実施形態の効果
以上のように、第４実施形態では、複数のデータサーバーＳＶ又は複数のデータセンターＤＳにデータが多重化されて記憶されている場合に、第１実施形態と同様に、レイテンシの小さいアドレスが選択されてデータが読み出される。その結果、第４実施形態の第１の例に係る情報処理システム１ａと、第２の例に係る情報処理システム１ｂとのそれぞれは、第１実施形態と同様に、レイテンシを改善することができる。なお、情報処理システム１ａは、中継装置７０に、各々がミラーリング記憶領域２０Ｍとして機能する複数のデータサーバーＳＶが接続されてもよい。同様に、情報処理システム１ｂは、中継装置７０に、各々がミラーリング記憶領域２０Ｍとして機能する複数のデータセンターＤＳがネットワークＮＷを介して接続されてもよい。また、第４実施形態は、第２実施形態や第３実施形態と組み合わされてもよい。

［５］その他
なお、メモリコントローラ１０の動作の一部又は全部は、制御回路１３がファームウェアを実行することによって実現されてもよいし、メモリコントローラ１０が備える専用のハードウェアによって実現されてもよい。上実施形態において、ミラーリングアドレス割り当て回路１４に割り当てられた動作は、制御回路１３によって処理されてもよい。ＬＵＴ１７は、メモリシステムＭＳ内のＲＡＭに記憶されてもよいし、メモリデバイス２０に不揮発に記憶されてもよい。メモリデバイス２０に記憶されている場合に、ＬＵＴ１７は、メモリシステムＭＳがパワーオンされた際に、メモリシステムＭＳのＲＡＭに読み出される。第１実施形態で説明されたメモリセルアレイ２３において、複数のメモリセルトランジスタＭＴは、二次元に配置されてもよい。ホスト機器ＨＤとメモリコントローラ１０とは、無線で接続されてもよいし有線で接続されてもよい。同様に、中継装置７０とデータサーバーＳＶとの間と、中継装置７０とデータセンターＤＳとの間は、無線で接続されてもよいし、有線で接続されてもよい。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１，１ａ，１ｂ…情報処理システム、１０…メモリコントローラ、１１…ホストインターフェース、１２…メモリインターフェース、１３…制御回路、１４…ミラーリングアドレス割り当て回路、１５…ＥＣＣ回路、１６…データバッファ、１７…ルックアップテーブル、２０，２０ａ…メモリデバイス、２０Ｐ…プリンシパル記憶領域、２０Ｍ…ミラーリング記憶領域、２１…メモリインターフェース、２２…シーケンサ、２３，２３ａ…メモリセルアレイ、２４…ドライバモジュール、２５…ロウデコーダモジュール、２６…センスアンプモジュール、３０…半導体基板、３１～３５…導電体層、４０～４４…絶縁体層、５０…コア部材、５１…半導体層、５２…積層膜、５３…トンネル絶縁膜、５４…絶縁膜、５５…ブロック絶縁膜、６１…入力部群、６２…シフト制御回路、６３…書き込み制御回路、６４…出力部群、６５…読み出し制御回路、７０…中継装置、ＣＨ…チャネル、ＢＬＫ…ブロック、ＳＵ…ストリングユニット、ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＴ…メモリセルトランジスタ、ＳＴＤ，ＳＴＳ…選択トランジスタ、ＬＡ…論理アドレス、ＰＡ…物理アドレス、ＭＰＡ…ミラーリング物理アドレス、ＤＴ…データ、ＥＦ…ＥＣＣフレーム、ＤＴＳ…データセット、ＥＦＳ…ＥＣＣフレームセット、ＧＲ…ワード線群、ＭＨ…メモリストリング、ＭＣ…メモリセル、ＰＧ…ページ、ＳＶ…データサーバー、ＤＳ…データセンター

Claims (11)

1. 第１ビットと第２ビットとを含む複数ビットデータを記憶するメモリセルをそれぞれが備える第１及び第２のメモリデバイスを制御するメモリコントローラであって、
   外部のホスト機器から受信したデータを前記第１のメモリデバイスと前記第２のメモリデバイスとを用いて二重化して保存する制御回路を備え、
   前記制御回路は、前記ホスト機器から第１の論理アドレスへの第１のデータの書き込み要求を受信すると、
   前記第１の論理アドレスに、前記第１ビットに対応する第１の物理アドレスを割り当てて、前記第１の物理アドレスへの前記第１のデータの書き込みを、前記第１のメモリデバイスに命令し、
   前記第１の物理アドレスに、前記第２ビットに対応する第１のミラーリング物理アドレスを割り当てて、前記第１のミラーリング物理アドレスへの前記第１のデータの書き込みを、前記第２のメモリデバイスに命令し、
   前記第１ビットを読み出すための前記メモリセルへの読み出し回数は、前記第２ビットを読み出すための前記メモリセルへの読み出し回数と異なる、
   メモリコントローラ。
2. 前記制御回路は、前記ホスト機器から第２の論理アドレスへの第２のデータの書き込み要求を受信すると、
   前記第２の論理アドレスに、前記第２ビットに対応する第２の物理アドレスを割り当てて、前記第２の物理アドレスへの前記第２のデータの書き込みを、前記第１のメモリデバイスに命令し、
   前記第２の物理アドレスに、前記第１ビットに対応する第２のミラーリング物理アドレスを割り当てて、前記第２のミラーリング物理アドレスへの前記第２のデータの書き込みを、前記第２のメモリデバイスに命令し、
   前記制御回路は、前記第１のデータと前記第２のデータとの組を、前記第１のメモリデバイスの第１のメモリセルと、前記第２のメモリデバイスの第２のメモリセルとのそれぞれに記憶させる、
   請求項１に記載のメモリコントローラ。
3. 前記第１ビットを読み出すための前記メモリセルへの読み出し回数は、前記第２ビットを読み出すための前記メモリセルへの読み出し回数よりも小さく、
   前記制御回路は、
   前記ホスト機器から前記第１の論理アドレスへの読み出し要求を受信すると、前記第１の物理アドレスへの前記第１のデータの読み出しを、前記第１のメモリデバイスに命令し、
   前記ホスト機器から前記第２の論理アドレスへの読み出し要求を受信すると、前記第２のミラーリング物理アドレスへの前記第２のデータの読み出しを、前記第２のメモリデバイスに命令する、
   請求項２に記載のメモリコントローラ。
4. 前記制御回路は、
   前記第１のメモリデバイスにおける前記第１のメモリセルの物理位置と、前記第２のメモリデバイスにおける前記第２のメモリセルの物理位置とが異なるように、前記第１のミラーリング物理アドレス及び前記第２のミラーリング物理アドレスを割り当てる、
   請求項２に記載のメモリコントローラ。
5. 前記第１のメモリデバイスが備える複数の前記メモリセルと、前記第２のメモリデバイスが備える複数の前記メモリセルとのそれぞれは、第１のグループと、前記第１のグループよりも信頼性の高い第２のグループとに分類され、
   前記制御回路は、前記ホスト機器から第３の論理アドレスへの第３のデータの書き込み要求を受信すると、
   前記第３の論理アドレスに、第３の物理アドレスを割り当てて、前記第３の物理アドレスへの前記第３のデータの書き込みを、前記第１のメモリデバイスに命令し、
   前記第３の物理アドレスが前記第１のグループのメモリセルに関連付けられている場合に、前記第３の論理アドレスに、前記第２のグループのメモリセルに関連付けられた第３のミラーリング物理アドレスを割り当てて、前記第３のミラーリング物理アドレスへの前記第３のデータの書き込みを、前記第２のメモリデバイスに命令し、
   前記第３の物理アドレスが前記第２のグループのメモリセルに関連付けられている場合に、前記第３の論理アドレスに、前記第１のグループのメモリセルに関連付けられた第４のミラーリング物理アドレスを割り当てて、前記第４のミラーリング物理アドレスへの前記第３のデータの書き込みを、前記第２のメモリデバイスに命令する、
   請求項４に記載のメモリコントローラ。
6. 前記制御回路は、前記第１のメモリデバイスにおける前記第１の物理アドレスへの前記第１のデータの読み出しに失敗したことを検知すると、
   前記第１のメモリデバイスに対する前記第１の物理アドレスへの前記第１のデータの読み出しのリトライシーケンスと、前記第２のメモリデバイスに対する前記第１のミラーリング物理アドレスへの前記第１のデータの読み出しシーケンスとを並列に実行し、前記リトライシーケンスと前記読み出しシーケンスとのうち、先に読み出しに成功した方のデータを前記ホスト機器に送信する、
   請求項３に記載のメモリコントローラ。
7. 第１層と第２層とを含む複数の層毎に１ビットデータを記憶するシフトレジスタをそれぞれが備える第１及び第２のメモリデバイスを制御するメモリコントローラであって、
   外部のホスト機器から受信したデータを前記第１のメモリデバイスと前記第２のメモリデバイスとを用いて二重化して保存する制御回路を備え、
   前記制御回路は、前記ホスト機器から第１の論理アドレスへの第１のデータの書き込み要求を受信すると、
   前記第１の論理アドレスに、前記第１層に対応する第１の物理アドレスを割り当てて、前記第１の物理アドレスへの前記第１のデータの書き込みを、前記第１のメモリデバイスに命令し、
   前記第１の物理アドレスに、前記第２層に対応する第１のミラーリング物理アドレスを割り当てて、前記第１のミラーリング物理アドレスへの前記第１のデータの書き込みを、前記第２のメモリデバイスに命令する、
   メモリコントローラ。
8. 前記制御回路は、前記ホスト機器から第２の論理アドレスへの第２のデータの書き込み要求を受信すると、
   前記第２の論理アドレスに、前記第２層に対応する第２の物理アドレスを割り当てて、前記第２の物理アドレスへの前記第２のデータの書き込みを、前記第１のメモリデバイスに命令し、
   前記第２の物理アドレスに、前記第１層に対応する第２のミラーリング物理アドレスを割り当てて、前記第２のミラーリング物理アドレスへの前記第２のデータの書き込みを、前記第２のメモリデバイスに命令する、
   請求項７に記載のメモリコントローラ。
9. 前記制御回路は、
   前記ホスト機器から前記第１の論理アドレスへの読み出し要求を受信すると、前記第１の物理アドレスへの前記第１のデータの読み出しを、前記第１のメモリデバイスに命令し、
   前記ホスト機器から前記第２の論理アドレスへの読み出し要求を受信すると、前記第２のミラーリング物理アドレスへの前記第２のデータの読み出しを、前記第２のメモリデバイスに命令する、
   請求項８に記載のメモリコントローラ。
10. 請求項１乃至請求項９の何れかに記載のメモリコントローラと、
    前記第１のメモリデバイスと、
    前記第２のメモリデバイスと、を備える、
    メモリシステム。
11. 請求項１乃至請求項９の何れかに記載のメモリコントローラと、
    前記第１のメモリデバイスを備える第１のデータサーバーと、
    前記第２のメモリデバイスを備える第２のデータサーバーと、を備える、
    情報処理システム。

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