JP2023039906A - メモリデバイス管理性バス - Google Patents

Abstract

【課題】側波帯バス上でＤＲＡＭおよびＤＢのアドレス指定を拡張する装置、方法、プログラム及び記憶媒体を提供する。【解決手段】電子装置２０は、１または複数の基板２２と、１または複数の基板に結合されたコントローラと、を備える。コントローラは、０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙し、１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイスとの双方向通信を提供する回路２６を含む。【選択図】図２

Description

電子システムは、システム内のデバイス間の主要な通信インターフェースを含む場合があり、この通信インターフェースは、いくつかのシステムでは、「帯域内」バスと呼ばれることがある。システムはまた、主要な通信インターフェースの外部のデバイス間の別の通信インターフェースを含む場合もあり、この通信インターフェースは、いくつかのシステムでは、「側波帯」バスと呼ばれることがある。帯域内バスは、一般に、側波帯バスと比較してはるかに高い帯域幅をサポートする。そのような側波帯通信に利用されることがあるインターフェースの例には、ＭＩＰＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ）Ｉ２Ｃ仕様およびＩ３Ｃ仕様によって定義されたインターフェースが含まれる。

本明細書に記載される内容は、添付の図面において、限定ではなく例として示されている。図示を簡単かつ明確にするために、図に示される要素は必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明確にするために他の要素に対して誇張されている場合がある。さらに、適切とみなされる場合、対応する要素または類似の要素を示すために、図面間で参照ラベルが繰り返されている。

一実施形態による電子システムの一例のブロック図である。 一実施形態による電子装置の一例のブロック図である。 一実施形態による電子装置の別の例のブロック図である。 一実施形態によるメモリを制御する方法の一例を示すフローチャートである。 一実施形態によるメモリを制御する方法の一例を示すフローチャートである。 一実施形態によるメモリを制御する方法の一例を示すフローチャートである。 一実施形態によるコンピューティングシステムの一例のブロック図である。 一実施形態による通信プロトコルフォーマットの一例を示す説明図である。 一実施形態による通信プロトコルフォーマットの一例を示す説明図である。 一実施形態による通信プロトコルフォーマットの一例を示す説明図である。 一実施形態による通信プロトコルフォーマットの別の例を示す説明図である。 一実施形態による通信プロトコルフォーマットの別の例を示す説明図である。 一実施形態による通信プロトコルフォーマットの別の例を示す説明図である。 一実施形態による負荷低減ＤＩＭＭ（ＬＲＤＩＭＭ）の一例のブロック図である。 一実施形態によるレジスタードＤＩＭＭ（ＲＤＩＭＭ）の一例のブロック図である。 一実施形態によるアンレジスタードＤＩＭＭ（ＵＤＩＭＭ）の一例のブロック図である。 一実施形態によるコンピューティングシステムの別の例のブロック図である。

次に、添付の図面を参照して、１または複数の実施形態または実装形態を説明する。特定の構成および配置について説明するが、これは例示のみを目的として行われることを理解されたい。当業者であれば、説明の趣旨および範囲から逸脱することなく、他の構成および配置が用いられてもよいことを認めるであろう。本明細書に記載される技術および／または配置は、本明細書に記載されるもの以外の様々な他のシステムおよび用途においても用いられ得ることが、当業者には明らかであろう。

以下の説明では、例えばシステム・オン・チップ（ＳｏＣ）アーキテクチャなどのアーキテクチャで実現され得る様々な実装形態を示すが、本明細書に記載される技術および／または構成の実装形態は、特定のアーキテクチャおよび／またはコンピューティングシステムに限定されず、同様の目的のために任意のアーキテクチャおよび／またはコンピューティングシステムによって実装されてもよい。例えば、複数の集積回路（ＩＣ）チップおよび／もしくはパッケージを用いた様々なアーキテクチャ、ならびに／またはセット・トップ・ボックス、スマートフォンなどといった様々なコンピューティングデバイスおよび／もしくは消費者向け電子（ＣＥ）デバイスにより、本明細書に記載される技術および／または配置を実装してもよい。さらに、以下の説明は、システム構成要素の論理実装、タイプおよび相互関係、論理分割／統合の選択肢などといった多数の具体的詳細を示す場合があるが、特許請求される主題は、そのような具体的詳細なしで実施されてもよい。他の例では、本明細書に開示される内容を不明瞭にしないために、例えば、制御構造や完全なソフトウェア命令シーケンスなどのいくつかの内容が詳細に示されない場合がある。

本明細書に開示される内容は、ハードウェア、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、ファームウェア、ドライバ、ソフトウェア、またはそれらの任意の組み合わせで実装され得る。本明細書に開示される内容はまた、ムーアマシン、ミーリーマシン、および／または１もしくは複数のプロセッサによって読み出され、実行され得る機械可読媒体に格納された命令として実装されてもよい。機械可読媒体は、機械（例えば、コンピューティングデバイス）によって読み出し可能な形式で情報を格納または送信するための任意の媒体および／または機構を含み得る。例えば、機械可読媒体は、読み出し専用メモリ（ＲＯＭ、ランダム・アクセス・メモリ（ＲＡＭ）、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、磁気ディスク記憶媒体、光記憶媒体、ＮＶメモリデバイス、相変化メモリ、量子ビット固体量子メモリ、電気的、光学的、音響的またはその他の形態の伝播信号（例えば、搬送波、赤外線信号、デジタル信号など）その他を含み得る。

本明細書において「１つの実装形態」、「一実装形態」、「例示的な実装形態」などという場合それは、記載の実装形態は特定の特徴、構造、または特性を含み得るが、すべての実施形態が必ずしもその特定の特徴、構造、または特性を含むとは限らないことを示す。さらに、そのような語句は、必ずしも同じ実装形態を指しているとは限らない。さらに、特定の特徴、構造、または特性が一実施形態に関連して説明されている場合、本明細書に明示的に記載されているか否かにかかわらず、そのような特徴、構造、または特性を他の実装形態に関連して達成することは当業者の知識の範囲内であることが提起されている。

本明細書に記載される様々な実施形態は、メモリコンポーネントおよび／またはメモリコンポーネントへのインターフェースを含み得る。そのようなメモリコンポーネントは、揮発性および／または不揮発性（ＮＶ）メモリを含み得る。揮発性メモリは、媒体によって格納されたデータの状態を維持するために電力を必要とする記憶媒体であり得る。揮発性メモリの非限定的な例には、ダイナミックＲＡＭ（ＤＲＡＭ）やスタティックＲＡＭ（ＳＲＡＭ）などの様々なタイプのランダム・アクセス・メモリ（ＲＡＭ）が含まれ得る。メモリモジュールで使用され得るＤＲＡＭの特定のタイプの１つが、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）である。特定の実施形態では、メモリコンポーネントのＤＲＡＭは、ＪＥＤＥＣ（Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（米国合同電子デバイス協議会））によって公表された規格、例えば、ダブル・データ・レート（ＤＤＲ）ＳＤＲＡＭについてはＪＥＳＤ７９Ｆ、ＤＤＲ２ ＳＤＲＡＭについてはＪＥＳＤ７９－２Ｆ、ＤＤＲ３ ＳＤＲＡＭについてはＪＥＳＤ７９－３Ｆ、ＤＤＲ４ ＳＤＲＡＭについてはＪＥＳＤ７９－４Ａ、低電力ＤＤＲ（ＬＰＤＤＲ）についてはＪＥＳＤ２０９、ＬＰＤＤＲ２についてはＪＥＳＤ２０９－２、ＬＰＤＤＲ３についてはＪＥＳＤ２０９－３、ＬＰＤＤＲ４についてはＪＥＳＤ２０９－４（これらの規格はｊｅｄｅｃ．ｏｒｇで入手可能である）に準拠し得る。そのような規格（および同様の規格）をＤＤＲベースの規格と呼んでもよく、そのような規格を実装する記憶デバイスの通信インターフェースをＤＤＲベースのインターフェースと呼んでもよい。

図１を参照すると、電子システム１０の一実施形態は、１０個以上のメモリデバイス１２Ａ～１２Ｎ（まとめて「メモリデバイス１２」）と、１０個以上のメモリデバイス１２に通信可能に結合されたコントローラ１４とを含み得る。コントローラ１４は、１０個以上のメモリデバイス１２に対してそれぞれの側波帯アドレスを列挙し、１０個以上のメモリデバイス１２の個々のメモリデバイス１２Ａに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイス１２Ａとの双方向通信を提供する第１の回路１６を含み得る。いくつかの実施形態では、第１の回路１６は、側波帯アドレス列挙のための１０個以上のメモリデバイス１２のサブグループを選択し、選択されたグループに列挙コマンドを送るようにさらに構成され得る（例えば、列挙コマンドはグループ全体にブロードキャストされてもよく、チップ選択がアサートされたサブグループのみが列挙コマンドに作用し、他のすべてのデバイスはコマンドを無視する）。

例えば、第１の回路１６は、１０個以上のメモリデバイス１２のうち選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートし、１０個以上のメモリデバイス１２のうち選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートするように構成されてもよい。いくつかの実施形態では、第１の回路１６は、１０個以上のメモリデバイス１２のうち選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムするようにさらに構成され得る。例えば、第１の回路１６は、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストするように構成されてもよい（例えば、値は、チップ選択信号がアサートされているメモリデバイス１２のサブグループによってのみ処理される）。

いくつかの実施形態では、個々のメモリデバイス１２Ａ（例えば、および個々のメモリデバイス１２Ｂ～１２Ｎ）は、コントローラ１４からの列挙コマンドに応答して個々のメモリデバイス１２Ａの側波帯アドレスの第１の部分をプログラムし、個々のメモリデバイス１２Ａのストラップピン上の電圧値に従って個々のメモリデバイス１２Ａの側波帯アドレスの第２の部分を設定する第２の回路１８を含む。例えば、第２の回路１８は、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答してストラップピンに電流を注入し、電圧値をデジタル値に変換し、デジタル値に基づいて個々のメモリデバイス１２Ａの側波帯アドレスの第２の部分を設定するように構成されてもよい。本明細書の実施形態のいずれにおいても、１０個以上のメモリデバイス１２のうちの少なくとも１つは、集積回路（ＩＣ）チップと同じダイ上にダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）またはデータバッファ（ＤＢ）を有するＩＣチップを備え得る。

上記のメモリデバイス１２、コントローラ１４、第１の回路１６、第２の回路１８、および他のシステム構成要素の各々の実施形態は、ハードウェア、ソフトウェア、またはそれらの任意の適切な組み合わせで実装され得る。例えば、ハードウェア実装形態は、例えば、プログラマブル・ロジック・アレイ（ＰＬＡ）、ＦＰＧＡ、複合プログラマブル・ロジック・デバイス（ＣＰＬＤ）などの構成可能な論理や、例えば、特定用途向け集積回路（ＡＳＩＣ）、相補型金属酸化膜半導体（ＣＭＯＳ）、またはトランジスタ－トランジスタ論理（ＴＴＬ）技術、またはそれらの任意の組み合わせなどの回路技術を使用した固定機能論理ハードウェアを含んでいてもよい。コントローラ１４の実施形態は、汎用コントローラ、専用コントローラ、メモリコントローラ、ストレージコントローラ、マイクロコントローラ、汎用プロセッサ、専用プロセッサ、中央処理装置（ＣＰＵ）、実行ユニットなどを含み得る。いくつかの実施形態では、メモリデバイス１２、第１の回路１６、第２の回路１８、および／または他のシステムメモリは、（例えば、同じダイ上で）コントローラ１４を含む様々な構成要素内に配置されてもよく、またはそれと同じ場所に配置されてもよい。

代替的または追加的に、これらの構成要素の全部または一部が、プロセッサまたはコンピューティングデバイスによって実行されるべき、ＲＡＭ、ＲＯＭ、プログラマブルＲＯＭ（ＰＲＯＭ）、ファームウェアなどといった機械可読記憶媒体またはコンピュータ可読記憶媒体に格納された論理命令セットとして１または複数のモジュールに実装されてもよい。例えば、構成要素の動作を実行すべきコンピュータ・プログラム・コードは、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ（登録商標）、Ｃ＋＋、Ｃ＃、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、Ｓｙｓｔｅｍ Ｃなどといったオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語や同様のプログラミング言語などの従来の手続き型プログラミング言語を含む、１または複数のオペレーティングシステム（ＯＳ）適用可能／適切なプログラミング言語の任意の組み合わせで書かれてもよい。例えば、メモリデバイス１２、永続的記憶媒体、または他のシステムメモリは、コントローラ１４によって実行されると、システム１０に、システム１０の１または複数の構成要素、特徴、または態様（例えば、メモリデバイス１２に対して側波帯アドレスを列挙すること、メモリデバイス１２の個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイスとの双方向通信を提供することなど）を実施させる命令セットを格納し得る。

図２を参照すると、電子装置２０の一実施形態は、１または複数の基板２２と、１または複数の基板２２に結合されたコントローラ２４とを含み得る。コントローラ２４は、１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙し、１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイスとの双方向通信を提供する回路２６を含み得る。いくつかの実施形態では、回路２６は、側波帯アドレス列挙のための１０個以上のメモリデバイスのサブグループを選択し、選択されたグループに列挙コマンドを送るようにさらに構成され得る。例えば、回路２６は、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートし、１０個以上のメモリデバイスのうち選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートするように構成されてもよい。いくつかの実施形態では、回路２６は、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムするようにさらに構成され得る。例えば、回路２６は、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストするように構成されてもよい。本明細書の実施形態のいずれにおいても、１０個以上のメモリデバイス１２のうちの少なくとも１つは、ＩＣチップと同じダイ上にＤＲＡＭまたはＤＢを有するＩＣチップを備え得る。

図３を参照すると、電子装置３０の一実施形態は、メモリ３２と、メモリ３２に結合された回路３４とを含み得る。回路３４は、コントローラからの列挙コマンドに応答して装置３０の側波帯アドレスを設定し、列挙された側波帯アドレスにおいてコントローラとの双方向通信を提供するように構成され得る。いくつかの実施形態では、回路３４は、コントローラからの列挙コマンドに応答して装置３０の側波帯アドレスの第１の部分をプログラムし、装置３０のストラップピン３６上の電圧値に従って装置３０の側波帯アドレスの第２の部分を設定するようにさらに構成され得る。例えば、回路３４は、ストラップピン３６上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答してストラップピン３６に電流を注入し、電圧値をデジタル値に変換し、デジタル値に基づいて装置３０の側波帯アドレスの第２の部分を設定するように構成されてもよい。いくつかの実施形態では、装置３０の側波帯アドレスの所望の第２の部分を提供する所望の電圧値を発生させるためにストラップピン３６とＶＳＳとの間に所定の抵抗値を有する抵抗器３８が結合され得る。いくつかの実施形態では、装置３０はＩＣチップを備えていてもよく、メモリ３２はＤＲＡＭを備えていてもよい。代替的または追加的に、メモリ３２はＤＢを備えていてもよい。

コントローラ２４、回路２６、メモリ３２、および／または回路３４の実施形態は、例えば、本明細書に記載されるようなシステム、装置、コンピュータ、デバイスなどにおいて実装され得る。より詳細には、回路２６、３４のハードウェア実装形態は、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどの構成可能な論理や、例えば、ＡＳＩＣ、ＣＭＯＳ、またはＴＴＬ技術、またはそれらの任意の組み合わせなどの回路技術を使用した固定機能論理ハードウェアを含み得る。代替的または追加的に、回路２６、３４は、プロセッサまたはコンピューティングデバイスによって実行されるべき、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェアなどといった機械可読記憶媒体またはコンピュータ可読記憶媒体に格納された論理命令セットとして１または複数のモジュールに実装されてもよい。例えば、構成要素の動作を実行すべきコンピュータ・プログラム・コードは、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ、ＳＭＡＬＬＴＡＬＫ、Ｃ＋＋、Ｃ＃、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、Ｓｙｓｔｅｍ Ｃなどといったオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語や同様のプログラミング言語などの従来の手続き型プログラミング言語を含む、１または複数のＯＳ適用可能／適切なプログラミング言語の任意の組み合わせで書かれてもよい。

例えば、回路２６、３４は、回路２６、３４が１または複数の基板に結合された、１または複数の基板を含み得る半導体装置上に実装されてもよい。いくつかの実施形態では、回路２６、３４は、半導体基板（例えば、シリコン、サファイア、ガリウムヒ素など）上の構成可能な論理および固定機能ハードウェア論理のうちの１または複数で少なくとも部分的に実装され得る。例えば、回路２６、３４は、基板内に配置されたトランジスタチャネル領域を有する基板に結合されたトランジスタアレイおよび／または他の集積回路部品を含み得る。回路２６、３４と基板との間の界面は、階段接合ではない場合もある。回路２６、３４はまた、基板の初期ウェハ上に成長させたエピタキシャル層を含むとみなされてもよい。

次に図４Ａ～図４Ｃを見ると、メモリを制御する方法４０の一実施形態は、ブロック４１で、１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙する段階と、ブロック４２で、１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイスとの双方向通信を提供する段階とを含む。方法４０のいくつかの実施形態は、ブロック４３で、側波帯アドレス列挙のための１０個以上のメモリデバイスのサブグループを選択する段階と、ブロック４４で、選択されたグループに列挙コマンドを送る段階とをさらに含み得る（例えば、列挙コマンドはグループ全体にブロードキャストされてもよく、チップ選択がアサートされたサブグループのみが列挙コマンドに作用し、他のすべてのデバイスはコマンドを無視する）。

例えば、方法４０は、ブロック４５で、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスについてそれぞれのチップ選択信号をアサートする段階と、ブロック４６で、１０個以上のメモリデバイスのうち選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする段階とを含み得る。次いで、方法４０は、ブロック４７で、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする段階を含み得る。例えば、方法４０は、ブロック４８で、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストする段階を含み得る。

いくつかの実施形態では、方法４０は、ブロック４９で、列挙コマンドに応答して個々のメモリデバイスによって側波帯アドレスの第１の部分をプログラムする段階と、ブロック５０で、個々のメモリデバイスのストラップピン上の電圧値に従って個々のメモリデバイスによって側波帯アドレスの第２の部分を設定する段階とをさらに含み得る。例えば、方法４０は、ブロック５１で、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答して個々のメモリデバイスによってストラップピンに電流を注入する段階と、ブロック５２で、個々のメモリデバイスによって電圧値をデジタル値に変換する段階と、ブロック５３で、デジタル値に基づいて個々のメモリデバイスによって側波帯アドレスの第２の部分を設定する段階とをさらに含み得る。本明細書の実施形態のいずれにおいても、ブロック５４で、１０個以上のメモリデバイスのうちの少なくとも１つは、ＤＲＡＭを有するＩＣチップを備え得る。代替的または追加的に、ブロック５５で、１０個以上のメモリデバイスのうちの少なくとも１つは、ＤＢを有するＩＣチップを備えていてもよい。

方法４０の実施形態は、例えば、本明細書に記載されるようなシステム、装置、コンピュータ、デバイスなどにおいて実装され得る。より詳細には、方法４０のハードウェア実装形態は、例えば、ＰＬＡ、ＦＰＧＡ、ＣＰＬＤなどの構成可能な論理や、例えば、ＡＳＩＣ、ＣＭＯＳ、またはＴＴＬ技術、またはそれらの任意の組み合わせなどの回路技術を使用した固定機能論理ハードウェアを含み得る。ハイブリッドハードウェア実装形態は、制御フローおよびデータパスが機能のための論理を実装するような静的動的システム・オン・チップ（ＳｏＣ）再構成可能デバイスを含む。代替的または追加的に、方法４０は、プロセッサまたはコンピューティングデバイスによって実行されるべき、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ファームウェアなどといった機械可読記憶媒体またはコンピュータ可読記憶媒体に格納された論理命令セットとして１または複数のモジュールに実装されてもよい。例えば、構成要素の動作を実行すべきコンピュータ・プログラム・コードは、ＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ、ＳＭＡＬＬＴＡＬＫ、Ｃ＋＋、Ｃ＃、ＶＨＤＬ、Ｖｅｒｉｌｏｇ、Ｓｙｓｔｅｍ Ｃなどといったオブジェクト指向プログラミング言語、および「Ｃ」プログラミング言語や同様のプログラミング言語などの従来の手続き型プログラミング言語を含む、１または複数のＯＳ適用可能／適切なプログラミング言語の任意の組み合わせで書かれてもよい。

例えば、方法４０は、コンピュータ可読媒体上に実装されてもよい。方法４０の実施形態または部分は、ファームウェア、アプリケーション（例えば、アプリケーション・プログラミング・インターフェース（ＡＰＩ）を介して）、またはＯＳ上で動作するドライバソフトウェアにおいて実装され得る。加えて、論理命令は、アセンブラ命令、命令セットアーキテクチャ（ＩＳＡ）命令、データ・セット・アーキテクチャ（ＤＳＡ）コマンド、（機械語命令、機種依存型命令、マイクロコード、状態設定データ、集積回路の構成データ、電子回路をパーソナル化する状態情報、および／またはハードウェアに固有の他の構造要素（例えば、ホストプロセッサ、中央処理装置／ＣＰＵ、マイクロコントローラ、ムーアマシン、ミーリーマシンなど）も含み得る。

いくつかの実施形態は、有利には、８個を超える接続されたメモリデバイスについてのＤＲＡＭ管理性バスのための技術を提供し得る。従来のＩ２Ｃ／Ｉ３Ｃドメインコントローラは、同じデバイスタイプ（例えば、デバイスＩＤ）の８個のデバイスしかアドレス指定することができない。一部のシステムは、８個をはるかに超えるＤＲＡＭおよび／またはデータバッファ（ＤＢ）（例えば、一部のシステムでは５０個を超えるデバイス）の側波帯管理性から利益を得ることができる。８個を超えるデバイスを構成するために、従来の側波帯バス技術は、すべてのデバイスをグループごとに最大８個のデバイスにグループ化することを必要とする。次いで、各グループは、列挙フェーズの間に一意に選択され、デバイスタイプＩＤを割り当てられ得る。

従来の技術では、ＤＲＡＭごと、ＤＢごとのアドレス指定可能性は、帯域内シグナリングを必要とする。例えば、従来のシステムは、８個を超えるデバイスの構成を帯域内ＤＤＲバス上で行い、そのような構成に側波帯バスを利用しない場合がある。問題は、帯域内バスが使用前にセットアップおよび／または訓練される必要があることである。より高速では、ＤＤＲインターフェース自体が、さらなる帯域内構成の前に構成を必要とする。加えて、ホストは、帯域幅に影響を与えずに実行時間中に個々のメモリデバイスにアクセスすることができない。有利には、実施形態は、前述の問題のうちの１または複数を克服する。いくつかの実施形態は、（例えば、Ｉ３Ｃインターフェースを用いて）側波帯バス上でＤＲＡＭおよびＤＢのアドレス指定を拡張する技術を提供する。いくつかの実施形態では、一意の側波帯アドレスが、すべてのＤＲＡＭおよびＤＢに提供される。

図５を参照すると、コンピューティングシステム５８の一実施形態は、レジスタ・クロック・ドライバ（ＲＣＤ）５９と、デバイスが名目上の行および／または名目上の列にグループ化されたマトリックスまたはグリッドとして論理的に編成された複数のデバイス（例えば、ＤＲＡＭデバイス、ＤＢデバイスなど）とを含む。いくつかの実装形態では、拡張されたアドレス指定は、側波帯バスのみに排他的に依拠してＲＣＤ５９のチップ選択（ＣＳ）出力を個別に制御する。ＲＣＤ５９自体は、側波帯バス上に配置される。デュアル・インライン・メモリ・モジュール（ＤＩＭＭ）上の個々のＤＲＡＭデバイスおよびＤＢデバイスのアドレスを列挙するために、例えば、デバイスは行と列の両方で構成されたグリッドとしてグループ化される。ＤＩＭＭは、論理的編成に従うグリッドに物理的に編成されたデバイスを含んでいてもよいが、そのような物理的編成は必要ではない。

各行は、ＲＣＤからの対応する専用ＤＤＲ ＣＳ出力信号と関連付けられる。一方、同じ行内の各デバイスの列位置は、（例えば、列位置または列アドレスと呼ばれる）固定された固有値によって識別され、この値は、所定の値を有するストラップ抵抗器によって決定され得る。あるいは、各デバイス上のストラップピンに所望の電圧値を提供するために他の技術が用いられてもよい。あるいは、ＲＯＭまたはヒューズプログラマブルレジスタが、固定された固有値を保持してもよい。

列挙フェーズの間に、ＲＣＤ上のＣＳを使用してグループ（例えば、ＤＲＡＭの行）を選択することによって、デバイスに４ビットの行アドレスがプログラムされる。列挙コマンドを受け取ると、デバイスは、固有の指定された抵抗値に紐付けられたデバイス自体のストラップピンに少量の電流を注入して固有の電圧レベルを発生させる。その後、各デバイスは、この電圧値を列位置の３ビットのデジタルＩＤに変換してラッチし、次いで電流源をオフにする。

図６Ａ～図６Ｃを参照すると、ＤＲＡＭデバイスのための例示的な通信プロトコルフォーマットは、デバイスアドレスのための７ビットと、読み出し要求または書き込み要求を示す１ビットとを含み得る。図６Ｂは、ＤＲＡＭデバイスに４ビットの行位置（例えば、ＲＯＷ ＩＤ）を提供するために利用され得る信号およびフィールドの一例を示している。図６Ｃは、ＤＲＡＭデバイスのための３ビットの列位置（例えば、ＣＯＬ ＩＤ）を生成するためにストラップピンとＶＳＳとの間に結合され得る固定された抵抗値の一例を示している。図６Ａは、行位置と列位置とがＤＲＡＭデバイスの一意のデバイスアドレスにどのようにマップされ得るかを示している。

図７Ａ～図７Ｃを参照すると、ＤＢデバイスのための例示的な通信プロトコルフォーマットは、デバイスアドレスのための７ビットと、読み出し要求または書き込み要求を示す１ビットとを含み得る。図７Ｂは、ＤＢデバイスに４ビットの行位置（例えば、ＲＯＷ ＩＤ）を提供するために利用され得る信号およびフィールドの一例を示している。図７Ｃは、３ビットのホスト識別子（例えば、ＨＩＤ）を生成するためにストラップピンとＶＳＳとの間に結合され得る固定された抵抗値の一例を示している。図７Ａは、行とＨＩＤとがＤＢデバイスの一意のデバイスアドレスにどのようにマップされ得るかを示している。

列挙フェーズにおいて、いくつかの実施形態では、行位置および列位置（例えば、またはＨＩＤ）が確立され、一意の７ビットのアドレスにマップされる。例えば、７ビットのアドレスは、規格Ｉ２Ｃ／Ｉ３Ｃのアドレス・プロトコル・フォーマットに準拠してもよい。アドレス列挙が完了した後、ホスト側波帯バスコントローラ（例えば、Ｉ３Ｃホストコントローラ）は、次いで、「グリッド」から任意のデバイス（例えば、ＤＲＡＭやＤＢ）を一意に選択して、選択されたデバイスの構成レジスタに完全にアクセスすることができる。有利には、列挙後、側波帯バスアドレス指定は、ＲＣＤから出てくるＤＤＲ信号をＤＤＲプロトコル使用のために返すことができるように、ＤＤＲ ＣＳ信号またはＤＤＲ信号を必要としない。実施形態は、有利には、帯域内メモリチャネルの代わりに側波帯バスを介してＤＲＡＭおよびＤＢとの双方向通信を可能にする。例えば、実施形態では、初期設定時に側波帯バスを利用して個々のＤＲＡＭデバイスおよびＤＢデバイスにアクセスして、終端値、タイミング値、ポストパッケージ修復などを設定してもよい。また実施形態では、実行時に側波帯バスを利用して個々のＤＲＡＭデバイスおよびＤＢデバイスにアクセスして、温度値、他の健全状態／エラー状態などを読み出してもよい。実施形態は、側波帯バスを利用して、デバイス構成のための従来の技術を置き換え、またセキュリティ目的での個々のデバイスの認証も可能にし得る。

図８を参照すると、負荷低減ＤＩＭＭ（ＬＲＤＩＭＭ）８０の一実施形態は、図示のように結合された、ＲＣＤ８１と、シリアルプレゼンス検出（ＳＰＤ）ハブ８２と、電源管理ＩＣ（ＰＭＩＣ）８３と、２つの熱センサＴＳ０およびＴＳ１とを含む。ＬＲＤＩＭＭ８０は、グリッドまたはマトリックスを利用して、前方のＤＲＡＭデバイスと後方のＤＲＡＭデバイスと（例えば、前方のＤＲＡＭは斜線で示されている）負荷低減（ＬＲ）バッファとを列挙のために名目上の行と名目上の列とに分離する。一部のメモリデバイスは２つのループバックピンを含む場合があり、ＬＲＤＩＭＭ８０の実施形態は、ループバック機能を変更することなく、側波帯バスのクロックとデータとの二重目的であり得る。例えば、ＤＲＡＭランクＣＳ信号は、アドレス指定列挙中に行アドレスにおける修飾に利用され、ＬＲバッファのバッファＣＳ信号も同様である。マトリックスの行アドレスはＳＰＤハブ８２に格納され、バス上ですべてのＤＲＡＭ／バッファにブロードキャストされる。アサートされたＣＳ信号を有するＤＲＡＭ／バッファのみが、それらの行アドレスをブロードキャストされた値に従って列挙する。列アドレスは、（例えば、図３および図６Ｃおよび図７Ｃに示されるように）ＶＳＳに対する抵抗値によって制御されるストラップピン電流によって列挙される。アドレス列挙が完了した後、ホスト側波帯バスコントローラは、すべてのデバイス構成レジスタに完全にアクセスすることができ、ＣＳ信号は、それぞれの列挙されたアドレスにおける個々のデバイスにアクセスするためにはもはや不要になる。

図９を参照すると、レジスタードＤＩＭＭ（ＲＤＩＭＭ）９０の一実施形態は、図示のように結合された、ＲＣＤ９１と、ＳＰＤハブ９２と、ＰＭＩＣ９３と、２つの熱センサＴＳ０およびＴＳ１とを含む。ＲＤＩＭＭ９０は、グリッドまたはマトリックスを利用して、前方のＤＲＡＭデバイスと後方のＤＲＡＭデバイスと（例えば、前方のＤＲＡＭは斜線で示されている）を列挙のために名目上の行と名目上の列とに分離する。ＤＲＡＭデバイスは２つのループバックピンを含み、ＲＤＩＭＭ９０の実施形態は、ループバック機能を変更することなく、側波帯バスのクロックとデータとの二重目的である。例えば、ＤＲＡＭランクＣＳ信号は、アドレス指定列挙中に行アドレスにおける修飾に利用される。マトリックスの行アドレスはＳＰＤハブ９２に格納され、バス上ですべてのＤＲＡＭデバイスにブロードキャストされる。アサートされたＣＳ信号を有するＤＲＡＭデバイスのみが、それらの行アドレスをブロードキャストされた値に従って列挙する。列アドレスは、（例えば、図３および図６Ｃおよび図７Ｃに示されるように）ＶＳＳに対する抵抗値によって制御されるストラップピン電流によって列挙される。アドレス列挙が完了した後、ホスト側波帯バスコントローラは、すべてのデバイス構成レジスタに完全にアクセスすることができ、ＣＳ信号は、それぞれの列挙されたアドレスにおける個々のデバイスにアクセスするためにはもはや不要になる。

図１０を参照すると、アンレジスタードＤＩＭＭ（ＵＤＩＭＭ）１００（例えば、またはスモールアウトラインＤＩＭＭ（ＳＯＤＩＭＭ））の一実施形態は、図示のように結合された、ＳＰＤハブ１０２と、ＰＭＩＣ１０３と、２つの熱センサＴＳ０およびＴＳ１とを含む。ＵＤＩＭＭ１００は、グリッドまたはマトリックスを利用して、前方のＤＲＡＭデバイスと後方のＤＲＡＭデバイスと（例えば、前方のＤＲＡＭは斜線で示されている）を列挙のために名目上の行と名目上の列とに分離する。ＤＲＡＭデバイスは２つのループバックピンを含み、ＵＤＩＭＭ１００の実施形態は、ループバック機能を変更することなく、側波帯バスのクロックとデータとの二重目的である。例えば、ＤＲＡＭランクＣＳ信号は、アドレス指定列挙中に行アドレスにおける修飾に利用される。マトリックスの行アドレスはＳＰＤハブ１０２に格納され、バス上ですべてのＤＲＡＭデバイスにブロードキャストされる。アサートされたＣＳ信号を有するＤＲＡＭデバイスのみが、それらの行アドレスをブロードキャストされた値に従って列挙する。列アドレスは、（例えば、図３および図６Ｃおよび図７Ｃに示されるように）ＶＳＳに対する抵抗値によって制御されるストラップピン電流によって列挙される。アドレス列挙が完了した後、ホスト側波帯バスコントローラは、すべてのデバイス構成レジスタに完全にアクセスすることができ、ＣＳ信号は、それぞれの列挙されたアドレスにおける個々のデバイスにアクセスするためにはもはや不要になる。

本明細書で論じる技術は、様々なコンピューティングシステム（例えば、デスクトップ、ワークステーション、サーバ、ラックシステムなどといった非モバイル・コンピューティング・デバイス、スマートフォン、タブレット、ウルトラモバイル・パーソナル・コンピュータ（ＵＭＰＣ）、ラップトップコンピュータ、ＵＬＴＲＡＢＯＯＫコンピューティングデバイス、スマートウォッチ、スマートグラス、スマートブレスレットなどといったモバイル・コンピューティング・デバイス、および／またはモノのインターネット（ＩｏＴ）デバイス（例えば、センサ、カメラなど）などといったクライアント／エッジデバイスを含む）において提供され得る。

次に図１１を見ると、コンピューティングシステム２００の一実施形態は、１または複数のプロセッサ２０２－１～２０２－Ｎ（本明細書では一般に「プロセッサ２０２」または「プロセッサ２０２」と呼ばれる）を含み得る。プロセッサ２０２は、相互接続またはバス２０４を介して通信し得る。各プロセッサ２０２は様々な構成要素を含む場合があり、そのいくつかを、明確にするためにプロセッサ２０２－１に関してのみ論じる。したがって、残りのプロセッサ２０２－２～２０２－Ｎの各々は、プロセッサ２０２－１に関して論じられるものと同じかまたは同様の構成要素を含み得る。

いくつかの実施形態では、プロセッサ２０２－１は、１または複数のプロセッサコア２０６－１～２０６－Ｍ（本明細書では「コア２０６」、またはより一般的に「コア２０６」と呼ぶ）と、キャッシュ２０８（様々な実施形態において共有キャッシュもしくはプライベートキャッシュであり得る）および／またはルータ２１０とを含み得る。プロセッサコア２０６は、単一の集積回路（ＩＣ）チップ上に実装され得る。さらに、チップは、１または複数の共有キャッシュおよび／またはプライベートキャッシュ（キャッシュ２０８など）、バスまたは相互接続（バスまたは相互接続２１２など）、回路２７０、メモリコントローラ、または他の構成要素を含み得る。

いくつかの実施形態では、ルータ２１０は、プロセッサ２０２－１および／またはシステム２００の様々な構成要素間で通信するために使用され得る。さらに、プロセッサ２０２－１は、２個以上のルータ２１０を含んでいてもよい。さらに、多数のルータ２１０が通信して、プロセッサ２０２－１の内部または外部の様々な構成要素間のデータルーティングを可能にしてもよい。

キャッシュ２０８は、コア２０６などのプロセッサ２０２－１の１または複数の構成要素によって利用される（例えば、命令を含む）データを格納し得る。例えば、キャッシュ２０８は、プロセッサ２０２の構成要素によるより高速なアクセスのために、メモリ２１４に格納されたデータをローカルにキャッシュし得る。図１１に示されるように、メモリ２１４は、相互接続２０４を介してプロセッサ２０２と通信し得る。いくつかの実施形態では、キャッシュ２０８（共有されてもよい）は様々なレベルを有していてもよく、例えば、キャッシュ２０８は中間レベルキャッシュおよび／または最終レベルキャッシュ（ＬＬＣ）であってもよい。また、各コア２０６は、レベル１（Ｌ１）キャッシュ（２１６－１）（本明細書では一般に「Ｌ１キャッシュ２１６」と呼ぶ）を含んでいてもよい。プロセッサ２０２－１の様々な構成要素は、バス（例えば、バス２１２）および／またはメモリコントローラもしくはハブを介して、キャッシュ２０８と直接通信し得る。

図１１に示されるように、メモリ２１４は、メモリコントローラ２２０を介してシステム２００の他の構成要素に結合され得る。メモリ２１４は、揮発性メモリを含んでいてもよく、メインメモリまたはシステムメモリと言い換えて呼ばれる場合がある。メモリコントローラ２２０は、相互接続２０４とメモリ２１４との間に結合されるように示されてはいるが、メモリコントローラ２２０は、システム２００内の他の場所に配置されてもよい。例えば、いくつかの実施形態では、メモリコントローラ２２０またはその一部が、プロセッサ２０２のうちの１つの内部に設けられてもよい。あるいは、メモリ２１４は、バイトアドレス指定可能不揮発性メモリを含んでいてもよい。

システム２００は、（例えば、有線インターフェースまたは無線インターフェースを介してコンピュータネットワークおよび／またはクラウド２２９と通信する）ネットワークインターフェース２２８を介して他のデバイス／システム／ネットワークと通信し得る。例えば、ネットワークインターフェース２２８は、ネットワーク／クラウド２２９と無線で（例えば、米国電気電子技術者協会（ＩＥＥＥ）８０２．１１インターフェース（ＩＥＥＥ８０２．１１ａ／ｂ／ｇ／ｎ／ａｃなどを含む）、セルラーインターフェース、３Ｇ、４Ｇ、ＬＴＥ、ＢＬＵＥＴＯＯＴＨ（登録商標）などを介して）通信するためのアンテナ（図示せず）を含み得る。

システム２００はまた、ストレージコントローラ２２５を介して相互接続２０４に結合された記憶デバイス２３０などの記憶デバイスも含み得る。よって、ストレージコントローラ２２５は、システム２００の様々な構成要素による記憶デバイス２３０へのアクセスを制御し得る。さらに、ストレージコントローラ２２５は、図１１において相互接続２０４に直接結合されるように示されているが、ストレージコントローラ２２５は、代替的に、ストレージバス／相互接続（例えば、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）バス、周辺機器相互接続（ＰＣＩ）（またはＰＣＩ ＥＸＰＲＥＳＳ（ＰＣＩｅ）インターフェース、ＮＶＭ ＥＸＰＲＥＳＳ（ＮＶＭｅ）、シリアル接続ＳＣＳＩ（ＳＡＳ）、ファイバチャネルなど）を介して、システム２００の１または複数の他の構成要素と通信することもできる（例えば、ストレージバスは、バスブリッジ、チップセットなどのような他の何らかのロジックを介して相互接続２０４に結合される）。加えて、ストレージコントローラ２２５は、様々な実施形態において、メモリ・コントローラ・ロジックに組み込まれるか、または同じ集積回路（ＩＣ）デバイス上（例えば、記憶デバイス２３０と同じ回路基板デバイス上や、記憶デバイス２３０と同じ筐体内）に設けられてもよい。

さらに、ストレージコントローラ２２５および／または記憶デバイス２３０は、１または複数のセンサ（図示せず）に結合されて、１または複数のセンサの状態またはセンサによって検出された値を示す（例えば、１または複数のビットまたは信号の形態の）情報を受け取ってもよい。これらのセンサは、温度、動作周波数、動作電圧、電力消費、および／またはコア間通信活動などといった、システム／プラットフォームの電力／熱挙動に影響を及ぼす様々な要因の変動を感知するために、コア２０６、相互接続２０４または２１２、プロセッサ２０２の外部の構成要素、記憶デバイス２３０、ＳＳＤバス、ＳＡＴＡバス、ストレージコントローラ２２５、回路２６０、回路２７０などを含む、システム２００（または本明細書で論じられる他のコンピューティングシステム）の構成要素に近接して設けられ得る。

図１１に示されるように、回路２６０および回路２７０の特徴または態様は、システム２００全体に分散されてもよく、かつ／またはシステム２００の様々な構成要素と同じ場所に配置／統合されてもよい。側波帯デバイス管理技術を必要とし得るか、または側波帯デバイス管理技術から利益を得ることができるシステム２００の任意の態様は、回路２６０および／または回路２７０を含み得る。例えば、プロセッサ２０２、メモリ２１４、メモリコントローラ２２０、ストレージコントローラ２２５、およびネットワークインターフェース２２８は、回路２６０を各々含んでいてもよく、回路２６０は、システム２００と同じ筐体内にあってもよく、かつ／またはシステム２００のプリント回路基板（ＰＣＢ）上に完全に集積されていてもよい。例えば、回路２６０は、様々な実施形態の列挙／構成態様を実装するように構成されてもよく、回路２７０は、様々な実施形態のデバイス態様を実装するように構成されてもよい。

有利には、回路２６０および回路２７０は、システム１０（図１）、装置２０（図２）、装置３０（図３）、方法４０（図４Ａ～図４Ｃ）、コンピューティングシステム５８（図５）、プロトコルフォーマット（図６Ａ～図７Ｃ）、ＬＲＤＩＭＭ８０（図８）、ＲＤＩＭＭ９０（図９）、ＵＤＩＭＭ／ＳＯＤＩＭＭ１００（図１０）、および／または本明細書で論じられた側波帯デバイス管理機能のいずれかの１または複数の態様を実装するための技術を含み得る。システム２００は、前述の構成要素の外部に位置するさらなる回路２６０、２７０を含み得る。

いくつかの実施形態では、メモリコントローラ２２０は、メモリ２１４に結合された帯域内バス２５２（例えば、ＤＤＲインターフェースを用いる）および側波帯バス２５４（例えば、Ｉ３Ｃインターフェースを用いる）を含み得る。メモリ２１４は、１０個以上のメモリデバイス（例えば、複数のＤＲＡＭチップおよび／またはＤＢチップを有するＤＩＭＭ）を含んでいてもよく、回路２６０は、メモリ２１４の１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙し、個々のメモリデバイスに列挙された特定の側波帯アドレスを用いてメモリ２１４の個々のメモリデバイスとの双方向通信を提供するように構成され得る。いくつかの実施形態では、回路２６０は、側波帯アドレス列挙のための１０個以上のメモリデバイスのサブグループを選択し、選択されたグループに列挙コマンドを送るようにさらに構成され得る。例えば、回路２６０は、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートし、１０個以上のメモリデバイスのうち選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートするように構成されてもよい。いくつかの実施形態では、回路２６０は、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムするようにさらに構成され得る。例えば、回路２６０は、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストするように構成されてもよい（例えば、値は、チップ選択信号がアサートされているメモリデバイスのサブグループによってのみ処理される）。

いくつかの実施形態では、回路２７０は、メモリコントローラ２２０からの列挙コマンドに応答してメモリ２１４の個々のメモリデバイスの側波帯アドレスの第１の部分をプログラムし、個々のメモリデバイスのストラップピン上の電圧値に従って個々のメモリデバイスの側波帯アドレスの第２の部分を設定するように構成される。例えば、回路２７０は、ストラップピン上の抵抗値に従って電圧値を発生させるためにメモリコントローラ２２０からの列挙コマンドに応答してストラップピンに電流を注入し、電圧値をデジタル値に変換し、デジタル値に基づいて個々のメモリデバイスの側波帯アドレスの第２の部分を設定するように構成されてもよい。

追加の注記および例
例１は、１または複数の基板と、１または複数の基板に結合されたコントローラであって、１０個以上のデバイス（例えば、メモリデバイス）に対してそれぞれの側波帯アドレスを列挙し、１０個以上のデバイスの個々のデバイスに対して列挙された特定の側波帯アドレスを用いて個々のデバイスとの双方向通信を提供する回路を有する、コントローラと、を備える、電子装置を含む。

例２は、回路がさらに、側波帯アドレス列挙のための１０個以上のデバイスのサブグループを選択し、選択されたグループに列挙コマンドを送る、例１に記載の電子装置を含む。

例３は、回路がさらに、選択されたサブグループ内にある１０個以上のデバイスの各デバイスについてそれぞれのチップ選択信号をアサートし、選択されたサブグループ内にない１０個以上のデバイスの各デバイスについてそれぞれのチップ選択信号をデアサートする、例２に記載の電子装置を含む。

例４は、回路がさらに、選択されたサブグループ内にある１０個以上のデバイスの各デバイスにおける側波帯アドレスの第１の部分をプログラムする、例２または３に記載の電子装置を含む。

例５は、回路がさらに、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストする、例４に記載の電子装置を含む。

例６は、１０個以上のデバイスのうちの少なくとも１つが、ＤＲＡＭを有する集積回路チップを備える、例１から５のいずれかに記載の電子装置を含む。

例７は、１０個以上のデバイスのうちの少なくとも１つが、ＤＢを有する集積回路チップを備える、例１から６のいずれかに記載の電子装置を含む。

例８は、１０個以上のメモリデバイスと、１０個以上のメモリデバイスに通信可能に結合されたコントローラであって、１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙し、１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイスとの双方向通信を提供する第１の回路を有する、コントローラと、を備える、電子システムを含む。

例９は、第１の回路がさらに、側波帯アドレス列挙のための１０個以上のメモリデバイスのサブグループを選択し、選択されたグループに列挙コマンドを送る、例８に記載の電子システムを含む。

例１０は、第１の回路がさらに、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートし、１０個以上のメモリデバイスのうち選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする、例９に記載の電子システムを含む。

例１１は、第１の回路がさらに、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする、例９または１０に記載の電子システムを含む。

例１２は、第１の回路がさらに、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストする、例１１に記載の電子システムを含む。

例１３は、個々のメモリデバイスが、コントローラからの列挙コマンドに応答して個々のメモリデバイスの側波帯アドレスの第１の部分をプログラムし、個々のメモリデバイスのストラップピン上の電圧値に従って個々のメモリデバイスの側波帯アドレスの第２の部分を設定する第２の回路を備える、例８から１２のいずれかに記載の電子システムを含む。

例１４は、第２の回路がさらに、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答してストラップピンに電流を注入し、電圧値をデジタル値に変換し、デジタル値に基づいて個々のメモリデバイスの側波帯アドレスの第２の部分を設定する、例１３に記載の電子システムを含む。

例１５は、１０個以上のメモリデバイスのうちの少なくとも１つが、ＤＲＡＭを有する集積回路チップを備える、例８から１４のいずれかに記載の電子システムを含む。

例１６は、１０個以上のメモリデバイスのうちの少なくとも１つが、ＤＢを有する集積回路チップを備える、例８から１５のいずれかに記載の電子システムを含む。

例１７は、メモリを制御する方法であって、１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙する段階と、１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイスとの双方向通信を提供する段階とを備える、方法を含む。

例１８は、側波帯アドレス列挙のための１０個以上のメモリデバイスのサブグループを選択する段階と、選択されたグループに列挙コマンドを送る段階とをさらに備える、例１７に記載の方法を含む。

例１９は、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスについてそれぞれのチップ選択信号をアサートする段階と、１０個以上のメモリデバイスのうち選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする段階とをさらに備える、例１８に記載の方法を含む。

例２０は、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする段階をさらに備える、例１８または１９に記載の方法を含む。

例２１は、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストする段階をさらに備える、例２０に記載の方法を含む。

例２２は、列挙コマンドに応答して個々のメモリデバイスによって側波帯アドレスの第１の部分をプログラムする段階と、個々のメモリデバイスのストラップピン上の電圧値に従って個々のメモリデバイスによって側波帯アドレスの第２の部分を設定する段階とをさらに備える、例１７から２１のいずれかに記載の方法を含む。

例２３は、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答して個々のメモリデバイスによってストラップピンに電流を注入する段階と、個々のメモリデバイスによって電圧値をデジタル値に変換する段階と、デジタル値に基づいて個々のメモリデバイスによって側波帯アドレスの第２の部分を設定する段階とをさらに備える、例２２に記載の方法を含む。

例２４は、１０個以上のメモリデバイスのうちの少なくとも１つが、ＤＲＡＭを有する集積回路チップを備える、例１７から２３のいずれかに記載の方法を含む。

例２５は、１０個以上のメモリデバイスのうちの少なくとも１つが、ＤＢを有する集積回路チップを備える、例１７から２４のいずれかに記載の方法を含む。

例２６は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙させ、１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイスとの双方向通信を提供させる複数の命令を備える、少なくとも１つの非一時的機械可読媒体を含む。

例２７は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、側波帯アドレス列挙のための１０個以上のメモリデバイスのサブグループを選択させ、選択されたグループに列挙コマンドを送らせる複数のさらなる命令を備える、例２６に記載の少なくとも１つの非一時的機械可読媒体を含む。

例２８は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスについてそれぞれのチップ選択信号をアサートさせ、１０個以上のメモリデバイスのうち選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートさせる複数のさらなる命令を備える、例２７に記載の少なくとも１つの非一時的機械可読媒体を含む。

例２９は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムさせる複数のさらなる命令を備える、例２７または２８に記載の少なくとも１つの非一時的機械可読媒体を含む。

例３０は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストさせる複数のさらなる命令を備える、例２９に記載の少なくとも１つの非一時的機械可読媒体を含む。

例３１は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、列挙コマンドに応答して個々のメモリデバイスによって側波帯アドレスの第１の部分をプログラムさせ、個々のメモリデバイスのストラップピン上の電圧値に従って個々のメモリデバイスによって側波帯アドレスの第２の部分を設定させる複数のさらなる命令を備える、例２６から３０のいずれかに記載の少なくとも１つの非一時的機械可読媒体を含む。

例３２は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答して個々のメモリデバイスによってストラップピンに電流を注入させ、個々のメモリデバイスによって電圧値をデジタル値に変換させ、デジタル値に基づいて個々のメモリデバイスによって側波帯アドレスの第２の部分を設定させる複数のさらなる命令を備える、例３１に記載の少なくとも１つの非一時的機械可読媒体を含む。

例３３は、１０個以上のメモリデバイスのうちの少なくとも１つが、ＤＲＡＭを有する集積回路チップを備える、例２６から３２のいずれかに記載の少なくとも１つの非一時的機械可読媒体を含む。

例３４は、１０個以上のメモリデバイスのうちの少なくとも１つが、ＤＢを有する集積回路チップを備える、例２６から３３のいずれかに記載の少なくとも１つの非一時的機械可読媒体を含む。

例３５は、１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙する手段と、１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて個々のメモリデバイスとの双方向通信を提供する手段とを備える、メモリコントローラ装置を含む。

例３６は、側波帯アドレス列挙のための１０個以上のメモリデバイスのサブグループを選択する手段と、選択されたグループに列挙コマンドを送る手段とをさらに備える、例３５に記載のメモリコントローラ装置を含む。

例３７は、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスについてそれぞれのチップ選択信号をアサートする手段と、１０個以上のメモリデバイスのうち選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする手段とをさらに備える、例３６に記載のメモリコントローラ装置を含む。

例３８は、１０個以上のメモリデバイスのうち選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする手段をさらに備える、例３６または３７に記載のメモリコントローラ装置を含む。

例３９は、選択されたサブグループにおいてプログラムされるべき側波帯アドレスの第１の部分の値をブロードキャストする手段をさらに備える、例３８に記載のメモリコントローラ装置を含む。

例４０は、列挙コマンドに応答して個々のメモリデバイスによって側波帯アドレスの第１の部分をプログラムする手段と、個々のメモリデバイスのストラップピン上の電圧値に従って個々のメモリデバイスによって側波帯アドレスの第２の部分を設定する手段とをさらに備える、例３５から３９のいずれかに記載のメモリコントローラ装置を含む。

例４１は、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答して個々のメモリデバイスによってストラップピンに電流を注入する手段と、個々のメモリデバイスによって電圧値をデジタル値に変換する手段と、デジタル値に基づいて個々のメモリデバイスによって側波帯アドレスの第２の部分を設定する手段とをさらに備える、例４０に記載のメモリコントローラ装置を含む。

例４２は、１０個以上のメモリデバイスのうちの少なくとも１つが、ＤＲＡＭを有する集積回路チップを備える、例３５から４１のいずれかに記載のメモリコントローラ装置を含む。

例４３は、１０個以上のメモリデバイスのうちの少なくとも１つが、ＤＢを有する集積回路チップを備える、例３５から４２のいずれかに記載のメモリコントローラ装置を含む。

例４４は、デバイス（例えば、メモリデバイス）と、デバイスに結合された回路であって、コントローラからの列挙コマンドに応答してデバイスの側波帯アドレスを設定し、列挙された側波帯アドレスにおいてコントローラとの双方向通信を提供する、回路とを備える、電子装置を含む。

例４５は、回路がさらに、コントローラからの列挙コマンドに応答してデバイスの側波帯アドレスの第１の部分をプログラムし、デバイスのストラップピン上の電圧値に従ってデバイスの側波帯アドレスの第２の部分を設定する、例４４に記載の電子装置を含む。

例４６は、回路がさらに、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答してストラップピンに電流を注入し、電圧値をデジタル値に変換し、デジタル値に基づいてデバイスの側波帯アドレスの第２の部分を設定する、例４５に記載の電子装置を含む。

例４７は、デバイスが、ＤＲＡＭを有する集積回路チップを備える、例４４から４６のいずれかに記載の電子装置を含む。

例４８は、デバイスが、ＤＢを有する集積回路チップを備える、例４４から４６のいずれかに記載の電子装置を含む。

例４９は、コントローラからの列挙コマンドに応答してデバイス（例えば、メモリデバイス）の側波帯アドレスを設定する段階と、列挙された側波帯アドレスにおいてコントローラとの双方向通信を提供する段階とを備える、方法を含む。

例５０は、コントローラからの列挙コマンドに応答してデバイスの側波帯アドレスの第１の部分をプログラムする段階と、デバイスのストラップピン上の電圧値に従ってデバイスの側波帯アドレスの第２の部分を設定する段階とをさらに備える、例４９に記載の方法を含む。

例５１は、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答してストラップピンに電流を注入する段階と、電圧値をデジタル値に変換する段階と、デジタル値に基づいてデバイスの側波帯アドレスの第２の部分を設定する段階とをさらに備える、例５０に記載の方法を含む。

例５２は、デバイスが、ＤＲＡＭを有する集積回路チップを備える、例４９から５１のいずれかに記載の方法を含む。

例５３は、デバイスが、ＤＢを有する集積回路チップを備える、例４９から５１のいずれかに記載の方法を含む。

例５４は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、コントローラからの列挙コマンドに応答してデバイスの側波帯アドレスを設定させ、列挙された側波帯アドレスにおいてコントローラとの双方向通信を提供させる複数の命令を備える、少なくとも１つの非一時的機械可読媒体を含む。

例５５は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、コントローラからの列挙コマンドに応答してデバイスの側波帯アドレスの第１の部分をプログラムさせ、デバイスのストラップピン上の電圧値に従ってデバイスの側波帯アドレスの第２の部分を設定させる複数のさらなる命令を備える、例５４に記載の少なくとも１つの非一時的機械可読媒体を含む。

例５６は、コンピューティングデバイス上で実行されたことに応答して、コンピューティングデバイスに、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答してストラップピンに電流を注入させ、電圧値をデジタル値に変換させ、デジタル値に基づいてデバイスの側波帯アドレスの第２の部分を設定させる複数のさらなる命令を備える、例５５に記載の少なくとも１つの非一時的機械可読媒体を含む。

例５７は、デバイスが、ＤＲＡＭを有する集積回路チップを備える、例５４から５６のいずれかに記載の少なくとも１つの非一時的機械可読媒体を含む。

例５８は、デバイスが、ＤＢを有する集積回路チップを備える、例５４から５６のいずれかに記載の少なくとも１つの非一時的機械可読媒体を含む。

例５９は、コントローラからの列挙コマンドに応答してデバイスの側波帯アドレスを設定する手段と、列挙された側波帯アドレスにおいてコントローラとの双方向通信を提供する手段とを備える、装置を含む。

例６０は、コントローラからの列挙コマンドに応答してデバイスの側波帯アドレスの第１の部分をプログラムする手段と、デバイスのストラップピン上の電圧値に従ってデバイスの側波帯アドレスの第２の部分を設定する手段とをさらに備える、例５９に記載の装置を含む。

例６１は、ストラップピン上の抵抗値に従って電圧値を発生させるために列挙コマンドに応答してストラップピンに電流を注入する手段と、電圧値をデジタル値に変換する手段と、デジタル値に基づいてデバイスの側波帯アドレスの第２の部分を設定する手段とをさらに備える、例６０に記載の装置を含む。

例６２は、デバイスが、ＤＲＡＭを有する集積回路チップを備える、例５９から６１のいずれかに記載の装置を含む。

例６３は、デバイスが、ＤＢを有する集積回路チップを備える、例５９から６１のいずれかに記載の装置を含む。

「結合される（ｃｏｕｐｌｅｄ）」という用語は、本明細書では、問題の構成要素間の直接的または間接的な任意のタイプの関係を指すために使用される場合があり、電気的接続、機械的接続、流体接続、光学的接続、電磁的接続、電気機械的接続またはその他の接続に適用され得る。加えて、「第１の（ｆｉｒｓｔ）」、「第２の（ｓｅｃｏｎｄ）」などの用語は、本明細書では、考察を容易にするためにのみ使用される場合があり、特に明記しない限り、特定の時間的または時系列的な意味を持たない。

本出願および特許請求の範囲で使用される場合、「のうちの１または複数（ｏｎｅ ｏｒ ｍｏｒｅ ｏｆ）」という用語によって結合された項目のリストは、列挙された用語の任意の組み合わせを意味し得る。例えば、「Ａ、Ｂ、およびＣのうちの１または複数」という語句および「Ａ、Ｂ、またはＣの１または複数」という語句は、どちらも、Ａ、Ｂ、Ｃ、ＡおよびＢ、ＡおよびＣ、ＢおよびＣ、またはＡ、ＢおよびＣを意味し得る。本明細書に記載されるシステムの様々な構成要素は、ソフトウェア、ファームウェア、および／またはハードウェア、および／またはそれらの任意の組み合わせで実装され得る。例えば、本明細書で論じられるシステムまたはデバイスの様々な構成要素は、例えばスマートフォンなどのコンピューティングシステムに見られるような、コンピューティングＳｏＣのハードウェアによって少なくとも部分的に提供されてもよい。当業者は、本明細書に記載されるシステムが、対応する図に描かれていない追加の構成要素を含み得ることを認め得る。例えば、本明細書で論じられるシステムは、明確にするために描かれていないビット・ストリーム・マルチプレクサ・モジュールやビット・ストリーム・デマルチプレクサ・モジュールなどの追加の構成要素を含んでいてもよい。

本明細書で論じられる例示的なプロセスの実装は、例示の順序で示されたすべての動作を実施することを含み得るが、本開示はこの点に関して限定されず、様々な例において、本明細書の例示的なプロセスの実装は、図示される動作のサブセットのみ、図示されるものとは異なる順序で行われる動作、または追加の動作を含んでいてもよい。

加えて、本明細書で論じられる動作のうちの任意の１または複数が、１または複数のコンピュータプログラム製品によって提供される命令に応答して実施されてもよい。そのようなプログラム製品は、例えば、プロセッサによって実行されると、本明細書に記載される機能を提供し得る命令を提供する信号伝達媒体を含み得る。コンピュータプログラム製品は、任意の形態の１または複数の機械可読媒体で提供されてもよい。よって、例えば、１または複数のグラフィックス・プロセッシング・ユニットまたはプロセッサコアを含むプロセッサが、１または複数の機械可読媒体によってプロセッサに伝達されたプログラムコードおよび／または命令もしくは命令セットに応答して、本明細書の例示的なプロセスのブロックのうちの１または複数を実施してもよい。一般に、機械可読媒体は、本明細書に記載されるデバイスおよび／またはシステムのいずれかに、本明細書で論じられる動作の少なくとも部分および／または本明細書で論じられるデバイス、システム、もしくは任意のモジュールもしくは構成要素の任意の部分を実施させ得るプログラムコードおよび／または命令もしくは命令セットの形態でソフトウェアを伝達し得る。

本明細書に記載される任意の実装形態で使用されるように、「モジュール」という用語は、本明細書に記載される機能を提供するように構成されたソフトウェア論理、ファームウェア論理、ハードウェア論理、および／または回路の任意の組み合わせを指す。ソフトウェアは、ソフトウェアパッケージ、コードおよび／または命令セットもしくは命令として具現化されてもよく、「ハードウェア」は、本明細書に記載される任意の実装形態で使用される場合、例えば、単独でまたは任意の組み合わせで、ハードワイヤード回路、プログラマブル回路、状態機械回路、固定機能回路、実行ユニット回路、および／またはプログラマブル回路によって実行される命令を格納しているファームウェアを含み得る。モジュールは、集合的に、または個別に、より大きなシステム、例えば集積回路（ＩＣ）、システム・オン・チップ（ＳｏＣ）などの一部を形成する回路として具現化され得る。

様々な実施形態は、ハードウェア要素、ソフトウェア要素、またはハードウェア要素とソフトウェア要素の組み合わせを使用して実装され得る。ハードウェア要素の例には、プロセッサ、マイクロプロセッサ、回路、回路素子（例えば、トランジスタ、抵抗器、コンデンサ、インダクタなど）、集積回路、特定用途向け集積回路（ＡＳＩＣ）、プログラマブル・ロジック・デバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールド・プログラマブル・ゲート・アレイ（ＦＰＧＡ）、論理ゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどが含まれ得る。ソフトウェアの例には、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械語プログラム、オペレーティング・システム・ソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、メソッド、プロシージャ、ソフトウェアインターフェース、アプリケーション・プログラム・インターフェース（ＡＰＩ）、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータ・コード・セグメント、ワード、値、シンボル、またはそれらの任意の組み合わせが含まれ得る。実施形態がハードウェア要素および／またはソフトウェア要素を使用して実施されるかどうかの決定は、所望の計算速度、電力レベル、耐熱性、処理サイクルバジェット、入力データレート、出力データレート、メモリリソース、データバス速度、および他の設計上または性能上の制約条件といった任意の数の要因によって異なり得る。

少なくとも１つの実施形態の１または複数の態様が、機械によって読み出されると、機械に、本明細書に記載される技術を実施するための論理を組み立てさせる、プロセッサ内の様々な論理を表す、機械可読媒体に格納された代表的な命令によって実装され得る。そのような表現は、「ＩＰコア」として知られており、有形の機械可読媒体上に格納され、論理またはプロセッサを実際に作成する製造機械にロードするために様々な顧客または製造施設に供給され得る。

本明細書に示される特定の特徴は様々な実装形態を参照して説明されているが、この説明は限定的な意味で解釈されることを意図されていない。よって、本明細書に記載される実装形態の様々な修正形態、ならびに本開示が関係する当業者に明らかな他の実装形態は、本開示の趣旨および範囲内にあるとみなされる。

実施形態は、そのように説明された実施形態に限定されず、添付の特許請求の範囲から逸脱することなく修正および変更して実施することができることが認められるであろう。例えば、上記の実施形態は、特徴の特定の組み合わせを含む場合がある。しかしながら、上記の実施形態はこの点に関して限定されず、様々な実装形態において、上記の実施形態は、そのような特徴のサブセットのみを実施すること、異なる順序のそのような特徴を実施すること、そのような特徴の異なる組み合わせを実施すること、および／または明示的に列挙されたそれらの特徴以外の追加の特徴を実施することを含んでいてもよい。したがって、実施形態の範囲は、添付の特許請求の範囲を、そのような特許請求の範囲が権利を付与される均等物の全範囲と共に参照して決定されるべきである。
他の可能な項目
［項目１］
１または複数の基板と、
前記１または複数の基板に結合されたコントローラであって、
１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙し、
前記１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて前記個々のメモリデバイスとの双方向通信を提供する
回路を有する、コントローラと
を備える、電子装置。
［項目２］
前記回路がさらに、
側波帯アドレス列挙のための前記１０個以上のメモリデバイスのサブグループを選択し、
前記選択されたグループに列挙コマンドを送る、
項目１に記載の電子装置。
［項目３］
前記回路がさらに、
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートし、
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする、
項目２に記載の電子装置。
［項目４］
前記回路がさらに、
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする、
項目２に記載の電子装置。
［項目５］
前記回路がさらに、
前記選択されたサブグループにおいてプログラムされるべき前記側波帯アドレスの前記第１の部分の値をブロードキャストする、
項目４に記載の電子装置。
［項目６］
前記１０個以上のメモリデバイスのうちの少なくとも１つが、ダイナミック・ランダム・アクセス・メモリを有する集積回路チップを備える、項目１に記載の電子装置。
［項目７］
前記１０個以上のメモリデバイスのうちの少なくとも１つが、データバッファを有する集積回路チップを備える、項目１に記載の電子装置。
［項目８］
１０個以上のメモリデバイスと、
前記１０個以上のメモリデバイスに通信可能に結合されたコントローラであって、
前記１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙し、
前記１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて前記個々のメモリデバイスとの双方向通信を提供する
第１の回路を有する、コントローラと
を備える、電子システム。
［項目９］
前記第１の回路がさらに、
側波帯アドレス列挙のための前記１０個以上のメモリデバイスのサブグループを選択し、
前記選択されたグループに列挙コマンドを送る、
項目８に記載の電子システム。
［項目１０］
前記第１の回路がさらに、
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートし、
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする、
項目９に記載の電子システム。
［項目１１］
前記第１の回路がさらに、
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする、
項目９に記載の電子システム。
［項目１２］
前記第１の回路がさらに、
前記選択されたサブグループにおいてプログラムされるべき前記側波帯アドレスの前記第１の部分の値をブロードキャストする、
項目１１に記載の電子システム。
［項目１３］
前記個々のメモリデバイスが、
前記コントローラからの列挙コマンドに応答して前記個々のメモリデバイスの側波帯アドレスの第１の部分をプログラムし、
前記個々のメモリデバイスのストラップピン上の電圧値に従って前記個々のメモリデバイスの前記側波帯アドレスの第２の部分を設定する、
第２の回路を備える、項目８に記載の電子システム。
［項目１４］
前記第２の回路がさらに、
前記ストラップピン上の抵抗値に従って前記電圧値を発生させるために前記列挙コマンドに応答して前記ストラップピンに電流を注入し、
前記電圧値をデジタル値に変換し、
前記デジタル値に基づいて前記個々のメモリデバイスの前記側波帯アドレスの前記第２の部分を設定する、
項目１３に記載の電子システム。
［項目１５］
前記１０個以上のメモリデバイスのうちの少なくとも１つが、ダイナミック・ランダム・アクセス・メモリおよびデータバッファのうちの一方を有する集積回路チップを備える、項目８に記載の電子システム。
［項目１６］
メモリを制御する方法であって、
１０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙する段階と、
前記１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて前記個々のメモリデバイスとの双方向通信を提供する段階と
を備える、方法。
［項目１７］
側波帯アドレス列挙のための前記１０個以上のメモリデバイスのサブグループを選択する段階と、
前記選択されたグループに列挙コマンドを送る段階と
をさらに備える、項目１６に記載の方法。
［項目１８］
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートする段階と、
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする段階と
をさらに備える、項目１７に記載の方法。
［項目１９］
前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする段階
をさらに備える、項目１７に記載の方法。
［項目２０］
前記選択されたサブグループにおいてプログラムされるべき前記側波帯アドレスの前記第１の部分の値をブロードキャストする段階
をさらに備える、項目１９に記載の方法。

Claims (26)

1. １または複数の基板と、
   前記１または複数の基板に結合されたコントローラであって、
   １０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙し、
   前記１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて前記個々のメモリデバイスとの双方向通信を提供する
   回路を有する、コントローラと
   を備える、電子装置。
2. 前記回路がさらに、
   側波帯アドレス列挙のための前記１０個以上のメモリデバイスのサブグループを選択し、
   前記選択されたサブグループに列挙コマンドを送る、
   請求項１に記載の電子装置。
3. 前記回路がさらに、
   前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートし、
   前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする、
   請求項２に記載の電子装置。
4. 前記回路がさらに、
   前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする、
   請求項２または３に記載の電子装置。
5. 前記回路がさらに、
   前記選択されたサブグループにおいてプログラムされるべき前記側波帯アドレスの前記第１の部分の値をブロードキャストする、
   請求項４に記載の電子装置。
6. 前記１０個以上のメモリデバイスのうちの少なくとも１つが、ダイナミック・ランダム・アクセス・メモリを有する集積回路チップを備える、請求項１から３のいずれか一項に記載の電子装置。
7. 前記１０個以上のメモリデバイスのうちの少なくとも１つが、データバッファを有する集積回路チップを備える、請求項１から３のいずれか一項に記載の電子装置。
8. メモリを制御する方法であって、
   １０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙する段階と、
   前記１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて前記個々のメモリデバイスとの双方向通信を提供する段階と
   を備える、方法。
9. 側波帯アドレス列挙のための前記１０個以上のメモリデバイスのサブグループを選択する段階と、
   前記選択されたサブグループに列挙コマンドを送る段階と
   をさらに備える、請求項８に記載の方法。
10. 前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートする段階と、
    前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする段階と
    をさらに備える、請求項９に記載の方法。
11. 前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする段階
    をさらに備える、請求項９または１０に記載の方法。
12. 前記選択されたサブグループにおいてプログラムされるべき前記側波帯アドレスの前記第１の部分の値をブロードキャストする段階
    をさらに備える、請求項１１に記載の方法。
13. 列挙コマンドに応答して前記個々のメモリデバイスによって側波帯アドレスの第１の部分をプログラムする段階と、
    前記個々のメモリデバイスのストラップピン上の電圧値に従って前記個々のメモリデバイスによって前記側波帯アドレスの第２の部分を設定する段階と
    をさらに備える、請求項８から１０のいずれか一項に記載の方法。
14. 前記ストラップピン上の抵抗値に従って前記電圧値を発生させるために前記列挙コマンドに応答して前記個々のメモリデバイスによって前記ストラップピンに電流を注入する段階と、
    前記個々のメモリデバイスによって前記電圧値をデジタル値に変換する段階と、
    前記デジタル値に基づいて前記個々のメモリデバイスによって前記側波帯アドレスの前記第２の部分を設定する段階と
    をさらに備える、請求項１３に記載の方法。
15. 前記１０個以上のメモリデバイスのうちの少なくとも１つが、ダイナミック・ランダム・アクセス・メモリを有する集積回路チップを備える、請求項８から１０のいずれか一項に記載の方法。
16. 前記１０個以上のメモリデバイスのうちの少なくとも１つが、データバッファを有する集積回路チップを備える、請求項８から１０のいずれか一項に記載の方法。
17. コンピューティングデバイスに、
    １０個以上のメモリデバイスに対してそれぞれの側波帯アドレスを列挙する手順と、
    前記１０個以上のメモリデバイスの個々のメモリデバイスに対して列挙された特定の側波帯アドレスを用いて前記個々のメモリデバイスとの双方向通信を提供する手順と
    を実行させる、コンピュータプログラム。
18. 前記コンピューティングデバイスに、
    側波帯アドレス列挙のための前記１０個以上のメモリデバイスのサブグループを選択する手順と、
    前記選択されたサブグループに列挙コマンドを送る手順と
    をさらに実行させる、請求項１７に記載のコンピュータプログラム。
19. 前記コンピューティングデバイスに、
    前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスについて、それぞれのチップ選択信号をアサートする手順と、
    前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にない各メモリデバイスについて、それぞれのチップ選択信号をデアサートする手順と
    をさらに実行させる、請求項１８に記載のコンピュータプログラム。
20. 前記コンピューティングデバイスに、
    前記１０個以上のメモリデバイスのうち前記選択されたサブグループ内にある各メモリデバイスにおける側波帯アドレスの第１の部分をプログラムする手順
    をさらに実行させる、請求項１８または１９に記載のコンピュータプログラム。
21. 前記コンピューティングデバイスに、
    前記選択されたサブグループにおいてプログラムされるべき前記側波帯アドレスの前記第１の部分の値をブロードキャストする手順
    をさらに実行させる、請求項２０に記載のコンピュータプログラム。
22. 前記コンピューティングデバイスに、
    列挙コマンドに応答して前記個々のメモリデバイスによって側波帯アドレスの第１の部分をプログラムする手順と、
    前記個々のメモリデバイスのストラップピン上の電圧値に従って前記個々のメモリデバイスによって前記側波帯アドレスの第２の部分を設定する手順と
    をさらに実行させる、請求項１７から１９のいずれか一項に記載のコンピュータプログラム。
23. 前記コンピューティングデバイスに、
    前記ストラップピン上の抵抗値に従って前記電圧値を発生させるために前記列挙コマンドに応答して前記個々のメモリデバイスによって前記ストラップピンに電流を注入する手順と、
    前記個々のメモリデバイスによって前記電圧値をデジタル値に変換する手順と、
    前記デジタル値に基づいて前記個々のメモリデバイスによって前記側波帯アドレスの前記第２の部分を設定する手順と
    をさらに実行する、請求項２２に記載のコンピュータプログラム。
24. 前記１０個以上のメモリデバイスのうちの少なくとも１つが、ダイナミック・ランダム・アクセス・メモリを有する集積回路チップを備える、請求項１７から１９のいずれか一項に記載のコンピュータプログラム。
25. 前記１０個以上のメモリデバイスのうちの少なくとも１つが、データバッファを有する集積回路チップを備える、請求項１７から１９のいずれか一項に記載のコンピュータプログラム。
26. 請求項１７から１９のいずれか一項に記載のコンピュータプログラムを格納しているコンピュータ可読記憶媒体。

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