JP2021174512A - エンドトゥエンドデータバス反転を含む積層メモリデバイス - Google Patents

エンドトゥエンドデータバス反転を含む積層メモリデバイス Download PDF

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Abstract

【課題】積層メモリデバイスにおける省電力を可能にするエンドトゥエンドＤＢＩのための技術を提供する。【解決手段】メモリ装置１０において、データバス反転（ＤＢＩ）技術は、同時レーンスイッチング数を制限して、電力及び同時スイッチング動作（ＳＳＯ）ノイズを低減するために、様々な並列入／出力（ＩＯ）回路において使用されて利用される。高帯域幅メモリ（ＨＢＭ）デバイスなどの積層メモリデバイスにおいて、メモリコアまでＤＢＩを拡張し、電力消費、電圧ドループ及びＳＳＯノイズのうちの１又は複数を著しく低減する。メモリコアと、複数のスルーシリコンビア（ＴＳＶ）と、メモリコア及びＴＳＶの間に連結されたデータバス反転ロジックとを含んでもよい。データバス反転ロジックは、ＴＳＶを通して信号経路上のデータ信号を、データ信号のデータバス反転に従ってエンコード及びデコードする。【選択図】図１

Description

高帯域幅メモリ（ＨＢＭ）ダイナミックランダムアクセスメモリ（ＤＲＡＭ）インタフェースの規格が、ＪＥＤＥＣ（ｗｗｗ．ｊｅｄｅｃ．ｏｒｇ）により公開されている。これらの規格の更新は、ＨＢＭ２およびＨＭＢ２Ｅを含む。ＨＢＭ技術は、いくつかの他のメモリ技術と比較して、より低い電力消費でより高い帯域幅を提供する。ＨＢＭ技術は、メモリダイスタックと、いくつかの他のメモリ技術と比較してはるかにより広いメモリバスとを含み得る。
本明細書において説明する材料は、例として示されており、添付図面における限定として示されているわけではない。説明を簡潔かつ明確なものにするために、図に示される要素は、必ずしも縮尺通りに描かれていない。例えば、いくつかの要素の寸法は、明確にするために他の要素に対して誇張されることがある。さらに、適切であるとみなされる場合、対応する要素または類似する要素を示すために、参照符号が図面中で繰り返し用いられている。図面は、以下の通りである。
一実施形態によるメモリ装置の例のブロック図である。 一実施形態による電子装置の例のブロック図である。 実施形態による、スイッチングするレーンの数対合計発生回数の例の棒グラフである。 実施形態による、スイッチングするレーンの数対合計発生回数の例の棒グラフである。 一実施形態によるデータバス反転の例の例示的なタイミング図である。 一実施形態による内部データバス反転を含むデータバス反転の別の例の例示的なタイミング図である。 一実施形態によるメモリスタックデバイスの例の透視ブロック図である。 一実施形態による電子装置の例の正面視ブロック図である。 一実施形態による電子装置の例の上面視ブロック図である。 一実施形態によるメモリ装置の別の例のブロック図である。 一実施形態によるコンピューティングシステムの例のブロック図である。
添付図面を参照して、１または複数の実施形態または実装をここで説明する。特定の構成および配置について論じるが、これは例示目的でのみ行われることを理解されたい。当業者であれば、本明細書の趣旨および範囲から逸脱することなく他の構成および配置が用いられ得ることを認識するであろう。本明細書において説明する技術および／または配置が、本明細書において説明するもの以外の様々な他のシステムおよびアプリケーションにおいても用いられ得ることが、当業者には明らかとなろう。
以下の説明では、例えばシステムオンチップ（ＳｏＣ）アーキテクチャなどのアーキテクチャにおいて明示され得る様々な実装を記載するが、本明細書において説明する技術および／または配置の実装は、特定のアーキテクチャおよび／またはコンピューティングシステムに限定されず、同様の目的の任意のアーキテクチャおよび／またはコンピューティングシステムにより実装され得る。例えば、複数の集積回路（ＩＣ）チップおよび／またはパッケージおよび／または様々なコンピューティングデバイスおよび／またはセットトップボックス、スマートフォンなどの民生用電子（ＣＥ）デバイスなどを例えば用いた様々なアーキテクチャが、本明細書において説明する技術および／または配置を実装し得る。さらに、以下の説明では、例えば、ロジックの実装、システムコンポーネントの種類および相互関係、ロジックの分割／統合の選択など、多数の具体的な詳細を記載し得るが、特許請求される主題は、そのような具体的な詳細なく実施され得る。他の例において、例えば制御構造および完全なソフトウェア命令シーケンスなど、いくつかの材料は、本明細書において開示される材料を不明瞭にしないよう、詳細に示されないことがある。
本明細書において開示される材料は、ハードウェア、ファームウェア、ソフトウェアまたはそれらの任意の組み合わせにおいて実装され得る。本明細書において開示される材料は、１または複数のプロセッサにより読み出され実行され得る、機械可読媒体に格納された命令としても実装され得る。機械可読媒体は、機械（例えば、コンピューティングデバイス）により読み取り可能な形式で情報を格納または伝送するための任意の媒体および／またはメカニズムを含み得る。例えば、機械可読媒体は、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイス、電気、光、音または他の形式の伝搬信号（例えば、搬送波、赤外線信号、デジタル信号など）および他のものを含み得る。
「一実装」、「実装」、「例示的な実装」などについての本明細書における言及は、説明される実装が特定の特徴、構造または特性を含み得ることを示すが、全ての実施形態がそのような特定の特徴、構造または特性を必ずしも含まないことがある。さらに、そのような文言は、必ずしも同じ実装に言及しているわけではない。さらに、ある実施形態に関連して特定の特徴、構造または特性が説明される場合、本明細書において明示的に説明されているか否かにかかわらず、他の実装に関連してそのような特徴、構造または特性をもたらすことは当業者の知識の範囲内であることが述べられている。
本明細書において説明する様々な実施形態は、メモリコンポーネントおよび／またはメモリコンポーネントのインタフェースを含み得る。そのようなメモリコンポーネントは、揮発性メモリおよび／または不揮発性（ＮＶ）メモリを含み得る。揮発性メモリは、自らが格納するデータの状態を維持するために電力を必要とする記憶媒体であってよい。揮発性メモリの非限定的な例は、ＤＲＡＭまたはスタティックＲＡＭ（ＳＲＡＭ）など、様々な種類のＲＡＭを含み得る。メモリモジュールにおいて用いられ得る１つの特定の種類のＤＲＡＭは、シンクロナスダイナミックＲＡＭ（ＳＤＲＡＭ）である。特定の実施形態において、メモリコンポーネントのＤＲＡＭは、ダブルデータレート（ＤＤＲ）ＳＤＲＡＭ向けのＪＥＳＤ７９Ｆ、ＤＤＲ２ ＳＤＲＡＭ向けのＪＥＳＤ７９−２Ｆ、ＤＤＲ３ ＳＤＲＡＭ向けのＪＥＳＤ７９−３Ｆ、ＤＤＲ４ ＳＤＲＡＭ向けのＪＥＳＤ７９−４Ａ、低電力ＤＤＲ（ＬＰＤＤＲ）向けのＪＥＳＤ２０９、ＬＰＤＤＲ２向けのＪＥＳＤ２０９−２、ＬＰＤＤＲ３向けのＪＥＳＤ２０９−３およびＬＰＤＤＲ４向けのＪＥＳＤ２０９−４（これらの規格は、ｊｅｄｅｃ．ｏｒｇで入手可能である）など、Ｊｏｉｎｔ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｅｎｇｉｎｅｅｒｉｎｇ Ｃｏｕｎｃｉｌ（ＪＥＤＥＣ）が公表する規格に準拠し得る。そのような規格（および同様の規格）は、ＤＤＲベース規格と称されてよく、そのような規格を実装するストレージデバイスの通信インタフェースは、ＤＤＲベースインタフェースと称されてよい。
ＮＶメモリ（ＮＶＭ）は、自らが格納するデータの状態を維持するために電力を必要としない記憶媒体であってよい。一実施形態において、当該メモリデバイスは、ＮＡＮＤ技術またはＮＯＲ技術に基づくものなど、ブロックアドレス指定可能メモリデバイスを含み得る。メモリデバイスは、３次元（３Ｄ）クロスポイントメモリデバイスなどの将来世代不揮発性デバイス、または他のバイトアドレス指定可能所定位置書き込み不揮発性メモリデバイスも含み得る。一実施形態において、当該メモリデバイスは、カルコゲナイドガラス、多閾値レベルＮＡＮＤフラッシュメモリ、ＮＯＲフラッシュメモリ、シングルレベルもしくはマルチレベル相変化メモリ（ＰＣＭ）、抵抗性メモリ、ナノワイヤメモリ、強誘電体トランジスタＲＡＭ（ＦｅＴＲＡＭ）、反強誘電体メモリ、メモリスタ技術を統合した磁気抵抗ＲＡＭ（ＭＲＡＭ）メモリ、金属酸化物基、酸素欠損基および導電性ブリッジＲＡＭ（ＣＢ−ＲＡＭ）を含む抵抗性メモリ、もしくは、スピン転送トルク（ＳＴＴ）−ＭＲＡＭ、スピントロニクス磁気接合メモリ型デバイス、磁気トンネル接合（ＭＴＪ）型デバイス、ＤＷ（Ｄｏｍａｉｎ Ｗａｌｌ）およびＳＯＴ（Ｓｐｉｎ Ｏｒｂｉｔ Ｔｒａｎｓｆｅｒ）型デバイス、サイリスタ型メモリデバイス、または上記のもののいずれかの組み合わせ、または他のメモリを用いたメモリデバイスであってもよく、それらを含んでもよい。メモリデバイスは、ダイ自体および／またはパッケージングされたメモリ製品を指してよい。特定の実施形態において、不揮発性メモリを有するメモリコンポーネントは、ＪＥＳＤ２１８、ＪＥＳＤ２１９、ＪＥＳＤ２２０−１、ＪＥＳＤ２２３Ｂ、ＪＥＳＤ２２３−１などのＪＥＤＥＣが公表する１または複数の規格、または他の好適な規格に準拠し得る（本明細書において引用したＪＥＤＥＣ規格は、ｊｅｄｅｃ．ｏｒｇで入手可能である）。
図１を参照すると、メモリ装置１０の一実施形態は、メモリコア１１と、複数のスルーシリコンビア（ＴＳＶ）１２と、メモリコア１１とＴＳＶ１２との間に連結されたデータバス反転（ＤＢＩ）ロジック１３とを含み得る。ＤＢＩロジック１３は、ＴＳＶ１２を通して、信号経路上のデータ信号を、データ信号のデータバス反転に従ってエンコードおよびデコードするように構成され得る。いくつかの実施形態において、ＤＢＩロジック１３は、メモリコントローラからメモリ装置の物理層へとデータ信号のデータバス反転を拡張し、かつ／またはメモリコントローラからメモリコア１１へとデータバス反転を拡張するように構成され得る。
いくつかの実施形態において、ＤＢＩロジック１３はさらに、データ信号のデータバス反転に従って、ＴＳＶ１２内でデータ信号のビットを非連続的に配置するように構成され得る。例えば、ＤＢＩロジック１３は、データ信号のビットを非連続的に配置するためのマルチエントリ先入れ先出し（ＦＩＦＯ）バッファを含み得る（例えば、２エントリＦＩＦＯ）。いくつかの実施形態において、メモリコア１１は複数のランクと関連付けられてもよく、ＤＢＩロジック１３はさらに、複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持し、かつ複数のランクの非アクティブなランクから送信されるデータを保持するように構成され得る。
上記のメモリコア１１、ＴＳＶ１２、ＤＢＩロジック１３、および他のシステムコンポーネントの各々の実施形態は、ハードウェア、ソフトウェア、またはこれらの任意の好適な組み合わせを含む任意の好適なメモリ技術を用いて実装され得る。例えば、ハードウェアの実装は、例えば特定用途向け集積回路（ＡＳＩＣ）、相補型金属酸化物半導体（ＣＭＯＳ）などの回路技術もしくはトランジスタ−トランジスタロジック（ＴＴＬ）技術またはそれらの任意の組み合わせを用いた、例えば、プログラマブルロジックアレイ（ＰＬＡ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、複合プログラマブルロジックデバイス（ＣＰＬＤ）、または、固定機能ロジックハードウェアなどの構成可能ロジックを含み得る。
いくつかの実施形態において、メモリコンポーネントは、（例えば同じダイ上の）コントローラを含む様々な他のコンポーネント内に位置し得るか、またはそのような他のコンポーネントと同じ場所に位置し得る。好適なコントローラの実施形態は、汎用コントローラ、専用コントローラ、メモリコントローラ、ストレージコントローラ、マイクロコントローラ、汎用プロセッサ、専用プロセッサ、中央処理ユニット（ＣＰＵ）、実行ユニットなどを含み得る。代替的にまたは追加的に、当該コントローラの全部または各部分は、例えば、プロセッサまたはコンピューティングデバイスにより実行される、ランダムアクセスメモリ（ＲＡＭ）、リードオンリメモリ（ＲＯＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、ファームウェア、フラッシュメモリなどの機械可読記憶媒体またはコンピュータ可読記憶媒体に格納されたセットロジック命令として、１または複数のモジュールに実装され得る。例えば、コンポーネントの動作を実行するためのコンピュータプログラムコードは、例えばＰＹＴＨＯＮ、ＰＥＲＬ、ＪＡＶＡ（登録商標）、ＳＭＡＬＬＴＡＬＫ（登録商標）、Ｃ＋＋、Ｃ＃などのオブジェクト指向プログラミング言語を含む１または複数のオペレーティングシステム（ＯＳ）適用可能／適合プログラミング言語と、「Ｃ」プログラミング言語または同様のプログラミング言語などの従来の手続き型プログラミング言語との任意の組み合わせで書き込まれ得る。
図２をここで参照すると、電子装置２０の一実施形態は、シリコン基板２１と、シリコン基板２１を完全に通って配設された複数のビア２２（例えば、ＴＳＶ）と、シリコン基板２１および複数のビア２２に連結されたメモリ回路２３とを含み得る。メモリ回路２３は、複数のビア２２を通して、信号経路上のデータ信号を、データ信号のデータバス反転に従ってエンコードおよびデコードするためのロジック２４を含み得る。いくつかの実施形態において、ロジック２４は、メモリコントローラからメモリ回路２３の物理層へとデータ信号のデータバス反転を拡張し、かつ／またはメモリコントローラからメモリ回路２３のメモリコアへとデータバス反転を拡張するように構成され得る。
いくつかの実施形態において、ロジック２４はさらに、データ信号のデータバス反転に従って、複数のビア２２内でデータ信号のビットを非連続的に配置するように構成され得る。例えば、ロジック２４は、データ信号のビットを非連続的に配置するためのマルチエントリＦＩＦＯバッファを含み得る（例えば、２エントリＦＩＦＯ）。いくつかの実施形態において、メモリ回路２３は複数のランクと関連付けられてもよく、ロジック２４はさらに、複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持し、かつ複数のランクの非アクティブなランクから送信されるデータを保持するように構成され得る。
本明細書の実施形態のいずれにおいても、メモリ回路２３は、ＤＲＡＭなどのＲＡＭを含み得る。いくつかのメモリデバイスにおいて、例えば様々なＨＢＭ技術において利用され得るように、複数のスルーシリコンビア（ＴＳＶ）を利用して装置２０の複数の実施形態が互いに連結され得る。シリコン基板２１、ビア２２、メモリ回路２３、およびロジック２４の実施形態は、任意の好適なシリコン／メモリ製造技術を利用して製造され得る。
例えば、電子装置１０は、メモリ回路２３が連結されたシリコン基板２１を含む半導体装置上に実装され得る。いくつかの実施形態において、メモリ回路２３は、シリコン基板２１上のメモリコンポーネントのうちの１または複数において少なくとも部分的に実装され得る。例えば、メモリ回路２３は、シリコン基板２１内に位置するトランジスタチャネル領域を有するシリコン基板２１に連結されたトランジスタアレイおよび／または他の集積回路コンポーネントを含み得る。メモリ回路２３とシリコン基板２１との間のインタフェースは階段形接合でなくてもよい。メモリ回路２３はまた、シリコン基板２１の初期ウェハ上で成長するエピタキシャルレイヤを含んでいるとみなされ得る。
いくつかの実施形態は、有利には、積層メモリデバイスにおける省電力を可能にするエンドトゥエンドＤＢＩのための技術を提供し得る。ＤＢＩ技術は、同時レーンスイッチング数を制限して、電力および同時スイッチング動作（ＳＳＯ）ノイズを低減するために、様々な並列入／出力（ＩＯ）回路において使用されて利用され得る。ＨＢＭデバイスなどの積層メモリデバイスにおいて、ＤＢＩエンコードおよびデコードは従来、ロジックベースダイにおいて実行され得る一方、メモリコアへのＴＳＶ経路は従来、エンコードされていない伝送である。従来の配置の問題点は、メモリコアへのエンコードされていない伝送では、電力消費、電圧ドループ、およびＳＳＯノイズが増加することである。有利には、いくつかの実施形態は、メモリコアまでＤＢＩを拡張し、それにより、電力消費、電圧ドループ、およびＳＳＯノイズのうちの１または複数を著しく低減する技術を含む。
ＨＢＭデバイスのスピードが高まるにつれて、ＤＱバス上のデータは、コアクロックスピードが高まることを制限するために、ＴＳＶ経路を通して並列化され得る（例えば、ＨＢＭ２において１−ＤＱ：２−ＴＳＶ、ＨＢＭ３において１−ＤＱ：４−ＴＳＶなど）。いくつかの実施形態は、バースト長（ＢＬ）ビット（例えば、ＢＬ０〜ＢＬ７）を再構成して、ＴＳＶ信号経路を通して、メモリコントローラからＨＢＭデバイスメモリコアへとＤＢＩエンコードを拡張し得る。
ＨＢＭデバイスにおいて生成された熱は、その電力消費と正比例し得る。ＨＢＭデバイスはＳｏＣデバイスと同じパッケージ上にあり得るため、ＨＢＭデバイスによって生成された熱は冷却液に直接変換される。いくつかのＨＢＭデバイスにおけるデバイスの電力は２０ワットを超える場合がある。さらに、ＨＢＭデバイス性能は、電力供給の解決策の堅牢性によって制限され得る。必要な電力供給性能を供給するためにかなりのパッケージリソースが必要とされ得るが、これは瞬時電流消費に依存し得る。いくつかの実施形態は、有利に、電力消費を低減し、かつ／またはスイッチング電流を低減して、パッケージの電力供給の制約を緩和し得る。
合計電力消費のおよそ４０％は、ＴＳＶを通したデータ送信のためであり得る。いくつかの実施形態は、平均トグルを低減し、平均電力消費を低減するためのＤＢＩ技術を提供し得る。ＤＢＩエンコード当たり８ビットのデータの場合、サイクルごとの平均トグル数は約２０％低減され得る（例えば、２０ワットのＨＢＭデバイスに対して約１．６ワットの省電力を有利に提供する）。過渡電流（ＩＣＣ（ｔ））は、サイクルごとにスイッチングするレーンの数に正比例し得る。いくつかの実施形態は、ＤＢＩ当たりのビット数を半分に制限することにより、メモリコア領域内のＩＣＣ（ｔ）を低減して電力供給をより強固にするためのＤＢＩ技術を提供し得る。いくつかの実施形態は、ＳｏＣメモリコントローラおよびＳｏＣ物理層（ＰＨＹ）からの経路、ならびに／またはＳｏＣ ＰＨＹからＨＢＭデバイスメモリコアへの経路に対して独立して適用され得る。いくつかの実施形態において、メモリコントローラからＨＢＭデバイスメモリコアへとＤＢＩ技術を適用することによってより多くの利点が実現される。
図３Ａおよび３Ｂを参照すると、例示的な棒グラフが交流（ＡＣ）ＤＢＩの影響を示している。８ビット／ＤＢＩのエンコードは、２＾１２ビットの合計ランレングスで示されている。グラフは、サイクルごとにスイッチングするレーン数のヒストグラムを示す。ＡＣ−ＤＢＩを含まないスクランブルデータでは、サイクルごとのスイッチングは平均４レーンである（例えば、図３Ａを参照されたい）。ＡＣ−ＤＢＩが適用されると、平均は、ＤＢＩレーンを含めて約３．２１レーンまで漸近的に下がる（例えば、図３Ｂを参照されたい）。有利には、ＤＢＩを適用することにより、平均スイッチングが約２０％低減される。
図４を参照すると、１：４のＩＯ対内部バスインターリーブ比を有するＨＢＭデバイスアーキテクチャについて、バースト長が８の場合の例示的な連続ビット配置およびタイミング図が示されている。例示されている配置はレイテンシを低減し得るが、同じＤＢＩエンコードを内部ＴＳＶ経路へと拡張することを妨げる。例えば、ＤＢＩ１ビットはＢＬ０とＢＬ１との間のスイッチングアクティビティをエンコードしたが、ＤＱ内部０は、ＢＬ０、続いてＢＬ４を送信する。
図５を参照すると、１：４のＩＯ対内部バスインターリーブ比を有するＨＢＭデバイスアーキテクチャについて、バースト長が８の場合の例示的な非連続ビット配置およびタイミング図が示されている。示されるようにビットを構成し、内部ＤＢＩ経路を追加することにより、メモリコントローラからＳｏＣ ＰＨＹを通じてメモリコアまで同じＤＢＩエンコードが有利に拡張される（例えば、ベースロジックダイを通じて、かつＴＳＶ経路に沿って）。いくつかの実施形態において、追加のＤＢＩ内部経路は、約１２％の追加のＴＳＶを追加し得る。いくつかの実施形態において、初期ＩＯビット配置をＤＢＩビット配置へと再構成するために、２エントリＦＩＦＯが利用され得る。
いくつかの実施形態において、ＨＢＭデバイスは、異なるランクにわたって同じチャネルが分散されているマルチランクシステムを含み得る。メモリコントローラまたはＤＢＩロジックは、異なるランクに対する連続する読み出しのための以前のサイクルを保持し得る。ＴＳＶは全てのランクについてチャネルと接続され得るため（例えば、図９を参照されたい）、非アクティブなランクにおけるＤＢＩロジックは、送信されたデータを保持し得る。ランクスイッチの間に追加のタイミングが利用可能であり得、これにより、デバイスがバスを事前調整することが可能となり、適切なＤＢＩ動作が保証される。
図６を参照すると、メモリスタックデバイス４０の一実施形態は、示されるように連結された、ベースロジックデバイスと、８個のメモリデバイスＣＯＲＥ０からＣＯＲＥ７のスタックとを含み得る。メモリデバイスの各々は、本明細書に説明されるようにＤＢＩロジックを含み得る。当業者であれば、例示される配置は、好適なＴＳＶ配置の一例であることを認識するであろう。他の実施形態においては、メモリコアの各々について好適なＤＢＩロジックと共に、任意の好適なＴＳＶ配置と共に任意の好適な数のメモリコアが利用され得る。
図７Ａから図７Ｂを参照すると、電子装置５０の一実施形態は、インターポーザ５１と、インターポーザ５１に連結されたプロセッサ５２と、インターポーザ５１に連結され、かつインターポーザ５１を通じてプロセッサ５２と通信可能に連結された少なくとも１つのメモリスタックデバイス５３（例えば、ＤＲＡＭスタック）とを含み得る。少なくとも１つのメモリスタックデバイス５３は、少なくとも１つのロジックダイ５４と少なくとも２つのＷＰメモリダイ５５（例えば、ＤＲＡＭ）とを含むダイススタックを含み得る。メモリダイ５５および／またはロジックダイ５４のダイ間接続は、例えば、スルーシリコンビア（ＴＳＶ）５６で作成され得る。少なくとも２つのメモリダイス５５は各々、ＤＢＩロジックを含み得る（例えば、本明細書に説明されるように）。いくつかの実施形態において、装置５０は、インターポーザ５１に連結されたパッケージ基板５７をさらに含み得る。例えば、パッケージ基板５７は、ＳｏＣパッケージまたはプリント回路基板、例えばグラフィックボード、ＨＰＣボードなどを含み得る。
いくつかの実施形態において、各メモリダイス５５上に一体化されたＤＢＩロジックは、ＴＳＶ５６を通して、信号経路上のデータ信号を、データ信号のデータバス反転に従ってエンコードおよびデコードするように構成され得る。例えば、ＤＢＩロジックは、プロセッサ５２から少なくとも２つのメモリダイス５５へ（例えば、またはプロセッサ５２からＳＯＣ ＰＨＹへ、またはＳＯＣ ＰＨＹからメモリダイス５５へ）とデータバス反転を拡張するように構成され得る。 いくつかの実施形態において、ＤＢＩロジックはさらに、データ信号のデータバス反転に従って、ＴＳＶ５６内でデータ信号のビットを非連続的に配置するように構成され得る。例えば、ＤＢＩロジックは、データ信号のビットを非連続的に配置するためのマルチエントリＦＩＦＯバッファを含み得る。いくつかの実施形態において、少なくとも１つのメモリスタックデバイス５３は複数のランクと関連付けられてもよく、ＤＢＩロジックは、複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持し、かつ／または複数のランクの非アクティブなランクから送信されるデータを保持するように構成され得る。
図８を参照すると、メモリ装置８０の一実施形態は、メモリコア８３と少なくとも部分的に一体化されたＤＢＩロジック８２を含み得る。ＤＢＩロジック８２は、内部ＤＢＩ信号経路内でビットを非連続的に配置するためのＤＢＩエンコード／デコードロジック８４と、２エントリＦＩＦＯ８５とを含み得る。例えば、内部ＤＢＩ信号経路は、メモリスタックデバイスにおけるＴＳＶによって提供され得る。ＤＢＩロジック８２は、コントローラからメモリコア８３までデータバス反転を拡張し得る。
動作中、ＤＢＩビットを含むＤＢＩエンコードＤＱバイトは、コントローラとメモリ装置８０との間のインタフェース上で送信される。書き込み中、メモリ装置８０は、分割４相クロックを使用してデータを受信し得る。ＦＩＦＯ８５は、示されるように、２サイクルのデータを受信してリフレームするように構成されている。ＤＢＩビットもＤＱと共にデシリアライズされ、メモリコア８３へと内部バス（ＴＳＶ）上で送信され、そこでＤＢＩエンコード／デコードロジック８４によってＤＢＩデコードが実行される。読み出し中には反対のことが起こる。データは、ＤＢＩエンコード／デコードロジック８４によってメモリコア内でＤＢＩエンコードされ、内部バス上で送信される。データはＦＩＦＯ８５内でリフレームされ、シリアライズされて、メモリ装置８０とコントローラとの間のインタフェース上で送信される。
本明細書において論じる技術は、様々なコンピューティングシステム（例えば、非モバイルコンピューティングデバイス、例えばデスクトップ、ワークステーション、サーバ、ラックシステムなど、モバイルコンピューティングデバイス、例えばスマートフォン、タブレット、ウルトラモバイルパーソナルコンピュータ（ＵＭＰＣ）、ラップトップコンピュータ、ウルトラブックコンピューティングデバイス、スマートウォッチ、スマートグラス、スマートブレスレットなど、および／または、モノのインターネット（ＩｏＴ）デバイス（例えば、センサ、カメラなど）などのクライアント／エッジデバイスを含む）において提供され得る。
図９をここで参照すると、コンピューティングシステム１００の実施形態は、１または複数のプロセッサ１０２−１から１０２−Ｎ（本明細書において一般的に「プロセッサ１０２」または「プロセッサ１０２」と称される）を含み得る。プロセッサ１０２は、相互接続またはバス１０４を介して通信し得る。各プロセッサ１０２は、様々なコンポーネントを含んでよく、それらのうちのいくつかは、明確性のためにプロセッサ１０２−１を参照してのみ論じられる。したがって、残りのプロセッサ１０２−２から１０２−Ｎの各々は、プロセッサ１０２−１を参照して論じるものと同じまたは同様のコンポーネントを含み得る。
いくつかの実施形態において、プロセッサ１０２−１は、１または複数のプロセッサコア１０６−１から１０６−Ｍ（本明細書において「コア１０６」と称されるか、またはより一般的に「コア１０６」と称される）、キャッシュ１０８（様々な実施形態において共有キャッシュまたはプライベートキャッシュであってよい）および／またはルータ１１０を含み得る。プロセッサコア１０６は、単一の集積回路（ＩＣ）チップ上に実装され得る。さらに、当該チップは、１または複数の共有キャッシュおよび／またはプライベートキャッシュ（キャッシュ１０８など）、バスもしくは相互接続（バスもしくは相互接続１１２など）、メモリコントローラまたは他のコンポーネントを含み得る。
いくつかの実施形態において、ルータ１１０は、プロセッサ１０２−１および／またはシステム１００の様々なコンポーネントとの間で通信するために用いられ得る。さらに、プロセッサ１０２−１は、１つより多くのルータ１１０を含み得る。さらに、多数のルータ１１０が通信することで、プロセッサ１０２−１の内部または外部の様々なコンポーネント間のデータルーティングを可能にし得る。
キャッシュ１０８は、コア１０６など、プロセッサ１０２−１の１または複数のコンポーネントにより利用されるデータ（例えば、命令を含む）を格納し得る。例えば、キャッシュ１０８は、プロセッサ１０２のコンポーネントがより速くアクセスできるよう、メモリ１１４に格納されたデータをローカルでキャッシュし得る。図９に示されるように、メモリ１１４は、相互接続１０４を介してプロセッサ１０２と通信し得る。いくつかの実施形態において、キャッシュ１０８（共有され得る）は、様々なレベルを有し得る。例えば、キャッシュ１０８は、中レベルキャッシュおよび／または最終レベルキャッシュ（ＬＬＣ）であってよい。また、コア１０６の各々は、レベル１（Ｌ１）キャッシュ（１１６−１）（本明細書において一般的に「Ｌ１キャッシュ１１６」と称される）を含み得る。プロセッサ１０２−１の様々なコンポーネントが直接、バス（例えば、バス１１２）および／またはメモリコントローラまたはハブを通じてキャッシュ１０８と通信し得る。
図９に示されるように、メモリ１１４は、メモリコントローラ１２０を通じてシステム１００の他のコンポーネントに連結され得る。メモリ１１４は、揮発性メモリを含んでよく、同じ意味でメインメモリと称され得る。メモリコントローラ１２０が相互接続１０４とメモリ１１４との間に連結されているように示されたとしても、メモリコントローラ１２０は、システム１００の他の箇所に位置し得る。例えば、いくつかの実施形態において、メモリコントローラ１２０またはその各部分は、プロセッサ１０２のうちの１つの内に設けられ得る。
システム１００は、（例えば、有線インタフェースまたは無線インタフェースを介してコンピュータネットワークおよび／またはクラウド１２９と通信する）ネットワークインタフェース１２８を介して、他のデバイス／システム／ネットワークと通信し得る。例えば、ネットワークインタフェース１２８は、（例えば、米国電気電子技術者協会（ＩＥＥＥ ８０２．１１インタフェース（ＩＥＥＥ ８０２．１１ａ／ｂ／ｇ／ｎ／ａｃなどを含む）、セルラーインタフェース、３Ｇ、４Ｇ、ＬＴＥ、Ｂｌｕｅｔｏｏｔｈ（登録商標）などを介して）ネットワーク／クラウド１２９と無線通信するためのアンテナ（不図示）を含み得る。
システム１００は、ＳＳＤコントローラロジック１２５を介して相互接続１０４に連結されたＳＳＤデバイス１３０などのストレージデバイスも含み得る。故に、ロジック１２５は、システム１００の様々なコンポーネントによるＳＳＤデバイス１３０へのアクセスを制御し得る。さらに、ロジック１２５が図９において相互接続１０４に直接連結されるように示されたとしても、ロジック１２５は、代替的に、ストレージバス／相互接続（例えば、ＳＡＴＡ（シリアルアドバンスドテクノロジアタッチメント）バス、周辺コンポーネント相互接続（ＰＣＩ））（またはＰＣＩ ＥＸＰＲＥＳＳ（ＰＣＩｅ）インタフェース）、ＮＶＭ ＥＸＰＲＥＳＳ（ＮＶＭｅ）など）を介して、システム１００の１または複数の他のコンポーネントと通信できる（例えば、バスブリッジ、チップセットなどのようないくつかの他のロジックを介してストレージバスが相互接続１０４に連結される場合）。追加的に、様々な実施形態において、ロジック１２５は、メモリコントローラロジックに組み込まれ得るか、または同じ集積回路（ＩＣ）デバイス上に（例えば、ＳＳＤデバイス１３０と同じ回路基板デバイス上に、またはＳＳＤデバイス１３０と同じエンクロージャ内に）設けられ得る。
さらに、ロジック１２５および／またはＳＳＤデバイス１３０は、（例えば、１または複数のビットまたは信号の形式の）情報を受信するよう１または複数のセンサ（不図示）に連結されることで、１または複数のセンサのステータスまたは当該センサにより検出される値を示し得る。これらのセンサは、コア１０６、相互接続１０４または１１２、プロセッサ１０２の外部のコンポーネント、ＳＳＤデバイス１３０、ＳＳＤバス、ＳＡＴＡバス、ロジック１２５などを含む、システム１００（または本明細書において論じる他のコンピューティングシステム）のコンポーネントに近接して設けられることで、例えば、温度、動作周波数、動作電圧、電力消費および／またはコア間通信アクティビティなど、システム／プラットフォームの電力／熱的挙動に影響を及ぼす様々な要因の変化を感知し得る。
有利には、メモリ１１４、またはプロセッサ１０２と通信可能に連結された他のメモリは、装置１０（図１）、装置２０（図２）、メモリスタックデバイス４０（図６）、装置５０（図７Ａおよび７Ｂ）、装置８０（図８）、および／または本明細書で論じられた特徴のいずれかの１または複数の態様を実装するための技術を含み得る。例えば、メモリ１１４は、本明細書で論じられた特徴のうちの１または複数を有する内部ＤＢＩ経路を含むＨＢＭ互換性ＤＲＡＭデバイスの実施形態を含み得る（例えば、ＤＢＩロジック、内部ＤＢＩ経路用の追加のＴＳＶなどを含むメモリコア）。
「連結」という用語は、対象コンポーネント間の任意の種類の直接または間接の関係を指すために本明細書において用いられてよく、電気接続、機械接続、流体接続、光接続、電磁接続、電気機械接続または他の接続に適用されてよい。加えて、「第１の」、「第２の」などの用語は、本明細書において説明を容易にするためにのみ用いられてよく、別段の記載がない限り、特定の一時的または経時的な意味を含まない。
本願および特許請求の範囲において用いられる「のうちの１または複数」という用語により結合される項目の列挙は、列挙された用語の任意の組み合わせを意味してよい。例えば、「Ａ、ＢおよびＣのうちの１または複数」という文言および「Ａ、ＢまたはＣのうちの１または複数」という文言は両方とも、Ａ、Ｂ、Ｃ、ＡおよびＢ、ＡおよびＣ、ＢおよびＣ、または、Ａ、ＢおよびＣを意味してよい。本明細書において説明するシステムの様々なコンポーネントは、ソフトウェア、ファームウェアおよび／またはハードウェアおよび／またはそれらの任意の組み合わせに実装されてよい。例えば、本明細書において論じるシステムまたはデバイスの様々なコンポーネントは、少なくとも部分的に、例えばスマートフォンなど、コンピューティングシステム内で見つかり得るものなどのコンピューティングＳｏＣのハードウェアにより提供され得る。当業者であれば、本明細書において説明するシステムが、対応する図に示されていない追加のコンポーネントを含み得ることを認識し得る。例えば、本明細書において論じるシステムは、例えば明確性のために示されていないビットストリームマルチプレクサモジュールまたはデマルチプレクサモジュールなどの追加のコンポーネントを含み得る。
本明細書において論じる例示的な処理の実装が、図示された順序で示される全ての動作の実行を含み得るが、本開示はこの点で限定されず、様々な例において、本明細書における例示的な処理の実装は、示される動作のサブセット、図示されたものとは異なる順序で実行される動作または追加の動作のみを含み得る。
加えて、本明細書において論じる動作のうちのいずれか１または複数は、１または複数のコンピュータプログラム製品により提供される命令に応答して行われ得る。そのようなプログラム製品は、例えばプロセッサにより実行された場合に本明細書において説明する機能を提供し得る命令を提供する信号担持媒体を含み得る。コンピュータプログラム製品は、任意の形態の１または複数の機械可読媒体で提供され得る。故に、例えば、１または複数のグラフィック処理ユニットまたはプロセッサコアを含むプロセッサは、１または複数の機械可読媒体によりプログラムコードおよび／または命令または命令セットがプロセッサに伝達されたことに応答して、本明細書における例示的な処理のブロックのうちの１または複数を行い得る。概して、機械可読媒体は、本明細書において説明するデバイスおよび／またはシステムのいずれかに、本明細書において論じる動作の少なくとも各部分および／または本明細書において論じるデバイス、システムまたは任意のモジュールもしくはコンポーネントの任意の部分を実装させ得るプログラムコードおよび／または命令または命令セットの形式のソフトウェアを伝達し得る。
本明細書において説明する任意の実装において用いられるように、「モジュール」という用語は、ソフトウェアロジック、ファームウェアロジック、ハードウェアロジックおよび／または本明細書において説明する機能を提供するように構成された回路の任意の組み合わせを指す。ソフトウェアは、ソフトウェアパッケージ、コードおよび／または命令セットまたは命令として具現化されてよく、本明細書において説明する任意の実装において用いられる「ハードウェア」は、例えば、ハードワイヤード回路、プログラマブル回路、ステートマシン回路、固定機能回路、実行ユニット回路および／または、プログラマブル回路により実行される命令を格納したファームウェアを単独で、または任意の組み合わせで含み得る。これらのモジュールは、例えば、集積回路（ＩＣ）システムオンチップ（ＳｏＣ）などのより大きいシステムの一部を形成する回路として、集合的にまたは個別に具現化され得る。
様々な実施形態が、ハードウェア要素、ソフトウェア要素またはその両方の組み合わせを用いて実装され得る。ハードウェア要素の例は、プロセッサ、マイクロプロセッサ、回路、回路素子（例えば、トランジスタ、抵抗器、コンデンサ、およびインダクタなど）、集積回路、特定用途向け集積回路（ＡＳＩＣ）、プログラマブルロジックデバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップおよびチップセットなどを含み得る。ソフトウェアの例は、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、マシンプログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーチン、サブルーチン、関数、方法、プロシージャ、ソフトウェアインタフェース、アプリケーションプログラムインタフェース（ＡＰＩ）、命令セット、コンピューティングコード、コンピュータコード、コードセグメント、コンピュータコードセグメント、単語、値、記号、またはそれらの任意の組み合わせを含み得る。実施形態がハードウェア要素および／またはソフトウェア要素を用いて実装されるか否かの判断は、所望の計算レート、電力レベル、耐熱性、処理サイクルバジェット、入力データレート、出力データレート、メモリリソース、データバス速度および他の設計上または性能上の制約などの任意の数の要因に応じて異なり得る。
少なくとも１つの実施形態の１または複数の態様は、プロセッサ内の様々なロジックを表す機械可読媒体に格納された代表的な命令により実装されてよく、当該命令は、機械により読み出された場合、本明細書において説明する技術を実行するためのロジックを機械に組み立てさせる。ＩＰコアとして知られるそのような表現は、有形の機械可読媒体に格納されてよく、ロジックまたはプロセッサを実際に製造する製造機械に搭載するために様々な顧客または製造施設に供給されてよい。
本明細書に記載される特定の特徴を、様々な実装を参照して説明してきたが、この説明は、限定的な意味で解釈されるようには意図されていない。故に、本開示が関連する当業者には明らかである、本明細書において説明した実装および他の実装の様々な修正は、本開示の趣旨および範囲内にあるものとみなされる。
これらの実施形態は、そのように説明した実施形態に限定されないが、添付の特許請求の範囲から逸脱することなく修正および変更のうえで実施され得ることが認識されるであろう。例えば、上記の実施形態は、特徴の特定の組み合わせを含み得る。しかしながら、上記の実施形態は、この点で限定されず、様々な実装において、上記の実施形態は、そのような特徴のサブセットのみの実行、そのような特徴の異なる順序での実行、そのような特徴の異なる組み合わせでの実行および／または明示的に列挙されたそれらの特徴に対する追加の特徴の実行を含み得る。したがって、これらの実施形態の範囲は、添付の特許請求の範囲が権利を与えられる同等のものの範囲全体と共に、そのような特許請求の範囲を参照して決定されるべきである。
［他の可能な項目］
［項目１］
電子装置であって、
シリコン基板と、
上記シリコン基板を完全に通って配設された複数のビアと、
上記シリコン基板および上記複数のビアに連結されたメモリ回路とを備え、上記メモリ回路が、
上記複数のビアを通して、信号経路上のデータ信号を、上記データ信号のデータバス反転に従ってエンコードおよびデコードするためのロジックを含む、電子装置。
［項目２］
上記ロジックがさらに、
メモリコントローラから上記メモリ回路の物理層へと上記データ信号の上記データバス反転を拡張する、項目１に記載の装置。
［項目３］
上記ロジックがさらに、
メモリコントローラから上記メモリ回路のメモリコアへと上記データバス反転を拡張する、項目１に記載の装置。
［項目４］
上記ロジックがさらに、
上記データ信号の上記データバス反転に従って、上記複数のビア内で上記データ信号のビットを非連続的に配置する、項目１に記載の装置。
［項目５］
上記ロジックが、
上記データ信号の上記ビットを非連続的に配置するためのマルチエントリ先入れ先出しバッファを含む、項目４に記載の装置。
［項目６］
上記メモリ回路が複数のランクに関連付けられ、上記ロジックがさらに、
上記複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持する、項目１に記載の装置。
［項目７］
上記ロジックがさらに、
上記複数のランクの非アクティブなランクから送信されるデータを保持する、項目６に記載の装置。
［項目８］
メモリ装置であって、
メモリコアと、
複数のスルーシリコンビア（ＴＳＶ）と、
上記メモリコアおよび上記ＴＳＶの間に連結されたデータバス反転ロジックであって、
上記ＴＳＶを通して、信号経路上のデータ信号を、上記データ信号のデータバス反転に従ってエンコードおよびデコードする、データバス反転ロジックと、
を備える、メモリ装置。
［項目９］
上記データバス反転ロジックがさらに、
メモリコントローラから上記メモリ装置の物理層へと上記データ信号の上記データバス反転を拡張する、項目８に記載の装置。
［項目１０］
上記データバス反転ロジックがさらに、
メモリコントローラから上記メモリコアへと上記データバス反転を拡張する、項目８に記載の装置。
［項目１１］
上記データバス反転ロジックがさらに、
上記データ信号の上記データバス反転に従って、上記ＴＳＶ内で上記データ信号のビットを非連続的に配置する、項目８に記載の装置。
［項目１２］
上記データバス反転ロジックが、
上記データ信号の上記ビットを非連続的に配置するためのマルチエントリ先入れ先出しバッファを含む、項目１１に記載の装置。
［項目１３］
上記メモリコアが複数のランクと関連付けられ、上記データバス反転ロジックがさらに、
上記複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持する、項目８に記載の装置。
［項目１４］
上記データバス反転ロジックがさらに、
上記複数のランクの非アクティブなランクから送信されるデータを保持する、項目１３に記載の装置。
［項目１５］
電子装置であって、
インターポーザと、
上記インターポーザに連結されたプロセッサと、
上記インターポーザに連結され、かつ上記インターポーザを介して上記プロセッサに通信可能に連結された少なくとも１つのメモリスタックデバイスとを備え、上記少なくとも１つのメモリスタックデバイスが、少なくとも１つのロジックダイと少なくとも２つのメモリダイスとを含むダイススタックを含み、上記少なくとも１つのロジックダイおよび上記少なくとも２つのメモリダイスは複数のスルーシリコンビア（ＴＳＶ）によって互いに連結され、上記少なくとも２つのメモリダイスが各々、
上記ＴＳＶを通して、信号経路上のデータ信号を、上記データ信号のデータバス反転に従ってエンコードおよびデコードするデータバス反転ロジックを含む、電子装置。
［項目１６］
上記データバス反転ロジックがさらに、
上記プロセッサから上記少なくとも２つのメモリダイスへと上記データバス反転を拡張する、項目１５に記載の装置。
［項目１７］
上記データバス反転ロジックがさらに、
上記データ信号の上記データバス反転に従って、上記ＴＳＶ内で上記データ信号のビットを非連続的に配置する、項目１５に記載の装置。
［項目１８］
上記データバス反転ロジックが、
上記データ信号の上記ビットを非連続的に配置するためのマルチエントリ先入れ先出しバッファを含む、項目１７に記載の装置。
［項目１９］
上記少なくとも１つのメモリスタックデバイスが複数のランクと関連付けられ、上記データバス反転ロジックがさらに、
上記複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持する、項目１５に記載の装置。
［項目２０］
上記データバス反転ロジックがさらに、
上記複数のランクの非アクティブなランクから送信されるデータを保持する、項目１９に記載の装置。

Claims (20)

  1. 電子装置であって、
    シリコン基板と、
    前記シリコン基板を完全に通って配設された複数のビアと、
    前記シリコン基板および前記複数のビアに連結されたメモリ回路とを備え、前記メモリ回路が、
    前記複数のビアを通して、信号経路上のデータ信号を、前記データ信号のデータバス反転に従ってエンコードおよびデコードするためのロジックを含む、電子装置。
  2. 前記ロジックがさらに、
    メモリコントローラから前記メモリ回路の物理層へと前記データ信号の前記データバス反転を拡張する、請求項１に記載の電子装置。
  3. 前記ロジックがさらに、
    メモリコントローラから前記メモリ回路のメモリコアへと前記データバス反転を拡張する、請求項１または２に記載の電子装置。
  4. 前記ロジックがさらに、
    前記データ信号の前記データバス反転に従って、前記複数のビア内で前記データ信号のビットを非連続的に配置する、請求項１または２に記載の電子装置。
  5. 前記ロジックが、
    前記データ信号の前記ビットを非連続的に配置するためのマルチエントリ先入れ先出しバッファを含む、請求項４に記載の電子装置。
  6. 前記メモリ回路が複数のランクに関連付けられ、前記ロジックがさらに、
    前記複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持する、請求項１または２に記載の電子装置。
  7. 前記ロジックがさらに、
    前記複数のランクの非アクティブなランクから送信されるデータを保持する、請求項６に記載の電子装置。
  8. メモリ装置であって、
    メモリコアと、
    複数のスルーシリコンビア（ＴＳＶ）と、
    前記メモリコアと前記ＴＳＶとの間に連結されたデータバス反転ロジックであって、
    前記ＴＳＶを通して、信号経路上のデータ信号を、前記データ信号のデータバス反転に従ってエンコードおよびデコードする、データバス反転ロジックと、
    を備える、メモリ装置。
  9. 前記データバス反転ロジックがさらに、
    メモリコントローラから前記メモリ装置の物理層へと前記データ信号の前記データバス反転を拡張する、請求項８に記載のメモリ装置。
  10. 前記データバス反転ロジックがさらに、
    メモリコントローラから前記メモリコアへと前記データバス反転を拡張する、請求項８または９に記載のメモリ装置。
  11. 前記データバス反転ロジックがさらに、
    前記データ信号の前記データバス反転に従って、前記ＴＳＶ内で前記データ信号のビットを非連続的に配置する、請求項８または９に記載のメモリ装置。
  12. 前記データバス反転ロジックが、
    前記データ信号の前記ビットを非連続的に配置するためのマルチエントリ先入れ先出しバッファを含む、請求項１１に記載のメモリ装置。
  13. 前記メモリコアが複数のランクと関連付けられ、前記データバス反転ロジックがさらに、
    前記複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持する、請求項８または９に記載のメモリ装置。
  14. 前記データバス反転ロジックがさらに、
    前記複数のランクの非アクティブなランクから送信されるデータを保持する、請求項１３に記載のメモリ装置。
  15. 電子装置であって、
    インターポーザと、
    前記インターポーザに連結されたプロセッサと、
    前記インターポーザに連結され、かつ前記インターポーザを介して前記プロセッサに通信可能に連結された少なくとも１つのメモリスタックデバイスとを備え、前記少なくとも１つのメモリスタックデバイスが、少なくとも１つのロジックダイと少なくとも２つのメモリダイスとを含むダイススタックを含み、前記少なくとも１つのロジックダイおよび前記少なくとも２つのメモリダイスは複数のスルーシリコンビア（ＴＳＶ）によって互いに連結され、前記少なくとも２つのメモリダイスが各々、
    前記ＴＳＶを通して、信号経路上のデータ信号を、前記データ信号のデータバス反転に従ってエンコードおよびデコードするデータバス反転ロジックを含む、電子装置。
  16. 前記データバス反転ロジックがさらに、
    前記プロセッサから前記少なくとも２つのメモリダイスへと前記データバス反転を拡張する、請求項１５に記載の電子装置。
  17. 前記データバス反転ロジックがさらに、
    前記データ信号の前記データバス反転に従って、前記ＴＳＶ内で前記データ信号のビットを非連続的に配置する、請求項１５または１６に記載の電子装置。
  18. 前記データバス反転ロジックが、
    前記データ信号の前記ビットを非連続的に配置するためのマルチエントリ先入れ先出しバッファを含む、請求項１７に記載の電子装置。
  19. 前記少なくとも１つのメモリスタックデバイスが複数のランクと関連付けられ、前記データバス反転ロジックがさらに、
    前記複数のランクの異なるランクに対する連続する読み出し動作のための以前の読み出しサイクルを保持する、請求項１５または１６に記載の電子装置。
  20. 前記データバス反転ロジックがさらに、
    前記複数のランクの非アクティブなランクから送信されるデータを保持する、請求項１９に記載の電子装置。
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