JP2023028316A - 信号処理回路 - Google Patents

Abstract

【課題】回路規模を低減しつつ、フィルタ回路の時定数を切り替え可能な信号処理回路を提供すること。【解決手段】信号処理回路１は、対象信号からノイズを除去するフィルタ回路２１と、フィルタ回路２１を制御する制御部５０と、を備える。フィルタ回路２１は、互いに異なるチャネル型を有するトランジスタ２７及びトランジスタ２８であって、並列に接続されたトランジスタ２７及びトランジスタ２８を含むＣＭＯＳスイッチ２５と、ＣＭＯＳスイッチ２５の出力と接地電位との間に電気的に接続されたコンデンサ２６と、を備える。制御部５０は、トランジスタ２７がオン状態である第１状態と、トランジスタ２７がオフ状態でありトランジスタ２８がオン状態である第２状態との間でＣＭＯＳスイッチ２５の状態を切り替える。トランジスタ２８のオン抵抗値は、トランジスタ２７のオン抵抗値よりも大きい。【選択図】図１

Description

本開示は、信号処理回路に関する。

撮像装置において、画素回路におけるノイズを低減するためにローパスフィルタが設けられることがある。例えば、特許文献１には、抵抗素子、抵抗素子と並列に設けられたスイッチ、及びサンプルホールド回路を含むローパスフィルタと、スイッチを切り替える制御回路と、を備える撮像装置が記載されている。この撮像装置では、サンプリングに要する時間を短縮するために、サンプルホールド回路によるサンプリングの途中に、スイッチをオン状態からオフ状態に切り替えることによって、ローパスフィルタの時定数を上げている。

特開２０１５－１９８２６３号公報

ノイズを十分に除去可能なカットオフ周波数を実現するためには、抵抗素子のサイズが大きくなる。例えば、特許文献１に記載の撮像装置では、画素間のピッチに対して抵抗素子のサイズが大きくなる。このため、回路規模を低減しつつ、フィルタ回路の時定数を切り替え可能な回路構成が望まれている。

本開示は、回路規模を低減しつつ、フィルタ回路の時定数を切り替え可能な信号処理回路を説明する。

本開示の一側面に係る信号処理回路は、対象信号からノイズを除去するフィルタ回路と、フィルタ回路を制御する制御部と、を備える。フィルタ回路は、互いに異なるチャネル型を有する第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴであって、並列に接続された第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴを含むＣＭＯＳスイッチと、ＣＭＯＳスイッチの出力と接地電位との間に電気的に接続されたコンデンサと、を備える。制御部は、第１ＭＯＳＦＥＴがオン状態である第１状態と、第１ＭＯＳＦＥＴがオフ状態であり第２ＭＯＳＦＥＴがオン状態である第２状態との間でＣＭＯＳスイッチの状態を切り替える。第２ＭＯＳＦＥＴのオン抵抗値は、第１ＭＯＳＦＥＴのオン抵抗値よりも大きい。

この信号処理回路では、ＣＭＯＳスイッチとコンデンサとによってローパスフィルタが構成される。第２ＭＯＳＦＥＴのオン抵抗値は、第１ＭＯＳＦＥＴのオン抵抗値よりも大きいので、第２状態におけるＣＭＯＳスイッチの抵抗値は、第１状態におけるＣＭＯＳスイッチの抵抗値よりも大きくなる。したがって、ＣＭＯＳスイッチの状態を第１状態と第２状態との間で切り替えることによって、フィルタ回路の時定数の切替を実現できる。その結果、抵抗素子を省略することができるので、回路規模を低減しつつ、フィルタ回路の時定数を切り替えることが可能となる。

制御部は、対象信号によってコンデンサが充電されている途中で、ＣＭＯＳスイッチの状態を第１状態から第２状態に切り替えてもよい。この場合、対象信号によってコンデンサが充電されている途中で、フィルタ回路の時定数が小さい値から大きい値に切り替えられる。したがって、対象信号からノイズを除去しつつ、セトリング時間を短縮することが可能となる。

上記信号処理回路は、光が照射されることによって電荷を発生し蓄積する受光素子と、フィルタ回路の出力信号を増幅する増幅回路と、を更に備えてもよい。フィルタ回路は、受光素子によって蓄積された電荷に応じた信号を対象信号として受信してもよい。この場合、フィルタ回路は、受光素子と増幅回路との間に設けられる。したがって、信号に含まれるノイズが増幅回路によって増幅される前にフィルタ回路によって除去されるので、ノイズを効果的に除去することが可能となる。

上記信号処理回路は、光が照射されることによって電荷を発生し蓄積する受光素子と、受光素子によって蓄積された電荷に応じた信号を増幅することによって対象信号を生成し、対象信号をフィルタ回路に供給する増幅回路と、を更に備えてもよい。この場合、フィルタ回路は増幅回路の後段に設けられる。したがって、増幅回路によってフィルタ回路を駆動することができる。

増幅回路は、対象信号のリセットレベルを設定する設定回路を備えてもよい。第１ＭＯＳＦＥＴの抵抗値及び第２ＭＯＳＦＥＴの抵抗値は、ＣＭＯＳスイッチの入力電圧（対象信号の電圧値）に応じて変動し得る。したがって、リセットレベルを適切に設定することによって、第１状態におけるＣＭＯＳスイッチの抵抗値、及び第２状態におけるＣＭＯＳスイッチの抵抗値を所望の値とすることができる。

上記信号処理回路は、対象信号のリセットレベルを設定する設定回路を更に備えてもよい。第１ＭＯＳＦＥＴの抵抗値及び第２ＭＯＳＦＥＴの抵抗値は、ＣＭＯＳスイッチの入力電圧（対象信号の電圧値）に応じて変動し得る。したがって、リセットレベルを適切に設定することによって、第１状態におけるＣＭＯＳスイッチの抵抗値、及び第２状態におけるＣＭＯＳスイッチの抵抗値を所望の値とすることができる。

設定回路は、第２ＭＯＳＦＥＴのオン抵抗値が第１ＭＯＳＦＥＴのオン抵抗値よりも大きくなる範囲で対象信号の電圧が変動するように、リセットレベルを設定してもよい。この場合、第１状態におけるＣＭＯＳスイッチの抵抗値と第２状態におけるＣＭＯＳスイッチの抵抗値との間の大小関係が定まるので、フィルタ回路の時定数の切替を確実に実現することができる。

第１状態は、第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴがともにオン状態である状態であってもよい。この場合、第１状態におけるＣＭＯＳスイッチの抵抗値は、第２ＭＯＳＦＥＴだけがオン状態である場合のＣＭＯＳスイッチの抵抗値よりも小さくなる。したがって、ＣＭＯＳスイッチが第１状態である場合のフィルタ回路の時定数を一層小さくすることができる。

第１ＭＯＳＦＥＴは、ｐチャネル型ＭＯＳＦＥＴであってもよい。第２ＭＯＳＦＥＴは、ｎチャネル型ＭＯＳＦＥＴであってもよい。ＣＭＯＳスイッチの入力電圧が大きくなるにつれて、ｐチャネル型ＭＯＳＦＥＴの抵抗値は小さく、ｎチャネル型ＭＯＳＦＥＴの抵抗値は大きくなる傾向がある。したがって、ＣＭＯＳスイッチの入力電圧が高電圧である場合に、フィルタ回路の時定数の切替をより確実に実現することができる。

第１ＭＯＳＦＥＴは、ｎチャネル型ＭＯＳＦＥＴであってもよい。第２ＭＯＳＦＥＴは、ｐチャネル型ＭＯＳＦＥＴであってもよい。この構成では、ＣＭＯＳスイッチの入力電圧が低電圧である場合に、フィルタ回路の時定数の切替をより確実に実現することができる。

本開示によれば、回路規模を低減しつつ、フィルタ回路の時定数を切り替えることができる。

図１は、第１実施形態に係る信号処理回路の回路構成を示す図である。 図２は、図１に示される設定回路によって設定されるリセットレベルを説明するための図である。 図３は、図１に示されるフローティングディフュージョンノードの電圧を説明するための図である。 図４は、図１に示されるソースフォロワ回路の入出力特性を示す図である。 図５は、図１に示されるＣＭＯＳスイッチの抵抗値を説明するための図である。 図６は、図１に示される信号処理回路の動作の一部を示すタイミングチャートである。 図７は、図１に示される列回路におけるセトリング時間を説明するための図である。 図８は、第２実施形態に係る信号処理回路の回路構成を示す図である。 図９は、画素回路の変形例を示す図である。 図１０は、図９に示される設定回路によって設定されるリセットレベルを説明するための図である。 図１１は、図９に示されるフローティングディフュージョンノードの電圧を説明するための図である。 図１２は、図９に示されるソースフォロワ回路の入出力特性を示す図である。 図１３は、モニタ回路の回路構成の一例を示す図である。

以下、本開示の実施形態について図面を参照しながら説明する。なお、図面の説明において同一要素には同一符号が付され、重複する説明は省略される。

（第１実施形態）
図１～図５を参照しながら、第１実施形態に係る信号処理回路の構成を説明する。図１は、第１実施形態に係る信号処理回路の回路構成を示す図である。図２は、図１に示される設定回路によって設定されるリセットレベルを説明するための図である。図３は、図１に示されるフローティングディフュージョンノードの電圧を説明するための図である。図４は、図１に示されるソースフォロワ回路の入出力特性を示す図である。図５は、図１に示されるＣＭＯＳスイッチの抵抗値を説明するための図である。

図１に示される信号処理回路１は、撮像装置に適用される。撮像装置は、低照度下で用いられ得る。撮像装置の例としては、ラマン分光用の撮像装置が挙げられる。信号処理回路１は、画素回路１０と、列回路２０と、制御部（controller）５０と、を備えている。なお、撮像装置は、Ｍ行Ｎ列に２次元配列された画素アレイを備えているが、１つの画素に着目した信号処理回路１の回路構成を用いて説明を行う。Ｍ及びＮは２以上の整数である。

画素回路１０は、光の照射量に応じた出力電圧Ｖｐｉｘを生成する回路である。画素回路１０は、画素アレイに含まれる１つの画素に対応する。画素回路１０は、受光素子１１と、トランジスタ１２と、設定回路１３と、ソースフォロワ回路１４と、を含む。

受光素子１１は、光が照射されることにより電荷を発生する素子である。受光素子１１の例としては、フォトダイオードが挙げられる。受光素子１１のアノードは、接地電位に電気的に接続されている。受光素子１１において発生した電荷は、不図示の寄生容量に蓄積される。なお、２つの回路要素が「電気的に接続されている」ことは、２つの回路要素が配線等によって直接接続されていることだけでなく、２つの回路要素が別の回路要素を介して間接的に接続されていることも含み得る。

トランジスタ１２は、受光素子１１によって蓄積された電荷を転送するための回路素子である。トランジスタ１２は、例えば、ｎチャネル型ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。トランジスタ１２のドレインは、受光素子１１のカソードに電気的に接続されている。トランジスタ１２のソースは、ノードＮ１に電気的に接続されている。ノードＮ１は、フローティングディフュージョンノードである。トランジスタ１２のゲートには、転送信号ＴＸが供給される。トランジスタ１２のゲートにハイレベルの転送信号ＴＸが供給されることによって、トランジスタ１２がオン状態となり、受光素子１１に蓄積されている電荷がトランジスタ１２のソースから出力される。

設定回路１３は、出力電圧Ｖｐｉｘのリセットレベルを設定するための回路である。設定回路１３は、ノード電圧Ｖｆｄのリセットレベルを設定することによって、出力電圧Ｖｐｉｘのリセットレベルを設定する。ノード電圧Ｖｆｄは、ノードＮ１の電圧である。設定回路１３は、トランジスタ１５を含む。トランジスタ１５は、例えば、ｎチャネル型ＭＯＳＦＥＴである。トランジスタ１５のドレインは、リセット電位Ｖｒに設定されている。トランジスタ１５のソースは、ノードＮ１と電気的に接続されている。トランジスタ１５のゲートには、リセット信号Ｐｉｘ＿ｒｅｓｅｔが供給されている。トランジスタ１５のゲートにハイレベルのパルス状のリセット信号Ｐｉｘ＿ｒｅｓｅｔが供給されることによって、リセット信号Ｐｉｘ＿ｒｅｓｅｔがハイレベルの間（リセット期間）、ノード電圧Ｖｆｄのリセット動作が行われる。リセット動作において、トランジスタ１５がオン状態となり、ノード電圧Ｖｆｄがリセットレベルに設定される。

図２に示されるように、ノード電圧Ｖｆｄのリセットレベルは、リセット電位Ｖｒよりも小さい。具体的に説明すると、トランジスタ１５がオン状態となることによってトランジスタ１５のソース電圧（つまり、ノード電圧Ｖｆｄ）が上昇するので、トランジスタ１５のゲート・ソース間電圧Ｖｇｓが低下する。すると、トランジスタ１５のドレイン・ソース間電圧Ｖｄｓが０になるよりも先に、トランジスタ１５のゲート・ソース間電圧Ｖｇｓがトランジスタ１５の閾値電圧Ｖｔｈｎよりも小さくなる。したがって、リセット電流（＝β×（Ｖｇｓ－Ｖｔｈｎ）×Ｖｄｓ）が０になる。利得係数βは、トランジスタ１５のプロセスに依存する値である。

つまり、トランジスタ１５のソース電圧がトランジスタ１５のドレイン電圧（つまり、リセット電位Ｖｒ）と等しくなる前にノード電圧Ｖｆｄの変動が停止する。その結果、ノード電圧Ｖｆｄは、リセット期間にリセット電位Ｖｒから閾値電圧Ｖｔｈｎを減算した電位まで変動する。さらに、リセット期間が終了してトランジスタ１５がオン状態からオフ状態に切り替えられる際に、クロックフィードスルー成分、及びチャージインジェンクションの影響を受け、ノード電圧Ｖｆｄが更に低下する。以上により、ノード電圧Ｖｆｄがリセットレベルに設定される。

図３に示されるように、トランジスタ１２がオン状態である場合、ノード電圧Ｖｆｄは、蓄積された電荷量が増加するにつれてリセットレベルから低下する。

ソースフォロワ回路１４は、ノード電圧Ｖｆｄを増幅することによって、出力電圧Ｖｐｉｘを生成する回路である。ソースフォロワ回路１４は、トランジスタ１６と、トランジスタ１７と、を含む。トランジスタ１６，１７は、例えば、ｎチャネル型ＭＯＳＦＥＴである。トランジスタ１６のドレインは、電源電圧Ｖｄｄを供給する電源ラインに電気的に接続されている。トランジスタ１６のゲートは、ノードＮ１に電気的に接続されている。トランジスタ１６のソースと、トランジスタ１７のドレインとは、互いに電気的に接続されており、列信号線Ｌｃに電気的に接続されている。トランジスタ１７のソースは、接地電位に電気的に接続されている。トランジスタ１７のゲートには、バイアス電圧が供給される。トランジスタ１７は、負荷トランジスタとして機能する。トランジスタ１６のゲートに供給されたノード電圧Ｖｆｄが増幅され、出力電圧Ｖｐｉｘがトランジスタ１６のソースから列信号線Ｌｃに出力される。

ソースフォロワ回路１４は、図４に示される入出力特性を有する。図４の横軸は入力電圧（ノード電圧Ｖｆｄ）を示し、図４の縦軸は出力電圧Ｖｐｉｘを示す。ソースフォロワ回路１４には、ノード電圧Ｖｆｄが入力電圧として入力される。上述のように、ノード電圧Ｖｆｄは、蓄積されている電荷量に応じてリセットレベルから減少する。ノード電圧Ｖｆｄが変動する範囲において、ソースフォロワ回路１４の入力電圧と出力電圧とは正比例の関係を有する。つまり、出力電圧Ｖｐｉｘは、ノード電圧Ｖｆｄに所定の増幅率を乗算することで得られる。ノード電圧Ｖｆｄが減少するにつれて、出力電圧Ｖｐｉｘも減少する。言い換えると、出力電圧Ｖｐｉｘは、受光素子１１によって蓄積された電荷に応じた信号である。

なお、画素回路１０は、トランジスタ１６のソースと列信号線Ｌｃとの間に行選択用のトランジスタを更に含んでもよい。

列回路２０は、画素回路１０から対象信号（出力電圧Ｖｐｉｘ）を受信し、対象信号の増幅及びノイズ除去を行う回路である。列回路２０は、画素アレイの列ごとに設けられている。つまり、同じ列に属するＭ個の画素回路１０が同一の列信号線Ｌｃを介して１つの列回路２０に共通に接続されている。列回路２０は、フィルタ回路２１と、増幅回路２２と、サンプルホールド回路２３と、サンプルホールド回路２４と、を含む。

フィルタ回路２１は、対象信号からノイズを除去する回路である。本実施形態では、対象信号として出力電圧Ｖｐｉｘを画素回路１０から受信する。フィルタ回路２１は、ローパスフィルタを構成している。フィルタ回路２１は、ＣＭＯＳスイッチ２５と、コンデンサ２６と、を含む。ＣＭＯＳスイッチ２５は、端子２５ａと端子２５ｂとを有している。端子２５ａは、列信号線Ｌｃに電気的に接続されている。端子２５ｂは、コンデンサ２６の一端に電気的に接続されるとともに、後段の増幅回路２２に電気的に接続されている。ＣＭＯＳスイッチ２５は、トランジスタ２７（第１ＭＯＳＦＥＴ）と、トランジスタ２８（第２ＭＯＳＦＥＴ）と、を含む。

トランジスタ２７とトランジスタ２８とは互いに異なるチャネル型を有するＭＯＳＦＥＴである。本実施形態では、トランジスタ２７は、ｐチャネル型ＭＯＳＦＥＴであり、トランジスタ２８は、ｎチャネル型ＭＯＳＦＥＴである。トランジスタ２７とトランジスタ２８とは並列に接続されている。具体的には、トランジスタ２７のソースとトランジスタ２８のドレインとが互いに電気的に接続されるとともに、端子２５ａに電気的に接続されている。トランジスタ２７のドレインとトランジスタ２８のソースとが互いに電気的に接続されるとともに、端子２５ｂに電気的に接続されている。

トランジスタ２７のゲートには、選択信号Ｐ＿ｓｅｌが供給されている。トランジスタ２８のゲートには、選択信号Ｎ＿ｓｅｌが供給されている。トランジスタ２７のゲートにローレベルの選択信号Ｐ＿ｓｅｌが供給されることによって、トランジスタ２７がオン状態となる。トランジスタ２７のゲートにハイレベルの選択信号Ｐ＿ｓｅｌが供給されることによって、トランジスタ２７がオフ状態となる。トランジスタ２８のゲートにハイレベルの選択信号Ｎ＿ｓｅｌが供給されることによって、トランジスタ２８がオン状態となる。トランジスタ２８のゲートにローレベルの選択信号Ｎ＿ｓｅｌが供給されることによって、トランジスタ２８がオフ状態となる。

トランジスタ２７のオン抵抗値Ｒｐ及びトランジスタ２８のオン抵抗値Ｒｎは、図５に示される特性を有する。図５の横軸は入力電圧（単位：Ｖ）を示し、図５の縦軸は抵抗値（単位：Ω）を示す。図５に示されるように、オン抵抗値Ｒｐ及びオン抵抗値Ｒｎは、ＣＭＯＳスイッチ２５の入力電圧Ｖｉｎに応じて変動する。入力電圧Ｖｉｎが大きくなるにつれて、オン抵抗値Ｒｐは小さくなる。一方、入力電圧Ｖｉｎが大きくなるにつれて、オン抵抗値Ｒｎは大きくなる。

具体的には、入力電圧Ｖｉｎが１．７Ｖ程度までは、入力電圧Ｖｉｎが大きくなるにつれて、オン抵抗値Ｒｐが急激に減少し、入力電圧Ｖｉｎが１．７Ｖを超えると、入力電圧Ｖｉｎが大きくなるにつれて、オン抵抗値Ｒｐは緩やかに減少する。入力電圧Ｖｉｎが１．７Ｖ程度までは、入力電圧Ｖｉｎが大きくなるにつれて、オン抵抗値Ｒｎが緩やかに増加し、入力電圧Ｖｉｎが１．７Ｖを超えると、入力電圧Ｖｉｎが大きくなるにつれて、オン抵抗値Ｒｎは急激に増加する。オン抵抗値Ｒｐとオン抵抗値Ｒｎとの合成抵抗値は、入力電圧Ｖｉｎによらず略一定の値（約２０００Ω）である。

トランジスタ２７及びトランジスタ２８がともにオフ状態である場合には、ＣＭＯＳスイッチ２５は遮断状態となる。遮断状態は、端子２５ａと端子２５ｂとが電気的に分離されている状態である。トランジスタ２７及びトランジスタ２８の少なくとも一方がオン状態である場合、ＣＭＯＳスイッチ２５は導通状態となる。導通状態は、端子２５ａと端子２５ｂとが電気的に接続されている状態である。導通状態におけるＣＭＯＳスイッチ２５の抵抗値Ｒｃは、トランジスタ２７及びトランジスタ２８の状態に応じて変化する。トランジスタ２７がオン状態であり、トランジスタ２８がオフ状態である場合には、抵抗値Ｒｃはオン抵抗値Ｒｐである。トランジスタ２７がオフ状態であり、トランジスタ２８がオン状態である場合には、抵抗値Ｒｃはオン抵抗値Ｒｎである。トランジスタ２７及びトランジスタ２８がともにオン状態である場合には、抵抗値Ｒｃはオン抵抗値Ｒｐとオン抵抗値Ｒｎとの合成抵抗値である。

本実施形態では、ＣＭＯＳスイッチ２５は、導通状態で用いられ、抵抗値Ｒｃが低い状態（低抵抗状態；第１状態）と、抵抗値Ｒｃが高い状態（高抵抗状態；第２状態）との間で切り替えられる。本実施形態では、入力電圧Ｖｉｎは出力電圧Ｖｐｉｘであり、入力電圧Ｖｉｎの変動範囲は、オン抵抗値Ｒｎとオン抵抗値Ｒｐとが同じ抵抗値となる電圧（図５に示される例では、１．７Ｖ程度）よりも大きい範囲である。この変動範囲において、オン抵抗値Ｒｎはオン抵抗値Ｒｐよりも大きく、オン抵抗値Ｒｐとオン抵抗値Ｒｎとの合成抵抗値は、オン抵抗値Ｒｎ及びオン抵抗値Ｒｎのそれぞれよりも小さい。したがって、低抵抗状態は、トランジスタ２７及びトランジスタ２８をともにオン状態に設定することによって実現される。高抵抗状態は、トランジスタ２７をオフ状態に設定し、トランジスタ２８をオン状態に設定することによって実現される。なお、入力電圧Ｖｉｎの変動範囲が上記範囲となるように、リセット電位Ｖｒが設定される。言い換えると、設定回路１３は、オン抵抗値Ｒｎがオン抵抗値Ｒｐよりも大きくなる範囲で出力電圧Ｖｐｉｘが変動するように、出力電圧Ｖｐｉｘのリセットレベルを設定する。

コンデンサ２６は、ＣＭＯＳスイッチ２５の端子２５ｂと接地電位との間に電気的に接続されている。なお、フィルタ回路２１の時定数は、抵抗値Ｒｃとコンデンサ２６の容量値との積である。

増幅回路２２は、フィルタ回路２１の出力信号を増幅する回路である。増幅回路２２は、増幅器３１と、コンデンサ３２と、コンデンサ３３と、スイッチ３４と、を含む。増幅器３１は、反転入力端子、非入力反転端子、及び出力端子を有する。増幅器３１の非反転入力端子は、基準電位Ｖｒｅｆに設定されている。増幅器３１の反転入力端子は、コンデンサ３２を介してフィルタ回路２１の出力に電気的に接続されている。

コンデンサ３３は、増幅器３１の反転入力端子と出力端子との間に電気的に接続されている。スイッチ３４は、増幅器３１の反転入力端子と出力端子との間に電気的に接続されている。スイッチ３４は、リセット信号Ａｍｐ＿ｒｅｓｅｔによってオン状態とオフ状態との間で切り替えられる。スイッチ３４にハイレベルのリセット信号Ａｍｐ＿ｒｅｓｅｔが供給されることによって、スイッチ３４はオン状態となる。スイッチ３４にローレベルのリセット信号Ａｍｐ＿ｒｅｓｅｔが供給されることによって、スイッチ３４はオフ状態となる。なお、増幅回路２２の増幅率（利得）は、コンデンサ３２の容量値をコンデンサ３３の容量値で除算することによって求められる。

サンプルホールド回路２３は、増幅回路２２の出力信号のリセットレベルを保持するための回路である。サンプルホールド回路２３は、スイッチ３５と、コンデンサ３６と、を含む。コンデンサ３６の一端はスイッチ３５を介して増幅器３１の出力端子に電気的に接続されている。コンデンサ３６の他端は、接地電位に電気的に接続されている。スイッチ３５は、切替信号ｐｈｉ１によってオン状態とオフ状態との間で切り替えられる。スイッチ３５にハイレベルの切替信号ｐｈｉ１が供給されることによって、スイッチ３５はオン状態となる。スイッチ３５にローレベルの切替信号ｐｈｉ１が供給されることによって、スイッチ３５はオフ状態となる。スイッチ３５がオン状態である場合に、増幅回路２２の出力信号によってコンデンサ３６が充電される。

サンプルホールド回路２４は、増幅回路２２の出力信号を保持するための回路である。サンプルホールド回路２４は、スイッチ３７と、コンデンサ３８と、を含む。コンデンサ３８の一端はスイッチ３７を介して増幅器３１の出力端子に電気的に接続されている。コンデンサ３８の他端は、接地電位に電気的に接続されている。スイッチ３７は、切替信号ｐｈｉ２によってオン状態とオフ状態との間で切り替えられる。スイッチ３７にハイレベルの切替信号ｐｈｉ２が供給されることによって、スイッチ３７はオン状態となる。スイッチ３７にローレベルの切替信号ｐｈｉ２が供給されることによって、スイッチ３７はオフ状態となる。スイッチ３７がオン状態である場合に、増幅回路２２の出力信号によってコンデンサ３８が充電される。なお、コンデンサ３６の容量値とコンデンサ３８の容量値とは互いに等しい。

制御部５０は、信号処理回路１を統括制御する回路（circuitry）である。制御部５０は、例えば、プロセッサ、及びメモリといったハードウェアを含むコンピュータ装置である。プロセッサの例としては、ＣＰＵ（Central Processing Unit）が挙げられる。メモリは、ＲＡＭ（Random Access Memory）及びＲＯＭ（Read Only Memory）等で構成される。制御部５０は、転送信号ＴＸ及びリセット信号Ｐｉｘ＿ｒｅｓｅｔを画素回路１０に出力して画素回路１０を制御する。制御部５０は、選択信号Ｐ＿ｓｅｌ及び選択信号Ｎ＿ｓｅｌをフィルタ回路２１に出力してフィルタ回路２１を制御する。制御部５０は、例えば、低抵抗状態と高抵抗状態との間でＣＭＯＳスイッチ２５の状態を切り替える。具体的には、制御部５０は、出力電圧Ｖｐｉｘによってコンデンサ２６が充電されている途中で、ＣＭＯＳスイッチ２５の状態を低抵抗状態から高抵抗状態に切り替える。

制御部５０は、リセット信号Ａｍｐ_ｒｅｓｅｔを増幅回路２２に出力して増幅回路２２を制御する。制御部５０は、切替信号ｐｈｉ１をサンプルホールド回路２３に出力してサンプルホールド回路２３を制御する。制御部５０は、切替信号ｐｈｉ２をサンプルホールド回路２４に出力してサンプルホールド回路２４を制御する。なお、制御部５０は、信号処理回路１の内部に設けられたタイミングジェネレータであってもよい。

次に、図６及び図７を参照しながら、信号処理回路１が実施する読み出し動作の一部を説明する。図６は、図１に示される信号処理回路の動作の一部を示すタイミングチャートである。図７は、図１に示される列回路におけるセトリング時間を説明するための図である。図６に示されるように、読み出し動作の開始前（時刻ｔ０）において、リセット信号Ｐｉｘ＿ｒｅｓｅｔ、リセット信号Ａｍｐ＿ｒｅｓｅｔ、転送信号ＴＸ、選択信号Ｐ＿ｓｅｌ、切替信号ｐｈｉ１、及び切替信号ｐｈｉ２は、いずれもローレベルに設定されている。選択信号Ｎ＿ｓｅｌは、ハイレベルに設定されている。

時刻ｔ１において、制御部５０は、読み出し動作を開始するためのトリガ信号を外部から受信すると、リセット信号Ｐｉｘ＿ｒｅｓｅｔ、リセット信号Ａｍｐ＿ｒｅｓｅｔ、切替信号ｐｈｉ１、及び切替信号ｐｈｉ２をローレベルからハイレベルに切り替える。残りの信号の状態は維持されている。リセット信号Ｐｉｘ＿ｒｅｓｅｔがハイレベルに切り替えられたことによって、トランジスタ１５がオン状態となり、ノードＮ１のノード電圧Ｖｆｄのリセット動作が開始される。リセット信号Ａｍｐ＿ｒｅｓｅｔがハイレベルに切り替えられたことによって、スイッチ３４がオン状態となる。これにより、コンデンサ３３の両端が短絡されて、コンデンサ３３に蓄積されていた電荷が放出（リセット）される。つまり、増幅回路２２は、リセット状態になる。このとき、増幅器３１の反転入力端子、非反転入力端子、及び出力端子の電位は、いずれも基準電位Ｖｒｅｆに設定される。

さらに、切替信号ｐｈｉ１がハイレベルに切り替えられたことによって、スイッチ３５がオン状態となり、サンプルホールド回路２３がサンプリング可能な状態になる。同様に、切替信号ｐｈｉ２がハイレベルに切り替えられたことによって、スイッチ３７がオン状態となり、サンプルホールド回路２４がサンプリング可能な状態になる。

続いて、時刻ｔ２において、制御部５０は、リセット信号Ｐｉｘ＿ｒｅｓｅｔをハイレベルからローレベルに切り替える。残りの信号の状態は維持されている。リセット信号Ｐｉｘ＿ｒｅｓｅｔがローレベルに切り替えられたことによって、トランジスタ１５がオフ状態となる。これにより、ノード電圧Ｖｆｄがリセットレベルに設定される。

なお、時刻ｔ１と時刻ｔ２との間の時間は、例えば、リセット信号Ｐｉｘ＿ｒｅｓｅｔがハイレベルに切り替えられてからノード電圧Ｖｆｄがリセット電位Ｖｒから閾値電圧Ｖｔｈｎを減算した電位に設定されるのに要する時間以上に設定される。この場合、制御部５０は、時刻ｔ１から上記時間が経過したことに応じて、時刻ｔ２における処理を実施する。ノード電圧Ｖｆｄのレベルをモニタするモニタ回路によって、ノード電圧Ｖｆｄがリセット電位Ｖｒから閾値電圧Ｖｔｈｎを減算した電位に達したことを検出した場合に、上記回路から制御部５０にトリガ信号が出力されてもよい。この場合、制御部５０は、当該トリガ信号を受信したことに応じて、時刻ｔ２における処理を実施する。

続いて、時刻ｔ３において、制御部５０は、リセット信号Ａｍｐ_ｒｅｓｅｔをハイレベルからローレベルに切り替える。残りの信号の状態は維持されている。リセット信号Ａｍｐ_ｒｅｓｅｔがローレベルに切り替えられたことによって、スイッチ３４がオフ状態となり、増幅回路２２が動作状態となる。このとき、選択信号Ｐ＿ｓｅｌはローレベルであり、選択信号Ｎ＿ｓｅｌはハイレベルであるので、トランジスタ２７及びトランジスタ２８はともにオン状態である。したがって、ＣＭＯＳスイッチ２５は低抵抗状態である。つまり、フィルタ回路２１の時定数は小さく、フィルタ回路２１のカットオフ周波数は大きい。このため、図７の期間Ｔ１に示されるように、フィルタ回路２１によって出力電圧Ｖｐｉｘから熱雑音等のノイズが十分に除去されないものの、コンデンサ３６及びコンデンサ３８が高速に充電される。

なお、時刻ｔ２と時刻ｔ３との間の時間は、例えば、リセット信号Ｐｉｘ＿ｒｅｓｅｔがローレベルに切り替えられてからノード電圧Ｖｆｄがリセットレベルに設定されるのに要する時間以上に設定される。必要に応じて、さらにノード電圧Ｖｆｄの変動に伴う増幅器３１の入出力電位の変動が落ち着くまでの時間を考慮して上記時間が設定されてもよい。この場合、制御部５０は、時刻ｔ２から上記時間が経過したことに応じて、時刻ｔ３における処理を実施する。ノード電圧Ｖｆｄのレベルをモニタするモニタ回路によって、ノード電圧Ｖｆｄがリセットレベルに達したことを検出した場合に、上記回路から制御部５０にトリガ信号が出力されてもよい。この場合、制御部５０は、当該トリガ信号を受信したことに応じて、時刻ｔ３における処理を実施する。

続いて、時刻ｔ４において、制御部５０は、選択信号Ｐ＿ｓｅｌをローレベルからハイレベルに切り替える。残りの信号の状態は維持されている。選択信号Ｐ＿ｓｅｌがハイレベルに切り替えられたことによって、トランジスタ２７がオフ状態となる。したがって、ＣＭＯＳスイッチ２５は高抵抗状態となる。つまり、フィルタ回路２１の時定数が大きくなり、フィルタ回路２１のカットオフ周波数が低下する。このため、図７の期間Ｔ２に示されるように、フィルタ回路２１によって出力電圧Ｖｐｉｘから熱雑音等のノイズが十分に除去されるが、コンデンサ３６及びコンデンサ３８がゆっくり充電される。

なお、時刻ｔ３と時刻ｔ４との間の時間は、ＣＭＯＳスイッチ２５が低抵抗状態である場合のフィルタ回路２１の時定数に基づいて予め設定されてもよい。この場合、制御部５０は、時刻ｔ３から上記時間が経過したことに応じて、時刻ｔ４における処理を実施する。コンデンサ２６の充電電圧のレベルをモニタするモニタ回路によって、充電電圧が出力電圧Ｖｐｉｘに応じて定められた切替電圧に達したことを検出した場合に、上記回路から制御部５０にトリガ信号が出力されてもよい。この場合、切替電圧は、出力電圧Ｖｐｉｘよりも小さい。出力電圧Ｖｐｉｘをモニタする別のモニタ回路によって、出力電圧Ｖｐｉｘのリンギングによる振幅が任意の設定値よりも小さくなった場合に、トリガ信号が出力されてもよい。このようにモニタ回路を用いる場合、制御部５０は、当該トリガ信号を受信したことに応じて、時刻ｔ４における処理を実施する。

続いて、時刻ｔ５において、制御部５０は、切替信号ｐｈｉ１をハイレベルからローレベルに切り替える。残りの信号の状態は維持されている。切替信号ｐｈｉ１がローレベルに切り替えられたことによって、スイッチ３５がオフ状態となり、コンデンサ３６の充電電圧が保持される。

なお、時刻ｔ４と時刻ｔ５との間の時間は、ＣＭＯＳスイッチ２５が高抵抗状態である場合のフィルタ回路２１の時定数に基づいて予め設定されてもよい。この場合、制御部５０は、時刻ｔ４から上記時間が経過したことに応じて、時刻ｔ５における処理を実施する。コンデンサ２６の充電電圧のレベルをモニタするモニタ回路によって、充電電圧が出力電圧Ｖｐｉｘに応じて定められる収束電圧に達したことを検出した場合に、上記回路から制御部５０にトリガ信号が出力されてもよい。この場合、制御部５０は、当該トリガ信号を受信したことに応じて、時刻ｔ５における処理を実施する。

続いて、時刻ｔ６において、制御部５０は、選択信号Ｐ＿ｓｅｌをハイレベルからローレベルに切り替えるとともに、転送信号ＴＸをローレベルからハイレベルに切り替える。残りの信号の状態は維持されている。選択信号Ｐ＿ｓｅｌがローレベルに切り替えられたことによって、トランジスタ２７がオン状態となる。したがって、ＣＭＯＳスイッチ２５は低抵抗状態となる。さらに、転送信号ＴＸがハイレベルに切り替えられたことによって、トランジスタ１２がオン状態となり、受光素子１１に蓄積された電荷がトランジスタ１２を介してノードＮ１に転送される。なお、時刻ｔ５と時刻ｔ６との間の時間は、任意の時間に設定される。制御部５０は、時刻ｔ５から上記時間が経過したことに応じて、時刻ｔ６における処理を実施する。

続いて、時刻ｔ７において、制御部５０は、転送信号ＴＸをハイレベルからローレベルに切り替える。残りの信号の状態は維持されている。転送信号ＴＸがローレベルに切り替えられたことによって、トランジスタ１２がオフ状態となる。転送信号ＴＸがハイレベルである間に、受光素子１１に蓄積されたすべての電荷がノードＮ１に転送される。上述のように、ノード電圧Ｖｆｄが、電荷量に応じてリセットレベルから低下する。そして、ノード電圧Ｖｆｄがソースフォロワ回路１４によって増幅されることにより出力電圧Ｖｐｉｘに変換され、出力電圧Ｖｐｉｘが列信号線Ｌｃを介して列回路２０に出力される。このとき、ＣＭＯＳスイッチ２５は低抵抗状態であるので、図７の期間Ｔ１に示されるように、フィルタ回路２１によって出力電圧Ｖｐｉｘから熱雑音等のノイズが十分に除去されないものの、コンデンサ３８が高速に充電される。

なお、時刻ｔ６と時刻ｔ７との間の時間は、例えば、転送信号ＴＸがハイレベルに切り替えられてから、受光素子１１に蓄積されたすべての電荷がノードＮ１に転送されるのに要する時間以上に設定される。制御部５０は、時刻ｔ６から上記時間が経過したことに応じて、時刻ｔ７における処理を実施する。

続いて、時刻ｔ８において、制御部５０は、選択信号Ｐ＿ｓｅｌをローレベルからハイレベルに切り替える。残りの信号の状態は維持されている。選択信号Ｐ＿ｓｅｌがハイレベルに切り替えられたことによって、トランジスタ２７がオフ状態となる。したがって、ＣＭＯＳスイッチ２５は高抵抗状態となるので、図７の期間Ｔ２に示されるように、フィルタ回路２１によって出力電圧Ｖｐｉｘから熱雑音等のノイズが十分に除去されるが、コンデンサ３８がゆっくり充電される。制御部５０が時刻ｔ８における処理を実施するトリガは、制御部５０が時刻ｔ４における処理を実施するトリガと同様である。

続いて、時刻ｔ９において、制御部５０は、切替信号ｐｈｉ２をハイレベルからローレベルに切り替える。残りの信号の状態は維持されている。切替信号ｐｈｉ２がローレベルに切り替えられたことによって、スイッチ３７がオフ状態となり、コンデンサ３８の充電電圧が保持される。制御部５０が時刻ｔ９における処理を実施するトリガは、制御部５０が時刻ｔ５における処理を実施するトリガと同様である。

続いて、時刻ｔ１０において、制御部５０は、選択信号Ｐ＿ｓｅｌをハイレベルからローレベルに切り替える。残りの信号の状態は維持されている。選択信号Ｐ＿ｓｅｌがローレベルに切り替えられたことによって、トランジスタ２７がオン状態となる。したがって、ＣＭＯＳスイッチ２５は低抵抗状態となる。なお、時刻ｔ９と時刻ｔ１０との間の時間は、任意の時間に設定される。制御部５０は、時刻ｔ９から上記時間が経過したことに応じて、時刻ｔ１０における処理を実施する。

続いて、コンデンサ３６の充電電圧と、コンデンサ３８の充電電圧とが、後段の回路に供給される。以上により、読み出し処理の一連の動作が終了する。

以上説明した信号処理回路１では、ＣＭＯＳスイッチ２５とコンデンサ２６とによってローパスフィルタが構成される。ＣＭＯＳスイッチ２５は、並列に接続されたトランジスタ２７及びトランジスタ２８を含む。トランジスタ２７は、ｐチャネル型ＭＯＳＦＥＴであり、トランジスタ２８は、ｎチャネル型ＭＯＳＦＥＴである。ＣＭＯＳスイッチ２５の入力電圧が大きくなるにつれて、トランジスタ２７のオン抵抗値Ｒｐは小さくなり、トランジスタ２８のオン抵抗値Ｒｎは大きくなる傾向がある。信号処理回路１においては、オン抵抗値Ｒｎがオン抵抗値Ｒｐよりも大きい範囲でＣＭＯＳスイッチ２５が用いられるので、トランジスタ２７がオフ状態でありトランジスタ２８がオン状態である場合（高抵抗状態）におけるＣＭＯＳスイッチ２５の抵抗値Ｒｃは、トランジスタ２７及びトランジスタ２８がともにオン状態である場合（低抵抗状態）におけるＣＭＯＳスイッチ２５の抵抗値Ｒｃよりも大きくなる。したがって、ＣＭＯＳスイッチ２５の状態を低抵抗状態と高抵抗状態との間で切り替えることによって、フィルタ回路２１の時定数の切替を実現できる。その結果、抵抗素子を省略することができるので、回路規模を低減しつつ、フィルタ回路の時定数を切り替えることが可能となる。

例えば、カットオフ周波数が１０ｋＨｚに設定される場合、時定数は約１６μ秒である。この時定数は、例えば、１ＭΩの抵抗値と１６ｐＦの容量値とを用いて実現され得る。単位容量が１０ｆＦ／μｍ^２で１６ｐＦの容量値を有するコンデンサが作成された場合には、コンデンサの面積は１５９１．５μｍ^２となる。１．５μｍの幅で２ｋΩの抵抗値を有するシート抵抗を用いて１ＭΩの抵抗値を有する抵抗素子が作成された場合には、抵抗素子の面積は１１２５μｍ^２となる。したがって、フィルタ回路の面積は、２７１６．５μｍ^２となる。一方、ＣＭＯＳスイッチ２５が９０ｎｍプロセスにより作成された場合には、ＣＭＯＳスイッチ２５の面積は１．９２μｍ^２となる。したがって、フィルタ回路２１の面積は、１５９３．５μｍ^２となる。以上のことから、ＣＭＯＳスイッチ２５の面積は抵抗素子の面積のおよそ６００分の１程度である。なお、プロセス及び諸条件によって多少の違いはあるものの、ＣＭＯＳスイッチ２５の面積は、抵抗素子の面積の２００分の１～６００分の１程度に縮小される。フィルタ回路全体の面積を比較した場合でも、フィルタ回路２１の面積は、抵抗素子を用いたフィルタ回路の面積の１．７分の１程度である。

制御部５０は、出力電圧Ｖｐｉｘによってコンデンサ２６が充電されている途中で、ＣＭＯＳスイッチ２５の状態を低抵抗状態から高抵抗状態に切り替える。この構成によれば、出力電圧Ｖｐｉｘによってコンデンサ２６が充電されている途中で、フィルタ回路２１の時定数が小さい値から大きい値に切り替えられる。出力電圧Ｖｐｉｘによってコンデンサ２６の充電が開始されてから、コンデンサ２６の充電電圧が出力電圧Ｖｐｉｘに近づくまでの間は、ＣＭＯＳスイッチ２５が低抵抗状態であるので、コンデンサ２６が高速に充電される。そして、コンデンサ２６の充電電圧が出力電圧Ｖｐｉｘに近づくと、ＣＭＯＳスイッチ２５の状態が低抵抗状態から高抵抗状態に切り替えられ、出力電圧Ｖｐｉｘからノイズが除去されつつ、ゆっくりコンデンサ２６が充電される。このように、出力電圧Ｖｐｉｘからノイズを除去しつつ、コンデンサ２６の充電電圧が出力電圧Ｖｐｉｘに達するまでに要するセトリング時間を短縮することが可能となる。

信号処理回路１では、フィルタ回路２１は、受光素子１１（画素回路１０）と増幅回路２２との間に設けられる。出力電圧Ｖｐｉｘには、ソースフォロワ回路１４に起因する熱雑音等のノイズが含まれる。このノイズが増幅回路２２によって増幅される前にフィルタ回路２１によって除去されるので、ノイズを効果的に除去することが可能となる。

上述のようにオン抵抗値Ｒｐ及びオン抵抗値Ｒｎは、ＣＭＯＳスイッチ２５の入力電圧（出力電圧Ｖｐｉｘ）に応じて変動し得る。したがって、出力電圧Ｖｐｉｘのリセットレベルを適切に設定することによって、低抵抗状態における抵抗値Ｒｃ、及び高抵抗状態における抵抗値Ｒｃを所望の値とすることができる。

具体的には、設定回路１３は、オン抵抗値Ｒｎがオン抵抗値Ｒｐよりも大きくなる範囲で出力電圧Ｖｐｉｘが変動するように、出力電圧Ｖｐｉｘのリセットレベルを設定する。この構成によれば、低抵抗状態における抵抗値Ｒｃと高抵抗状態における抵抗値Ｒｃとの間の大小関係が定まるので、フィルタ回路２１の時定数の切替を確実に実現することができる。

低抵抗状態は、トランジスタ２７及びトランジスタ２８がともにオン状態である状態である。この場合、低抵抗状態における抵抗値Ｒｃは、オン抵抗値Ｒｐとオン抵抗値Ｒｎとの合成抵抗値になる。したがって、抵抗値Ｒｃは、オン抵抗値Ｒｐ及びオン抵抗値Ｒｎよりも小さくなる。よって、ＣＭＯＳスイッチ２５が低抵抗状態である場合のフィルタ回路２１の時定数をより一層小さくすることができる。

（第２実施形態）
次に、図８を参照しながら、第２実施形態に係る信号処理回路の構成を説明する。図８は、第２実施形態に係る信号処理回路の回路構成を示す図である。図８に示されるように、信号処理回路１Ａは、列回路２０に代えて列回路２０Ａを備える点において信号処理回路１と主に相違する。列回路２０Ａは、増幅回路２２に代えて増幅回路２２Ａを含む点、及びフィルタ回路２１の配置において列回路２０と主に相違する。

増幅回路２２Ａは、スイッチ４１及びスイッチ４２を更に含む点、並びに増幅器３１に代えて増幅器３１Ａを含む点において増幅回路２２と主に相違する。増幅器３１Ａは、シングルアンプである。スイッチ４１は、コンデンサ３３と直列に接続されており、コンデンサ３３及びスイッチ４１の直列回路が増幅器３１Ａの入力端子と出力端子との間に電気的に接続されている。スイッチ４２の一端は、コンデンサ３３とスイッチ４１との接続点に電気的に接続されている。スイッチ４２の他端には、基準電位Ｖｒｅｆが供給されている。

フィルタ回路２１は、増幅回路２２Ａの後段に設けられている。つまり、増幅回路２２Ａは、出力電圧Ｖｐｉｘを増幅することによって出力信号（対象信号）を生成し、出力信号をフィルタ回路２１に供給する。フィルタ回路２１は、増幅回路２２Ａの出力信号からノイズを除去する。

信号処理回路１Ａにおいても、信号処理回路１と同様の効果が奏される。信号処理回路１では、フィルタ回路２１はソースフォロワ回路１４の後段に設けられるのに対して、信号処理回路１Ａでは、フィルタ回路２１は増幅回路２２Ａの後段に設けられる。ソースフォロワ回路１４は画素アレイ内に配置されるので、回路規模を大きくすることができない。したがって、ソースフォロワ回路１４によってフィルタ回路２１を駆動する（フィルタ回路２１に電流を流し入れる）場合には、数個のトランジスタでフィルタ回路２１を駆動する必要がある。一方、増幅回路２２Ａは列幅のみの制約を受けるため、回路規模をソースフォロワ回路１４よりも大きくすることができる。したがって、増幅回路２２Ａは、より多くの電流をフィルタ回路２１に流し入れることができる。これにより、コンデンサ２６を高速に充電し、少ない時間で目的の電位に到達させることができる。

増幅回路２２Ａは、出力信号のリセットレベルを設定する設定回路としての機能を備えている。具体的に説明すると、まず、スイッチ３４，４２がオン状態に設定され、スイッチ４１がオフ状態に設定される。これにより、基準電位Ｖｒｅｆから増幅器３１Ａのオフセット電圧を減算した電位差が、コンデンサ３３に生じる。続いて、スイッチ４２がオン状態に設定され、スイッチ３４，４１がオフ状態に設定される。これにより、増幅器３１Ａの入力端子がフローティング状態になる。続いて、スイッチ３４，４１，４２がオフ状態に設定される。これにより、基準電位Ｖｒｅｆから増幅器３１Ａのオフセット電圧を減算した電位差に応じた電荷がコンデンサ３３に保持される。続いて、スイッチ４１がオン状態に設定され、スイッチ３４，４２がオフ状態に設定される。これにより、増幅回路２２Ａ（増幅器３１Ａ）の出力信号が基準電位Ｖｒｅｆにレベルシフトされる。このようにして、出力信号のリセットレベルが、基準電位Ｖｒｅｆに設定される。

上述のように、オン抵抗値Ｒｐ及びオン抵抗値Ｒｎは、ＣＭＯＳスイッチ２５の入力電圧Ｖｉｎ（出力電圧Ｖｐｉｘ）に応じて変動し得る。したがって、出力電圧Ｖｐｉｘのリセットレベルを適切に設定することによって、低抵抗状態における抵抗値Ｒｃ、及び高抵抗状態における抵抗値Ｒｃを所望の値とすることができる。

なお、本開示に係る信号処理回路は上記実施形態に限定されない。

例えば、列回路２０は、増幅回路２２に代えて増幅回路２２Ａを含んでもよい。列回路２０Ａは、増幅回路２２Ａに代えて増幅回路２２を含んでもよい。

入力電圧Ｖｉｎは例えば０Ｖ～３．３Ｖまでの値を取り得るので、入力電圧Ｖｉｎの変動範囲は、オン抵抗値Ｒｎとオン抵抗値Ｒｐとが同じ抵抗値となる電圧よりも大きい範囲でなくてもよい。オン抵抗値Ｒｎとオン抵抗値Ｒｐとの合成抵抗値は、オン抵抗値Ｒｎ及びオン抵抗値Ｒｐのいずれよりも小さいので、低抵抗状態は、トランジスタ２７及びトランジスタ２８をともにオン状態に設定することによって実現され、高抵抗状態は、トランジスタ２７及びトランジスタ２８のいずれか一方をオン状態に設定し、他方をオフ状態に設定することによって実現され得る。

信号処理回路１，１Ａにおいては、オン抵抗値Ｒｎがオン抵抗値Ｒｐよりも大きい範囲でＣＭＯＳスイッチ２５が用いられるので、ＣＭＯＳスイッチ２５の低抵抗状態は、トランジスタ２７をオン状態に設定し、トランジスタ２８をオフ状態に設定することによって実現されてもよい。

上記実施形態では、オン抵抗値Ｒｐとオン抵抗値Ｒｎとの合成抵抗値は、入力電圧Ｖｉｎによらずに略一定であるが、一定でなくてもよい。図５に示される例では、入力電圧Ｖｉｎが低電圧である場合のオン抵抗値Ｒｎと、入力電圧Ｖｉｎが高電圧である場合のオン抵抗値Ｒｐと、が実質的に等しいので、オン抵抗値Ｒｐとオン抵抗値Ｒｎとの合成抵抗値が入力電圧Ｖｉｎによらずに略一定である。これに対し、例えば、図５に示される例よりもオン抵抗値Ｒｐが低い値に設定されてもよい。言い換えると、入力電圧Ｖｉｎが高電圧である場合のオン抵抗値Ｒｐが、入力電圧Ｖｉｎが低電圧である場合のオン抵抗値Ｒｎよりも小さい値に設定されてもよい。この場合、低抵抗状態における抵抗値Ｒｃをより一層低くすることができるので、セトリング時間をさらに短縮することが可能となる。

信号処理回路１は、列回路２０の後段に出力バッファを更に備えていてもよい。

トランジスタ１５は、ｐチャネル型ＭＯＳＦＥＴであってもよい。この場合、リセット信号Ｐｉｘ＿ｒｅｓｅｔがローレベルである場合に、トランジスタ１５がオン状態となる。したがって、ローレベルのパルス状のリセット信号Ｐｉｘ＿ｒｅｓｅｔが用いられる。

例えば、入力電圧Ｖｉｎが予め判明している場合には、入力電圧Ｖｉｎに応じて出力電圧Ｖｐｉｘのリセットレベルが予め設定される。つまり、オン抵抗値Ｒｎがオン抵抗値Ｒｐよりも大きい範囲でＣＭＯＳスイッチ２５が用いられるように、信号処理回路１が予め構成されてもよい。この場合、画素回路１０は、設定回路１３を含まなくてもよい。

画素回路１０の回路構成は、図１及び図８に示される回路構成に限定されない。図９～図１２を参照しながら、画素回路の変形例を説明する。図９は、画素回路の変形例を示す図である。図１０は、図９に示される設定回路によって設定されるリセットレベルを説明するための図である。図１１は、図９に示されるフローティングディフュージョンノードの電圧を説明するための図である。図１２は、図９に示されるソースフォロワ回路の入出力特性を示す図である。

図９に示される画素回路１０Ａは、設定回路１３に代えて設定回路１３Ａを備える点、ソースフォロワ回路１４に代えてソースフォロワ回路１４Ａを備える点、及び受光素子１１の配線において画素回路１０と主に相違する。画素回路１０Ａでは、受光素子１１のカソードは、電源電圧Ｖｄｄを供給する電源ラインに電気的に接続され、受光素子１１のアノードは、トランジスタ１２のドレインに電気的に接続されている。

設定回路１３Ａは、トランジスタ１５に代えてトランジスタ１５Ａを含む点において設定回路１３と主に相違する。トランジスタ１５Ａは、ｐチャネル型ＭＯＳＦＥＴである。トランジスタ１５Ａのドレインは、リセット電位Ｖｒに設定されている。トランジスタ１５Ａのソースは、ノードＮ１と電気的に接続されている。トランジスタ１５Ａのゲートには、リセット信号Ｐｉｘ＿ｒｅｓｅｔが供給されている。トランジスタ１５Ａのゲートにローレベルのパルス状のリセット信号Ｐｉｘ＿ｒｅｓｅｔが供給されることによって、リセット信号Ｐｉｘ＿ｒｅｓｅｔがローレベルの間（リセット期間）、ノード電圧Ｖｆｄのリセット動作が行われる。リセット動作において、トランジスタ１５Ａがオン状態となり、ノード電圧Ｖｆｄがリセットレベルに設定される。

図１０に示されるように、ノード電圧Ｖｆｄのリセットレベルは、リセット電位Ｖｒよりも大きい。具体的に説明すると、トランジスタ１５Ａがオン状態となることによってトランジスタ１５Ａのソース電圧（つまり、ノード電圧Ｖｆｄ）が低下するので、トランジスタ１５Ａのソース・ゲート間電圧Ｖｓｇが低下する。すると、トランジスタ１５Ａのソース・ドレイン間電圧Ｖｓｄが０になるよりも先に、トランジスタ１５Ａのソース・ゲート間電圧Ｖｓｇがトランジスタ１５Ａの閾値電圧Ｖｔｈｐよりも小さくなる。したがって、リセット電流（＝β×（Ｖｓｇ－Ｖｔｈｐ）×Ｖｓｄ）が０になる。

つまり、トランジスタ１５Ａのソース電圧がトランジスタ１５Ａのドレイン電圧（つまり、リセット電位Ｖｒ）と等しくなる前にノード電圧Ｖｆｄの変動が停止する。その結果、ノード電圧Ｖｆｄは、リセット期間にリセット電位Ｖｒに閾値電圧Ｖｔｈｐを加算した電位まで変動する。さらに、リセット期間が終了してトランジスタ１５Ａがオン状態からオフ状態に切り替えられる際に、クロックフィードスルー成分、及びチャージインジェンクションの影響を受け、ノード電圧Ｖｆｄが更に上昇する。以上により、ノード電圧Ｖｆｄがリセットレベルに設定される。

図１１に示されるように、トランジスタ１２がオン状態である場合、ノード電圧Ｖｆｄは、蓄積された電荷量が増加するにつれてリセットレベルから上昇する。

ソースフォロワ回路１４Ａは、トランジスタ１６，１７に代えて、トランジスタ１６Ａ，１７Ａを含む点においてソースフォロワ回路１４と主に相違する。トランジスタ１６Ａ，１７Ａは、例えば、ｐチャネル型ＭＯＳＦＥＴである。トランジスタ１６Ａのドレインは、接地電位に電気的に接続されている。トランジスタ１６Ａのゲートは、ノードＮ１に電気的に接続されている。トランジスタ１６Ａのソースと、トランジスタ１７Ａのドレインとは、互いに電気的に接続されており、列信号線Ｌｃに電気的に接続されている。トランジスタ１７Ａのソースは、電源電圧Ｖｄｄを供給する電源ラインに電気的に接続されている。トランジスタ１７Ａのゲートには、バイアス電圧が供給される。トランジスタ１７Ａは、負荷トランジスタとして機能する。トランジスタ１６Ａのゲートに供給されたノード電圧Ｖｆｄが増幅され、出力電圧Ｖｐｉｘがトランジスタ１６Ａのソースから列信号線Ｌｃに出力される。

ソースフォロワ回路１４Ａは、図１２に示される入出力特性を有する。図１２の横軸は入力電圧（ノード電圧Ｖｆｄ）を示し、図１２の縦軸は出力電圧Ｖｐｉｘを示す。ソースフォロワ回路１４Ａには、ノード電圧Ｖｆｄが入力電圧として入力される。上述のように、ノード電圧Ｖｆｄは、蓄積されている電荷量に応じてリセットレベルから増加する。ノード電圧Ｖｆｄが変動する範囲において、ソースフォロワ回路１４Ａの入力電圧と出力電圧とは正比例の関係を有する。つまり、出力電圧Ｖｐｉｘは、ノード電圧Ｖｆｄに所定の増幅率を乗算することで得られる。ノード電圧Ｖｆｄが増加するにつれて、出力電圧Ｖｐｉｘも増加する。言い換えると、出力電圧Ｖｐｉｘは、受光素子１１によって蓄積された電荷に応じた信号である。

後段に設けられるＣＭＯＳスイッチ２５の入力電圧Ｖｉｎの変動範囲は、オン抵抗値Ｒｎとオン抵抗値Ｒｐとが同じ抵抗値となる電圧（図５に示される例では、１．７Ｖ程度）未満である。この変動範囲において、オン抵抗値Ｒｐはオン抵抗値Ｒｎよりも大きく、オン抵抗値Ｒｐとオン抵抗値Ｒｎとの合成抵抗値は、オン抵抗値Ｒｎ及びオン抵抗値Ｒｎのそれぞれよりも小さい。したがって、低抵抗状態は、トランジスタ２７（第２ＭＯＳＦＥＴ）及びトランジスタ２８（第１ＭＯＳＦＥＴ）をともにオン状態に設定することによって実現される。高抵抗状態は、トランジスタ２７をオン状態に設定し、トランジスタ２８をオフ状態に設定することによって実現される。なお、入力電圧Ｖｉｎの変動範囲が上記範囲となるように、リセット電位Ｖｒが設定される。言い換えると、設定回路１３Ａは、オン抵抗値Ｒｐがオン抵抗値Ｒｎよりも大きくなる範囲で出力電圧Ｖｐｉｘが変動するように、出力電圧Ｖｐｉｘのリセットレベルを設定する。

この構成においても、入力電圧Ｖｉｎの変動範囲は、オン抵抗値Ｒｎとオン抵抗値Ｒｐとが同じ抵抗値となる電圧未満でなくてもよい。オン抵抗値Ｒｎとオン抵抗値Ｒｐとの合成抵抗値は、オン抵抗値Ｒｎ及びオン抵抗値Ｒｐのいずれよりも小さいので、低抵抗状態は、トランジスタ２７及びトランジスタ２８をともにオン状態に設定することによって実現され、高抵抗状態は、トランジスタ２７及びトランジスタ２８のいずれか一方をオン状態に設定し、他方をオフ状態に設定することによって実現され得る。

画素回路１０Ａは、トランジスタ１６Ａのソースと列信号線Ｌｃとの間に行選択用のトランジスタを更に含んでもよい。

画素回路１０Ａを含む信号処理回路１，１Ａでは、オン抵抗値Ｒｐがオン抵抗値Ｒｎよりも大きい範囲でＣＭＯＳスイッチ２５が用いられるので、トランジスタ２７がオン状態でありトランジスタ２８がオフ状態である場合（高抵抗状態）における抵抗値Ｒｃは、トランジスタ２７及びトランジスタ２８がともにオン状態である場合（低抵抗状態）における抵抗値Ｒｃよりも大きくなる。したがって、ＣＭＯＳスイッチ２５の入力電圧Ｖｉｎが低電圧である場合に、フィルタ回路２１の時定数の切替をより確実に実現することができる。

ノード電圧Ｖｆｄのレベル及びコンデンサ２６の充電電圧のレベルをモニタするモニタ回路としては、任意の回路が用いられ得る。図１３は、モニタ回路の回路構成の一例を示す図である。図１３に示されるモニタ回路６０は、コンデンサ２６の充電電圧のレベルをモニタする回路である。モニタ回路６０は、増幅器６１と、抵抗素子６２と、抵抗素子６３と、コンパレータ６４と、を含む。

増幅器６１は、反転入力端子、非入力反転端子、及び出力端子を有する。増幅器６１の非反転入力端子は、列信号線Ｌｃに電気的に接続されている。増幅器６１の反転入力端子は、増幅器６１の出力端子に電気的に接続されている。つまり、増幅器６１は、ボルテージフォロワ回路を構成しており、出力電圧Ｖｐｉｘを受けて、出力電圧Ｖｐｉｘを出力する。抵抗素子６２の一端は、増幅器６１の出力端子に電気的に接続され、抵抗素子６２の他端は、抵抗素子６３の一端及びコンパレータ６４の反転入力端子に電気的に接続されている。抵抗素子６３の他端は、接地電位に電気的に接続されている。抵抗素子６２，６３に応じて、抵抗分圧回路が構成されている。抵抗素子６２の抵抗値及び抵抗素子６３の抵抗値によって出力電圧Ｖｐｉｘが分圧され、出力電圧Ｖｐｉｘよりも数％低い切替電圧がコンパレータ６４の反転入力端子に供給される。

コンパレータ６４の非反転入力端子は、コンデンサ２６の一端に電気的に接続されている。コンパレータ６４の非反転入力端子には、コンデンサ２６の充電電圧が供給される。コンパレータ６４の出力端子は、制御部５０に電気的に接続されている。充電電圧が切替電圧よりも小さい間、コンパレータ６４は、ローレベルのトリガ信号を出力する。充電電圧が切替電圧を超えると、コンパレータ６４は、ハイレベルのトリガ信号を出力する。制御部５０は、コンパレータ６４からハイレベルのトリガ信号を受け取ると、選択信号Ｐ＿ｓｅｌをローレベルからハイレベルに切り替える（図６の時刻ｔ４及び時刻ｔ８参照）。

１，１Ａ…信号処理回路、１０，１０Ａ…画素回路、１１…受光素子、１２…トランジスタ、１３，１３Ａ…設定回路、１４，１４Ａ…ソースフォロワ回路、１５，１５Ａ…トランジスタ、１６，１６Ａ…トランジスタ、１７，１７Ａ…トランジスタ、２０，２０Ａ…列回路、２１…フィルタ回路、２２，２２Ａ…増幅回路、２３…サンプルホールド回路、２４…サンプルホールド回路、２５…ＣＭＯＳスイッチ、２５ａ…端子、２５ｂ…端子、２６…コンデンサ、２７…トランジスタ、２８…トランジスタ、３１…増幅器、３２…コンデンサ、３３…コンデンサ、３４…スイッチ、３５…スイッチ、３６…コンデンサ、３７…スイッチ、３８…コンデンサ、４１…スイッチ、４２…スイッチ、５０…制御部、Ｌｃ…列信号線、Ｎ１…ノード。

Claims (10)

1. 対象信号からノイズを除去するフィルタ回路と、
   前記フィルタ回路を制御する制御部と、
   を備え、
   前記フィルタ回路は、
   互いに異なるチャネル型を有する第１ＭＯＳＦＥＴ及び第２ＭＯＳＦＥＴであって、並列に接続された前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴを含むＣＭＯＳスイッチと、
   前記ＣＭＯＳスイッチの出力と接地電位との間に電気的に接続されたコンデンサと、
   を備え、
   前記制御部は、前記第１ＭＯＳＦＥＴがオン状態である第１状態と、前記第１ＭＯＳＦＥＴがオフ状態であり前記第２ＭＯＳＦＥＴがオン状態である第２状態との間で前記ＣＭＯＳスイッチの状態を切り替え、
   前記第２ＭＯＳＦＥＴのオン抵抗値は、前記第１ＭＯＳＦＥＴのオン抵抗値よりも大きい、信号処理回路。
2. 前記制御部は、前記対象信号によって前記コンデンサが充電されている途中で、前記ＣＭＯＳスイッチの状態を前記第１状態から前記第２状態に切り替える、請求項１に記載の信号処理回路。
3. 光が照射されることによって電荷を発生し蓄積する受光素子と、
   前記フィルタ回路の出力信号を増幅する増幅回路と、を更に備え、
   前記フィルタ回路は、前記受光素子によって蓄積された前記電荷に応じた信号を前記対象信号として受信する、請求項１又は請求項２に記載の信号処理回路。
4. 光が照射されることによって電荷を発生し蓄積する受光素子と、
   前記受光素子によって蓄積された前記電荷に応じた信号を増幅することによって前記対象信号を生成し、前記対象信号を前記フィルタ回路に供給する増幅回路と、を更に備える、請求項１又は請求項２に記載の信号処理回路。
5. 前記増幅回路は、前記対象信号のリセットレベルを設定する設定回路を備える、請求項４に記載の信号処理回路。
6. 前記対象信号のリセットレベルを設定する設定回路を更に備える、請求項１～請求項４のいずれか一項に記載の信号処理回路。
7. 前記設定回路は、前記第２ＭＯＳＦＥＴのオン抵抗値が前記第１ＭＯＳＦＥＴのオン抵抗値よりも大きくなる範囲で前記対象信号の電圧が変動するように、前記リセットレベルを設定する、請求項５又は請求項６に記載の信号処理回路。
8. 前記第１状態は、前記第１ＭＯＳＦＥＴ及び前記第２ＭＯＳＦＥＴがともにオン状態である状態である、請求項１～請求項７のいずれか一項に記載の信号処理回路。
9. 前記第１ＭＯＳＦＥＴは、ｐチャネル型ＭＯＳＦＥＴであり、
   前記第２ＭＯＳＦＥＴは、ｎチャネル型ＭＯＳＦＥＴである、請求項１～請求項８のいずれか一項に記載の信号処理回路。
10. 前記第１ＭＯＳＦＥＴは、ｎチャネル型ＭＯＳＦＥＴであり、
    前記第２ＭＯＳＦＥＴは、ｐチャネル型ＭＯＳＦＥＴである、請求項１～請求項８のいずれか一項に記載の信号処理回路。

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