JP2023027000A - 検出装置 - Google Patents

Abstract

【課題】検出精度の低下を抑制することができる検出装置を提供する。【解決手段】検出領域にマトリクス状に配列され、検出を行う際に逆バイアス電圧が印加される光電変換素子を備えた複数の検出素子と、光電変換素子に逆バイアス電圧を印加する前に、光電変換素子に逆バイアス電圧よりも大きい初期化電圧を印加する初期化回路と、を備える。【選択図】図１０

Description

本発明は、検出装置に関する。

ＰＩＮフォトダイオード等の光電変換素子が基板上に複数配列された光学式の検出装置が知られている。このような光学式の検出装置は、例えば指紋センサや静脈センサ等、生体情報を検出する生体センサとして用いられる。複数の光電変換素子は、検出の解像度に応じた配置ピッチで離隔して配列される。

特開２００６－８５５５９号公報

一般に、光電変換素子を構成するＰＩＮフォトダイオードは、逆バイアス電圧が大きいほど逆バイアス電流の個体バラツキが大きく、逆バイアス電圧が小さいほど逆バイアス電流の安定時間が長くなる。このため、逆バイアス電圧の設定によっては、検出精度が低下する可能性がある。

本発明は、検出精度の低下を抑制することができる検出装置を提供することを目的とする。

本開示の一態様に係る検出装置は、検出領域にマトリクス状に配列され、検出を行う際に逆バイアス電圧が印加される光電変換素子を備えた複数の検出素子と、前記光電変換素子に前記逆バイアス電圧を印加する前に、前記光電変換素子に前記逆バイアス電圧よりも大きい初期化電圧を印加する初期化回路と、を備える。

本開示の一態様に係る検出装置は、検出領域にマトリクス状に配列され、検出を行う際に逆バイアス電圧が印加される光電変換素子を備えた複数の検出素子と、前記複数の検出素子を初期化する初期化回路と、を備え、前記初期化回路は、前記光電変換素子に前記逆バイアス電圧を供給する第１配線と、前記光電変換素子に前記逆バイアス電圧よりも大きい初期化電圧を供給する第２配線と、前記第１配線と前記第２配線との何れか一方を前記複数の検出素子に接続するスイッチ回路と、を備える。

図１は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。 図３は、実施形態に係る検出装置を示す平面図である。 図４は、実施形態に係る検出装置の構成例を示すブロック図である。 図５は、複数の検出素子を示す回路図である。 図６は、検出期間における検出素子の動作例を示すタイミング波形図である。 図７は、検出期間におけるリセット制御信号の出力タイミングの一例を示すタイミングチャートである。 図８は、リセット期間における検出素子の動作を説明する図である。 図９Ａは、ＰＩＮフォトダイオードの逆バイアス電圧と逆バイアス電流との関係を示す図である。 図９Ｂは、ＰＩＮフォトダイオードの逆バイアス電圧と逆バイアス電流との関係を示す図である。 図９Ｃは、ＰＩＮフォトダイオードの逆バイアス電圧と逆バイアス電流との関係を示す図である。 図１０は、実施形態１に係る検出装置の初期化回路の一構成例を示す図である。 図１１は、実施形態１に係る検出装置の初期化回路を適用した構成の具体例を示す図である。 図１２は、実施形態１に係る検出装置の初期化回路の動作を説明するタイミングチャートである。 図１３は、実施形態１に係る検出装置の初期化回路を適用した場合のＰＩＮフォトダイオードの逆バイアス電圧と逆バイアス電流との関係を示す図である。 図１４は、実施形態２に係る検出装置の初期化回路の一構成例を示す図である。 図１５は、実施形態２に係る検出装置の初期化回路を適用した構成の具体例を示す図である。 図１６は、実施形態２に係る検出装置の初期化回路の動作を説明するタイミングチャートである。

発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

図１は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１に示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、カバーガラス１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、カバーガラス１２２の順に積層されている。

照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light Emitting Diode）が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。

検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及びカバーガラス１２２を透過する。検出装置１は、例えば、受光型の生体センサであり、指Ｆｇの表面で反射した光Ｌ２を検出することで、指Ｆｇの表面の凹凸（例えば、指紋）を検出できる。又は、検出装置１は、指紋の検出に加え、指Ｆｇの内部で反射した光Ｌ２を検出することで、生体に関する情報を検出してもよい。生体に関する情報は、例えば、静脈等の血管像や脈拍、脈波等である。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。

カバーガラス１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。カバーガラス１２２は、例えばガラス基板である。なお、カバーガラス１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス１２２が設けられていなくてもよい。この場合、検出装置１の表面に保護層が設けられ、指Ｆｇは検出装置１の保護層に接する。

照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。この場合であっても、表示パネルから照射された表示光が検出装置１を透過し、指Ｆｇで反射された光Ｌ２に基づいて、指Ｆｇの指紋や生体に関する情報を検出することができる。

図２は、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図２に示すように、照明装置付き検出機器１２０は、検出装置１の表面に垂直な方向において、検出装置１、照明装置１２１、カバーガラス１２２の順に積層されている。本変形例においても、照明装置１２１に換えて、有機ＥＬディスプレイパネル１２６等の表示パネルを採用することができる。

照明装置１２１から照射された光Ｌ１は、カバーガラス１２２を透過した後、指Ｆｇで反射する。指Ｆｇで反射した光Ｌ２は、カバーガラス１２２を透過し、さらに、照明装置１２１を透過する。検出装置１は、照明装置１２１を透過した光Ｌ２を受光することで、指紋検出等、生体に関する情報を検出することができる。

図３は、実施形態に係る検出装置を示す平面図である。図３に示すように、検出装置１は、基板２１と、センサ部１０と、第１ゲート線駆動回路１５Ａと、第２ゲート線駆動回路１５Ｂと、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。

基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源電位Ｖｓｆや基準電位Ｖｃｏｍ（図５参照）等の電圧信号をセンサ部１０、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６に供給する。

基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出素子３と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、検出素子３と重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の外周との間の領域である。第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６は、周辺領域ＧＡに設けられる。

センサ部１０の複数の検出素子３は、それぞれ、光電変換素子３０を有する光センサである。光電変換素子３０は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する。より具体的には、光電変換素子３０は、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードである。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有する光電変換素子３０は、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂから供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数の光電変換素子３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数の検出素子３からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。

第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、検出領域ＡＡを第１方向Ｄｘに挟んで配置される。これに限定されず、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、一つの回路として形成され、検出領域ＡＡの一方の辺に沿って配置されていてもよい。

なお、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。

図４は、実施形態に係る検出装置の構成例を示すブロック図である。図４に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれる。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれる。

検出制御回路１１は、第１ゲート線駆動回路１５Ａ、第２ゲート線駆動回路１５Ｂ、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂに供給する。また、検出制御回路１１は、検出処理を行う検出期間において、選択信号ＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。

第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、各種制御信号に基づいて複数のゲート線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図５参照））を駆動する回路である。第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂは、ゲート線に接続された複数の光電変換素子３０を選択する。

信号線選択回路１６は、複数の出力信号線ＳＬ（図５参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、検出素子３からの検出信号Ｖｄｅｔを検出部４０に出力する。なお、信号線選択回路１６は無くてもよい。この場合、出力信号線ＳＬは、検出回路４８と直接接続されてもよい。

検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ：Analog Front End）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。

信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇの表面の凹凸たる指紋を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇの血管像、脈波、脈拍、血中酸素飽和度等である。なお、本実施形態においては、検出装置は指Ｆｇ（指紋）を被検出体（検出対象）としているが、被検出体としては指Ｆｇのみならず、掌や手首、足裏等、生体の一部で有ればその部位は問わない。

記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。

座標抽出回路４５は、信号処理回路４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。

次に、検出装置１の回路構成例及び動作例について説明する。図５は、複数の検出素子を示す回路図である。図５に示すように、検出素子３は、光電変換素子３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。また、検出素子３には、検出駆動線（ゲート線）としてリセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄが設けられ、信号読出用の配線として出力信号線ＳＬが設けられている。

リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ及び出力信号線ＳＬは、それぞれ、複数の検出素子３に接続される。具体的には、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、第１方向Ｄｘ（図３参照）に延在し、第１方向Ｄｘに配列された複数の検出素子３と接続される。また、出力信号線ＳＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の検出素子３に接続される。出力信号線ＳＬは、複数のトランジスタ（読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆ）からの信号が出力される配線である。

リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つの光電変換素子３０に対応して設けられる。検出素子３が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

光電変換素子３０のアノードには、基準電位Ｖｃｏｍが印加される。光電変換素子３０のカソードは、ノードＮ１に接続される。ノードＮ１は、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。光電変換素子３０に光が照射された場合、光電変換素子３０から出力された信号（電荷）は、ノードＮ１に形成される容量素子に蓄積される。

リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔが、第１ゲート線駆動回路１５Ａから供給されるリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる。基準電位Ｖｃｏｍは、リセット電位Ｖｒｓｔよりも低い電位を有しており、光電変換素子３０は、逆バイアス駆動される。

ソースフォロワトランジスタＭｓｆは、電源電位Ｖｓｆが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、光電変換素子３０で発生した信号（電荷）に応じた信号（電圧）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、光電変換素子３０で発生した信号（電荷）に応じた信号電圧を読出トランジスタＭｒｄに出力する。

読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬとの間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄが、第２ゲート線駆動回路１５Ｂから供給される読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、光電変換素子３０で発生した信号（電荷）に応じた信号（電圧）が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。

なお、図５では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄをそれぞれシングルゲート構造としたが、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成された、所謂ダブルゲート構造でもよく、３つ以上のトランジスタが直列に接続された構成であっても良い。また、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つのトランジスタを有していてもよく、４つ以上のトランジスタを有していてもよい。

図６は、検出期間における検出素子の動作例を示すタイミング波形図である。図６に示すように、検出素子３は、検出期間において、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔの順に検出を実行する。電源回路１０３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔに亘って、基準電位Ｖｃｏｍを光電変換素子３０のアノードに供給する。

制御回路１０２は、時刻ｔ０に、リセット制御走査線ＧＬｒｓｔに供給されるリセット制御信号ＲＳＴをハイ（高レベル電圧）とし、リセット期間Ｐｒｓｔが開始する。リセット期間Ｐｒｓｔにおいて、リセットトランジスタＭｒｓｔがオン（導通状態）となり、ノードＮ１の電位がリセット電位Ｖｒｓｔの電位に上昇する。これにより、光電変換素子３０は、リセット電位Ｖｒｓｔと基準電位Ｖｃｏｍとの電位差で逆バイアスされる。また、読出トランジスタＭｒｄがオフ（非導通状態）であるため、ソースフォロワトランジスタＭｓｆのソースが電源電位Ｖｓｆにより充電され、ノードＮ２の電位が上昇する。

制御回路１０２は、時刻ｔ１に、読出制御走査線ＧＬｒｄに供給される読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、ノードＮ２の電位は（Ｖｒｓｔ－Ｖｔｈｓｆ）となる。なお、Ｖｔｈｓｆは、ソースフォロワトランジスタＭｓｆのしきい値電圧Ｖｔｈｓｆである。

制御回路１０２は、時刻ｔ２に、リセット制御信号ＲＳＴをロウ（低レベル電圧）とし、リセット期間Ｐｒｓｔが終了し、蓄積期間Ｐｃｈが開始する。蓄積期間Ｐｃｈにおいて、リセットトランジスタＭｒｓｔがオフ（非導通状態）となる。ノードＮ１の電位は、光電変換素子３０に照射された光に応じた信号が蓄積されて、（Ｖｒｓｔ－Ｖｐｈｏｔｏ）に低下する。なお、Ｖｐｈｏｔｏは、光電変換素子３０に照射された光に応じた信号（電圧変動分）である。

時刻ｔ３において出力信号線ＳＬから出力される検出信号Ｖｄｅｔ１の電位は、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ）となる。Ｖｒｄｏｎは、読出トランジスタＭｒｄのオン抵抗に起因する電圧降下である。

制御回路１０２は、時刻ｔ３に、読出制御信号ＲＤをロウ（低レベル電圧）とする。これにより、読出トランジスタＭｒｄがオフ（非導通状態）となり、ノードＮ２の電位は（Ｖｒｓｔ－Ｖｔｈｓｆ）で一定となる。また、出力信号線ＳＬから出力される検出信号Ｖｄｅｔの電位はロウ（低レベル電圧）となるように負荷が与えられている。

制御回路１０２は、時刻ｔ４に、読出制御信号ＲＤをハイ（高レベル電圧）とする。これにより、読出トランジスタＭｒｄがオン（導通状態）となり、蓄積期間Ｐｃｈが終了し、読出期間Ｐｄｅｔが開始する。ノードＮ２の電位は、信号Ｖｐｈｏｔｏに応じて、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｐｈｏｔｏ）に変化する。読出期間Ｐｄｅｔに出力される検出信号Ｖｄｅｔ２の電位は、時刻ｔ３に取得された検出信号Ｖｄｅｔ１の電位から信号Ｖｐｈｏｔｏ分低下し、（Ｖｒｓｔ－Ｖｔｈｓｆ－Ｖｒｄｏｎ－Ｖｐｈｏｔｏ）となる。

検出部４０は、時刻ｔ３での検出信号Ｖｄｅｔ１と、時刻ｔ５での検出信号Ｖｄｅｔ２との差分の信号（Ｖｐｈｏｔｏ）に基づいて、光電変換素子３０に照射された光を検出できる。図６では、１つの検出素子３の動作例を示しているが、第１ゲート線駆動回路１５Ａ及び第２ゲート線駆動回路１５Ｂが、それぞれ、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄを順次、時分割的に走査することで、検出領域ＡＡ全体の検出素子３で検出することができる。

図７は、検出期間におけるリセット制御信号の出力タイミングの一例を示すタイミングチャートである。

図７に示すように、検出期間の開始時において時刻ｔ１０にスタート信号ＳＴＶが「Ｈ」（高レベル電圧）に制御され、クロック信号ＣＫの立ち上がりごとに順次リセット制御信号ＲＳＴ＜１＞，ＲＳＴ＜２＞，ＲＳＴ＜３＞，・・・が「Ｈ」（高レベル電圧）に制御される。リセット制御信号ＲＳＴ＜１＞の「Ｈ」（高レベル電圧）期間が、検出領域ＡＡの第１方向Ｄｘに配列された複数の検出素子３の１行目におけるリセット期間Ｐｒｓｔ＜１＞に対応し、リセット制御信号ＲＳＴ＜２＞の「Ｈ」（高レベル電圧）期間が、検出領域ＡＡの第１方向Ｄｘに配列された複数の検出素子３の２行目におけるリセット期間Ｐｒｓｔ＜２＞に対応し、リセット制御信号ＲＳＴ＜３＞の「Ｈ」（高レベル電圧）期間が、検出領域ＡＡの第１方向Ｄｘに配列された複数の検出素子３の３行目におけるリセット期間Ｐｒｓｔ＜３＞に対応する。

図８は、リセット期間における検出素子の動作を説明する図である。上述したように、光電変換素子３０は、リセット期間Ｐｒｓｔにおいて逆バイアスされる。このとき、光電変換素子３０は、リセット電位Ｖｒｓｔと基準電位Ｖｃｏｍとの電位差である逆バイアス電圧Ｖｐｎが印加される。これにより、光電変換素子３０に逆バイアス電流Ｉｐｎが流れる。

図９Ａ、図９Ｂ、図９Ｃは、ＰＩＮフォトダイオードの逆バイアス電圧と逆バイアス電流との関係を示す図である。図９Ａは、逆バイアス電圧Ｖｐｎが相対的に小さい場合の逆バイアス電流の時間変化を示している。図９Ｃは、逆バイアス電圧Ｖｐｎが相対的に大きい場合の逆バイアス電流の時間変化を示している。図９Ｂは、逆バイアス電圧Ｖｐｎが図９Ａに示す例よりも大きく、図９Ｃに示す例よりも小さい場合の逆バイアス電流の時間変化を示している。図９Ａ、図９Ｂ、図９Ｃに示す例において、実線は明部領域における逆バイアス電流Ｉｐｎの時間変化を示し、破線は暗部領域における逆バイアス電流Ｉｐｎの時間変化を示している。また、図９Ａ、図９Ｂ、図９Ｃでは、逆バイアス電流Ｉｐｎのバラツキ幅の相対的な大きさを概念的に実線矢示及び破線矢示している。

一般に、検出素子３の光電変換素子３０を構成するＰＩＮフォトダイオードは、図９Ａ、図９Ｂ、図９Ｃに示すように、逆バイアス電圧Ｖｐｎが大きいほど逆バイアス電流Ｉｐｎのバラツキが大きい。このため、光電変換素子３０に印加する逆バイアス電圧Ｖｐｎは、より小さい方が好ましい。

一方で、ＰＩＮフォトダイオードは、図９Ａ、図９Ｂ、図９Ｃに示すように、逆バイアス電圧Ｖｐｎが小さいほど、逆バイアス電圧Ｖｐｎを印加してから逆バイアス電流Ｉｐｎが安定するまでの時間が長くなる。このため、例えば、検出精度を向上するために複数フレーム（複数回）に亘り検出信号Ｖｄｅｔを取得する場合、各フレームで取得した検出信号Ｖｄｅｔの値が変化して正確な検出処理が出来なくなる可能性がある。

本開示では、図７に示す検出期間の前に、検出期間において光電変換素子３０に印加する逆バイアス電圧Ｖｐｎよりも大きい初期化電圧を印加する初期化期間を設けることにより、検出期間における逆バイアス電流Ｉｐｎの安定時間を短縮し、検出精度の低下を抑制する。以下、検出期間の前の初期化期間において、検出期間に光電変換素子３０に印加する逆バイアス電圧Ｖｐｎよりも大きい初期化電圧を印加する構成及び動作について説明する。

（実施形態１）
図１０は、実施形態１に係る検出装置の初期化回路の一構成例を示す図である。図１１は、実施形態１に係る検出装置の初期化回路を適用した構成の具体例を示す図である。図１２は、実施形態１に係る検出装置の初期化回路の動作を説明するタイミングチャートである。図１３は、実施形態１に係る検出装置の初期化回路を適用した場合のＰＩＮフォトダイオードの逆バイアス電圧と逆バイアス電流との関係を示す図である。

図１０に示すように、初期化回路１７は、リセットトランジスタＭｒｓｔ＜ｍ，ｎ＞を介して光電変換素子３０のカソード（ノードＮ１）にリセット電位Ｖｒｓｔ（第１電位）を印加する第１トランジスタＴｒ１と、リセットトランジスタＭｒｓｔ＜ｍ，ｎ＞を介して光電変換素子３０のカソード（ノードＮ１）にリセット電位Ｖｒｓｔ（第１電位）よりも高い高電位ＶＧＨ（第２電位）を印加する第２トランジスタＴｒ２と、第１トランジスタＴｒ１と第２トランジスタＴｒ２との制御論理を反転する論理反転回路ＩＮＶと、を含む。言い換えると、初期化回路１７は、光電変換素子３０のカソードにリセット電位Ｖｒｓｔ（第１電位）を供給することによって、光電変換素子３０に逆バイアス電圧を印加する配線（第１配線）を備えると共に、光電変換素子３０のカソードにリセット電位Ｖｒｓｔ（第１電位）よりも高い高電位ＶＧＨ（第２電位）を供給することによって、光電変換素子３０により高い逆バイアス電圧である初期化電圧を印加する配線（第２配線）を備えている。さらに、初期化回路１７は、リセット電位Ｖｒｓｔ（第１電位）を供給する配線（第１配線）と高電位ＶＧＨ（第２電位）を供給する配線（第２配線）との何れか一方を検出素子３に接続するスイッチ回路（第１トランジスタＴｒ１、第２トランジスタＴｒ２、及び論理反転回路ＩＮＶ）を備えている。高電位ＶＧＨ（第２電位）は、例えば電源電位Ｖｓｆであっても良い。

初期化回路１７は、図１１に示すように、検出領域ＡＡの第２方向Ｄｙに配列された複数の検出素子３の各列ごとに第１トランジスタＴｒ１及び第２トランジスタＴｒ２を有する構成であっても良いし、検出領域ＡＡの第２方向Ｄｙに配列された複数の検出素子３の複数列ごとに第１トランジスタＴｒ１及び第２トランジスタＴｒ２を有する構成であっても良い。

初期化回路１７は、周辺領域ＧＡに設けられる。具体的に、図１１に示す構成において、初期化回路１７は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられる。また、初期化回路１７は、例えば、センサ部１０と検出回路４８との間に設けられる態様であっても良い。

図１０及び図１１に示すように、初期化回路１７は、初期化信号ＩＮＩＴが入力される。第２トランジスタＴｒ２のゲートには、初期化信号ＩＮＩＴが入力され、第１トランジスタＴｒ１のゲートには、初期化信号ＩＮＩＴが論理反転回路ＩＮＶにより論理反転した信号が入力される。初期化信号ＩＮＩＴは、初期化期間において「Ｈ」（高レベル電圧）に制御された後、「Ｌ」（低レベル電圧）に制御される。初期化信号ＩＮＩＴは、例えば検出制御回路１１（図４参照）から出力される態様であっても良い。さらに、初期化信号ＩＮＩＴは、例えば、信号線選択回路１６を有する構成では、検出期間において供給される選択信号ＡＳＷを用いても良い。この場合、選択信号ＡＳＷは、初期化期間において「Ｈ」（高レベル電圧）に制御された後、「Ｌ」（低レベル電圧）に制御される態様であれば良い。

図１２に示すように、検出期間の直前に設けられる初期化期間において、初期化信号ＩＮＩＴ及びリセット制御信号ＲＳＴ＜ｎ＞が「Ｈ」（高レベル電圧）に制御され、ノードＮ１の電位ＶＮ１＜ｍ，ｎ＞が第２トランジスタＴｒ２を介して印加される高電位ＶＧＨ（第２電位）となり、光電変換素子３０のカソードにリセット電位Ｖｒｓｔ（第１電位）よりも高い高電位ＶＧＨ（第２電位）が印加される。これにより、光電変換素子３０は、カソード（ノードＮ１）に印加された高電位ＶＧＨ（第２電位）とアノードに印加された基準電位Ｖｃｏｍとの差電圧（電位差）により逆バイアスされる（Ｖｐｎ＜ｍ，ｎ＞＝ＶＧＨ－Ｖｃｏｍ）。

その後、初期化信号ＩＮＩＴが「Ｌ」（低レベル電圧）に制御され、ノードＮ１の電位ＶＮ１＜ｍ，ｎ＞が第１トランジスタＴｒ１を介して印加されるリセット電位Ｖｒｓｔ（第１電位）となる。これにより、光電変換素子３０は、カソード（ノードＮ１）に印加されたリセット電位Ｖｒｓｔ（第１電位）とアノードに印加された基準電位Ｖｃｏｍとの差電圧（電位差）により逆バイアスされる（Ｖｐｎ＜ｍ，ｎ＞＝Ｖｒｓｔ－Ｖｃｏｍ）。

なお、図１２では、基準電位Ｖｃｏｍが正電位（Ｖｃｏｍ＞ＧＮＤ）である例を示したが、基準電位ＶｃｏｍはＧＮＤ電位あるいは負電位（Ｖｃｏｍ≦ＧＮＤ）であっても良い。また、初期化回路１７の構成は図１０及び図１１に示す構成に限定されず、初期化期間において検出期間よりも大きい逆バイアス電圧Ｖｐｎ（初期化電圧）が光電変換素子３０に印加される態様であれば良い。また、第１トランジスタＴｒ１のゲートに初期化信号ＩＮＩＴが入力され、第２トランジスタＴｒ２のゲートに初期化信号ＩＮＩＴが論理反転回路ＩＮＶにより論理反転した信号が入力される態様であっても良い。この場合、初期化信号ＩＮＩＴは、初期化期間において「Ｌ」（低レベル電圧）に制御された後、「Ｈ」（高レベル電圧）に制御される態様であれば良い。さらに、論理反転回路ＩＮＶは必ずしも必要ではなく、例えば、初期化信号ＩＮＩＴに加えて、初期化信号ＩＮＩＴを論理反転した信号ＸＩＮＩＴが入力される態様であっても良い。

上述したように、実施形態１では、検出期間の前の初期化期間においてリセット電位Ｖｒｓｔ（第１電位）よりも高い高電位ＶＧＨ（第２電位）を光電変換素子３０のカソードに印加する。これにより、初期化期間において検出期間よりも大きい逆バイアス電圧Ｖｐｎ（初期化電圧）が光電変換素子３０に印加される。この結果として、図１３に示すように、検出期間における逆バイアス電流Ｉｐｎの安定時間が短縮され、複数フレーム（複数回）に亘り検出信号Ｖｄｅｔを取得する際の検出精度の低下を抑制することができる。

（実施形態２）
図１４は、実施形態２に係る検出装置の初期化回路の一構成例を示す図である。図１５は、実施形態２に係る検出装置の初期化回路を適用した構成の具体例を示す図である。図１６は、実施形態２に係る検出装置の初期化回路の動作を説明するタイミングチャートである。

実施形態２に係る初期化回路１７ａは、図１４に示すように、光電変換素子３０のアノードＰＤ＜ｍ，ｎ＞（ａｎｏｄｅ）に基準電位Ｖｃｏｍ（第１電位）を印加する第１トランジスタＴｒ１ａと、光電変換素子３０のアノードＰＤ＜ｍ，ｎ＞（ａｎｏｄｅ）に基準電位Ｖｃｏｍ（第１電位）よりも低い低電位ＶＧＬ（第２電位）を印加する第２トランジスタＴｒ２ａと、第１トランジスタＴｒ１ａと第２トランジスタＴｒ２ａとの制御論理を反転する論理反転回路ＩＮＶａと、を含む。言い換えると、初期化回路１７ａは、光電変換素子３０のアノードに基準電位Ｖｃｏｍ（第１電位）を供給することによって、光電変換素子３０に逆バイアス電圧を印加する配線（第１配線）を備えると共に、光電変換素子３０のアノードに基準電位Ｖｃｏｍ（第１電位）よりも低い低電位ＶＧＬ（第２電位）を供給することによって、光電変換素子３０により高い逆バイアス電圧である初期化電圧を印加する配線（第２配線）を備えている。さらに、初期化回路１７ａは、基準電位Ｖｃｏｍ（第１電位）を供給する配線（第１配線）と低電位ＶＧＬ（第２電位）を供給する配線（第２配線）との何れか一方を検出素子３に接続するスイッチ回路（第１トランジスタＴｒ１、第２トランジスタＴｒ２、及び論理反転回路ＩＮＶ）を備えている。低電位ＶＧＬ（第２電位）は、例えばＧＮＤ電位であっても良い。

初期化回路１７ａは、図１５に示すように、検出領域ＡＡの第２方向Ｄｙに配列された複数の検出素子３の各列ごとに第１トランジスタＴｒ１ａ及び第２トランジスタＴｒ２ａを有する構成であっても良いし、検出領域ＡＡの第２方向Ｄｙに配列された複数の検出素子３の複数列ごとに第１トランジスタＴｒ１ａ及び第２トランジスタＴｒ２ａを有する構成であっても良い。

初期化回路１７ａは、周辺領域ＧＡに設けられる。具体的に、図１５に示す構成においては、初期化回路１７ａは、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられる。また、初期化回路１７ａは、例えば、センサ部１０と検出回路４８との間に設けられる態様であっても良い。

図１４及び図１５に示すように、初期化回路１７ａは、初期化信号ＩＮＩＴが入力される。第２トランジスタＴｒ２ａのゲートには、初期化信号ＩＮＩＴが入力され、第１トランジスタＴｒ１ａのゲートには、初期化信号ＩＮＩＴが論理反転回路ＩＮＶにより論理反転した信号が入力される。初期化信号ＩＮＩＴは、初期化期間において「Ｈ」（高レベル電圧）に制御され、検出期間において「Ｌ」（低レベル電圧）に制御される。初期化信号ＩＮＩＴは、例えば検出制御回路１１（図４参照）から出力される態様であっても良い。さらに、初期化信号ＩＮＩＴは、例えば、信号線選択回路１６を有する構成では、検出期間において供給される選択信号ＡＳＷを用いても良い。この場合、選択信号ＡＳＷは、初期化期間において「Ｈ」（高レベル電圧）に制御された後、「Ｌ」（低レベル電圧）に制御される態様であれば良い。

図１６に示すように、検出期間の直前に設けられる初期化期間において、初期化信号ＩＮＩＴ及びリセット制御信号ＲＳＴ＜ｎ＞が「Ｈ」（高レベル電圧）に制御され、光電変換素子３０のアノードに第２トランジスタＴｒ２ａを介して基準電位Ｖｃｏｍ（第１電位）よりも低い低電位ＶＧＬ（第２電位）が印加される。これにより、光電変換素子３０は、カソード（ノードＮ１）に印加されたリセット電位Ｖｒｓｔとアノードに印加された低電位ＶＧＬ（第２電位）との差電圧（電位差）により逆バイアスされる（Ｖｐｎ＜ｍ，ｎ＞＝Ｖｒｓｔ－ＶＧＬ）。

その後、初期化信号ＩＮＩＴが「Ｌ」（低レベル電圧）に制御され、光電変換素子３０のアノードの電位が第１トランジスタＴｒ１ａを介して印加される基準電位Ｖｃｏｍ（第１電位）となる。これにより、光電変換素子３０は、カソード（ノードＮ１）に印加されたリセット電位Ｖｒｓｔとアノードに印加された基準電位Ｖｃｏｍ（第１電位）との差電圧（電位差）により逆バイアスされる（Ｖｐｎ＜ｍ，ｎ＞＝Ｖｒｓｔ－Ｖｃｏｍ）。

なお、図１６では、基準電位Ｖｃｏｍが正電位（Ｖｃｏｍ＞ＧＮＤ）であり、且つ低電位ＶＧＬ（第２電位）が正電位（Ｖｃｏｍ＞ＶＧＬ＞ＧＮＤ）である例を示したが、低電位ＶＧＬ（第２電位）はＧＮＤ電位あるいは負電位（ＶＧＬ≦ＧＮＤ）であっても良い。また、基準電位ＶｃｏｍはＧＮＤ電位あるいは負電位（Ｖｃｏｍ≦ＧＮＤ）であっても良い。この場合、低電位ＶＧＬ（第２電位）は基準電位Ｖｃｏｍよりも低い負電位（ＶＧＬ＜Ｖｃｏｍ≦ＧＮＤ）であれば良い。また、初期化回路１７ａの構成は図１４及び図１５に示す構成に限定されず、初期化期間において検出期間よりも大きい逆バイアス電圧Ｖｐｎ（初期化電圧）が光電変換素子３０に印加される態様であれば良い。また、第１トランジスタＴｒ１のゲートに初期化信号ＩＮＩＴが入力され、第２トランジスタＴｒ２のゲートに初期化信号ＩＮＩＴが論理反転回路ＩＮＶにより論理反転した信号が入力される態様であっても良い。この場合、初期化信号ＩＮＩＴは、初期化期間において「Ｌ」（低レベル電圧）に制御された後、「Ｈ」（高レベル電圧）に制御される態様であれば良い。さらに、論理反転回路ＩＮＶａは必ずしも必要ではなく、例えば、初期化信号ＩＮＩＴに加えて、初期化信号ＩＮＩＴを論理反転した信号ＸＩＮＩＴが入力される態様であっても良い。

上述したように、実施形態２では、検出期間の前の初期化期間において基準電位Ｖｃｏｍ（第１電位）よりも低い低電位ＶＧＬ（第２電位）を光電変換素子３０のアノードに印加する。これにより、初期化期間において検出期間よりも大きい逆バイアス電圧Ｖｐｎ（初期化電圧）が光電変換素子３０に印加される。この結果として、実施形態１と同様、図１３に示すように、検出期間における逆バイアス電流Ｉｐｎの安定時間が短縮され、複数フレーム（複数回）に亘り検出信号Ｖｄｅｔを取得する際の検出精度の低下を抑制することができる。

以上、本開示の好適な実施の形態を説明したが、本開示はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本開示の趣旨を逸脱しない範囲で種々の変更が可能である。本開示の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本開示の技術的範囲に属する。

１ 検出装置
３ 検出素子
１０ センサ部
１５Ａ 第１ゲート線駆動回路
１５Ｂ 第２ゲート線駆動回路
１６ 信号線選択回路
１７ 初期化回路
２１ 基板
３０ 光電変換素子
４８ 検出回路
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＬｒｓｔ リセット制御走査線
ＧＬｒｄ 読出制御走査線
ＩＮＶ，ＩＮＶａ 論理反転回路
Ｍｒｓｔ リセットトランジスタ
Ｍｒｄ 読出トランジスタ
Ｍｓｆ ソースフォロワトランジスタ
ＲＳＴ リセット制御信号
ＲＤ 読出制御信号
ＳＬ 出力信号線
Ｔｒ１，Ｔｒ１ａ 第１トランジスタ
Ｔｒ２，Ｔｒ２ａ 第２トランジスタ
Ｖｃｏｍ 基準電位
ＶＧＨ 高電位（第１電位）
ＶＧＬ 低電位（第２電位）
Ｖｒｓｔ リセット電位
Ｖｓｆ 電源電位

Claims (5)

1. 検出領域にマトリクス状に配列され、検出を行う際に逆バイアス電圧が印加される光電変換素子を備えた複数の検出素子と、
   前記光電変換素子に前記逆バイアス電圧を印加する前に、前記光電変換素子に前記逆バイアス電圧よりも大きい初期化電圧を印加する初期化回路と、
   を備える、
   検出装置。
2. 前記初期化回路は、
   前記光電変換素子のカソードに第１電位を印加する第１トランジスタと、
   前記光電変換素子のカソードに前記第１電位よりも高い第２電位を印加する第２トランジスタと、
   を含む、
   請求項１に記載の検出装置。
3. 前記初期化回路は、
   前記光電変換素子のアノードに第１電位を印加する第１トランジスタと、
   前記光電変換素子のアノードに前記第１電位よりも低い第２電位を印加する第２トランジスタと、
   を含む、
   請求項１に記載の検出装置。
4. 前記検出素子は、
   前記光電変換素子のカソードにリセット電位を与えるリセットトランジスタと、
   前記光電変換素子で発生した電位に応じた信号を出力するソースフォロワトランジスタと、
   前記ソースフォロワトランジスタの出力信号を読み出す読出トランジスタと、
   を備える、
   請求項１から３の何れか一項に記載の検出装置。
5. 検出領域にマトリクス状に配列され、検出を行う際に逆バイアス電圧が印加される光電変換素子を備えた複数の検出素子と、
   前記複数の検出素子を初期化する初期化回路と、
   を備え、
   前記初期化回路は、
   前記光電変換素子に前記逆バイアス電圧を供給する第１配線と、
   前記光電変換素子に前記逆バイアス電圧よりも大きい初期化電圧を供給する第２配線と、
   前記第１配線と前記第２配線との何れか一方を前記複数の検出素子に接続するスイッチ回路と、
   を備える、
   検出装置。

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