JP2022180141A - 検出装置 - Google Patents

Abstract

【課題】検出精度を向上させることができる検出装置を提供する。【解決手段】検出装置は、検出領域にマトリクス状に配列された複数の検出素子と、第１方向に並ぶ複数の検出素子に接続された複数の走査線と、第１方向とは異なる第２方向に並ぶ複数の検出素子に接続され、検出素子からの検出信号が出力される複数の出力信号線と、出力信号線を介して検出信号が供給される検出回路と、少なくとも検出回路に検出信号を供給する出力信号線の選択と非選択とを切り換えるための選択信号を出力する制御回路と、を備える。制御回路は、選択されている出力信号線とは異なる、非選択とされている出力信号線の電荷を放電させる。【選択図】図４

Description

本発明は、検出装置に関する。

例えば、検出用の光電変換素子としてＰＩＮ（Positive Intrinsic Negative Diode）型のフォトダイオードを用いた光電変換装置が知られている（例えば、特許文献２参照）。このような光電変換装置は、光電変換部で発生した信号電荷をゲートで受ける電界効果トランジスタを有し、当該電界効果トランジスタによって信号電荷に応じた信号電圧を信号線に読み出すソースフォロワ回路を画素ごとに設け、光電変換部で光電変換された入力情報に基づく電荷を外部容量へ転送し、当該外部容量にて信号電圧に変換する。

また、例えば、ダブルゲートＴＦＴを撮像素子として、ゲート周期（走査線の選択周期）ごとにデータ線（信号線）電位のディスチャージ、プリチャージ、放電、電位取得を行う画像読取装置（検出装置）が知られている（例えば、特許文献２参照）。特許文献２では、飽和電圧に至るまでの時間を短縮して、高速なデータ取得を実現する技術が開示されている。

特開２０１１－１００５４号公報 特開２０１８－１４５９４号公報

近年、検出装置の大型化や検出解像度の高精細化に伴い、配線負荷が増加し、検出される信号の検出精度が低下する可能性がある。

本発明は、検出精度を向上させることができる検出装置を提供することを目的とする。

本発明の一態様に係る検出装置は、検出領域にマトリクス状に配列された複数の検出素子と、第１方向に並ぶ複数の前記検出素子に接続された複数の走査線と、前記第１方向とは異なる第２方向に並ぶ複数の前記検出素子に接続され、該検出素子からの検出信号が出力される複数の出力信号線と、前記出力信号線を介して前記検出信号が供給される検出回路と、少なくとも前記検出回路に検出信号を供給する出力信号線の選択と非選択とを切り換えるための選択信号を出力する制御回路と、を備え、前記制御回路は、選択されている出力信号線とは異なる、非選択とされている出力信号線の電荷を放電させる。

本発明の一態様に係る検出装置は、検出領域に配列された検出素子と、前記検出素子に接続されたスイッチと、前記スイッチに接続され前記スイッチの開閉を制御する走査線と、前記スイッチに接続された出力信号線と、前記出力信号線を介して前記検出素子からの検出信号が供給される検出回路と、を備え、前記スイッチを介して前記検出素子と前記信号線が電気的に接続されているときに、前記検出回路で前記検出信号を読み出しているとき以外の期間は前記出力信号線に所定の電位を与える。

図１Ａは、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。 図１Ｂは、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。 図２は、実施形態に係る検出装置を示す平面図である。 図３は、実施形態に係る検出装置の構成例を示すブロック図である。 図４は、実施形態１に係る検出装置の回路構成の一例を示す回路図である。 図５は、実施形態１に係る検出装置の動作例を示すタイミング波形図である。 図６Ａは、第１信号線選択回路及び第２信号線選択回路の状態例を示す図である。 図６Ｂは、第１信号線選択回路及び第２信号線選択回路の状態例を示す図である。 図６Ｃは、第１信号線選択回路及び第２信号線選択回路の状態例を示す図である。 図６Ｄは、第１信号線選択回路及び第２信号線選択回路の状態例を示す図である。 図７は、比較例に係る検出装置の回路構成の一例を示す回路図である。 図８Ａは、比較例に係る出力信号線電位の変化を示す図である。 図８Ｂは、実施形態１に係る出力信号線電位の変化を示す図である。 図９は、実施形態２に係る検出装置の回路構成の一例を示す回路図である。 図１０は、実施形態２に係る出力信号線電位の変化を示す図である。 図１１は、実施形態２の変形例に係る検出装置の回路構成の一例を示す回路図である。

本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。なお、以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。また、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。

本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。

図１は、実施形態に係る検出装置を有する照明装置付き検出機器の概略断面構成を示す断面図である。図１に示すように、照明装置付き検出機器１２０は、検出装置１と、照明装置１２１と、カバーガラス１２２とを有する。検出装置１の表面に垂直な方向において、照明装置１２１、検出装置１、カバーガラス１２２の順に積層されている。

照明装置１２１は、光を照射する光照射面１２１ａを有し、光照射面１２１ａから検出装置１に向けて光Ｌ１を照射する。照明装置１２１は、バックライトである。照明装置１２１は、例えば、検出領域ＡＡに対応する位置に設けられた導光板と、導光板の一方端又は両端に並ぶ複数の光源とを有する、いわゆるサイドライト型のバックライトであってもよい。光源として、例えば、所定の色の光を発する発光ダイオード（ＬＥＤ：Light Emitting Diode）が用いられる。また、照明装置１２１は、検出領域ＡＡの直下に設けられた光源（例えば、ＬＥＤ）を有する、いわゆる直下型のバックライトであっても良い。また、照明装置１２１は、バックライトに限定されず、検出装置１の側方や上方に設けられていてもよく、指Ｆｇの側方や上方から光Ｌ１を照射してもよい。

検出装置１は、照明装置１２１の光照射面１２１ａと対向して設けられる。照明装置１２１から照射された光Ｌ１は、検出装置１及びカバーガラス１２２を透過する。検出装置１は、カバーガラス１２２と空気との界面で反射した光Ｌ２を検出することで、検出対象（図１に示す例では、指Ｆｇの表面の凹凸（例えば、指紋））を検出できる。照明装置１２１からの光Ｌ１の色は、検出対象に応じて異ならせてもよい。

カバーガラス１２２は、検出装置１及び照明装置１２１を保護するための部材であり、検出装置１及び照明装置１２１を覆っている。カバーガラス１２２は、例えばガラス基板である。なお、カバーガラス１２２はガラス基板に限定されず、樹脂基板等であってもよい。また、カバーガラス１２２が設けられていなくてもよい。この場合、検出装置１の表面に保護層が設けられ、検出対象（ここでは、指Ｆｇ）は検出装置１の保護層に接する。

照明装置付き検出機器１２０は、照明装置１２１に換えて表示パネルが設けられていてもよい。表示パネルは、例えば、有機ＥＬディスプレイパネル（ＯＬＥＤ：Organic Light Emitting Diode）や無機ＥＬディスプレイ（マイクロＬＥＤ、ミニＬＥＤ）であってもよい。或いは、表示パネルは、表示素子として液晶素子を用いた液晶表示パネル（ＬＣＤ：Liquid Crystal Display）や、表示素子として電気泳動素子を用いた電気泳動型表示パネル（ＥＰＤ：Electrophoretic Display）であってもよい。

図１Ｂは、変形例に係る照明装置付き検出機器の概略断面構成を示す断面図である。図１Ｂに示すように、照明装置付き検出機器１２０Ａは、検出装置１の表面に垂直な方向において、検出装置１、照明装置１２１、カバーガラス１２２の順に積層されている。本変形例においても、照明装置１２１として、有機ＥＬディスプレイパネル等の表示パネルを採用することができる。

照明装置１２１から照射された光Ｌ１は、カバーガラス１２２を透過した後、指Ｆｇで反射する。指Ｆｇで反射した光Ｌ２は、カバーガラス１２２を透過し、さらに、照明装置１２１を透過する。検出装置１は、照明装置１２１を透過した光Ｌ２を受光することで、指紋検出等、生体に関する情報を検出することができる。

図２は、実施形態に係る検出装置を示す平面図である。図２に示すように、検出装置１は、基板２１と、センサ部１０と、走査線駆動回路１５と、信号線選択回路１６と、検出回路４８と、制御回路１０２と、電源回路１０３と、を有する。

基板２１には、配線基板１１０を介して制御基板１０１が電気的に接続される。配線基板１１０は、例えば、フレキシブルプリント基板やリジット基板である。配線基板１１０には、検出回路４８が設けられている。制御基板１０１には、制御回路１０２及び電源回路１０３が設けられている。制御回路１０２は、例えばＦＰＧＡ（Field Programmable Gate Array）である。制御回路１０２は、センサ部１０、走査線駆動回路１５及び信号線選択回路１６に制御信号を供給して、センサ部１０の検出動作を制御する。電源回路１０３は、電源電位Ｖｓｆ、リセット電位Ｖｒｓｔ、基準電位ＶＣＯＭ（図４参照）等の電圧信号をセンサ部１０、走査線駆動回路１５及び信号線選択回路１６に供給する。

基板２１は、検出領域ＡＡと、周辺領域ＧＡとを有する。検出領域ＡＡは、センサ部１０が有する複数の検出素子３と重なる領域である。周辺領域ＧＡは、検出領域ＡＡの外側の領域であり、検出素子３と重ならない領域である。すなわち、周辺領域ＧＡは、検出領域ＡＡの外周と基板２１の端部との間の領域である。走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。

センサ部１０の複数の検出素子３は、それぞれ、光電変換素子３０を有する光センサである。光電変換素子３０は、フォトダイオードであり、それぞれに照射される光に応じた電気信号を出力する光検出部である。より具体的には、光電変換素子３０は、ＰＩＮ（Positive Intrinsic Negative）フォトダイオードである。検出素子３は、検出領域ＡＡにマトリクス状に配列される。複数の検出素子３が有する光電変換素子３０は、走査線駆動回路１５から供給されるゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）に従って検出を行う。複数の光電変換素子３０は、それぞれに照射される光に応じた電気信号を、検出信号Ｖｄｅｔとして信号線選択回路１６に出力する。検出装置１は、複数の光電変換素子３０からの検出信号Ｖｄｅｔに基づいて生体に関する情報を検出する。

走査線駆動回路１５及び信号線選択回路１６は、周辺領域ＧＡに設けられる。具体的には、走査線駆動回路１５は、周辺領域ＧＡのうち第２方向Ｄｙに沿って延在する領域に設けられる。信号線選択回路１６は、周辺領域ＧＡのうち第１方向Ｄｘに沿って延在する領域に設けられ、センサ部１０と検出回路４８との間に設けられる。

なお、第１方向Ｄｘは、基板２１と平行な面内の一方向である。第２方向Ｄｙは、基板２１と平行な面内の一方向であり、第１方向Ｄｘと直交する方向である。なお、第２方向Ｄｙは、第１方向Ｄｘと直交しないで交差してもよい。また、第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向であり、基板２１の法線方向である。

図３は、実施形態に係る検出装置の構成例を示すブロック図である。図３に示すように、検出装置１は、さらに検出制御回路１１と検出部４０と、を有する。検出制御回路１１の機能の一部又は全部は、制御回路１０２に含まれても良い。また、検出部４０のうち、検出回路４８以外の機能の一部又は全部は、制御回路１０２に含まれても良い。

検出制御回路１１は、走査線駆動回路１５、信号線選択回路１６及び検出部４０にそれぞれ制御信号を供給し、これらの動作を制御する回路である。検出制御回路１１は、スタート信号ＳＴＶ、クロック信号ＣＫ等の各種制御信号を走査線駆動回路１５に供給する。また、検出制御回路１１は、第１選択信号ＡＳＷ、第２選択信号ｘＡＳＷ等の各種制御信号を信号線選択回路１６に供給する。

走査線駆動回路１５は、各種制御信号に基づいて複数のゲート線（読出制御走査線ＧＬｒｄ、リセット制御走査線ＧＬｒｓｔ（図４参照））を駆動する回路である。走査線駆動回路１５は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号（例えば、リセット制御信号ＲＳＴ、読出制御信号ＲＤ）を供給する。これにより、走査線駆動回路１５は、ゲート線に接続された複数の光電変換素子３０を選択する。

信号線選択回路１６は、複数の出力信号線ＳＬ（図４参照）を順次又は同時に選択するスイッチ回路である。信号線選択回路１６は、例えばマルチプレクサである。信号線選択回路１６は、検出制御回路１１から供給される第１選択信号ＡＳＷに基づいて、選択された出力信号線ＳＬと検出回路４８とを接続する。これにより、信号線選択回路１６は、光電変換素子３０の検出信号Ｖｄｅｔを検出部４０に出力する。また、本実施形態において、信号線選択回路１６は、検出制御回路１１から供給される第２選択信号ｘＡＳＷに基づいて、選択された出力信号線ＳＬ、すなわち、第１選択信号ＡＳＷに基づき検出回路４８に検出信号Ｖｄｅｔを供給する出力信号線ＳＬとして選択された出力信号線ＳＬとは異なる、検出回路４８に検出信号Ｖｄｅｔを供給する出力信号線ＳＬとして非選択とされた出力信号線ＳＬに出力線基準電位Ｖｉｃを供給する。信号線選択回路１６は、検出部４０に含まれる態様であっても良い。

検出部４０は、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、記憶回路４６と、検出タイミング制御回路４７と、を備える。検出タイミング制御回路４７は、検出制御回路１１から供給される制御信号に基づいて、検出回路４８と、信号処理回路４４と、座標抽出回路４５と、が同期して動作するように制御する。

検出回路４８は、例えばアナログフロントエンド回路（ＡＦＥ、Analog Front End）である。検出回路４８は、少なくとも検出信号増幅回路４２及びＡ／Ｄ変換回路４３の機能を有する信号処理回路である。検出信号増幅回路４２は、検出信号Ｖｄｅｔを増幅する。Ａ／Ｄ変換回路４３は、検出信号増幅回路４２から出力されるアナログ信号をデジタル信号に変換する。

信号処理回路４４は、検出回路４８の出力信号に基づいて、センサ部１０に入力された所定の物理量を検出する論理回路である。信号処理回路４４は、指Ｆｇが検出面に接触又は近接した場合に、検出回路４８からの信号に基づいて指Ｆｇや掌の表面の凹凸を検出できる。また、信号処理回路４４は、検出回路４８からの信号に基づいて生体に関する情報を検出してもよい。生体に関する情報は、例えば、指Ｆｇや掌の血管像、脈波、脈拍、血中酸素飽和度等である。

記憶回路４６は、信号処理回路４４で演算された信号を一時的に保存する。記憶回路４６は、例えばＲＡＭ（Random Access Memory）、レジスタ回路等であってもよい。

座標抽出回路４５は、信号処理回路４４において指Ｆｇの接触又は近接が検出されたときに、指Ｆｇ等の表面の凹凸の検出座標を求める論理回路である。また、座標抽出回路４５は、指Ｆｇや掌の血管の検出座標を求める論理回路である。座標抽出回路４５は、センサ部１０の各検出素子３から出力される検出信号Ｖｄｅｔを組み合わせて、指Ｆｇ等の表面の凹凸の形状を示す二次元情報を生成する。なお、座標抽出回路４５は、検出座標を算出せずにセンサ出力Ｖｏとして検出信号Ｖｄｅｔを出力してもよい。

（実施形態１）
次に、実施形態１に係る検出装置１の回路構成及び動作について説明する。図４は、実施形態１に係る検出装置の回路構成の一例を示す回路図である。図４では、複数の検出素子３を例示している。図４に示すように、検出素子３は、光電変換素子３０、リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆを有する。また、検出素子３には、検出駆動線（走査線）としてリセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄが設けられ、信号読出用の配線として出力信号線ＳＬが設けられている。

出力信号線ＳＬには、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆにバイアス電流Ｉｂを流すための電流源回路が接続されている。本実施形態において、読出トランジスタＭｒｄ及びソースフォロワトランジスタは、ＭＯＳトランジスタである。ＭｓｆソースフォロワトランジスタがＮ型ＭＯＳトランジスタの場合、バイアス電流Ｉｂはソースフォロワトランジスタのソースから出力信号線ＳＬに流れ出すようにする。ソースフォロワトランジスタがＰ型ＭＯＳトランジスタの場合、バイアス電流Ｉｂは出力信号線ＳＬからソースフォロワトランジスタのソースに流入するようにする。これにより、検出素子３によって出力信号線ＳＬに出力される検出信号Ｖｄｅｔを検出可能となる。この電流源回路は、検出回路４８内に設けられていても良いし、基板２１内に設けられていても良い。

図４では、Ｎ行Ｍ列目の検出素子３を、検出素子３（Ｎ，Ｍ）としている。具体的に、ｎ行ｍ列目の検出素子３を、検出素子３（ｎ，ｍ）と表し、ｎ行ｍ＋１列目の検出素子３を、検出素子３（ｎ，ｍ＋１）と表し、ｎ行ｍ＋２列目の検出素子３を、検出素子３（ｎ，ｍ＋２）と表している。また、ｎ＋１行ｍ列目の検出素子３を、検出素子３（ｎ＋１，ｍ）と表し、ｎ＋１行ｍ＋１列目の検出素子３を、検出素子３（ｎ＋１，ｍ＋１）と表し、ｎ＋１行ｍ＋２列目の検出素子３を、検出素子３（ｎ＋１，ｍ＋２）と表す。以下、検出素子３（ｎ，ｍ）、検出素子３（ｎ，ｍ＋１）、検出素子３（ｎ，ｍ＋２）、検出素子３（ｎ＋１，ｍ）、検出素子３（ｎ＋１，ｍ＋１）、及び検出素子３（ｎ＋１，ｍ＋２）で共通する説明では、検出素子３と表す。

また、図４では、ｎ行目で第１方向Ｄｘに並ぶ検出素子３（ｎ，ｍ）、検出素子３（ｎ，ｍ＋１）、及び検出素子３（ｎ，ｍ＋２）に接続されるリセット制御走査線ＧＬｒｓｔを、リセット制御走査線ＧＬｒｓｔ（ｎ）と表し、ｎ＋１行目で第１方向Ｄｘに並ぶ検出素子３（ｎ＋１，ｍ）、検出素子３（ｎ＋１，ｍ＋１）、及び検出素子３（ｎ＋１，ｍ＋２）に接続されるリセット制御走査線ＧＬｒｓｔを、リセット制御走査線ＧＬｒｓｔ（ｎ＋１）と表す。以下、リセット制御走査線ＧＬｒｓｔ（ｎ）、及びリセット制御走査線ＧＬｒｓｔ（ｎ＋１）で共通する説明では、リセット制御走査線ＧＬｒｓｔと表す。

また、図４では、ｎ行目で第１方向Ｄｘに並ぶ検出素子３（ｎ，ｍ）、検出素子３（ｎ，ｍ＋１）、及び検出素子３（ｎ，ｍ＋２）に接続される読出制御走査線ＧＬｒｄを、読出制御走査線ＧＬｒｄ（ｎ）と表し、ｎ＋１行目で第１方向Ｄｘに並ぶ検出素子３（ｎ＋１，ｍ）、検出素子３（ｎ＋１，ｍ＋１）、及び検出素子３（ｎ＋１，ｍ＋２）に接続される読出制御走査線ＧＬｒｄを、読出制御走査線ＧＬｒｄ（ｎ＋１）と表す。以下、読出制御走査線ＧＬｒｄ（ｎ）、及び読出制御走査線ＧＬｒｄ（ｎ＋１）で共通する説明では、リセット制御走査線ＧＬｒｓｔと表す。

また、図４では、ｍ列目で第２方向Ｄｙに並ぶ検出素子３（ｎ，ｍ）、及び検出素子３（ｎ＋１，ｍ）に接続される出力信号線ＳＬを、出力信号線ＳＬ（ｍ）と表し、ｍ＋１列目で第２方向Ｄｙに並ぶ検出素子３（ｎ，ｍ＋１）、及び検出素子３（ｎ＋１，ｍ＋１）に接続される出力信号線ＳＬを、出力信号線ＳＬ（ｍ＋１）と表し、ｍ＋２列目で第２方向Ｄｙに並ぶ検出素子３（ｎ，ｍ＋２）、及び検出素子３（ｎ＋１，ｍ＋２）に接続される出力信号線ＳＬを、出力信号線ＳＬ（ｍ＋２）と表す。以下、出力信号線ＳＬ（ｍ）、出力信号線ＳＬ（ｍ＋１）、及び出力信号線ＳＬ（ｍ＋２）で共通する説明では、出力信号線ＳＬと表す。

リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄ及び出力信号線ＳＬは、それぞれ、複数の検出素子３に接続される。具体的には、リセット制御走査線ＧＬｒｓｔ及び読出制御走査線ＧＬｒｄは、第１方向Ｄｘ（図２参照）に延在し、第１方向Ｄｘに配列された複数の検出素子３と接続される。また、出力信号線ＳＬは、第２方向Ｄｙに延在し、第２方向Ｄｙに配列された複数の検出素子３に接続される。

リセットトランジスタＭｒｓｔ、読出トランジスタＭｒｄ及びソースフォロワトランジスタＭｓｆは、１つの光電変換素子３０に対応して設けられる。検出素子３が有する複数のトランジスタは、それぞれｎ型ＴＦＴ（Thin Film Transistor）で構成される。ただし、これに限定されず、各トランジスタは、それぞれｐ型ＴＦＴで構成されてもよい。

光電変換素子３０のアノードには、基準電位ＶＣＯＭが印加される。光電変換素子３０のカソードは、ノードＮ１に接続される。ノードＮ１は、容量Ｃｓ、リセットトランジスタＭｒｓｔのソース又はドレインの一方及びソースフォロワトランジスタＭｓｆのゲートに接続される。容量Ｃｓは、それぞれ一端側がノードＮ１に接続され、他端側がリセット電位Ｖｒｓｔに接続される。光電変換素子３０に光が照射された場合、光電変換素子３０から出力された信号（電位）は、容量Ｃｓに蓄積される。なお、図４では、容量Ｃｓは、一つの素子として記載しているが、実際には、容量Ｃｓは、異なる電極間に形成される複数の容量を含む。なお、図４では、光電変換素子３０のアノードに基準電位ＶＣＯＭが印加され、ノードＮ１に光電変換素子３０のカソードが接続される例を示したが、これに限定されない。

リセットトランジスタＭｒｓｔのゲートは、リセット制御走査線ＧＬｒｓｔに接続される。リセットトランジスタＭｒｓｔのソース又はドレインの他方には、リセット電位Ｖｒｓｔが供給される。リセットトランジスタＭｒｓｔがリセット制御信号ＲＳＴに応答してオン（導通状態）になると、ノードＮ１の電位がリセット電位Ｖｒｓｔにリセットされる。これにより、光電変換素子３０のカソードにリセット電位Ｖｒｓｔが与えられる。基準電位ＶＣＯＭは、リセット電位Ｖｒｓｔよりも低い電位を有しており、光電変換素子３０は、逆バイアス駆動される。なお、検出素子３の構成によっては、光電変換素子３０のアノードにリセット電位Ｖｒｓｔが与えられる態様であっても良い。

ソースフォロワトランジスタＭｓｆは、電源電位ＶＤＤが供給される端子と読出トランジスタＭｒｄ（ノードＮ２）との間に接続される。ソースフォロワトランジスタＭｓｆのゲートは、ノードＮ１に接続される。ソースフォロワトランジスタＭｓｆのゲートには、光電変換素子３０で発生した信号（電位）が供給される。これにより、ソースフォロワトランジスタＭｓｆは、光電変換素子３０で発生した信号（電位）に応じた信号（電圧）を読出トランジスタＭｒｄに出力する。具体的には、光電変換素子３０で発生した信号（電位）にソースフォロワトランジスタＭｓｆのゲート‐ソース間電圧（Ｖｔｈ）を加えた電圧が読出トランジスタＭｒｄに出力する。

読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのソース（ノードＮ２）と出力信号線ＳＬとの間に接続される。読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続される。読出トランジスタＭｒｄのドレインは、出力信号線ＳＬに接続される。あるいは、読出トランジスタＭｒｄは、ソースフォロワトランジスタＭｓｆのドレイン（ノードＮ２）と出力信号線ＳＬとの間に接続され、読出トランジスタＭｒｄのゲートは、読出制御走査線ＧＬｒｄに接続され、読出トランジスタＭｒｄのソースは、出力信号線ＳＬに接続される態様であっても良い。読出トランジスタＭｒｄが読出制御信号ＲＤに応答してオンになると、ソースフォロワトランジスタＭｓｆから出力される信号、すなわち、光電変換素子３０で発生した信号（電位）に応じた信号電圧が、検出信号Ｖｄｅｔとして出力信号線ＳＬに出力される。

なお、図４に示す例では、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、それぞれ、２つのトランジスタが直列に接続されて構成されたいわゆるダブルゲート構造である。ただし、これに限定されず、リセットトランジスタＭｒｓｔ及び読出トランジスタＭｒｄは、シングルゲート構造でもよく、３つ以上のトランジスタが直列に接続されてもよい。また、１つの検出素子３の回路は、リセットトランジスタＭｒｓｔ、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄの３つのトランジスタを有する構成に限定されない。検出素子３は、２つのトランジスタを有していてもよく、４つ以上のトランジスタを有していてもよい。

本実施形態において、信号線選択回路１６は、第１信号線選択回路１６－１と第２信号線選択回路１６－２とを含む。第１信号線選択回路１６－１は、第１スイッチング素子ＳＷ１（ｍ），ＳＷ１（ｍ＋１），ＳＷ１（ｍ＋２）を含む。第２信号線選択回路１６－２は、第２スイッチング素子ＳＷ２（ｍ），ＳＷ２（ｍ＋１），ＳＷ２（ｍ＋２）を含む。

出力信号線ＳＬ（ｍ）は、第１スイッチング素子ＳＷ１（ｍ）を介して、検出回路４８に接続される。出力信号線ＳＬ（ｍ＋１）は、第１スイッチング素子ＳＷ１（ｍ＋１）を介して、検出回路４８に接続される。出力信号線ＳＬ（ｍ＋２）は、第１スイッチング素子ＳＷ１（ｍ＋２）を介して、検出回路４８に接続される。

また、出力信号線ＳＬ（ｍ）は、第２スイッチング素子ＳＷ２（ｍ）を介して、出力線基準電位Ｖｉｃが供給される。出力信号線ＳＬ（ｍ＋１）は、第２スイッチング素子ＳＷ２（ｍ＋１）を介して、出力線基準電位Ｖｉｃが供給される。出力信号線ＳＬ（ｍ＋２）は、第２スイッチング素子ＳＷ２（ｍ＋２）を介して、出力線基準電位Ｖｉｃが供給される。

なお、ソースフォロワトランジスタＭｓｆがＮ型の場合、出力線基準電位Ｖｉｃは、蓄積期間Ｐｃｈ後に想定されるノードＮ１の電位から、当該電位よりもソースフォロワトランジスタＭｓｆのゲート－ソース間電圧（Ｖｔｈ）だけ低い電圧までの範囲内に設定し、ソースフォロワトランジスタＭｓｆがＰ型の場合、出力線基準電位Ｖｉｃは、蓄積期間Ｐｃｈ後に想定されるノードＮ１の電位から、当該電位よりもソースフォロワトランジスタＭｓｆのゲート－ソース間電圧（Ｖｔｈ）だけ高い電圧までの範囲内に設定することが望ましい。

本実施形態において、第１スイッチング素子ＳＷ１（ｍ），ＳＷ１（ｍ＋１），ＳＷ１（ｍ＋２）及び第２スイッチング素子ＳＷ２（ｍ），ＳＷ２（ｍ＋１），ＳＷ２（ｍ＋２）は、第１選択信号ＡＳＷ１，ＡＳＷ２，ＡＳＷ３及び第２選択信号ｘＡＳＷ１，ｘＡＳＷ２，ｘＡＳＷ３がハイ（高レベル電圧「Ｈ」）であるときにオンし、第１選択信号ＡＳＷ１，ＡＳＷ２，ＡＳＷ３及び第２選択信号ｘＡＳＷ１，ｘＡＳＷ２，ｘＡＳＷ３がロウ（低レベル電圧「Ｌ」）であるときにオフするスイッチング素子を想定しているが、第１選択信号ＡＳＷ１，ＡＳＷ２，ＡＳＷ３及び第２選択信号ｘＡＳＷ１，ｘＡＳＷ２，ｘＡＳＷ３がロウ（低レベル電圧「Ｌ」）であるときにオンし、第１選択信号ＡＳＷ１，ＡＳＷ２，ＡＳＷ３及び第２選択信号ｘＡＳＷ１，ｘＡＳＷ２，ｘＡＳＷ３がハイ（高レベル電圧「Ｈ」）であるときにオフするスイッチング素子であっても良い。

図５は、実施形態１に係る検出装置の動作例を示すタイミング波形図である。図５に示すように、検出素子３は、時刻ｔ０から時刻ｔ１１に亘る１フレーム期間１Ｆにおいて、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔの順に検出を実行する。電源回路１０３は、リセット期間Ｐｒｓｔ、蓄積期間Ｐｃｈ及び読出期間Ｐｄｅｔに亘って、基準電位ＶＣＯＭを光電変換素子３０のアノードに供給する。図５では、ｎ行目の検出素子３（ｎ，ｍ），３（ｎ，ｍ＋１），３（ｎ，ｍ＋２）におけるリセット期間Ｐｒｓｔ（ｎ）、蓄積期間Ｐｃｈ（ｎ）、読出期間Ｐｄｅｔ（ｎ）、ｎ＋１行目の検出素子３（ｎ＋１，ｍ），３（ｎ＋１，ｍ＋１），３（ｎ＋１，ｍ＋２）におけるリセット期間Ｐｒｓｔ（ｎ＋１）、蓄積期間Ｐｃｈ（ｎ＋１）、読出期間Ｐｄｅｔ（ｎ＋１）を示している。

制御回路１０２は、時刻ｔ１に、リセット制御走査線ＧＬｒｓｔ（ｎ）に供給されるリセット制御信号ＲＳＴ（ｎ）をハイ（高レベル電圧）とする。これにより、ｎ行目の検出素子３（ｎ，ｍ），３（ｎ，ｍ＋１），３（ｎ，ｍ＋２）におけるリセット期間Ｐｒｓｔ（ｎ）が開始する。リセット期間Ｐｒｓｔ（ｎ）において、リセット制御信号ＲＳＴ（ｎ）に基づいて、検出素子３（ｎ，ｍ），３（ｎ，ｍ＋１），３（ｎ，ｍ＋２）にそれぞれ属するリセットトランジスタＭｒｓｔがオン（導通状態）となる。これにより、ノードＮ１の電位がリセット電位Ｖｒｓｔの電位に上昇する。このとき、読出トランジスタＭｒｄがオフ（非導通状態）であるため、ノードＮ１に生じたリセット電位ＶｒｓｔはソースフォロワトランジスタＭｓｆのソースには反映されない。

制御回路１０２は、時刻ｔ２に、リセット制御信号ＲＳＴ（ｎ）をロウ（低レベル電圧）とし、ｎ行目の検出素子３（ｎ，ｍ），３（ｎ，ｍ＋１），３（ｎ，ｍ＋２）におけるリセット期間Ｐｒｓｔが終了し、蓄積期間Ｐｃｈが開始する。蓄積期間Ｐｃｈにおいて、リセットトランジスタＭｒｓｔがオフ（非導通状態）となる。

制御回路１０２は、時刻ｔ１’に、リセット制御走査線ＧＬｒｓｔ（ｎ＋１）に供給されるリセット制御信号ＲＳＴ（ｎ＋１）をハイ（高レベル電圧）とする。これにより、ｎ＋１行目の検出素子３（ｎ＋１，ｍ），３（ｎ＋１，ｍ＋１），３（ｎ＋１，ｍ＋２）におけるリセット期間Ｐｒｓｔ（ｎ＋１）が開始する。リセット期間Ｐｒｓｔ（ｎ＋１）において、リセット制御信号ＲＳＴ（ｎ＋１）に基づいて、検出素子３（ｎ＋１，ｍ），３（ｎ＋１，ｍ＋１），３（ｎ＋１，ｍ＋２）にそれぞれ属するリセットトランジスタＭｒｓｔがオン（導通状態）となる。これにより、ノードＮ１の電位がリセット電位Ｖｒｓｔの電位に上昇する。このとき、読出トランジスタＭｒｄがオフ（非導通状態）であるため、ノードＮ１に生じたリセット電位ＶｒｓｔはソースフォロワトランジスタＭｓｆのソースには反映されない。

制御回路１０２は、時刻ｔ２’に、リセット制御信号ＲＳＴ（ｎ＋１）をロウ（低レベル電圧）とし、ｎ＋１行目の検出素子３（ｎ＋１，ｍ），３（ｎ＋１，ｍ＋１），３（ｎ＋１，ｍ＋２）におけるリセット期間Ｐｒｓｔ（ｎ＋１）が終了し、蓄積期間Ｐｃｈ（ｎ＋１）が開始する。蓄積期間Ｐｃｈ（ｎ＋１）において、リセットトランジスタＭｒｓｔがオフ（非導通状態）となる。

各検出素子３のノードＮ１の電位は、蓄積期間Ｐｃｈにおいて光電変換素子３０に照射された光に応じた信号が蓄積されて、（Ｖｒｓｔ－Ｖｐｈｏｔｏ）に低下する。なお、Ｖｐｈｏｔｏは、光電変換素子３０に照射された光に応じた信号（電圧変動分）である。

なお、蓄積期間Ｐｃｈは、読出期間Ｐｄｅｔに対して十分に長い。このため、読出期間Ｐｄｅｔにおいて（※１）、実際に検出信号Ｖｄｅｔを読み出すまでの期間の長さについては無視することができる。

制御回路１０２は、時刻ｔ３に、読出制御信号ＲＤ（ｎ）をハイ（高レベル電圧）とする。これにより、検出素子３（ｎ，ｍ），３（ｎ，ｍ＋１），３（ｎ，ｍ＋２）の読出トランジスタＭｒｄがオン（導通状態）となり、蓄積期間Ｐｃｈ（ｎ）が終了し、読出期間Ｐｄｅｔ（ｎ）が開始する。

図６Ａ、図６Ｂ、図６Ｃ、図６Ｄは、第１信号線選択回路及び第２信号線選択回路の状態例を示す図である。

本実施形態において、制御回路１０２は、１フレーム期間１Ｆにおいて、少なくとも１行目の検出素子３（１，ｍ），３（１，ｍ＋１），３（１，ｍ＋２）におけるリセット期間Ｐｒｓｔ（１）が終了するまでの期間、第１選択信号ＡＳＷ１，ＡＳＷ２，ＡＳＷ３をロウ（低レベル電圧「Ｌ」）とし、第２選択信号ｘＡＳＷ１，ｘＡＳＷ２，ｘＡＳＷ３をハイ（高レベル電圧「Ｈ」）としている（図６Ａ参照）。そして、制御回路１０２は、読出期間Ｐｄｅｔにおいて、第１選択信号ＡＳＷ１，ＡＳＷ２，ＡＳＷ３及び第２選択信号ｘＡＳＷ１，ｘＡＳＷ２，ｘＡＳＷ３の制御ロジックを反転させる。

具体的に、制御回路１０２は、読出期間Ｐｄｅｔにおいて、第１選択信号ＡＳＷ１をハイ（高レベル電圧「Ｈ」）とする期間では、第２選択信号ｘＡＳＷ１をロウ（低レベル電圧「Ｌ」）とし（図６Ｂ参照）、第１選択信号ＡＳＷ２をハイ（高レベル電圧「Ｈ」）とする期間では、第２選択信号ｘＡＳＷ２をロウ（低レベル電圧「Ｌ」）とし（図６Ｃ参照）、第１選択信号ＡＳＷ３をハイ（高レベル電圧「Ｈ」）とする期間では、第２選択信号ｘＡＳＷ３をロウ（低レベル電圧「Ｌ」）とする（図６Ｄ参照）。すなわち、読出期間Ｐｄｅｔを時分割して、Ｎ行目の検出素子３（Ｎ，ｍ），３（Ｎ，ｍ＋１），３（Ｎ，ｍ＋２）に属する光電変換素子３０に照射された光を検出する。すなわち、各検出素子３において読み出しを行っていない期間（プリチャージ期間）では、各出力信号線ＳＬに出力線基準電位Ｖｉｃが印加されることになる。

このとき、ソースフォロワトランジスタＭｓｆ及び読出トランジスタＭｒｄはＭＯＳトランジスタであるため、出力線基準電位Ｖｉｃは、実質的にノードＮ１の電位に影響しない。また、上述したように、ソースフォロワトランジスタＭｓｆがＮ型の場合、出力線基準電位Ｖｉｃは、蓄積期間Ｐｃｈ後に想定されるノードＮ１の電位から、当該電位よりもソースフォロワトランジスタＭｓｆのゲート－ソース間電圧（Ｖｔｈ）だけ低い電圧までの範囲内に設定し、ソースフォロワトランジスタＭｓｆがＰ型の場合、出力線基準電位Ｖｉｃは、蓄積期間Ｐｃｈ後に想定されるノードＮ１の電位から、当該電位よりもソースフォロワトランジスタＭｓｆのゲート－ソース間電圧（Ｖｔｈ）だけ高い電圧までの範囲内に設定することが望ましい。なお、蓄積期間Ｐｃｈ後に想定されるノードＮ１の電位は、検出対象を検出したときのセンサ部１０全体および想定される検出対象の明暗のばらつきを考慮した各ノードＮ１の電位の平均値を設計時に予め決めておいてもいい。

制御回路１０２は、読出期間Ｐｄｅｔ（ｎ）開始後の時刻ｔ４から時刻ｔ５までの期間、第１選択信号ＡＳＷ１をハイ（高レベル電圧「Ｈ」）とする。このとき、制御回路１０２は、第２選択信号ｘＡＳＷ１をロウ（低レベル電圧）とする。これにより、出力信号線ＳＬ（ｍ）が第１スイッチング素子ＳＷ１（ｍ）を介して検出回路４８に接続される（図６Ｂ参照）。

制御回路１０２は、時刻ｔ５後の時刻ｔ６から時刻ｔ７までの期間、第１選択信号ＡＳＷ２をハイ（高レベル電圧「Ｈ」）とする。このとき、制御回路１０２は、第２選択信号ｘＡＳＷ２をロウ（低レベル電圧「Ｌ」）とする。これにより、出力信号線ＳＬ（ｍ＋１）が第１スイッチング素子ＳＷ１（ｍ＋１）を介して検出回路４８に接続される（図６Ｃ参照）。

制御回路１０２は、時刻ｔ７後の時刻ｔ８から時刻ｔ９までの期間、第１選択信号ＡＳＷ３をハイ（高レベル電圧「Ｈ」）とする。このとき、制御回路１０２は、第２選択信号ｘＡＳＷ３をロウ（低レベル電圧「Ｌ」）とする。これにより、出力信号線ＳＬ（ｍ＋２）が第１スイッチング素子ＳＷ１（ｍ＋２）を介して検出回路４８に接続される（図６Ｄ参照）。

これにより、検出回路４８は、ｎ行目の検出素子３（ｎ，ｍ），３（ｎ，ｍ＋１），３（ｎ，ｍ＋２）に属する光電変換素子３０に照射された光を検出できる。

制御回路１０２は、時刻ｔ１０に、読出制御信号ＲＤ（ｎ）をロウ（低レベル電圧）とする。これにより、検出素子３（ｎ，ｍ），３（ｎ，ｍ＋１），３（ｎ，ｍ＋２）の読出トランジスタＭｒｄがオフ（非導通状態）となり、読出期間Ｐｄｅｔ（ｎ）が終了する。

続いて、制御回路１０２は、時刻ｔ３’に、読出制御信号ＲＤ（ｎ＋１）をハイ（高レベル電圧）とする。これにより、検出素子３（ｎ＋１，ｍ），３（ｎ＋１，ｍ＋１），３（ｎ＋１，ｍ＋２）の読出トランジスタＭｒｄがオン（導通状態）となり、蓄積期間Ｐｃｈ（ｎ＋１）が終了し、読出期間Ｐｄｅｔ（ｎ＋１）が開始する。

制御回路１０２は、読出期間Ｐｄｅｔ（ｎ＋１）開始後の時刻ｔ４’から時刻ｔ５’までの期間、第１選択信号ＡＳＷ１をハイ（高レベル電圧「Ｈ」）とする。このとき、制御回路１０２は、第２選択信号ｘＡＳＷ１をロウ（低レベル電圧「Ｌ」）とする。これにより、出力信号線ＳＬ（ｍ）が第１スイッチング素子ＳＷ１（ｍ）を介して検出回路４８に接続される（図６Ｂ参照）。

制御回路１０２は、時刻ｔ５’後の時刻ｔ６’から時刻ｔ７’までの期間、第１選択信号ＡＳＷ２をハイ（高レベル電圧「Ｈ」）とする。このとき、制御回路１０２は、第２選択信号ｘＡＳＷ２をロウ（低レベル電圧「Ｌ」）とする。これにより、出力信号線ＳＬ（ｍ＋１）が第１スイッチング素子ＳＷ１（ｍ＋１）を介して検出回路４８に接続される（図６Ｃ参照）。

制御回路１０２は、時刻ｔ７’後の時刻ｔ８’から時刻ｔ９’までの期間、第１選択信号ＡＳＷ３をハイ（高レベル電圧「Ｈ」）とする。このとき、制御回路１０２は、第２選択信号ｘＡＳＷ３をロウ（低レベル電圧「Ｌ」）とする。これにより、出力信号線ＳＬ（ｍ＋２）が第１スイッチング素子ＳＷ１（ｍ＋２）を介して検出回路４８に接続される（図６Ｄ参照）。

これにより、検出回路４８は、ｎ＋１行目の検出素子３（ｎ＋１，ｍ），３（ｎ＋１，ｍ＋１），３（ｎ＋１，ｍ＋２）に属する光電変換素子３０に照射された光を検出できる。

制御回路１０２は、時刻ｔ１０’に、読出制御信号ＲＤ（ｎ＋１）をロウ（低レベル電圧）とする。これにより、検出素子３（ｎ＋１，ｍ），３（ｎ＋１，ｍ＋１），３（ｎ＋１，ｍ＋２）の読出トランジスタＭｒｄがオフ（非導通状態）となり、読出期間Ｐｄｅｔ（ｎ＋１）が終了する。

図５では、ｎ行目の検出素子３（ｎ，ｍ），３（ｎ，ｍ＋１），３（ｎ，ｍ＋２）、及びｎ＋１行目の検出素子３（ｎ＋１，ｍ），３（ｎ＋１，ｍ＋１），３（ｎ＋１，ｍ＋２）の動作例を示しているが、走査線駆動回路１５が、それぞれ、リセット制御走査線ＧＬｒｓｔ、読出制御走査線ＧＬｒｄを順次、時分割的に走査することで、検出領域ＡＡ全体の検出素子３で検出することができる。

本実施形態では、上述したように、読出期間Ｐｄｅｔを時分割して、Ｎ行目の検出素子３（Ｎ，ｍ），３（Ｎ，ｍ＋１），３（Ｎ，ｍ＋２）に属する光電変換素子３０に照射された光を検出する。このとき、制御回路１０２は、読出期間Ｐｄｅｔにおいて、第１選択信号ＡＳＷ１をハイ（高レベル電圧「Ｈ」）とする期間では、第２選択信号ｘＡＳＷ１をロウ（低レベル電圧「Ｌ」）とし（図６Ｂ参照）、第１選択信号ＡＳＷ２をハイ（高レベル電圧「Ｈ」）とする期間では、第２選択信号ｘＡＳＷ２をロウ（低レベル電圧「Ｌ」）とし（図６Ｃ参照）、第１選択信号ＡＳＷ３をハイ（高レベル電圧「Ｈ」）とする期間では、第２選択信号ｘＡＳＷ３をロウ（低レベル電圧「Ｌ」）とする（図６Ｄ参照）。すなわち、第１選択信号ＡＳＷ１をハイ（高レベル電圧「Ｈ」）、第２選択信号ｘＡＳＷ３をロウ（低レベル電圧「Ｌ」）として検出素子３（Ｎ，Ｍ）の光電変換素子３０に照射された光を検出している期間を除き、検出素子３（Ｎ，Ｍ）の読出トランジスタＭｒｄが接続されている出力信号線ＳＬ（Ｍ）には、第２スイッチング素子ＳＷ２（Ｍ）を介して出力線基準電位Ｖｉｃが供給される。

これにより、例えば、検出素子３（Ｎ，Ｍ）の光電変換素子３０に照射された光を検出した後、検出素子３（Ｎ＋１，Ｍ）の光電変換素子３０に照射された光を検出する前に、出力信号線ＳＬ（Ｍ）の電荷を放電することができる。したがって、検出装置１は、前の行での検出結果による検出信号Ｖｄｅｔの変動を抑制することができ、検出精度を高めることができる。

図７は、比較例に係る検出装置の回路構成の一例を示す回路図である。図７に示す比較例では、図４に示す第２信号線選択回路１６－２を有していない構成を示している。図８Ａは、比較例に係る出力信号線電位の変化を示す図である。図８Ｂは、実施形態１に係る出力信号線電位の変化を示す図である。図８Ａ及び図８Ｂでは、図５に示すｎ行目の読出期間Ｐｄｅｔ（ｎ）とｎ＋１行目の読出期間Ｐｄｅｔ（ｎ＋１）における出力信号線ＳＬ（ｍ）の電位変化を示している。

図７に示す比較例の構成では、図８Ａに示すように、ｎ＋１行目の読出期間Ｐｄｅｔ（ｎ＋１）の時刻ｔ４’から時刻ｔ５’までの期間で検出される検出素子３（ｎ＋１，ｍ）の検出信号Ｖｄｅｔ（ｎ＋１，ｍ）の電位は、ｎ行目の読出期間Ｐｄｅｔ（ｎ）の時刻ｔ４から時刻ｔ５までの期間で検出される検出素子３（ｎ，ｍ）の検出信号Ｖｄｅｔ（ｎ，ｍ）の影響を受けて検出精度が低下する場合がある。具体的に、例えば、読出期間Ｐｄｅｔが蓄積期間Ｐｃｈに対して無視できるほど短い期間である場合、ノードＮ１の電位を出力信号線電位に反映できない場合がある。

これに対し、本実施形態では、図８Ｂに示すように、ｎ行目の読出期間Ｐｄｅｔ（ｎ）の時刻ｔ４から時刻ｔ５までの期間で検出される検出素子３（ｎ，ｍ）の検出信号Ｖｄｅｔ（ｎ，ｍ）の電位は、時刻ｔ５以降において出力線基準電位Ｖｉｃにプリチャージされる。これにより、ｎ＋１行目の読出期間Ｐｄｅｔ（ｎ＋１）の時刻ｔ４’から時刻ｔ５’までの期間で検出される検出素子３（ｎ＋１，ｍ）の検出信号Ｖｄｅｔ（ｎ＋１，ｍ）の検出精度を高めることができる。

なお、上述したように、ソースフォロワトランジスタＭｓｆがＮ型の場合、出力線基準電位Ｖｉｃは、蓄積期間Ｐｃｈ後に想定されるノードＮ１の電位から、当該電位よりもソースフォロワトランジスタＭｓｆのゲート－ソース間電圧（Ｖｔｈ）だけ低い電圧までの範囲内に設定し、ソースフォロワトランジスタＭｓｆがＰ型の場合、出力線基準電位Ｖｉｃは、蓄積期間Ｐｃｈ後に想定されるノードＮ１の電位から、当該電位よりもソースフォロワトランジスタＭｓｆのゲート－ソース間電圧（Ｖｔｈ）だけ高い電圧までの範囲内に設定することが望ましい。また、蓄積期間Ｐｃｈ後に想定されるノードＮ１の電位は、上述したように、検出対象を検出したときのセンサ部１０全体および想定される検出対象の明暗のばらつきを考慮した各ノードＮ１の電位の平均値を設計時に予め決めておいてもいい。これにより、検出信号Ｖｄｅｔの安定時間を短くすることができ、読出期間Ｐｄｅｔを短縮することができる。

（実施形態２）
図９は、実施形態２に係る検出装置の回路構成の一例を示す回路図である。以下の説明では、上述した実施形態１で説明したものと同じ構成要素には同一の符号を付して重複する説明は省略する。

本実施形態において、出力信号線ＳＬ（ｍ）は、第２スイッチング素子ＳＷ２（ｍ）を介して、電流源回路に接続される。出力信号線ＳＬ（ｍ＋１）は、第２スイッチング素子ＳＷ２（ｍ＋１）を介して、電流源回路に接続される。出力信号線ＳＬ（ｍ＋２）は、第２スイッチング素子ＳＷ２（ｍ＋２）を介して、電流源回路に接続される。

なお、本実施形態において、基準電位ＶＳＳは、例えばＧＮＤ電位とされる。例えば、本実施形態において、ソースフォロワトランジスタＭｓｆがＮ型の場合、基準電位ＶＳＳは、ＧＮＤ電位とされる。また、例えば、ソースフォロワトランジスタＭｓｆがＰ型の場合、基準電位ＶＳＳは、電源電位ＶＤＤとされる。なお、ソースフォロワトランジスタＭｓｆがＮ型の場合、基準電位ＶＳＳは、検出対象を検出したときのセンサ部１０全体および想定される検出対象の明暗のばらつきを考慮した各ノードＮ１の電位の平均値から、当該平均値よりもソースフォロワトランジスタＭｓｆのゲート－ソース間電圧（Ｖｔｈ）だけ低い電圧までの範囲内に設定し、ソースフォロワトランジスタＭｓｆがＰ型の場合、基準電位ＶＳＳは、検出対象を検出したときのセンサ部１０全体および想定される検出対象の明暗のばらつきを考慮した各ノードＮ１の電位の平均値から、当該平均値よりもソースフォロワトランジスタＭｓｆのゲート－ソース間電圧（Ｖｔｈ）だけ高い電圧までの範囲内に設定に設定することが望ましい。

本実施形態では、第１選択信号ＡＳＷ１をハイ（高レベル電圧「Ｈ」）、第２選択信号ｘＡＳＷ３をロウ（低レベル電圧「Ｌ」）として検出素子３（Ｎ，Ｍ）の光電変換素子３０に照射された光を検出している期間を除き、検出素子３（Ｎ，Ｍ）の読出トランジスタＭｒｄが接続されている出力信号線ＳＬ（Ｍ）には、第２スイッチング素子ＳＷ２（Ｍ）を介して電流源回路が接続される。

これにより、実施形態１と同様に、例えば、検出素子３（Ｎ，Ｍ）の光電変換素子３０に照射された光を検出した後、検出素子３（Ｎ＋１，Ｍ）の光電変換素子３０に照射された光を検出する前に、出力信号線ＳＬ（Ｍ）の電荷を放電することができる。

図１０は、実施形態２に係る出力信号線電位の変化を示す図である。図１０では、図５に示すｎ行目の読出期間Ｐｄｅｔ（ｎ）とｎ＋１行目の読出期間Ｐｄｅｔ（ｎ＋１）における出力信号線ＳＬ（ｍ）の電位変化を示している。

本実施形態では、図１０に示すように、ｎ行目の読出期間Ｐｄｅｔ（ｎ）の時刻ｔ４から時刻ｔ５までの期間で検出される検出素子３（ｎ，ｍ）の検出信号Ｖｄｅｔ（ｎ，ｍ）の電位は、ｎ＋１行目の読出期間Ｐｄｅｔ（ｎ＋１）の時刻ｔ３’において検出素子３（ｎ＋１，ｍ）の読出トランジスタＭｒｄにバイアス電流が流れることによりプリチャージされる。これにより、時刻ｔ４’から時刻ｔ５’までの期間で検出される検出素子３（ｎ＋１，ｍ）の検出信号Ｖｄｅｔ（ｎ＋１，ｍ）の検出精度を高めることができる。

なお、読出トランジスタＭｒｄに流れるバイアス電流は、検出時において検出回路４８側の電流源回路によって決まるバイアス電流Ｉｂと等値あるいは近傍値であることが望ましい。例えば、プリチャージ時において読出トランジスタＭｒｄに流れるバイアス電流が大き過ぎると、ソースフォロワトランジスタＭｓｆのゲート‐ソース間電圧（Ｖｔｈ）が大きくなり過ぎる。このため、プリチャージ時に読出トランジスタＭｒｄに流れるバイアス電流は、ソースフォロワトランジスタＭｓｆのゲート‐ソース間電圧（Ｖｔｈ）が検出信号Ｖｄｅｔを検出可能な値となるような値に予め設定しておく。また、プリチャージ時に読出トランジスタＭｒｄに流れるバイアス電流は、ソースフォロワトランジスタＭｓｆがＰ型であるかＮ型であるかによって最適な値が異なるため、回路構成に応じて適宜設定する。

また、本実施形態では、例えば、検出素子３（Ｎ，Ｍ）の光電変換素子３０に照射された光を検出した後、検出素子３（Ｎ＋１，Ｍ）の光電変換素子３０に照射された光を検出する前の出力信号線ＳＬ（Ｍ）の電位を、検出素子３（Ｎ＋１，Ｍ）の検出信号Ｖｄｅｔ（Ｎ＋１，Ｍ）の電位に近似した値とすることができる。これにより、実施形態１よりも検出信号Ｖｄｅｔの安定時間を短くすることができ、読出期間Ｐｄｅｔを短縮することができる。

（変形例）
図１１は、実施形態２の変形例に係る検出装置の回路構成の一例を示す回路図である。図１１に示す変形例では、電流源回路を設けず、図１０に示す第２スイッチング素子ＳＷ２（ｍ），ＳＷ２（ｍ＋１），ＳＷ２（ｍ＋２）をそれぞれＴＦＴトランジスタで構成した例を示している。図１１では、図１０に示す第２スイッチング素子ＳＷ２（ｍ），ＳＷ２（ｍ＋１），ＳＷ２（ｍ＋２）を、それぞれ第２スイッチング素子Ｔｒ２（ｍ），Ｔｒ２（ｍ＋１），Ｔｒ２（ｍ＋２）としている。本変形例は、プリチャージ時に読出トランジスタＭｒｄに流れるバイアス電流を、第２スイッチング素子Ｔｒ２（ｍ），Ｔｒ２（ｍ＋１），Ｔｒ２（ｍ＋２）の制御量（ゲート電位）によって設定する構成である。

図１１に示す変形例において、制御回路１０２は、第１選択信号ＡＳＷ１をハイ（高レベル電圧「Ｈ」）、第２選択信号ｘＡＳＷ３をロウ（低レベル電圧「Ｌ」）として検出素子３（Ｎ，Ｍ）の光電変換素子３０に照射された光を検出している期間を除くプリチャージ期間において、検出素子３（Ｎ，Ｍ）の読出トランジスタＭｒｄが接続されている出力信号線ＳＬ（Ｍ）には、第２スイッチング素子Ｔｒ２（Ｍ）を介してバイアス電流が流れるように制御する。

本変形例においても、プリチャージ時において読出トランジスタＭｒｄに流れるバイアス電流は、上述したように、検出時において検出回路４８側の電流源回路によって決まるバイアス電流Ｉｂと等値あるいは近傍値であることが望ましい。具体的に、例えば、プリチャージ時に読出トランジスタＭｒｄに流れるバイアス電流は、ソースフォロワトランジスタＭｓｆのゲート‐ソース間電圧（Ｖｔｈ）が検出信号Ｖｄｅｔを検出可能な値となるような値に予め設定しておく。また、プリチャージ時に読出トランジスタＭｒｄに流れるバイアス電流は、ソースフォロワトランジスタＭｓｆがＰ型であるかＮ型であるかによって最適な値が異なるため、回路構成に応じて適宜設定する。

なお、本変形例は図１１に示す構成に限らず、例えば、基準電位ＶＳＳと第２スイッチング素子Ｔｒ２（Ｍ）との間に抵抗Ｒを設け、プリチャージ時に抵抗Ｒに流れる電流、すなわち読出トランジスタＭｒｄに流れるバイアス電流を決める態様であっても良い。

これにより、図９に示した構成と同様に、例えば、検出素子３（Ｎ，Ｍ）の光電変換素子３０に照射された光を検出した後、検出素子３（Ｎ＋１，Ｍ）の光電変換素子３０に照射された光を検出する前の出力信号線ＳＬ（Ｍ）の電位を、検出素子３（Ｎ＋１，Ｍ）の検出信号Ｖｄｅｔ（Ｎ＋１，Ｍ）の電位に近似した値とすることができる。これにより、実施形態１よりも検出信号Ｖｄｅｔの安定時間を短くすることができ、読出期間Ｐｄｅｔを短縮することができる。

上述した実施形態は、各構成要素を適宜組み合わせることが可能である。また、本実施形態において述べた態様によりもたらされる他の作用効果について本明細書記載から明らかなもの、又は当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

１ 検出装置
３ 検出素子
１０ センサ部
１５ 走査線駆動回路
１６ 信号線選択回路
１６－１ 第１信号線選択回路
１６－２ 第２信号線選択回路
２１ 基板
３０ 光電変換素子
４８ 検出回路
ＡＡ 検出領域
ＧＡ 周辺領域
ＧＬｒｄ 読出制御走査線
ＧＬｒｓｔ リセット制御走査線
Ｍｒｓｔ リセットトランジスタ
Ｍｒｄ 読出トランジスタ
Ｍｓｆ ソースフォロワトランジスタ
ＲＳＴ リセット制御信号
ＲＤ 読出制御信号
ＳＬ 出力信号線
ＶＣＯＭ 基準電位
Ｖｉｃ 出力線基準電位
Ｖｒｓｔ リセット電位

Claims (10)

1. 検出領域にマトリクス状に配列された複数の検出素子と、
   第１方向に並ぶ複数の前記検出素子に接続された複数の走査線と、
   前記第１方向とは異なる第２方向に並ぶ複数の前記検出素子に接続され、該検出素子からの検出信号が出力される複数の出力信号線と、
   前記出力信号線を介して前記検出信号が供給される検出回路と、
   少なくとも前記検出回路に検出信号を供給する出力信号線の選択と非選択とを切り換えるための選択信号を出力する制御回路と、
   を備え、
   前記制御回路は、選択されている出力信号線とは異なる、非選択とされている出力信号線の電荷を放電させる、
   検出装置。
2. 前記検出回路に検出信号を供給する出力信号線の選択と非選択とを切り換える第１信号線選択回路と、
   非選択とされている出力信号線の電荷を放電する第２信号線選択回路と、
   を備える、
   請求項１に記載の検出装置。
3. 前記第２信号線選択回路は、非選択とされている出力信号線の電荷を放電する際に、当該出力信号線に所定の基準電位を印加する、
   請求項２に記載の検出装置。
4. 前記第２信号線選択回路は、非選択とされている出力信号線の電荷を放電する際に、当該出力信号線を電流源回路に接続する、
   請求項２に記載の検出装置。
5. 前記制御回路は、非選択とされている出力信号線の電荷を放電させる際に、当該出力信号線に所定の定電流が流れるように前記第２信号線選択回路を制御する、
   請求項２に記載の検出装置。
6. 複数の前記走査線は、
   前記第１方向に並ぶ複数の前記検出素子にリセット電位を与えるためのリセット制御信号を供給する複数のリセット制御走査線と、
   前記第１方向に並ぶ複数の前記検出素子から検出信号を読み出すための読出制御信号を供給する複数の読出制御走査線と、
   を含む、
   請求項１から５の何れか一項に記載の検出装置。
7. 前記検出素子は、
   照射された光に応じた信号が蓄積する光電変換素子と、
   前記光電変換素子のカソードに前記リセット電位を与えるリセットトランジスタと、
   前記光電変換素子で発生した電位に応じた信号を出力するソースフォロワトランジスタと、
   前記ソースフォロワトランジスタの出力信号を読み出し、前記検出信号を出力する読出トランジスタと、
   を備える、
   請求項６に記載の検出装置。
8. 前記光電変換素子のカソード又はアノードに前記リセット電位を与えるリセット期間と、
   前記光電変換素子に照射された光に応じた信号が蓄積する蓄積期間と、
   前記検出信号を出力する読出期間と、
   を有し、
   前記制御回路は、前記読出期間において、選択されている出力信号線を順次切り替えるように制御する、
   請求項７に記載の検出装置。
9. 検出領域に配列された検出素子と、
   前記検出素子に接続されたスイッチと、
   前記スイッチに接続され前記スイッチの開閉を制御する走査線と、
   前記スイッチに接続された出力信号線と、
   前記出力信号線を介して前記検出素子からの検出信号が供給される検出回路と、
   を備え、
   前記スイッチを介して前記検出素子と前記出力信号線とが電気的に接続されているときに、前記検出回路で前記検出信号を読み出しているとき以外の期間は前記出力信号線に所定の電位を与える、
   検出装置。
10. 前記検出素子は、
    光検出部（※）と、
    ＭＯＳトランジスタと、
    を有し、
    前記ＭＯＳトランジスタのゲートが前記光検出部に接続され、前記ＭＯＳトランジスタのソースが前記スイッチに接続されている、
    請求項９に記載の検出装置。

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