JP2023015523A - 半導体製造装置、条件補正方法、プログラム - Google Patents

Abstract

【課題】スパッタされるターゲットの使用量に応じて成膜処理を適正化する技術を提供すること。
【解決手段】本開示は、成膜処理を行うためのレシピに基づいて、ターゲットをスパッタして基板に成膜する半導体製造装置であって、前記レシピで成膜された膜質を調整するための調整係数の記憶部と、前記ターゲットの使用量を監視する監視部と、前記監視部が監視している前記ターゲットの使用量及び前記調整係数を計算式に入力して、前記レシピを補正する補正部と、前記補正部が補正した前記レシピに基づいて成膜処理を実行するレシピ実行部と、を有することを特徴とする。
【選択図】図７

Description

本開示は、半導体製造装置、条件補正方法、及びプログラムに関する。

半導体製造装置がウエハなどの基板に成膜する場合、所望の膜厚（又は屈折率）が得られるように各種の設定をレシピ画面に行いレシピを作成する。レシピは半導体製造装置のプロセス条件の最適値を設定したものだが、レシピの最適化は作業負荷が高いことが知られている。また、量産時にはレシピの管理の点からレシピの変更が容易でない場合がある。

例えば、複数のプラズマ源の出力値の最適化を支援する技術が知られている（例えば、特許文献１参照。）。特許文献１には、複数のプラズマ源を有する半導体製造装置の各プラズマ源の出力値を所定量変更して成膜処理を行った場合の、第１のウエハの各位置での膜厚の変化量を規定した膜厚モデルを格納しておき、第２のウエハの各位置での膜厚の目標値を実現するための、各プラズマ源の出力の補正値を、膜厚モデルに基づいて算出する情報処理装置が開示されている。

特開2021－72422号公報

本開示は、スパッタされるターゲットの使用量に応じて成膜処理を適正化する技術を提供する。

上記課題に鑑み、本開示は、成膜処理を行うためのレシピに基づいて、ターゲットをスパッタして基板に成膜する半導体製造装置であって、前記レシピで成膜された膜質を調整するための調整係数の記憶部と、前記ターゲットの使用量を監視する監視部と、前記監視部が監視している前記ターゲットの使用量及び前記調整係数を計算式に入力して、前記レシピを補正する補正部と、前記補正部が補正した前記レシピに基づいて成膜処理を実行するレシピ実行部と、を有することを特徴とする。

本開示は、スパッタされるターゲットの使用量に応じて成膜処理を適正化することができる。

一例の半導体製造装置の概略断面図である。 半導体製造装置のウエハの搬送経路の一例を示した概略断面図である。 半導体製造装置が有する基板処理装置の一例の概略断面図である。 制御装置の一例の構成図である。 半導体製造装置がＰＶＤで成膜する場合のレシピの一例を示す図である。 制御装置の一例の機能ブロック図である。 調整係数記憶部に記憶されている調整係数の一例を示す図である。 制御部が成膜時間の補正値を算出する処理を説明する一例のフローチャート図である。 制御装置が表示するレシピ画面の一例を示す図である。 制御部がプラズマ発生用電源への投入電力の補正値を算出する処理を説明するフローチャート図の一例である。 制御装置が表示するレシピ画面の一例を示す図である。 制御部がプラズマ発生用電源への投入電力の補正値を算出する処理を説明するフローチャート図の一例である。 制御装置が表示するレシピ画面の一例を示す図である。

以下、添付の図面を参照しながら、本開示の限定的でない例示の実施形態について説明する。添付の全図面中、同一又は対応する部材又は部品については、同一又は対応する参照符号を付し、重複する説明を省略する。

〔ＰＶＤによる成膜の補足〕
半導体製造装置がＰＶＤ（Physical Vapor Deposition）でウエハなどの基板に成膜する場合、ターゲットと呼ばれる材料をスパッタし、イオン衝撃によってターゲットから叩き出されたスパッタ粒子（原子、分子又はイオン）を堆積することで基板に成膜させる。この成膜工程において、所望の膜厚を得るには、プラズマ発生用電源への投入電力やガス圧などスパッタするための条件下で成膜レート及び一工程で必要な膜厚を事前にレシピ画面にユーザーが入力する。半導体製造装置を制御する制御装置は、成膜レートと膜厚から成膜時間を算出しレシピに組み込み、半導体製造装置はレシピに基づいて算出した成膜時間で成膜を行う。また、基板に対して良好な膜厚分布を得るためには、制御装置がターゲットの位置や角度を自動調整して成膜を行う。

これらの制御装置へ入力される成膜時間、投入電力及びターゲットの位置や角度等のプロセス条件は、ウエハの生産開始前の事前準備として行われた成膜とその検査結果に応じて最適化される。

しかしながら、ターゲットの使用開始時と、ターゲットの使用量が増大してからでは、プロセス条件の最適値が変化していることが判明した。

すなわち、ターゲットの使用開始時と使用限界時とで、同じレシピで成膜しても膜質（膜厚や膜厚の均一性、膜の屈折率等）に差が生じる。これは、ターゲットの使用開始時と使用限界時とでターゲットの表面形状が変化し、ターゲットからのスパッタ粒子の飛び出し方向や強さが変わるためである。

一方、生産の開始前に設定されたレシピを生産開始後に変更することは、成膜条件の再度の最適化が必要になったり、レシピの管理上の観点から容易ではなかったりする場合がある。

そこで、本開示では、制御装置が以下の３つの補正を行うことで、ターゲットの使用量がターゲットの使用開始時（すなわち、最適化時）と比較して増大しても、膜質を維持するか、少なくとも膜質の品質低下を抑制する。

１．制御装置がターゲットの使用量に応じて成膜時間の補正値を算出する。
２．制御装置がターゲットの使用量に応じて投入電力の補正値を算出する。
３．制御装置がターゲットの使用量に応じてターゲットと載置台との距離（以下、ＴＳ距離という）の補正値を算出する。

本実施例では、「１．ターゲットの使用量に応じて成膜時間の補正値を算出する。」制御装置について説明する。

〔半導体製造装置〕
まず、図１を参照してＰＶＤにより成膜が可能な半導体製造装置１について説明する。図１は、本実施形態に係る一例の半導体製造装置１の概略断面図である。半導体製造装置１は基板Ｗに対して複数の処理（エッチング、成膜、アッシング等の所望の処理）を施す。半導体製造装置１は、処理部２と、搬出入部３と、制御装置８０と、を備える。基板Ｗは特に限定しないが、例えば半導体ウエハ（以下では単にウエハと呼ぶ）である。

搬出入部３は、処理部２に対しウエハを一例とする基板を搬出入する。処理部２は、ウエハに対して所望の真空処理を施す複数（本実施形態では１０個）のプロセスモジュールＰＭ１～ＰＭ１０を備える。複数のプロセスモジュールＰＭ１～ＰＭ１０に対しては、第１の搬送装置１１によりウエハがシリアル搬送（順次搬送）される。

第１の搬送装置１１は複数の搬送モジュールＴＭ１～ＴＭ５を備える。搬送モジュールＴＭ１～ＴＭ５は、それぞれ真空に保持されている平面形状が六角状の容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅを有する。また、搬送モジュールＴＭ１～ＴＭ５は、それぞれ容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅに設けられている多関節構造の搬送機構３１ａ、３１ｂ、３１ｃ、３１ｄ及び３１ｅを有する。

搬送モジュールＴＭ１～ＴＭ５の搬送機構３１ａ、３１ｂ、３１ｃ、３１ｄ及び３１ｅの間には、それぞれ搬送バッファとしての受け渡し部４１、４２、４３及び４４が設けられている。搬送モジュールＴＭ１～ＴＭ５の容器３０ａ、３０ｂ、３０ｃ、３０ｄ及び３０ｅは連通して一つの搬送室１２を構成する。

なお、搬送室１２は図中Ｙ方向に延びている。プロセスモジュールＰＭ１～ＰＭ１０は、開閉可能なゲートバルブＧを介して搬送室１２の両側に５個ずつ接続されている。プロセスモジュールＰＭ１～ＰＭ１０のゲートバルブＧは、プロセスモジュールＰＭ１～ＰＭ１０に搬送モジュールＴＭ１～ＴＭ５がアクセスする際に開かれ、所望の処理を行っている際に閉じられる。

搬出入部３は、処理部２の一端側に接続されている。搬出入部３は、大気搬送室２１と、３つのロードポート２２と、アライナーモジュール２３と、２つのロードロックモジュールＬＬＭ１及びＬＬＭ２と、第２の搬送装置２４とを有する。大気搬送室２１には、ロードポート２２と、アライナーモジュール２３と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、が接続されている。また、第２の搬送装置２４は大気搬送室２１内に設けられている。

大気搬送室２１は、図中Ｘ方向を長手方向とする直方体状をなしている。３つのロードポート２２は、大気搬送室２１の処理部２と反対側の長辺壁部に設けられている。ロードポート２２はフープ台２５と搬送口２６とを有する。フープ台２５は複数のウエハを収容する基板収容容器であるフープ２０が載置される。フープ台２５上のフープ２０は、搬送口２６を介して大気搬送室２１に密閉した状態で接続される。アライナーモジュール２３は大気搬送室２１の一方の短辺壁部に接続されている。アライナーモジュール２３においてウエハのアライメントが行われる。

２つのロードロックモジュールＬＬＭ１及びＬＬＭ２は、大気圧である大気搬送室２１と真空雰囲気である搬送室１２との間でウエハの搬送を可能にするためのものであり、大気圧と搬送室１２と同程度の真空との間で圧力可変となっている。２つのロードロックモジュールＬＬＭ１及びＬＬＭ２は、それぞれ２つの搬送口を有している。一方の搬送口は大気搬送室２１の処理部２側の長辺壁部にゲートバルブＧ２を介して接続される。他方の搬送口はゲートバルブＧ１を介して処理部２の搬送室１２に接続されている。

ロードロックモジュールＬＬＭ１はウエハを搬出入部３から処理部２に搬送する際に用いられる。ロードロックモジュールＬＬＭ２はウエハを処理部２から搬出入部３に搬送する際に用いられる。なお、ロードロックモジュールＬＬＭ１及びＬＬＭ２で、デガス処理等の処理を行うようにしてもよい。

大気搬送室２１内の第２の搬送装置２４は、多関節構造を有しており、ロードポート２２上のフープ２０と、アライナーモジュール２３と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、に対するウエハの搬送を行う。具体的には、第２の搬送装置２４はロードポート２２のフープ２０から未処理のウエハを取り出し、アライナーモジュール２３へ搬送し、アライナーモジュール２３からロードロックモジュールＬＬＭ１へウエハを搬送する。また、第２の搬送装置２４は、処理部２からロードロックモジュールＬＬＭ２に搬送された処理後のウエハを受け取り、ロードポート２２のフープ２０へ搬送する。図１では、第２の搬送装置２４のウエハを受け取るピックが１本の例を示しているが、ピックが２本であってもよい。

なお、上記の第１の搬送装置１１と第２の搬送装置２４とで、半導体製造装置１の搬送部が構成される。上記の処理部２は、搬送室１２の一方側に、ロードロックモジュールＬＬＭ１側から順に、プロセスモジュールＰＭ１、ＰＭ３、ＰＭ５、ＰＭ７及びＰＭ９が配置される。また、処理部２は、搬送室１２の他方側に、ロードロックモジュールＬＬＭ２側から順に、プロセスモジュールＰＭ２、ＰＭ４、ＰＭ６、ＰＭ８及びＰＭ１０が配置される。第１の搬送装置１１においては、ロードロックモジュールＬＬＭ１及びＬＬＭ２側から順に搬送モジュールＴＭ１、ＴＭ２、ＴＭ３、ＴＭ４及びＴＭ５が配置されている。 搬送モジュールＴＭ１の搬送機構３１ａは、ロードロックモジュールＬＬＭ１及びＬＬＭ２、プロセスモジュールＰＭ１及びＰＭ２、並びに、受け渡し部４１にアクセス可能である。搬送モジュールＴＭ２の搬送機構３１ｂは、プロセスモジュールＰＭ１、ＰＭ２、ＰＭ３及びＰＭ４、並びに、受け渡し部４１及び４２にアクセス可能である。

搬送モジュールＴＭ３の搬送機構３１ｃは、プロセスモジュールＰＭ３、ＰＭ４、ＰＭ５及びＰＭ６、並びに、受け渡し部４２及び４３にアクセス可能である。搬送モジュールＴＭ４の搬送機構３１ｄは、プロセスモジュールＰＭ５、ＰＭ６、ＰＭ７及びＰＭ８、並びに受け渡し部４３及び４４にアクセス可能である。搬送モジュールＴＭ５の搬送機構３１ｅは、プロセスモジュールＰＭ７、ＰＭ８、ＰＭ９及びＰＭ１０、並びに、受け渡し部４４にアクセス可能である。

第２の搬送装置２４及び第１の搬送装置１１の搬送モジュールＴＭ１～ＴＭ５は図１に示すように構成されている。このため、図２に示すように、フープ２０から取り出されたウエハは、処理部２において略Ｕ字状の経路Ｐに沿って一方向にシリアル搬送されて各プロセスモジュールＰＭ１～ＰＭ１０で処理され、フープ２０に戻される。すなわち、ウエハは、プロセスモジュールＰＭ１、ＰＭ３、ＰＭ５、ＰＭ７、ＰＭ９、ＰＭ１０、ＰＭ８、ＰＭ６、ＰＭ４、ＰＭ２の順にシリアル搬送されて、所望の処理がなされる。

半導体製造装置１は、例えば、ＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）に用いられる積層膜（ＭＴＪ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｔｕｎｎｅｌ Ｊｕｎｃｔｉｏｎ）膜）の製造に用いることができる。ＭＴＪ膜の製造には、前洗浄処理、成膜処理、酸化処理、加熱処理、冷却処理等の複数の所望の処理が存在し、これら所望の処理のそれぞれを、プロセスモジュールＰＭ１～ＰＭ１０で行う。プロセスモジュールＰＭ１～ＰＭ１０の１つ以上がウエハを待機させる待機モジュールであってもよい。

制御装置８０は半導体製造装置１の各構成部を制御する。制御装置８０は、例えば搬送モジュールＴＭ１～ＴＭ５（搬送機構３１ａ～３１ｅ）と、第２の搬送装置２４と、プロセスモジュールＰＭ１～ＰＭ１０と、ロードロックモジュールＬＬＭ１及びＬＬＭ２と、搬送室１２と、ゲートバルブＧ、Ｇ１及びＧ２と、を制御する。制御装置８０は、例えばコンピュータである。

＜基板処理装置＞
次に、プロセスモジュールＰＭ１～ＰＭ１０のいずれかに用いられる基板処理装置５について説明する。図３は、本実施形態に係る半導体製造装置１が有する基板処理装置５の概略断面図である。

基板処理装置５は、例えば、真空雰囲気を形成し、処理ガスによる基板処理を実行する真空処理容器１０の内部において、被処理基板である半導体ウエハ等の基板Ｗに対して所望の成膜を行う装置である。基板処理装置はＰＶＤ装置である。

基板処理装置５は、真空処理容器１０と、載置台１５等を有する。載置台１５は、真空処理容器１０の内部において基板Ｗを載置する。

真空処理容器１０の内部において、下方には載置台１５があり、載置台１５の上方には、複数のターゲットホルダ１４が水平面に対して所定の傾斜角θを有した状態で固定されている。そして、各ターゲットホルダ１４の下面には、異種のターゲットＴが取り付けられている。傾斜角θは０°、すなわち、ターゲットホルダ１４は水平に固定されていてもよい。

真空処理容器１０は、真空ポンプ等の排気装置１３を作動することにより、その内部を真空に減圧されるように構成されている。真空処理容器１０には、処理ガス供給装置８９（図４参照）から、スパッタ成膜に必要な処理ガス（例えばアルゴン（Ａｒ）、クリプトン（Ｋｒ）、ネオン（Ｎｅ）等の希ガスや窒素（Ｎ２）ガス）が供給される。

ターゲットホルダ１４には、プラズマ発生用電源８５（図４参照）からの交流電圧又は直流電圧が印加される。プラズマ発生用電源からターゲットホルダ１４及びターゲットＴに交流電圧が印加されると、真空処理容器１０の内部においてプラズマが発生し、真空処理容器１０の内部にある希ガス等がイオン化される。そして、イオン化した希ガス元素等によりターゲットＴがスパッタリングされる。これにより、ターゲットＴから叩き出されたスパッタ粒子は、ターゲットＴに対向して載置台１５に保持されている基板Ｗの表面に堆積する。

基板Ｗに対してターゲットＴが傾斜することにより、ターゲットＴからスパッタされたスパッタ粒子が基板Ｗに入射する入射角を利用者が調整することができ、基板Ｗに成膜された磁性膜等の膜厚の面内均一性を高めることができる。真空処理容器１０の内部において各ターゲットホルダ１４の同一の傾斜角θで設置されている場合であっても、載置台１５を昇降させてターゲットＴと基板Ｗの間の距離ｔ１を変化させ、これにより、基板Ｗに対するスパッタ粒子の入射角を変化させることができる。したがって、適用されるターゲットＴごとに、各ターゲットＴに好適な距離ｔ１となるように載置台１５が昇降制御されるようになっている。

ターゲットＴの数は特に限定されないが、一つの基板処理装置５にて異種材料により形成される異種膜をシーケンシャルに成膜できる観点から、複数の異種のターゲットＴが真空処理容器１０の内部に存在することが好ましい。

基板処理装置５は、図示するほか、冷凍装置と、回転装置と、昇降装置等を有する。冷凍装置は、載置台１５を冷却したり、冷凍サイクルを逆サイクルで駆動させることにより、加熱したりする。回転装置は、膜厚の均一性のため載置台１５を回転させる。昇降装置は、真空処理容器１０の内部で載置台１５を昇降させることにより、ターゲットＴと基板Ｗとの間の距離ｔ１（ＴＳ間距離）を調整することができる。この距離ｔ１の調整は、適用されるターゲットＴの種類に応じて適宜変更される。これら冷凍装置と、回転装置と、昇降装置とについては本実施形態では特徴部でないの説明を省略する。

＜制御装置の構成例＞
図４は、制御装置８０の一例の構成図を示す。制御装置８０は、コンピュータ、マイコン、又は、情報処理装置等の機能を有する装置である。制御装置８０は、接続バスにより相互に接続されているＣＰＵ（Central Processing Unit）８０ａ、主記憶装置８０ｂ、補助記憶装置８０ｃ、入出力インターフェース８０ｄ、及び通信インターフェース８０ｅを備えている。主記憶装置８０ｂと補助記憶装置８０ｃは、コンピュータが読み取り可能な記録媒体である。なお、上記の構成要素はそれぞれ個別に設けられてもよいし、一部の構成要素を設けないようにしてもよい。

ＣＰＵ８０ａは、ＭＰＵ（Microprocessor）やプロセッサとも称され、単一のプロセッサであってもよいし、マルチプロセッサであってもよい。ＣＰＵ８０ａは、制御装置８０の全体の制御を行う中央演算処理装置である。ＣＰＵ８０ａは、例えば、補助記憶装置８０ｃに記憶されたプログラムを主記憶装置８０ｂの作業領域にて実行可能に展開し、プログラムの実行を通じて周辺装置の制御を行うことにより、所定の目的に合致した機能を提供する。主記憶装置８０ｂは、ＣＰＵ８０ａが実行するコンピュータプログラムや、ＣＰＵ８０ａが処理するデータ等を記憶する。主記憶装置８０ｂは、例えば、フラッシュメモリ、ＲＡＭ（Random Access Memory）やＲＯＭ（Read Only Memory）を含む。補助記憶装置８０ｃは、各種のプログラム及び各種のデータを読み書き自在に記録媒体に格納し、外部記憶装置とも称される。補助記憶装置８０ｃには、例えば、ＯＳ（Operating System）、各種プログラム、各種テーブル等が格納され、ＯＳは、例えば、通信インターフェース８０ｅを介して接続される外部装置等とのデータの受け渡しを行う通信インターフェースプログラムを含む。補助記憶装置８０ｃは、例えば、主記憶装置８０ｂを補助する記憶領域として使用され、ＣＰＵ８０ａが実行するコンピュータプログラムや、ＣＰＵ８０ａが処理するデータ等を記憶する。補助記憶装置８０ｃは、不揮発性半導体メモリ（フラッシュメモリ、ＥＰＲＯＭ（Erasable Programmable ROM））を含むシリコンディスク、ハードディスクドライブ（Hard Disk Drive：ＨＤＤ）装置、ソリッドステートドライブ装置等である。また、補助記憶装置８０ｃとして、ＣＤドライブ装置、ＤＶＤドライブ装置、ＢＤドライブ装置といった着脱可能な記録媒体の駆動装置が例示される。この着脱可能な記録媒体として、ＣＤ、ＤＶＤ、ＢＤ、ＵＳＢ（Universal Serial Bus）メモリ、ＳＤ（Secure Digital）メモリカード等が例示される。通信インターフェース８０ｅは、制御装置８０に接続するネットワークとのインターフェースである。入出力インターフェース８０ｄは、制御装置８０接続する機器との間でデータの入出力を行うインターフェースである。入出力インターフェース８０ｄには、例えば、キーボード、タッチパネルやマウス等のポインティングデバイス、マイクロフォン等の入力デバイス等が接続する。制御装置８０は、入出力インターフェース８０ｄを介し、入力デバイスを操作する操作者からの操作指示等を受け付ける。また、入出力インターフェース８０ｄには、例えば、液晶パネル（ＬＣＤ：Liquid Crystal Display）や有機ＥＬパネル（ＥＬ：Electroluminescence）等の表示デバイス、プリンタ、スピーカ等の出力デバイスが接続する。制御装置８０は、入出力インターフェース８０ｄを介し、ＣＰＵ８０ａにより処理されるデータや情報、主記憶装置８０ｂ、補助記憶装置８０ｃに記憶されるデータや情報を出力する。なお、温度センサ８２や圧力センサ８３は、有線にて入出力インターフェース８０ｄに接続されてもよいし、ネットワークを介して通信インターフェース８０ｅに接続されてもよい。

制御装置８０は、各種の周辺装置１０６の動作を制御する。この周辺装置１０６には、排気装置１３、載置台１５を冷却する冷凍装置３０、載置台１５を回転する回転装置４０、載置台１５を昇降する第一昇降装置７７、冷凍装置３０等を昇降する第二昇降装置７８，温度センサ８２，圧力センサ８３，プラズマ発生用電源８５、冷媒供給装置８６，冷媒排気装置８７，及び処理ガス供給装置８９等が含まれる。ＣＰＵ８０ａは、ＲＯＭ等の記憶領域に格納されたレシピに従い、所定の処理を実行する。レシピについては図５にて説明する。

なお、制御装置８０は、載置台１５（及び冷凍装置３０の上部）を真空処理容器１０の内部にて昇降させ、適用されるターゲットＴに好適なターゲットＴと基板Ｗの間の距離ｔ１の調整を行う。

〔レシピの一例〕
図５は、半導体製造装置１がＰＶＤで成膜する場合のレシピの一例である。半導体製造装置１の顧客側は予め図５に示すようなレシピを作成して、補助記憶装置８０ｃにそのレシピデータを格納しておく。ＣＰＵ８０ａは、このレシピのデータを参照して、各ステップ毎にレシピのプロセス条件設定値ＰＣｉにしたがって、図４に示す周辺装置１０６を制御し、また周辺装置１０６からのデータを取得する。

例えば、図５のレシピによれば、第１ステップでは、真空処理容器１０内の圧力がＰ1（mTorr）、プラズマ発生用電源８５の投入電力がＭＰ1（Ｗ）、成膜ガス（Ａr等）の流量がａ1／ｂ1／ｄ1（sccm）、ＴＳ間距離が３００(mm)、ステージのセンター／エッジ／チラー温度がＴＣ1／ＴＥ1／ＴＲ1（degＣ）、成膜時間がｔ1（sec）にそれぞれ設定される。

第２ステップ以降も同様で、ＣＰＵ８０ａはレシピの各ステップのデータに基づいて周辺装置１０６を制御する。このレシピでは、第１、第２及び第３ステップの各々について、プロセス条件設定値ＰＣｉ（圧力、投入電力、ガス種、ガス流量、Ｔ／Ｓ間距離、温度、成膜時間）が独立に設定される。もっとも、あるプロセス条件の設定値が異なるステップの間で同一になることは頻繁にあり得る。

〔制御装置の機能について〕
図６は、半導体製造装置１を制御する制御装置８０の機能ブロック図を示す。制御装置８０は、監視部１０１、レシピ記憶部１０２、レシピ実行部１０３、及び調整係数記憶部１０４、を有している。制御装置８０が有するこれらの機能は、制御装置８０のハードウェア（特にＣＰＵ８０ａ、主記憶装置８０ｂ、入出力インターフェース８０ｄ）及びソフトウエア（プログラム、アルゴリズム、設定値）によって構築される。

レシピ実行部１０３は、レシピが有する各ステップ毎に、プロセス条件設定値が得られるように各周辺装置１０６を制御する。レシピ実行部１０３の補正部１０５は、ターゲットの使用量に応じてプロセス条件設定値を補正するため、監視部１０１からプラズマ発生用電源８５の使用電力量を取得する。プラズマ発生用電源８５の使用電力量は、ターゲットの使用量と比例関係にあり、使用電力量はターゲットの使用量とみなすことができる。

監視部１０１は、プラズマ発生用電源８５の投入電力を監視している。監視部１０１は、ターゲットの使用開始時の使用電力量をゼロとして、１回のプロセスに使用される投入電力を積算することで使用電力量を保持する。１回のプロセスとは１つのレシピが有する各ステップが実行されることをいう。

レシピ実行部１０３は、後述するＰＪごとに（プロセスを開始する直前に）、監視部１０１からプラズマ発生用電源８５の使用電力量を取得する。こうすることで、レシピ実行部１０３は、プロセス開始までに使用された使用電力量を取得できる。

また、補正部１０５は、レシピの各ステップ毎に、レシピ記憶部１０２よりプロセス条件設定値ＰＣiを取り込むと共に、調整係数記憶部１０４より成膜時間の補正値を算出するための調整係数を取り込んで、調整係数と使用電力量とを計算式に入力してレシピの成膜時間の補正値を算出する。

図７は、調整係数記憶部１０４に記憶されている調整係数の一例を示す。調整係数記憶部１０４には、成膜時間の調整係数がターゲットの使用量に対する２次関数の係数として記憶されている。すなわち、補正部１０５は、ｙを成膜時間の補正値（sec）、ｘ（変数）をプラズマ発生用電源８５の使用電力量（W）、として式（１）のような２次関数の計算式で成膜時間の補正値を算出する。

図７のNa1～Na10、Nb1～Nb10、Nc1～Nc10が調整係数であり、式（１）の係数ａ～ｃに対応する。調整係数Na1～Na10、Nb1～Nb10、Nc1～Nc10は実数である。調整係数を２次関数の係数として保持することで、調整係数は、線形特性だけでなく非線形特性を持つさまざまターゲットに対して成膜時間を調整でき、成膜の機差吸収にも使用可能である。図７の行方向のａ～ｃを１セットとして、図７の列方向には１０個（Ｔ０１～Ｔ１０）のセットが設定されている。ユーザーはａ～ｃを１セットとする複数の調整係数を登録しておくことができ、例えばレシピに応じて適切な調整係数を選択できる。１０個としたのは一例であり、調整係数は１個でも１１以上でもよい。

図７のような調整係数は、プロセスモジュールＰＭごとに用意される。これは、プロセスモジュールＰＭによって放電条件等が異なり、成膜に機差があるためである。また、１つのプロセスモジュールＰＭにはＮ個のターゲットが配置可能であるため、図７のような調整係数はターゲットごとに用意される。したがって、調整係数はプロセスモジュールＰＭごと、かつ、ターゲットごとに用意されることが好ましい。

係数ａが０であれば式（１）は１次式となり、使用電力量に対し比例的に膜厚が変化する場合の膜厚補正が可能になる。また、式（１）の係数ｃは定数であり、機差やターゲットの種類の差を吸収する上で有効である。

このように、本開示の条件補正方法は、２次関数の各係数をテーブルとして、複数セット持つことで、種類の違うターゲットや異なるプロセスモジュールＰＭに対応できる。また、プロセスモジュールＰＭとターゲットの組み合わせに対し、Ｎ個の調整係数を用意できるので、膜厚レート（デポレート）が異なるレシピを持つ場合にも柔軟に対応可能である。

〔成膜時間の補正のタイミング〕
ウエハへの処理は、コントロールジョブ（以下、「ＣＪ」という場合がある。）及びプロセスジョブ（以下、「ＰＪ」という場合がある。）として実行される。ＣＪは、各基板Ｗに対して設定されるＰＪのグループ単位であり、ＰＪは、各基板Ｗに対して実施されるレシピの処理単位である。ＰＪは１回のプロセスに対応する。１つのＰＪで処理されるウエハの数は１つ以上で、フープが収容できるウエハの枚数が上限となる。また、ＣＪはフープごとに設定される。例えばフープに入っているウエハが２５枚である場合、２５枚が１つのＣＪで処理され、１枚以上のウエハが１つのＰＪで処理される。成膜時間の補正はＰＪごとに実行できる。

〔成膜時間の補正処理〕
図８は、制御装置８０が成膜時間の補正値を算出する条件補正方法を説明するフローチャート図である。図８の処理は、１つのＰＪが開始される前に実行される。

まず、レシピ実行部１０３は監視部１０１からプラズマ発生用電源８５の使用電力量を取得する（Ｓ１）。使用電力量は、ターゲットの交換時からプラズマ発生用電源８５への投入電力が積算された値である。

次に、補正部１０５は、調整係数記憶部１０４からプロセスモジュールＰＭとターゲットに対応する調整係数（ａ～ｃ）を取得する（Ｓ２）。同じプロセスモジュールＰＭとターゲットに複数の調整係数が対応付けられている場合、どの調整係数を使用するかはユーザーにより選択されている（図９参照）。

次に、補正部１０５は、式（１）に調整係数と使用電力量を適用して、成膜時間の補正値を算出する（Ｓ３）。

レシピ実行部１０３は、レシピの各ステップ毎に、予めレシピに設定されている成膜時間を補正して、レシピを実行する（Ｓ４）。例えば、補正前の成膜時間が５．０(sec)、成膜時間の補正値が０．３(sec)の場合、レシピ実行部１０３は、５．３(sec)の成膜時間をかけて成膜する。

〔レシピ画面における調整係数の設定〕
図９は、制御装置８０が表示するレシピ画面の一例を示す。なお、図９では主要な項目のみを説明する。図９では、レシピが有する各ステップ２０１ごとに、実行状態２０２、成膜時間（ステップ内の処理によっては成膜の時間とは限らない）２０３等が表示されている。また、ステップごとに膜厚補正係数２０４の設定欄２０４ａがあり、ユーザーがステップ単位で膜厚補正係数を選択できるようになっている。

図９に示すように、ユーザーが設定欄２０４ａを押下すると、調整係数選択画面２１０が表示される。ユーザーは図７に示したように予め設定されている複数の調整係数（図では３５個あるが、全てに値が設定されていなくてもよい）のリストから所望の調整係数を選択できる。

＜主な効果＞
本実施例によれば、成膜プロセスの実行に伴ってターゲットの使用量が増大し、膜厚の均一性が低下することを、成膜時間を補正することで抑制できる。

本実施例では、「２．ターゲットの使用量に応じて投入電力の補正値を算出する。」制御装置について説明する。

本実施例においては、上記の実施例にて説明した図１～図４の構成図、及び、図６に示した機能ブロック図を援用できるものとして説明する。

本実施例のレシピ実行部１０３は、プラズマ発生用電源８５の使用電力量に基づいてプラズマ発生用電源８５への投入電力の補正値を算出する。投入電力は膜厚レートと密接に関係するため、投入電力を補正することで、成膜時間と同様にターゲットの使用量に応じた膜厚変動を抑制することができる。また、１つのプロセスモジュールＰＭに複数のターゲットが設置されている場合、制御装置８０は成膜時間をターゲットごとに変えることができないが、投入電力はターゲットごとに変更できる。したがって、投入電力の補正は、ターゲットごとに異なるターゲットの使用量を補正しやすいというメリットがある。

本実施例では式（１）のｙが投入電力の補正値（W）である。調整係数記憶部１０４に記憶される調整係数は図７に示した態様と同様でよいため、図示は省略する。当然ながら、実際の調整係数Na1～Na10、Nb1～Nb10、Nc1～Nc10は、投入電力に対応した値となる。

〔投入電力の補正処理〕
続いて、図１０を参照して、制御装置８０がレシピの条件を補正するレシピ補正方法の流れを説明する。図１０は、制御装置８０がプラズマ発生用電源８５への投入電力の補正値を算出する条件補正方法を説明するフローチャート図である。

まず、レシピ実行部１０３は監視部１０１から監視しているプラズマ発生用電源８５の使用電力量を取得する（Ｓ１１）。使用電力量は、ターゲットの交換時からプラズマ発生用電源８５への投入電力が積算された値である。

次に、補正部１０５は、調整係数記憶部１０４からプロセスモジュールＰＭとターゲットに対応する調整係数（ａ～ｃ）を取得する（Ｓ１２）。同じプロセスモジュールＰＭとターゲットに複数の調整係数が対応付けられている場合、どの調整係数を使用するかはユーザーにより選択されている（図１１参照）。

次に、補正部１０５は、式（１）に調整係数と使用電力量を適用して、投入電力の補正値を算出する（Ｓ１３）。

レシピ実行部１０３は、レシピの各ステップ毎に、予めレシピに設定されている投入電力を補正して、レシピを実行する（Ｓ１４）。例えば、補正前のプラズマ発生用電源８５の投入電力が５００(W)、投入電力の補正値が１０(W)の場合、レシピ実行部１０３は、５１０(W)の投入電力をプラズマ発生用電源８５に供給して成膜する。

〔レシピ画面における調整係数の設定〕
図１１は、制御装置８０が表示するレシピ画面の一例を示す。なお、図１１の説明では主に図９との相違を説明する。図１１のレシピ画面では、ステップ２０１ごとに投入電力２０５の設定値が表示されると共に、投入電力補正係数２０６の設定欄２０６ａがあり、ユーザーがステップ単位で投入電力補正係数を選択できるようになっている。

図１１に示すように、ユーザーが設定欄２０６ａを押下すると、調整係数選択画面２２０が表示される。ユーザーは図７に示したように予め設定されている複数の調整係数（図では１０個あるが、全てに値が設定されていなくてもよい）のリストから所望の調整係数を選択できる。

＜主な効果＞
本実施例によれば、成膜プロセスの実行に伴ってターゲットの使用量が増大し、膜厚レートが変動することを、プラズマ発生用電源８５への投入電力を補正することで抑制できる。

本実施例では、「３．ターゲットの使用量に応じてターゲットと載置台との距離の補正値を算出する。」制御装置について説明する。

本実施例においては、上記の実施例にて説明した図１～図４の構成図、及び、図６に示した機能ブロック図を援用できるものとして説明する。

本実施例のレシピ実行部１０３は、プラズマ発生用電源８５の使用電力量に基づいてＴＳ間距離の補正値を算出する。ターゲットの使用量に応じて金属原子が飛ぶ方向が変わってくるため、ターゲットの使用量に応じて膜厚の均一性が低下する場合がある（例えば、内周が厚くなり、外周が薄くなる。）。一方、ＴＳ間距離は膜厚の均一性に影響することが知られている。本実施例では、ターゲットの使用量に応じてＴＳ間距離を補正することで、膜厚が不均一になることを抑制できる。なお、ＴＳ間距離は膜厚にも作用するため、膜厚変動を抑制する効果もある。

本実施例では式（１）のｙがＴＳ間距離の補正値である。調整係数記憶部１０４に記憶される調整係数は図７に示した態様と同様でよいため、図示は省略する。当然ながら、実際の調整係数Na1～Na10、Nb1～Nb10、Nc1～Nc10はＴＳ間距離に対応した値となる。

〔投入電力の補正処理〕
図１２は、制御部がプラズマ発生用電源８５への投入電力の補正値を算出する条件補正方法を説明するフローチャート図である。

まず、レシピ実行部１０３は監視部１０１からプラズマ発生用電源８５の使用電力量を取得する（Ｓ２１）。使用電力量は、ターゲットの交換時からプラズマ発生用電源８５への投入電力が積算された値である。

次に、補正部１０５は、調整係数記憶部１０４からプロセスモジュールＰＭとターゲットに対応する調整係数（ａ～ｃ）を取得する（Ｓ２２）。同じプロセスモジュールＰＭとターゲットに複数の調整係数が対応付けられている場合、どの調整係数を使用するかはユーザーにより選択されている（図１３参照）。

次に、補正部１０５は、式（１）に調整係数と使用電力量を適用して、ＴＳ間距離の補正値を算出する（Ｓ２３）。

レシピ実行部１０３は、レシピの各ステップ毎に、予めレシピに設定されているＴＳ間距離を補正し、レシピを実行する（Ｓ２４）。例えば、補正前のＴＳ間距離が３００(mm)、ＴＳ間距離の補正値が１５(mm)の場合、レシピ実行部１０３は、３１５(mm)のＴＳ間距離で成膜する。

〔レシピ画面における調整係数の設定〕
図１３は、制御装置８０が表示するレシピ画面の一例を示す。なお、図１３の説明では主に図９との相違を説明する。図１３のレシピ画面では、ステップごとにＴＳ間距離２０８の設定値が表示されると共に、ＴＳ間距離補正係数２０９の設定欄２０９ａがあり、ユーザーがステップ単位でＴＳ間距離補正係数を選択できるようになっている。

図１３に示すように、ユーザーが設定欄２０９ａを押下すると、調整係数選択画面２３０が表示される。ユーザーは図７に示したように予め設定されている複数の調整係数（図では３５個あるが、全てに値が設定されていなくてもよい）のリストから所望の調整係数を選択できる。

＜主な効果＞
本実施例によれば、成膜プロセスの実行に伴ってターゲットの使用量が増大し、膜厚の均一性が低下することを、ＴＳ間距離を補正することで抑制できる。また、成膜レートの変動を抑制する効果も期待できる。

なお、図３のターゲットはオフセット斜めに配置されているが（基板Ｗに対しターゲットが斜めかつ中心からずれている）、ターゲットは静止対向（基板Ｗに対し水平かつ中心）、又は、オフセット静止対向（基板Ｗに対し水平かつ中心からずれている）のように配置されている場合にも好適に適用できる。

実施例１～３を組み合わせた効果について説明する。実施例１～３は基本的に任意の組み合わせで実行してよい。しかし、実施例１と２はどちらも膜厚を補正する処理であるため、どちらか一方の補正を有効にすることが考えられる。実施例３については膜厚だけでなく膜厚の均一性を補正できるので、実施例１と３を組み合わせて成膜時間とＴＳ間距離の両方を補正すること、又は、実施例２と３を組み合わせて投入電力とＴＳ間距離の両方を補正することが好ましい。

［その他］
以上、半導体製造装置１を上記実施形態により説明したが、本開示にかかる半導体製造装置１は上記実施形態に限定されるものではなく、本開示の範囲内で種々の変形及び改良が可能である。上記複数の実施形態に記載された事項は、矛盾しない範囲で組み合わせることができる。

例えば、式（１）は３次式以上の多項式でもよい。

また、プラズマ発生用電源８５は、上記実施形態におけるマイクロ波プラズマ装置に限定されるものではなく、容量結合型プラズマ処理装置や誘導結合型プラズマ処理装置等であってもよい。

本開示では、基板Ｗとしてウエハを挙げて説明したが、プラズマ処理対象である被処理体は、ウエハに限られず、ＬＣＤ(Liquid Crystal Display)、ＦＰＤ(Flat Panel Display)に用いられる各種基板等であっても良い。

本開示の半導体製造装置は、Atomic Layer Deposition(ALD)装置、Capacitively Coupled Plasma(CCP)、Inductively Coupled Plasma(ICP)、Radial Line Slot Antenna(RLSA)、Electron Cyclotron Resonance Plasma(ECR)、Helicon Wave Plasma(HWP)のいずれのタイプの装置でも適用可能である。

１ 半導体製造装置
８０ 制御装置
１０１ 監視部
１０２ レシピ記憶部
１０３ レシピ実行部
１０４ 調整係数記憶部
１０５ 補正部

Claims (10)

1. 成膜処理を行うためのレシピに基づいて、ターゲットをスパッタして基板に成膜する半導体製造装置であって、
   前記レシピに基づいて成膜された膜質を調整するための調整係数を記憶した記憶部と、
   前記ターゲットの使用量を監視する監視部と、
   前記監視部が監視している前記ターゲットの使用量及び前記調整係数を計算式に入力して、前記レシピに設定されたプロセス条件の少なくともいずれかを補正するための補正値を算出する補正部と、
   前記レシピ及び前記補正値に基づいて成膜処理を実行するレシピ実行部と、
   を有することを特徴とする半導体製造装置。
2. 前記調整係数は２次関数の係数であり、
   前記補正部は前記ターゲットの使用量を前記２次関数の変数として用い、２次関数の前記計算式により前記補正値を算出することを特徴とする請求項１に記載の半導体製造装置。
3. 前記２次関数は、前記係数と前記ターゲットの使用量に応じて、前記レシピに設定された成膜時間の補正値を算出する式であり、
   前記補正部は前記ターゲットの使用量を前記２次関数の変数として用い、成膜時間の補正値を算出して、前記レシピに設定された成膜時間を補正し、
   前記レシピ実行部が補正された成膜時間で成膜処理を実行することを特徴とする請求項２に記載の半導体製造装置。
4. 前記２次関数は前記係数と前記ターゲットの使用量に応じて、前記レシピに設定されたプラズマ発生用電源への投入電力の補正値を算出する式であり、
   前記補正部は前記ターゲットの使用量を前記２次関数の変数として用い、プラズマ発生用電源への投入電力の補正値を算出して、前記レシピの投入電力を補正し、
   前記レシピ実行部が補正された投入電力で成膜処理を実行することを特徴とする請求項２に記載の半導体製造装置。
5. 前記２次関数は前記係数と前記ターゲットの使用量に応じて、前記レシピに設定された、前記ターゲットと載置台との距離の補正値を算出する式であり、
   前記補正部は前記ターゲットの使用量を前記２次関数の変数として用い、前記ターゲットと載置台との距離の補正値を算出して、前記レシピの前記ターゲットと載置台との距離を補正し、
   前記レシピ実行部が、補正された前記ターゲットと載置台との距離で成膜処理を実行することを特徴とする請求項２～４のいずれか１項に記載の半導体製造装置。
6. 前記調整係数は、前記ターゲットが配置されるプロセスモジュールごとに用意されていることを特徴とする請求項１～５のいずれか１項に記載の半導体製造装置。
7. 前記調整係数は、前記ターゲットが配置されるプロセスモジュールごと、かつ、前記ターゲットごとに用意されていることを特徴とする請求項６に記載の半導体製造装置。
8. 前記レシピの条件を表示するレシピ画面に、前記調整係数のリストを表示し、
   前記調整係数のリストから成膜処理に使用する前記調整係数の選択を受け付けることを特徴とする請求項１～７のいずれか１項に記載の半導体製造装置。
9. 成膜処理を行うためのレシピに基づいて、ターゲットをスパッタして基板に成膜する半導体製造装置の条件補正方法であって、
   前記ターゲットの使用量を監視する監視部と、
   前記監視部が監視している前記ターゲットの使用量、及び、前記レシピで成膜された膜質を調整するための調整係数を、計算式に入力して前記レシピに設定されたプロセス条件の少なくともいずれかを補正するための補正値を算出する工程と、
   前記レシピ及び前記補正値に基づいて成膜処理を実行する工程と、
   を有することを特徴とする条件補正方法。
10. 成膜処理を行うためのレシピに基づいて、ターゲットをスパッタして基板に成膜する半導体製造装置の制御装置を、
    前記レシピで成膜された膜質を調整するための調整係数を記憶した記憶部と、
    前記ターゲットの使用量を監視する監視部と、
    前記監視部が監視している前記ターゲットの使用量及び前記調整係数を計算式に入力して、前記レシピに設定されたプロセス条件の少なくともいずれかを補正するための補正値を算出する補正部と、
    前記レシピ及び前記補正値に基づいて成膜処理を実行するレシピ実行部、
    として機能させるためのプログラム。

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