JP2023014534A - 電子部品の実装性確認装置、実装性確認方法、実装性確認プログラム、及び記録媒体 - Google Patents

Abstract

【課題】電子部品の実装性確認装置及び方法を提供する。【解決手段】表面実装型の電子部品が実装される基板上に配置され、はんだペーストを印刷するために用いられる二次元のメタルマスクの開口形状から得られた電極用パッドの平面形状とはんだペーストの厚み情報から電子部品の電極と基板における電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す三次元情報を生成するモデル生成部１３と、モデル生成部により生成された三次元はんだペーストモデルを示す三次元情報からはんだペーストの体積を一定にしてはんだペーストの三次元形状を変化させた変形はんだペーストモデルを示す変形三次元情報として変更するモデル変形部１４と、電子部品の電極とモデル変形部により生成された変形三次元情報によるはんだペーストとの関係が指定範囲を満足しているか否かを判定し、指定範囲を満足していないとエラーとする演算部２１と、を備える。【選択図】図１

Description

本開示は、表面実装型の電子部品をプリント基板（以下、基板という）に実際に実装する前に、電子部品が正しく基板に実装できるか否かを予測、判定するための電子部品の実装性確認装置、実装性確認方法、実装性確認プログラム、及び記録媒体に関する。

一般にＣＡＤ（computer-aided design）システムは、表面実装型の電子部品を本体と電極と定義し、電子部品の形状を決定する寸法情報からなる電子部品の三次元データを有するもの、電子部品が実装される基板に対しては三次元データはなく、二次元データを有する。

特許文献１に、電子部品の電極とパッドを接合するはんだの形状に関するデータが二次元データに保持されていないため、電子部品の電極の底面とパッドの上面を抽出し、底面と上面との輪郭線間を結ぶ面を側面として生成し、該側面と底面と上面とで構成するはんだの接合モデルを生成する接合モデル生成装置が示されている。

特開２０１１－１７０８２０号公報

近年、基板に実装される表面実装型の電子部品は小型化が進んでおり、電子部品の電極と基板の表面に形成された電極用パッドを接続するはんだペーストの影響が、電子部品を基板に実装する際に無視できなくなっている。
特許文献１に示されたように、単に、はんだの接合モデルを生成しても電子部品を基板に正しく実装できるかを検証できない。

本開示は、上記した点に鑑みてなされたものであり、表面実装型の電子部品を基板に実際に実装する前に、電子部品が正しく基板に実装できるか否かを予測、判定できる電子部品の実装性確認装置を得ることを目的とする。

本開示に係る電子部品の実装性確認装置は、表面実装型の電子部品が実装される基板上に配置され、はんだペーストを印刷するために用いられる二次元のメタルマスクの開口形状から得られた電極用パッドの平面形状とはんだペーストの厚み情報から電子部品の電極と基板における電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す三次元情報を生成するモデル生成部と、三次元はんだペーストモデルを示す三次元情報からはんだペーストの体積を一定にしてはんだペーストの三次元形状を変化させた変形はんだペーストモデルを示す変形三次元情報として変更するモデル変形部と、電子部品の電極とモデル変形部により生成された変形三次元情報によるはんだペーストとの関係が指定範囲を満足しているか否かを判定し、指定範囲を満足していないとエラーとする演算部とを備える。

本開示によれば、電子部品の電極とモデル変形部により生成された変形三次元情報によるはんだペーストとの関係が指定範囲を満足しているか否かを判定するので、電子部品が基板に正しく実装されるかを判定できる。

実施の形態１に係る電子部品の実装性確認装置の構成例を示すブロック図である。 実施の形態１に係る電子部品の実装性確認装置において、底面電極無の表面実装型の電子部品の端子電極とはんだペーストの関係が正常である状態の一例を示す断面図である。 実施の形態１に係る電子部品の実装性確認装置において、底面電極無の表面実装型の電子部品の端子電極とはんだペーストの関係が異常であり、電子部品が基板に対して傾いた状態の一例を示す断面図である。 実施の形態１に係る電子部品の実装性確認装置において、底面電極有の表面実装型の電子部品の底面電極とはんだペーストの関係が正常である状態の一例を示す断面図である。 実施の形態１に係る電子部品の実装性確認装置において、底面電極有の表面実装型の電子部品の底面電極とはんだペーストの関係が異常であり、底面電極が底面電極用パッドに電気的に接続されない状態の一例を示す断面図である。 実施の形態１に係る電子部品の実装性確認装置のハードウェア構成例を示す図である。 実施の形態１に係る電子部品の実装性確認装置のモデル生成及びモデル変形の動作例を示すフローチャートである。 実施の形態１に係る電子部品の実装性確認装置の底面電極無の表面実装型の電子部品におけるエラーチェックの動作例を示すフローチャートである。 実施の形態１に係る電子部品の実装性確認装置の底面電極有におけるエラーチェックの動作例を示すフローチャートである。

実施の形態１．
実施の形態１に係る電子部品の実装性確認装置を図１から図９に基づいて説明する。
実施の形態１に係る電子部品の実装性確認装置は、電子部品をプリント基板に実装するための設計をＣＡＤを用いて行うシステムに用いられる実装性確認装置である。
まず、最初に実施の形態１に係る電子部品の実装性確認装置を説明するのに使用する用語について説明する。

電子部品は、ＳＯＰ（Small Outline Package）、ＱＦＰ（Quad Flat Package）、ＳＯＪ（Small Outline J-leaded）、ＰＬＣＣ（Plastic leaded chip carrier）、ＢＧＡ（Ball Grid Array）タイプの半導体素子などの表面実装型の半導体素子、抵抗、コンデンサ、コイル、及びダイオードなどの２端子電極のチップ部品、コネクタ、スペーサー、及び放熱フィンなどを対象とした表面実装型の電子部品である。

表面実装型の電子部品の内、底面電極を有しない電子部品、例えば、２端子電極のチップ部品に代表される表面実装型の電子部品を、以下、第１の電子部品という。
第１の電子部品の端子電極（以下、単に電極という場合がある）が基板の表面に形成された電極用パッドにはんだペーストにより接続される。

表面実装型の電子部品の内、底面電極を有する電子部品、例えば、ＱＦＰなどの表面実装型の半導体素子に代表される表面実装型の電子部品を、以下、第２の電子部品という。
第２の電子部品の端子電極（以下、単に電極という場合がある）がプリント基板における基板の表面に形成された電極用パッドにはんだペーストにより接続される。

第２の電子部品の底面電極は、第２の電子部品の本体の裏面に本体と一体化された金属で形成された接地又は放熱用の電極であり、基板の表面に形成された底面電極用パッドにはんだペーストにより接続される。
第２の電子部品の底面電極も電子部品の電極である。
以下、単に、電子部品という場合は、第１の電子部品及び第２の電子部品の両者を含む。

はんだペーストは、基板の表面上に形成されたメタルマスクを用いて電極用パッド及び底面電極用パッド上に印刷され、印刷後、リフローされることにより溶融し、電子部品の電極と対向する電極用パッド、及び第２の電子部品の底面電極と対向する底面電極用パッドを接続、固着する。

はんだペーストは、はんだ粉末とフラックスが所定の割合で混じり合って構成され、リフローされることにより溶融し、フラックスが蒸発する。その結果、はんだペーストの体積は減り、はんだペーストが塗布された時の厚さに対してリフロー後の厚さは小さくなる。すなわち、電極用パッドの表面からリフロー後のはんだペーストにおける表面までの高さが、電極用パッドの表面から塗布された時のはんだペーストにおける表面までの高さより低くなる。

また、はんだペーストの溶融する時間（タイミング）及びリフロー時に溶融するはんだペーストの濡れ広がり方（接触する面積）が、塗布された電極用パッド及び底面電極用パッドに対して異なる場合があり、先に溶融したはんだペーストが塗布された電極用パッド、又は接触する面積が広い電極用パッドの方に電子部品が引き寄せられる場合がある。

シンボルプリントは、電子部品の直下における基板の表面上に形成されたソルダーレジストの表面に、一般に知られているプリント方法によりプリントされた電子部品の外形又は位置を示す。

具体的には、シンボルプリントは、基板の表面にプリントされた、文字列又は任意の記号及び図柄、もしくは、電子部品の回路記号、形状、実装方向などの一部又は全部を表す表示である。
シンボルプリントは、基板の表面上に形成されたソルダーレジストの表面から厚みを有する。

基板データは、基板の表面上に形成される、回路パターンを形成する配線層（銅箔）、電子部品の電極に接続される電極用パッド及び底面電極用パッド、回路パターンを保護する絶縁膜からなるソルダーレジストを示す三次元のデータと、シンボルプリント及びメタルマスクの平面形状を示す二次元のデータである。

シンボルプリント及びメタルマスクに関する基板データは平面形状を示す二次元のデータであるため、シンボルプリント及びメタルマスクの厚み情報を持たない。
メタルマスクは、はんだペーストを配線層、電極用パッド及び底面電極用パッドの表面に印刷、塗布するために用いられる。
従って、はんだペーストの塗布された厚み及びシンボルプリントのプリントされた厚みは、基板データに直接及び間接的に含まれていない。

三次元電子部品データは、電子部品の形状を決定するデータであり、電子部品を本体と電極とに定義し、本体と電極の三次元の寸法情報である。

実施の形態１に係る電子部品の実装性確認装置１は、図１に示すように、形状算出装置１０と設計検証装置２０とを備える。
形状算出装置１０は、入力部１１と、電子部品選択部１２と、モデル生成部１３と、モデル変形部１４とを有する。
設計検証装置２０は、演算部２１と検証結果出力ファイル２２とを有する。

入力部１１は、基板データ２と三次元電子部品データ３が入力されるとともに、外部入力装置（ＵＩ：User Interface）からはんだペーストの厚さ情報及びシンボルプリントの厚さ情報が入力される。
入力部１１は、入力された情報を一時記憶するキャッシュメモリとしての役割も持つ。

基板データ２及び三次元電子部品データ３は記憶媒体に格納されており、プリント基板の型名、電子部品の型名などと紐づけされて入力部１１に取り込まれる。
はんだペーストの厚さ情報及びシンボルプリントの厚さ情報は、利用者が外部入力装置４により設定する情報であり、外部入力装置４のキーボードから直接入力する、もしくは、外部入力装置４の記憶媒体に格納されている情報から読み出される。

電子部品選択部１２は、入力部１１に入力された基板データ２と三次元電子部品データ３を基に、プリント基板の表面上に実装される複数の電子部品から、検証する電子部品を選択する。電子部品の選択は、紐づけされた型名などによって特定される。
電子部品選択部１２によって選択された電子部品は、モデル生成部１３以降によって、電子部品の電極と電極用パッドとのはんだペーストによる接続状態が検証される。
プリント基板の表面上に実装される複数の電子部品すべてにおいて、順次、モデル生成部１３以降によって検証される。

モデル生成部１３は、電子部品選択部１２によって選択された電子部品について、電子部品の電極が接続される電極用パッドの平面形状とはんだペーストの厚み情報から電子部品の電極と電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す第１の三次元情報を生成する。
なお、電子部品の電極は、煩雑さを避けるため、入力部１１に入力された三次元電子部品データ３における電極の三次元の寸法情報による電極を意味しており、単に、電子部品の電極と記載している。

電極用パッドの平面形状は、入力部１１に入力された基板データ２におけるメタルマスクの開口形状を示す情報からモデル生成部１３が得る。
すなわち、メタルマスクの開口から、はんだペーストの基板に対する投影面を抽出し、抽出した投影面を電極用パッドの平面形状とする。
従って、ここでいう電極用パッドの平面形状は、基板データ２における電極用パッドの平面形状より若干小さい。

はんだペーストの厚み情報は、外部入力装置４によって設定され、入力部１１に入力されたはんだペーストの厚み情報である。
三次元はんだペーストモデルは、はんだペーストが電極用パッドに塗布された時の三次元モデルである。

モデル生成部１３は、電子部品選択部１２によって選択された電子部品に対して基板の表面上に印刷されるシンボルプリントの平面形状とシンボルプリントの厚み情報からシンボルプリントの三次元シンボルプリントモデルを示す第２の三次元情報を生成する。

シンボルプリントの平面形状は、入力部１１に入力された基板データ２におけるシンボルプリントの平面形状を示す情報からモデル生成部１３が得る。
シンボルプリントの厚み情報は、外部入力装置４によって設定され、入力部１１に入力されたシンボルプリントの厚み情報である。

モデル変形部１４は、モデル生成部１３が生成した三次元はんだペーストモデルを示す第１の三次元情報からはんだペーストの体積を一定にしてはんだペーストの三次元形状を変化させた変形三次元はんだペーストモデルを示す変形三次元情報として変更する。
三次元はんだペーストモデルと変形三次元はんだペーストモデルとの関係は、体積が一定であり、高さがはんだペーストのリフローによる体積の減少による低下率を勘案して決定される。

なお、三次元はんだペーストモデルにおけるはんだペーストの体積は、メタルマスクの開口形状を示す情報から得られた電極用パッドの平面形状の面積の値とはんだペーストの厚み情報から得られた厚みの値を乗算した値である。

例えば、はんだペーストにおけるはんだ粉末とフラックスの混合比が１：０．２５であると、三次元はんだペーストモデルと変形三次元はんだペーストモデルは体積一定にして、変形三次元はんだペーストモデルの高さが三次元はんだペーストモデルの高さの０．８倍になる。
また、はんだペーストにおけるはんだ粉末とフラックスの混合比が１：１であると、三次元はんだペーストモデルと変形三次元はんだペーストモデルは体積一定にして、変形三次元はんだペーストモデルの高さが三次元はんだペーストモデルの高さの０．５倍になる。

モデル変形部１４は、電子部品選択部１２によって選択された電子部品の電極が、モデル生成部１３により生成された第２の三次元情報による三次元シンボルプリントモデルと干渉、例えば接触するか否かを判定し、干渉すると干渉しない位置に電子部品の位置を移動させる補正を行う。

設計検証装置２０における演算部２１は、電子部品の電極とモデル変形部１４により生成された変形三次元情報によるはんだペーストとの関係が指定範囲を満足するか否か、要するに指定範囲の内であるか外であるかを判定し、指定範囲を満足していないと、電子部品の電極と電極用パッドとのはんだペーストによる接続状態が良好でないとしてエラーとする。

演算部２１は、電子部品が底面電極を有しているか否か、つまり、電子部品選択部１２によって選択された電子部品が第１の電子部品（底面電極無）か第２の電子部品（底面電極有）かを判定する。

演算部２１は、第１の電子部品と判定すると、第１の電子部品の電極とモデル変形部１４により生成された変形三次元情報によるはんだペーストとの関係を、電極用パッドの平面形状の面積に対する変形三次元情報によるはんだペーストが第１の電子部品の電極に接触する接触面積の面積比とし、当該面積比と第１の指定範囲とを比較する。

すなわち、第１の電子部品の電極が変形三次元情報によるはんだペーストにより基板上に形成された電極用パッドに接続される時の、第１の三次元情報によるはんだペーストの電極用パッドへの塗布面の面積、いわゆる塗布されたはんだペーストの平面積に対するはんだペーストが第１の電子部品の電極に接触する接触面積の面積比が第１の指定範囲の内であるか外であるかを判定する。

はんだペーストが第１の電子部品の電極に接触する接触面積は、演算部２１が、変形三次元情報によるはんだペーストの高さ、第１の三次元情報によるはんだペーストの平面形状、三次元電子部品データ３における選択された第１の電子部品の外形形状、及び基板データ２におけるシンボルプリントの平面形状、並びに外部入力装置４により設定されたシンボルプリントの高さにより、第１の電子部品の電極がはんだペーストに接触する接触角を求め、求めた接触角により算出する。

面積比が第１の指定範囲の外であると、面積比が第１の指定範囲を満足していないとして第１の電子部品が基板の表面に対してはんだペーストにより傾いて接続されるとしてエラーとする。
第１の電子部品が基板の表面に対して傾く理由は、次のような理由である。
以下、第１の電子部品が２端子電極のチップ部品であるとして説明する。

すなわち、電子部品の小型化が進んだことにより、シンボルプリントの厚さを考慮する必要があり、リフロー後のはんだペーストの基板表面からの高さが、シンボルプリントの基板表面からの高さより低くなり、シンボルプリントが第１の電子部品に干渉して第１の電子部品の基板への実装に影響を及ぼし、第１の電子部品における両方の電極において、はんだペーストの溶融する時間（タイミング）又は溶融するはんだペーストの濡れ広がり方の違いにより、一方の電極側に電子部品が引き寄せられ、シンボルプリントの高さの影響もあって、第１の電子部品が一方の電極側に傾くことになる。

その結果、第１の電子部品の他方の電極が電極用パッドに対して浮いた状態になり、第１の電子部品の他方の電極が電極用パッドに正しくはんだ付けされない、最悪、全くはんだ付けされなくなる。

演算部２１は、リフロー後のはんだペーストの基板の表面からの高さが、シンボルプリントの基板の表面からの高さより低いと、第１の電子部品が一方の電極側に引き寄せられ、両電極がはんだペーストに対し非対称に接触することを想定して、第１の電子部品の電極がはんだペーストに接触する接触面積を求め、第１の電子部品の電極と電極用パッドとはんだペーストとの関係を演算する。
この時の状態の一例を図３に示す。

また、リフロー後のはんだペーストの基板の表面からの高さが、シンボルプリントの基板の表面からの高さより高くなるようにはんだペーストの塗布量が設定されると、演算部２１が、第１の電子部品の電極と電極用パッドとはんだペーストとの関係を演算すると、接触面積の面積比が第１の指定範囲の内に入る結果が得られ、第１の電子部品が基板の表面に対してはんだペーストにより良好に接続される状態であるとする。この状態の一例を図２に示す。

図２及び図３において、Ｓｕｂが内部に多層の配線層が形成された基板、Ｄ１が第１の電子部品、ｅ１及びｅ２が第１の電子部品Ｄ１の端子電極、ＥＰ１及びＥＰ２が第１の電子部品Ｄ１の端子電極ｅ１、ｅ２が接続される電極用パッド、Ｈ１及びＨ２が電極用パッドＥＰ１、ＥＰ２に塗布され、リフロー後のはんだペースト、Ｓはプリントされたシンボルプリント、Ｒはソルダーレジストである。

なお、第１の電子部品として底面電極がない表面実装型の半導体素子においても、２端子電極のチップ部品と同様に、電極用パッドの平面形状の面積に対するはんだペーストが半導体素子の端子電極（リード）に接触する接触面積の比が第１の指定範囲の内であるか外であるかを判定することにより、半導体素子が基板の表面に対してはんだペーストにより傾いて接続される状態か、良好に接続される状態かを知ることができる。

第１の電子部品の電極すべてに対して、はんだペーストの接触面積の面積比が、計算上、第１の指定範囲の内であっても、特に、表面実装型の半導体素子のように多くの端子電極を有しているものにおいては、実際に実装した時に、はんだペーストと接触しない電極も生じるので、演算部２１が、第１の半導体素子の電極すべてについて変形三次元情報によるはんだペーストとの接触状態を確認する。

演算部２１は、第２の電子部品（底面電極有）と判定すると、第２の電子部品の電極（リード）とモデル変形部１４により生成された変形三次元情報によるはんだペーストとの関係に関する判定に加えて、第２の電子部品の底面電極の表面から底面電極が対向する底面電極用パッドの表面までの距離（以下、底面電極距離という）に対する変形三次元情報によるはんだペーストの厚さについても判定する。

演算部２１は、はんだペーストの厚さが底面電極距離より短いと、底面電極距離に対するはんだペーストの厚さが第２の指定範囲を満足しておらず、第２の電子部品の底面電極が変形三次元情報によるはんだペーストに接触しないとしてエラーとする。

また、計算上、はんだペーストの厚さが底面電極距離より長い場合であっても、実際に実装した時に、底面電極が底面電極用パットにはんだペーストにより正しくはんだ付けされずに接合強度不足が生じる場合があり、演算部２１は次の演算も行う。

すなわち、演算部２１は、第２の電子部品の底面電極の表面から底面電極が対向する底面電極用パッドの表面までの距離（底面電極距離）と底面電極の平面積とを乗算した値である最小空間体積と、変形三次元情報によるはんだペーストの厚さと第１の三次元情報によるはんだペーストの平面形状と乗算した値であるリフロー後のはんだペーストの体積とを算出し、最小空間体積に対するリフロー後のはんだペーストの体積の体積比が第３の指定範囲を満足するか否か、要するに第３の指定範囲の内であるか外であるかを判定することにより、はんだペーストが底面電極の表面と底面電極用パッドとの間に過不足なく塗布されるかを判定する。

リフロー後のはんだペーストの体積及び最小空間体積は、演算部２１が、第１の三次元情報によるはんだペーストの平面形状、変形三次元情報によるはんだペーストの高さ、三次元電子部品データ３における選択された第２の電子部品の外形形状、及び基板データ２におけるメタルマスクの平面形状により算出する。

第２の電子部品の底面電極の平面積に対して、底面電極に対向する底面電極用パッドに塗布するはんだペーストの塗布量が少ないと、第２の電子部品の端子電極の電極用パッドへのはんだ付けが正しく行われていても、第２の電子部品の底面電極を底面電極用パッドにはんだペーストにより正しくはんだ付けされずに接合強度不足が生じ、最悪、底面電極と底面電極用パッドが全くはんだ付けされず、第２の電子部品の基板への実装不具合が起こる。

第２の電子部品として底面電極がある表面実装型の半導体素子を用いたものにおいて、第２の電子部品の底面電極が底面電極用パッドにはんだペーストにより正しくはんだ付けされた状態の一例を図４に、変形三次元情報によるはんだペーストの厚さが底面電極の表面と底面電極用パッドの表面との距離より短く、底面電極がはんだペーストに接触せず、はんだペーストにより底面電極用パッドに電気的に接続されない状態の一例を図５に示す。

図４及び図５において、Ｓｕｂが内部に多層の配線層が形成された基板、Ｄ２が第２の電子部品、ｅ１及びｅ２が第２の電子部品Ｄ２の端子電極、ｅ３が第２の電子部品Ｄ２の底面電極、ＥＰ１及びＥＰ２が第２の電子部品Ｄ２の端子電極ｅ１、ｅ２が接続される電極用パッド、ＥＰ３が第２の電子部品Ｄ２の底面電極ｅ３が接続される底面電極用パッド、Ｈ１及びＨ２が電極用パッドＥＰ１、ＥＰ２に塗布され、リフロー後のはんだペースト、Ｈ３が底面電極用パッドＥＰ３に塗布され、リフロー後のはんだペースト、Ｓはプリントされたシンボルプリント、Ｒはソルダーレジストである。

検証結果出力ファイル２２は、プリント基板の表面上に実装される複数の電子部品全てに対し、各電子部品についての演算部２１からの判定結果、エラー情報を、外部入力装置４からのはんだペーストの厚み情報及びシンボルプリントの厚み情報とモデル変形部１４により変形された条件とともに、電子部品の名称及び型名と紐づけして出力フアイルとして一時記憶するキャッシュメモリとしての役割を持ち、記憶した出力フアイルを表示装置５に出力する。
表示装置５は、ＣＡＤシステムに用いられるディスプレイである。

検証結果出力ファイル２２は、外部入力装置４からのはんだペーストの厚み情報を変更して実装性検証を行うと、変更履歴とともに、変更毎にはんだペーストの厚みに対する、各電子部品についての演算部２１からの判定結果、エラー情報を、外部入力装置４からのはんだペーストの厚み情報及びシンボルプリントの厚み情報とモデル変形部１４により変化させた条件とともに、電子部品の名称及び型名と紐づけして出力フアイルとして一時格納する。

実施の形態１に係る電子部品の実装性確認装置１は、ＣＡＤを用いて行うシステムに用いられ、図６に示すように、ＣＡＤとして用いられるコンピュータのＣＰＵ（Central Processing Unit）、ＲＯＭ（Read Only Memory）、ＲＡＭ（Random Access Memory）、入力インタフェース部、及び出力インタフェース部により構成され、ＲＯＭに格納されたプログラムをＲＡＭにロードし、ＣＰＵがＲＡＭにロードされたプログラムに基づき各種処理を実行する。実装性確認装置１は汎用的なＯＳ（Operating System）により駆動される。
ＣＰＵは、入力インタフェース部と、ＲＡＭと、ＲＯＭと、出力インタフェース部を制御、管理する。
ＣＰＵは、ＲＯＭに記憶してあるプログラムに従って実装性確認の処理を実行する。

入力部１１は、ＣＰＵに制御、管理され、入力インタフェース部とＲＡＭにより構成される。
電子部品選択部１２は、ＣＰＵに制御、管理される機能である。
モデル生成部１３、モデル変形部１４、及び演算部２１は、ＣＰＵ、ＲＯＭ、及びＲＡＭにより構成される。
検証結果出力ファイル２２は、ＣＰＵに制御、管理され、出力インタフェース部とＲＡＭにより構成される。

ＲＯＭに記憶された、ＣＰＵに実行させるプログラムは、表面実装型の電子部品が実装される基板上に配置され、はんだペーストを印刷するために用いられる二次元のメタルマスクの開口形状を示す情報から得られた電極用パッドの平面形状とはんだペーストの厚み情報から電子部品の電極と基板における電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す第１の三次元情報を生成する手順と、基板の表面上に印刷される電子部品を表す表示である二次元のシンボルプリントを示す情報と当該シンボルプリントの厚み情報から三次元シンボルプリントモデルを示す第２の三次元情報を生成する手順と、第１の三次元情報からはんだペーストの体積を一定にしてはんだペーストの三次元形状を変化させた変形三次元シンボルプリントモデルを示す変形三次元情報を生成する手順と、電子部品が底面電極を有しているか否かを判定する手順と、電子部品が底面電極を有していない第１の電子部品であると判定すると、第１の電子部品の電極を変形三次元情報によるはんだペーストにより基板における電極用パッドに接続した時の、電極用パッドの平面形状の面積に対する変形三次元情報によるはんだペーストが第１の電子部品の電極に接触する接触面積の面積比が第１の指定範囲の内であるか外であるかを判定し、第１の指定範囲の外であると、第１の電子部品が基板の表面に対して変形三次元情報によるはんだペーストにより傾いて接続されるとしてエラーとする手順と、電子部品が底面電極を有している第２の電子部品であると判定すると、第２の電子部品の底面電極を変形三次元情報によるはんだペーストにより第２の電子部品の底面電極に対向する底面電極用パッドに接続する時の、第２の電子部品の底面電極の表面と当該底面電極が対向する電極用パッドの表面との距離に対する変形三次元情報によるはんだペーストの厚さとを比較し、変形三次元情報によるはんだペーストの厚さが第２の電子部品の底面電極の表面と当該底面電極が対向する底面電極用パッドの表面との距離より短いと、第２の電子部品の底面電極が変形三次元情報によるはんだペーストに接触しないとしてエラーとする手順とを備える。

次に、電子部品の実装性確認装置による実装性確認方法を、図７から図９に示したフローチャートに基づいて説明する。
図７に示すように、ステップＳＴ１において、入力部１１が、基板データ２における、回路パターンを形成する配線層、電極用パッド及び底面電極用パッド、ソルダーレジストを示す三次元のデータと、シンボルプリント及びメタルマスクの平面形状を示す二次元のデータである情報を取得する。

ステップＳＴ２において、入力部１１が、三次元電子部品データ３における電子部品の外形情報、つまり、電子部品における本体と電極の三次元の寸法情報を取得する。
ステップＳＴ３において、入力部１１が、外部入力装置４からはんだペーストの厚さ情報及びシンボルプリントの厚さ情報を取得する。

ステップＳＴ４は、電子部品選択部１２が基板に実装される複数の表面実装型の電子部品から電子部品を選択し、選択した電子部品について、モデル生成部１３が、電子部品の電極と当該電極に対向する電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す第１の三次元情報を生成するステップである。
以降のステップにおいて、電子部品選択部１２によって選択された表面実装型の電子部品を単に電子部品として説明する。

ステップＳＴ４において、第１の三次元情報の生成は、モデル生成部１３が、まず、基板上に配置され、はんだペーストを印刷するために用いられる、入力部１１を介して入力された基板データ２における二次元のメタルマスクの開口形状を示す情報から電極用パッドの平面形状を算出する。
次に、算出された電極用パッドの平面形状と入力部１１を介して入力された外部入力装置４からのはんだペーストの厚み情報とから三次元はんだペーストモデルを示す第１の三次元情報を生成する。

電子部品が第１の電子部品（底面電極無）であると、第１の三次元情報は端子電極と電極用パッドを接続するためのはんだペーストに対する情報である。
電子部品が第２の電子部品（底面電極有）であると、第１の三次元情報は端子電極と電極用パッドを接続するためのはんだペースト、及び底面電極と底面電極用パッドを接続するためのはんだペーストに対する情報である。

ステップＳＴ５は、電子部品の直下における基板の表面上であるソルダーレジストの表面に印刷される電子部品を表す表示であるシンボルプリントの三次元シンボルプリントモデルを示す第２の三次元情報を生成するステップである。

ステップＳＴ５において、モデル生成部１３が、入力部１１を介して入力された基板データ２におけるシンボルプリントの平面形状を示す情報と入力部１１を介して入力された外部入力装置４からのシンボルプリントの厚み情報から三次元シンボルプリントモデルを示す第２の三次元情報を生成する。

ステップＳＴ６において、モデル変形部１４が、ステップＳＴ４により生成された第１の三次元情報からはんだペーストの体積を一定にしてはんだペーストの三次元形状を変化させた変形三次元はんだペーストモデルを示す変形三次元情報を生成する。

ステップＳＴ７において、モデル変形部１４が、入力部１１を介して入力された三次元電子部品データ３における電子部品の外形形状を示す情報における電極と、ステップＳＴ５により生成された第２の三次元情報におけるシンボルプリントとが干渉するか否か、つまり、接触するか否かの位置関係により干渉する場合は、電子部品の位置を電極がシンボルプリントに干渉しない位置に補正する。

ステップＳＴ８は、演算部２１が、電子部品選択部１２によって選択された電子部品が底面電極を有しているか否かを判定し、底面電極が無い第１の電子部品であると図８に示すステップＳＴ２１に進み、底面電極が有る第２の電子部品であると図９に示すステップＳＴ３１に進む。

図８に示すように、ステップＳＴ２１は、演算部２１が、はんだペーストにおける塗布面積に対する接触面積の面積比又は電極における接触面の面積又は表面積に対するはんだペーストにおける接触面積の面積比と第１の指定範囲とを比較し、比較結果を得るステップである。

すなわち、ステップＳＴ２１において、演算部２１が、第１の電子部品の電極をステップＳＴ４により生成された変形三次元情報によるはんだペーストを用いて第１の電子部品の電極に対向する電極用パッドに接続する時の、はんだペーストの接触面積の面積比、つまり、電極用パッドの平面形状の面積又は電極における接触面の面積又は表面積に対する変形三次元情報によるはんだペーストが第１の電子部品の電極に接触する接触面積の面積比と第１の指定範囲とを比較する。

第１の指定範囲は、第１の電子部品の電極における接触面の面積又は表面積に対する変形三次元情報によるはんだペーストが接触する面積の割合に基づいて設定される範囲である。例えば、第１の指定範囲は、設定％以上１００％以下のように設定される。
以下、電子部品の端子電極に対する接触面積の面積比をはんだペーストの接触面積比という。

演算部２１が、はんだペーストの接触面積比が第１の指定範囲を満足、つまり第１の指定範囲の内であると判定するとステップＳＴ２２に進み、接触面積比が満足していない、つまり、第１の指定範囲の外である判定すると、ステップＳＴ２３に進む。ステップＳＴ２３において、第１の電子部品が基板の表面に対して変形三次元情報によるはんだペーストにより傾いて接続されるとしてエラーとし、ステップＳＴ４１に進む。

ステップＳＴ２３では、演算部２１は、第１の電子部品に紐づけして、エラーが生じた接触面積比が第１の指定範囲の外である電極名の情報と理由などを示すエラー情報とを検証結果出力ファイル２２の記憶部に一時記憶させる。
第１の電子部品が基板の表面に対して傾いて接続される状態を、図３に一例として示す。

演算部２１が、ステップＳＴ２２において、第１の電子部品の電極すべてについて、変形三次元情報によるはんだペーストとの接触状態を確認し、全ての電極がはんだペーストに良好に接触していると判定するとステップＳＴ４１に進む。全ての電極のうち一つでも電極のはんだペーストへの接触状態が良好でないと判定するとステップＳＴ２３に進む。

ステップＳＴ２３において、第１の電子部品の電極が電極用パッドに良好に接続されていないとしてエラーとし、ステップＳＴ４１に進む。
ステップＳＴ２３では、演算部２１は、第１の電子部品に紐づけして、エラーが生じたはんだペーストとの接触状態が良好でない電極名の情報と理由などを示すエラー情報とを検証結果出力ファイル２２の記憶部に一時記憶させる。

ステップＳＴ４１において、演算部２１が基板に実装される電子部品全てについて、検証が完了しているか否かを判定し、完了していないと、ステップＳＴ４に戻り、検証していない電子部品に対してステップＳＴ４１以降の動作を繰り返し、全ての電子部品の検証が完了するとステップＳＴ４２に進む。

ステップＳＴ４２において、検証結果出力ファイル２２が、演算部２１からの全ての電子部品の検証が完了しているとの指示の下、一時記憶した出力ファイル、つまり、変更履歴があれば変更毎に、全ての電子部品に対して、各電子部品についての演算部２１からの判定結果、エラー情報を、外部入力装置４からのはんだペーストの厚み情報及びシンボルプリントの厚み情報とモデル変形部１４により変化させた条件とともに、電子部品の名称及び型名と紐づけして出力フアイルを表示装置５に出力する。

一方、図７に示すステップＳＴ８において、演算部２１が、底面電極が有る第２の電子部品であると判定すると、図９に示すステップＳＴ３１以降のステップに進む。
第２の電子部品においては、端子電極に対するはんだペーストとの接触状態を判定するステップＳＴ３１及びステップＳＴ３２と、底面電極に対するはんだペーストとの接触状態を判定するステップＳＴ３３及びステップＳＴ３４を有する。

ステップＳＴ３１は、第１の電子部品におけるステップＳＴ２１と同様のステップである。
すなわち、ステップＳＴ３１は、第２の電子部品における端子電極（リード）の表面積に対するはんだペーストにおける接触面積の面積比と第１の指定範囲とを比較し、比較結果を得るステップである。

演算部２１が、はんだペーストの接触面積比が第１の指定範囲の内であると判定するとステップＳＴ３２に進み、第１の指定範囲の外である判定すると、ステップＳＴ２３に進む。
ステップＳＴ３２において、演算部２１が、第２の電子部品の端子電極すべてについて、変形三次元情報によるはんだペーストとの接触状態を確認し、全ての端子電極がはんだペーストに良好に接触していると判定するとステップＳＴ４１に進む。全ての端子電極のうち一つでも端子電極のはんだペーストへの接触状態が良好でないと判定するとステップＳＴ２３に進む。

一方、底面電極に対するはんだペーストとの接触状態を判定するステップＳＴ３３は、底面電極にはんだペーストが届くかどうかを検証するステップである。
単純には、演算部２１が、はんだペーストの厚みと第２の電子部品の底面電極の表面から底面電極用パッドの表面までの距離を比較する。

すなわち、ステップＳＴ３３において、演算部２１が、第２の電子部品の底面電極をステップＳＴ４により生成された変形三次元情報によるはんだペーストを用いて第２の電子部品の底面電極に対向する底面電極用パッドに接続する時の、第２の電子部品の底面電極の表面から底面電極用パッドの表面までの距離と変形三次元情報によるはんだペーストの厚さとを比較する。

演算部２１が、変形三次元情報によるはんだペーストの厚さが第２の電子部品の底面電極の表面から底面電極用パッドの表面までの距離に対して第２の指定範囲を満足、要するに第２の指定範囲の外、つまり、長いと判定すると底面電極がはんだペーストに接触するとしてステップＳＴ３２に進み、第２の指定範囲を満足していない、要するに第２の指定範囲の内、つまり、短いと判定すると底面電極がはんだペーストに接触しないとしてステップＳＴ２３に進み、ステップＳＴ２３において、第２の電子部品の底面電極が変形三次元情報によるはんだペーストに接触しないとしてエラーとし、ステップＳＴ４１に進む。

第２の電子部品としての表面実装型の電子部品は、端子電極としてリード端子が一般的であり、図４に示すように、リード端子がはんだペーストに沈み込むため、はんだペーストに対するリード端子の沈み込む量を考慮すると良い。
すなわち、リード端子の先端から電極用パッドの表面までの距離を変形三次元情報によるはんだペーストの厚さと底面電極の表面から底面電極用パッドの表面までの距離に対して補正値として減算すればよい。

この場合、（変形三次元情報によるはんだペーストの厚さ）－（リード端子の先端から電極用パッドの表面までの距離）＞（底面電極の表面から底面電極用パッドの表面までの距離）－（リード端子の先端から電極用パッドの表面までの距離）を満足すればよい。
言い換えれば、変形三次元情報によるはんだペーストの厚さが第２の電子部品の底面電極の表面から底面電極用パッドの表面までの距離に対して長いと第２の指定範囲を満足し、短いと第２の指定範囲を満足していないといえる。

上記した式を満足することにより、第２の電子部品の直下にプリントされたシンボルプリントにより、第２の電子部品における本体の実装位置が基板の表面の上方に若干浮き上がったとしても、底面電極にはんだペーストが届くか否かを判定できる。

ステップＳＴ３４は、第２の電子部品の底面電極とリフロー後のはんだペーストとの接触する面積が設定値を超えているか否かを検証するステップである。
ステップＳＴ３４において、演算部２１が、変形三次元情報によるはんだペーストの厚さと三次元情報によるはんだペーストの平面形状と乗算した値であるリフロー後のはんだペーストの体積と、第２の電子部品の底面電極の表面と底面電極が対向する底面電極用パッドの表面との距離と底面電極の平面積とを乗算した値である最小空間体積とを算出する。

次いで、演算部２１が、最小空間体積に対するリフロー後のはんだペーストの体積の体積比と第３の指定範囲を比較する。
演算部２１が、体積比が第３の指定範囲を満足、要するに、第３の指定範囲の外、つまり、リフロー後のはんだペーストの体積が最小空間体積より大きいとリフロー後のはんだペーストは充足するとしてステップＳＴ４１に進む。

また、体積比が第３の指定範囲を満足していない、要するに、第３の指定範囲の内、つまり、リフロー後のはんだペーストの体積が最小空間体積より小さいと、ステップＳＴ２３に進む。ステップＳＴ２３において、リフロー後のはんだペーストは不足するとしてエラーとし、ステップＳＴ４１に進む。
ステップ２３及びステップＳＴ４１において、電子部品が第１の電子部品であった場合と同様に動作する、

第３の指定範囲は、最小空間体積に対するリフロー後のはんだペーストの体積の割合に基づいて設定される範囲であり、底面電極にリフロー後のはんだペーストが接触する面積の割合を間接的に示している割合である。例えば、第３の指定範囲は設定％以下とされ、体積比が第３の指定範囲の外であると第３の指定範囲を満足している、第３の指定範囲の内であると第３の指定範囲を満足していないと判定される。

以上のように、実施の形態１に係る電子部品の実装性確認装置は、二次元のメタルマスクの開口形状から得られた電極用パッドの平面形状とはんだペーストの厚み情報からはんだペーストの三次元はんだペーストモデルを示す三次元情報を生成するモデル生成部と、三次元はんだペーストモデルを示す三次元情報からはんだペーストの体積を一定にしてはんだペーストの三次元形状を変化させた変形はんだペーストモデルを示す変形三次元情報として変更するモデル変形部と、電子部品の電極とモデル変形部により生成された変形三次元情報によるはんだペーストとの関係が指定範囲を満足しているか否かを判定し、指定範囲を満足していないとエラーとする演算部を備えたものとしたので、電子部品の電極とモデル変形部により生成された変形三次元情報によるはんだペーストとの関係が指定範囲を満足しているか否かを判定し、表面実装型の電子部品を基板に実際に実装する前に、はんだペーストによる電子部品の電極と電極用パッドとの接続が良好か否かを判定でき、電子部品が正しく基板に実装できるか否かを予測、判定できる。

直下の基板表面上にシンボルプリントが印刷される電子部品に対して、演算部が電極用パッドの平面形状の面積に対する変形三次元情報によるはんだペーストが電子部品の電極に接触する接触面積の面積比と指定範囲とを比較し、面積比が指定範囲の内であるか外であるかを判定し、指定範囲の外であるとエラーとするため、電子部品の端子電極と電極用パッドとの接続状態を容易に知ることができる。

底面電極を有する電子部品に対して、演算部が変形三次元情報によるはんだペーストの厚さと電子部品の底面電極の表面から底面電極が対向する底面電極用パッドの表面までの距離とを比較し、厚さが距離より短いとエラーとするため、電子部品の底面電極と底面電極用パッドとの接続状態を容易に知ることができる。

なお、実施の形態における構成要素の自由な組み合わせ、任意の構成要素の変形、又は省略が可能である。

本開示に係る電子部品の実装性確認装置は、表面実装型の電子部品をプリント基板に実装するための設計を行うＣＡＤシステムに用いられ、電子部品を基板に実際に実装する前に、電子部品が正しく基板に実装できるか否かを予測、判定するための電子部品の実装性確認装置に好適である。

１ 電子部品の実装性確認装置、１０ 形状算出装置、１１ 入力部、１２ 電子部品選択部、１３ モデル生成部、１４ モデル変形部、２０ 設計検証装置、２１ 演算部、２２ 検証結果出力ファイル。

Claims (6)

1. 表面実装型の電子部品が実装される基板上に配置され、はんだペーストを印刷するために用いられる二次元のメタルマスクの開口形状から得られた電極用パッドの平面形状とはんだペーストの厚み情報から前記電子部品の電極と前記基板における電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す三次元情報を生成するモデル生成部と、
   前記モデル生成部により生成された三次元はんだペーストモデルを示す三次元情報からはんだペーストの体積を一定にして前記はんだペーストの三次元形状を変化させた変形はんだペーストモデルを示す変形三次元情報として変更するモデル変形部と、
   前記電子部品の電極と前記モデル変形部により生成された変形三次元情報によるはんだペーストとの関係が指定範囲を満足しているか否かを判定し、前記指定範囲を満足していないとエラーとする演算部と、
   を備えた電子部品の実装性確認装置。
2. 前記基板は、前記電子部品が配置される直下の基板の表面上に、前記電子部品を表す表示であるシンボルプリントが印刷され、
   前記電子部品の電極と前記モデル変形部により生成された変形三次元情報によるはんだペーストとの関係は、前記電極用パッドの平面形状の面積に対する前記変形三次元情報によるはんだペーストが前記電子部品の電極に接触する接触面積の面積比である、
   請求項１に記載の電子部品の実装性確認装置。
3. 前記電子部品は、本体の底面に底面電極を有し、
   前記電子部品の電極と前記モデル変形部により生成された変形三次元情報によるはんだペーストとの関係は、前記電子部品の底面電極の表面から当該底面電極が対向する底面電極用パッドの表面までの距離に対する前記変形三次元情報によるはんだペーストの厚さである、
   請求項１に記載の電子部品の実装性確認装置。
4. モデル生成部が、表面実装型の電子部品が実装される基板上に配置され、はんだペーストを印刷するために用いられる二次元のメタルマスクの開口形状を示す情報から得られた電極用パッドの平面形状とはんだペーストの厚み情報から前記電子部品の電極と前記基板における電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す第１の三次元情報を生成するステップと、
   前記モデル生成部が、前記基板の表面上に印刷される前記電子部品を表す表示である二次元のシンボルプリントを示す情報と当該シンボルプリントの厚み情報から三次元シンボルプリントモデルを示す第２の三次元情報を生成するステップと、
   モデル変形部が、前記第１の三次元情報からはんだペーストの体積を一定にして前記はんだペーストの三次元形状を変化させた変形三次元はんだペーストモデルを示す変形三次元情報を生成するステップと、
   演算部が、前記電子部品が底面電極を有しているか否かを判定するステップと、
   前記演算部が、前記電子部品が底面電極を有していない第１の電子部品であると判定すると、前記第１の電子部品の電極を前記変形三次元情報によるはんだペーストにより前記第１の電子部品の電極に対向する電極用パッドに接続する時の、前記電極用パッドの平面形状の面積に対する前記変形三次元情報によるはんだペーストが前記第１の電子部品の電極に接触する接触面積の面積比が第１の指定範囲の内であるか外であるかを判定し、前記第１の指定範囲の外であると、前記第１の電子部品が前記基板の表面に対して前記変形三次元情報によるはんだペーストにより傾いて接続されるとしてエラーとするステップと、
   前記演算部が、前記電子部品が底面電極を有している第２の電子部品であると判定すると、前記第２の電子部品の底面電極を前記変形三次元情報によるはんだペーストにより前記第２の電子部品の底面電極に対向する底面電極用パッドに接続する時の、前記第２の電子部品の底面電極の表面から当該底面電極が対向する前記底面電極用パッドの表面までの距離と前記変形三次元情報によるはんだペーストの厚さとを比較し、前記変形三次元情報によるはんだペーストの厚さが前記第２の電子部品の底面電極の表面から当該底面電極が対向する前記底面電極用パッドの表面までの距離より短いと、前記第２の電子部品の底面電極が前記変形三次元情報によるはんだペーストに接触しないとしてエラーとするステップと、
   を備えた電子部品の実装性確認方法。
5. 表面実装型の電子部品が実装される基板上に配置され、はんだペーストを印刷するために用いられる二次元のメタルマスクの開口形状を示す情報から得られた電極用パッドの平面形状とはんだペーストの厚み情報から前記電子部品の電極と前記基板における電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す第１の三次元情報を生成する手順と、
   前記基板の表面上に印刷される前記電子部品を表す表示である二次元のシンボルプリントを示す情報と当該シンボルプリントの厚み情報から三次元シンボルプリントモデルを示す第２の三次元情報を生成する手順と、
   前記第１の三次元情報からはんだペーストの体積を一定にして前記はんだペーストの三次元形状を変化させた変形三次元シンボルプリントモデルを示す変形三次元情報を生成する手順と、
   前記電子部品が底面電極を有しているか否かを判定する手順と、
   前記電子部品が底面電極を有していない第１の電子部品であると判定すると、前記第１の電子部品の電極を前記変形三次元情報によるはんだペーストにより前記基板における電極用パッドに接続した時の、前記電極用パッドの平面形状の面積に対する前記変形三次元情報によるはんだペーストが前記第１の電子部品の電極に接触する接触面積の面積比が第１の指定範囲の内であるか外であるかを判定し、前記第１の指定範囲の外であると、前記第１の電子部品が前記基板の表面に対して前記変形三次元情報によるはんだペーストにより傾いて接続されるとしてエラーとする手順と、
   前記電子部品が底面電極を有している第２の電子部品であると判定すると、前記第２の電子部品の底面電極を前記変形三次元情報によるはんだペーストにより前記第２の電子部品の底面電極に対向する底面電極用パッドに接続する時の、前記第２の電子部品の底面電極の表面から当該底面電極が対向する前記底面電極用パッドの表面までの距離と前記変形三次元情報によるはんだペーストの厚さとを比較し、前記変形三次元情報によるはんだペーストの厚さが前記第２の電子部品の底面電極の表面から当該底面電極が対向する前記底面電極用パッドの表面までの距離より短いと、前記第２の電子部品の底面電極が前記変形三次元情報によるはんだペーストに接触しないとしてエラーとする手順と、
   をコンピュータに実行させる電子部品の実装性確認プログラム。
6. 表面実装型の電子部品が実装される基板上に配置され、はんだペーストを印刷するために用いられる二次元のメタルマスクの開口形状を示す情報から得られた電極用パッドの平面形状とはんだペーストの厚み情報から前記電子部品の電極と前記基板における電極用パッドを接続するはんだペーストの三次元はんだペーストモデルを示す第１の三次元情報を生成する手順と、
   前記基板の表面上に印刷される前記電子部品を表す表示である二次元のシンボルプリントを示す情報と当該シンボルプリントの厚み情報から三次元シンボルプリントモデルを示す第２の三次元情報を生成する手順と、
   前記第１の三次元情報からはんだペーストの体積を一定にして前記はんだペーストの三次元形状を変化させた変形三次元シンボルプリントモデルを示す変形三次元情報を生成する手順と、
   前記電子部品が底面電極を有しているか否かを判定する手順と、
   前記電子部品が底面電極を有していない第１の電子部品であると判定すると、前記第１の電子部品の電極を前記変形三次元情報によるはんだペーストにより前記基板における電極用パッドに接続した時の、前記電極用パッドの平面形状の面積に対する前記変形三次元情報によるはんだペーストが前記第１の電子部品の電極に接触する接触面積の面積比が第１の指定範囲の内であるか外であるかを判定し、前記第１の指定範囲の外であると、前記第１の電子部品が前記基板の表面に対して前記変形三次元情報によるはんだペーストにより傾いて接続されるとしてエラーとする手順と、
   前記電子部品が底面電極を有している第２の電子部品であると判定すると、前記第２の電子部品の底面電極を前記変形三次元情報によるはんだペーストにより前記第２の電子部品の底面電極に対向する底面電極用パッドに接続する時の、前記第２の電子部品の底面電極の表面から当該底面電極が対向する前記底面電極用パッドの表面までの距離と前記変形三次元情報によるはんだペーストの厚さとを比較し、前記変形三次元情報によるはんだペーストの厚さが前記第２の電子部品の底面電極の表面から当該底面電極が対向する前記底面電極用パッドの表面までの距離より短いと、前記第２の電子部品の底面電極が前記変形三次元情報によるはんだペーストに接触しないとしてエラーとする手順と、
   をコンピュータに実行させるプログラムを記憶してある記録媒体。

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