JP2023014471A - 制御装置 - Google Patents

Abstract

【課題】パワー回路部において生成される電圧を簡単且つ正確にモニタすることができる制御装置を提供する。【解決手段】制御装置は、制御回路部と、パワー回路部と、を備える。前記制御回路部が有する制御回路部側グランドと前記パワー回路部が有するパワー回路部側グランドとが分離される。第１基準電圧を出力する第１基準電圧源が前記制御回路部又は前記パワー回路部のいずれか一方に設けられる。前記制御回路部に設けられる演算回路は、前記パワー回路部側グランドを基準電位としてモニタした前記第１基準電圧に基づき、前記制御回路部側グランドと前記パワー回路部側グランドとの第１電圧差を算出し、前記パワー回路部において生成される補正対象電圧をモニタするときに、前記第１電圧差を用いて前記補正対象電圧を補正する。【選択図】図１

Description

本発明は、制御回路部と、パワー回路部と、を備え、制御回路部が有する制御回路部側グランドとパワー回路部が有するパワー回路部側グランドとが分離される制御装置に関する。

大電流を扱う制御装置では、制御回路部が有する制御回路部側グランドと大電流を流すパワー回路部が有するパワー回路部側グランドとが分離される（例えば特許文献１参照）。制御回路部側グランドとパワー回路部側グランドとが分離されることによって、パワー回路部で流れる大電流によるパワー回路部側グランドの電位変動が制御回路部の動作に影響しなくなる。

特開２００９－２５４０５９号公報

しかしながら、制御回路部側グランドとパワー回路部側グランドとが分離されることの弊害として、制御回路部側グランドとパワー回路部側グランドとの間に電位差が生じる。

制御回路部側グランドとパワー回路部側グランドとの間に電位差が生じると、制御回路部に設けられる演算回路は、パワー回路部において生成される電圧をモニタした場合に、パワー回路部において生成される電圧を上記の電位差分だけずれた状態で認識してしまう。

特許文献１で車両駆動装置では、パワー回路部において生成される未知の電圧を二種類の分圧でモニタし、パワー回路部において生成される未知の電圧に関する連立方程式を解くことで、上記の電位差が算出される。つまり、特許文献１で車両駆動装置では、パワー回路部において生成される電圧をモニタするためには、連立方程式を解く処理が必要となり、処理が複雑になる。

本発明は、上記課題に鑑みて、パワー回路部において生成される電圧を簡単且つ正確にモニタすることができる制御装置を提供することを目的とする。

例示的な本発明の制御装置は、制御回路部と、パワー回路部と、を備える。前記制御回路部が有する制御回路部側グランドと前記パワー回路部が有するパワー回路部側グランドとが分離される。第１基準電圧を出力する第１基準電圧源が前記制御回路部又は前記パワー回路部のいずれか一方に設けられる。前記制御回路部に設けられる演算回路は、前記パワー回路部側グランドを基準電位としてモニタした前記第１基準電圧に基づき、前記制御回路部側グランドと前記パワー回路部側グランドとの第１電圧差を算出し、前記パワー回路部において生成される補正対象電圧をモニタするときに、前記第１電圧差を用いて前記補正対象電圧を補正する。

例示的な本発明によると、パワー回路部において生成される電圧を簡単且つ正確にモニタすることができる。

第１実施形態に係るＥＣＵの概略構成を示す図 第１実施形態に係るＣＰＵの電圧補正に関する動作例を示すフローチャート 第２実施形態に係るＥＣＵの概略構成を示す図 第２実施形態に係るＣＰＵの電圧補正に関する動作例を示すフローチャート 第３実施形態に係るＥＣＵの概略構成を示す図 第３実施形態に係るＣＰＵの電圧補正に関する動作例を示すフローチャート 第４実施形態に係るＥＣＵの概略構成を示す図 第５実施形態に係るＥＣＵの概略構成を示す図

以下、本発明の例示的な実施形態について、図面を参照しながら詳細に説明する。

＜第１実施形態＞
図１は、第１実施形態に係るＥＣＵ（Electronic Control Unit）１Ａの構成を示すブロック図である。ＥＣＵ１Ａは、制御回路部２と、パワー回路部３と、端子Ｔ１～Ｔ５と、を備える。

端子Ｔ１及び端子Ｔ３は、バッテリＢ１の正極に接続される。端子Ｔ１に印加される電圧は制御回路部２の入力電圧となる。端子Ｔ３に印加される電圧はパワー回路部３の入力電圧となる。

端子Ｔ２は、バッテリＢ１の負極及び車両グランド（車両のボディ）に接続される。端子Ｔ４は、寄生抵抗ＰＲ１を介してバッテリＢ１の負極及び車両グランドに接続される。なお、端子Ｔ２も、寄生抵抗を介してバッテリＢ１の負極及び車両グランドに接続されるが、端子Ｔ２に流れる電流が小さいため、端子Ｔ２とバッテリＢ１の負極及び車両グランドとの間の寄生抵抗は無いとみなすことができる。

端子Ｔ２は制御回路部２のグランドであり、端子Ｔ４はパワー回路部３のグランドである。以下、制御回路部２のグランドを制御回路部側グランドと称し、パワー回路部３のグランドをパワー回路部側グランドと称する。制御回路部側グランドと制御回路部側グランドとは分離されている。

制御回路部２は、ＣＰＵ（Central Processing Unit）２１を備える。ＣＰＵ２１は、ＡＤ入力ポートＰ１と、ＡＤ入力ポートＰ２と、デジタル出力ポートＰ３と、を備える。

ＣＰＵ２１は、ＡＤ入力ポートＰ２に供給される電圧に基づいて、ＡＤ入力ポートＰ２に供給される電圧を補正する。ＣＰＵ２１は、補正後の電圧に基づいて制御信号を生成し、当該制御信号をデジタル出力ポートＰ３から出力する。

パワー回路部３は、ＤＣ／ＤＣコンバータ３１を備える。ＤＣ／ＤＣコンバータ３１は、降圧型スイッチング電源である。ＤＣ／ＤＣコンバータ３１は、ＰＭＯＳ（P-channel Metal-Oxide Semiconductor）電界効果トランジスタＱ１（以下、トランジスタＱ１という）、ＮＭＯＳ（N-channel Metal-Oxide Semiconductor）電界効果トランジスタＱ２（以下、トランジスタＱ２という）、インダクタＬ１、コンデンサＣ１、及びドライバＤ１を備える。ドライバＤ１は、ＣＰＵ２１から出力される制御信号に基づいてトランジスタＱ１及びＱ２をスイッチング制御する。トランジスタＱ１及びＱ２のスイッチングにより、トランジスタＱ１とトランジスタＱ２との接続ノードにスイッチ電圧が発生する。スイッチ電圧は、インダクタＬ１及びコンデンサＣ１によって平滑化されて出力電圧ＶＯＵＴとなる。出力電圧ＶＯＵＴは、出力端子Ｔ５から出力され、車両補器４に供給される。車両補器４は、出力電圧ＶＯＵＴを電源電圧として利用する。

次に、ＡＤ入力ポートＰ２に供給される電圧の補正の詳細について説明する。制御回路部２は、抵抗Ｒ１～Ｒ４を備える。パワー回路部３は、第１基準電圧ＶＲＥＦ１を出力する第１基準電圧源ＶＳ１を備える。

第１基準電圧源ＶＳ１の負極はパワー回路部側グランドに接続される。第１基準電圧源ＶＳ１の正極は抵抗Ｒ１の一端に接続される。抵抗Ｒ１の他端は、ＡＤ入力ポートＰ１及び抵抗Ｒ２の一端に接続される。抵抗Ｒ１の他端は制御回路部側グランドに接続される。これにより、ＣＰＵ２１は、パワー回路部側グランドを基準電位として第１基準電圧ＶＲＥＦ１を分圧且つデジタル電圧に変換した状態でモニタすることができる。

抵抗Ｒ３の一端に出力電圧ＶＯＵＴが印加される。抵抗Ｒ３の他端は、ＡＤ入力ポートＰ２及び抵抗Ｒ４の一端に接続される。抵抗Ｒ４の他端は制御回路部側グランドに接続される。これにより、ＣＰＵ２１は、出力電圧ＶＯＵＴを分圧且つデジタル電圧に変換した状態でモニタすることができる。

図２は、ＣＰＵ２１の電圧補正に関する動作例を示すフローチャートである。ＣＰＵ２１は、図２に示すフローチャートの動作を周期的に実施する。

まず、ＣＰＵ２１は、第１基準電圧ＶＲＥＦ１をモニタする（ステップＳ１０）。

次に、ＣＰＵ２１は、制御回路部側グランドとパワー回路部側グランドとの第１電圧差を算出する（ステップＳ２０）。

ＡＤ入力ポートＰ１に供給される電圧Ｖ１は、下記の式（１）で表される。なお、Δ１は第１電圧差（＝パワー回路部側グランド－制御回路部側グランド）であり、ｒ１は抵抗Ｒ１の抵抗値であり、ｒ２は抵抗Ｒ２の抵抗値である。
Ｖ１＝（ＶＲＥＦ１＋Δ１）×ｒ２／（ｒ１＋ｒ２） …（１）

上記の式（１）は、下記の式（２）に変換することができる。ステップＳ２０において、ＣＰＵ２１は、下記の式（２）を用いて第１電圧差Δ１を算出する。
Δ１＝Ｖ１×（ｒ１－ｒ２）／ｒ２－ＶＲＥＦ１ …（２）

次に、ＣＰＵ２１は、出力電圧ＶＯＵＴをモニタする（ステップＳ３０）。

次に、ＣＰＵ２１は、モニタした出力電圧ＶＯＵＴを補正する（ステップＳ４０）。

ＡＤ入力ポートＰ２に供給される電圧Ｖ２は、下記の式（３）で表される。なお、ｒ３は抵抗Ｒ３の抵抗値であり、ｒ４は抵抗Ｒ４の抵抗値である。
Ｖ２＝（ＶＯＵＴ＋Δ１）×ｒ４／（ｒ３＋ｒ４） …（３）

上記の式（３）は、下記の式（４）に変換することができる。ステップＳ４０において、ＣＰＵ２１は、ステップ２０で算出した第１電圧差Δ１と下記の式（４）とを用いて、電圧Ｖ２すなわち分圧した状態でモニタした出力電圧ＶＯＵＴを補正して正確な出力電圧ＶＯＵＴを算出する。
ＶＯＵＴ＝Ｖ２×（ｒ３＋ｒ４）／ｒ４－Δ１ …（４）

ステップＳ４０の処理が終了すると、図２に示すフローチャートの動作が終了する。

パワー回路部３に流れる電流値に応じて第１電圧差Δ１は変動するため、第１電圧差Δ１は時々刻々と変化する。そのため、ＣＰＵ２１は、上述した図２に示すフローチャートの動作を繰り返し行うことにより、ステップＳ４０での補正として最新の第１電圧差Δ１を用いることができる。よって、ＣＰＵ２１は、出力電圧ＶＯＵＴすなわちパワー回路部３において生成される電圧を簡単且つ正確にモニタすることができる。

なお、ステップＳ２０での第１電圧差Δ１として、第１電圧差Δ１の過去所定回数の移動平均値を採用してもよい。それにより、第１電圧差Δ１の安定性が向上する。

＜第２実施形態＞
図３は、第２実施形態に係るＥＣＵ１Ｂの構成を示すブロック図である。ＥＣＵ１Ｂは、制御回路部２と、パワー回路部３と、端子Ｔ１～Ｔ５と、を備える。

ＥＣＵ１Ｂは、ＣＰＵ２１がデジタル入力ポートＰ４を備え、パワー回路部３が異常検出回路３２を備える点でＥＣＵ１Ａと相違し、それ以外の点でＥＣＵ１Ａと同様である。

異常検出回路３２は、第１基準電圧ＶＲＥＦ１の異常を検出したときにＣＰＵ２１に異常を通知する。異常検出回路３２は、第１基準電圧ＶＲＥＦ１が上限値を超えている異常のみを検出してもよい。また、異常検出回路３２は、第１基準電圧ＶＲＥＦ１が下限値を下回っている異常のみを検出してもよい。また、異常検出回路３２は、第１基準電圧ＶＲＥＦ１が上限値を超えている異常及び第１基準電圧ＶＲＥＦ１が下限値を下回っている異常の両方を検出してもよい。

第１基準電圧ＶＲＥＦ１が上限値を超えている異常及び第１基準電圧ＶＲＥＦ１が下限値を下回っている異常の両方を検出する場合、異常検出回路３２は、例えば第１コンパレータ、第２コンパレータ、及びＯＲゲートによって構成するとよい。第１コンパレータは、第１基準電圧ＶＲＥＦ１と上限値とを比較する。第２コンパレータは、第２基準電圧ＶＲＥＦ１と下限値とを比較する。ＯＲゲートは、第１コンパレータの出力と第２コンパレータの出力との論理和をＣＰＵ２１のデジタル入力ポートＰ４に出力する。

図４は、ＣＰＵ２１の電圧補正に関する動作例を示すフローチャートである。ＣＰＵ２１は、図４に示すフローチャートの動作を周期的に実施する。

図４に示すフローチャートは、図２に示すフローチャートにステップＳ１及びＳ４１を追加したものである。

ステップＳ１において、ＣＰＵ２１は、デジタル入力ポートＰ４に印加される電圧のレベルに基づいて、第１基準電圧ＶＲＥＦ１が異常であるか否かを判定する。第１基準電圧ＶＲＥＦ１が異常でなければ、ステップＳ１０に移行する。

一方、第１基準電圧ＶＲＥＦ１が異常であれば、ＣＰＵ２１は、ステップＳ４１に移行してフェイルセーフ処理を実行する。フェイルセーフ処理としては、例えばＣＰＵ２１がトランジスタＱ１をオフ状態に固定しトランジスタＱ２をオフ状態に固定することでＤＣ／ＤＣコンバータ３１の動作を停止させる処理を挙げることができる。ＤＣ／ＤＣコンバータ３１の動作を停止させることで、出力電圧ＶＯＵＴが過電圧になることを防止することができる。なお、例えばバッテリＢ１の最大電圧が出力電圧ＶＯＵＴの過電圧に該当しない場合などでは、ステップＳ４１のフェイルセーフ処理を省略することも可能である。また、ステップＳ４１のフェイルセーフ処理として、ステップＳ４０の第１電圧差Δ１による補正をやめるようにしてもよい。

ステップＳ４０又はＳ４１の処理が終了すると、図４に示すフローチャートの動作が終了する。

本実施形態では、第１基準電圧ＶＲＥＦ１の異常が検出されるので、第１基準電圧ＶＲＥＦ１が異常になったときに、モニタした出力電圧ＶＯＵＴに対して誤った補正が実行されることを防止することができる。

＜第３実施形態＞
図５は、第３実施形態に係るＥＣＵ１Ｃの構成を示すブロック図である。ＥＣＵ１Ｂは、制御回路部２と、パワー回路部３と、端子Ｔ１～Ｔ５と、を備える。

ＥＣＵ１Ｃは、ＣＰＵ２１がＡＤ入力ポートＰ５を備え、制御回路部２が第２基準電圧ＶＲＥＦ２を出力する第２基準電圧源ＶＳ２を備え、パワー回路部３が抵抗Ｒ５及びＲ６を備える点でＥＣＵ１Ａと相違し、それ以外の点でＥＣＵ１Ａと同様である。

第２基準電圧源ＶＳ２の負極は制御回路部側グランドに接続される。第２基準電圧源ＶＳ２の正極は抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端は、ＡＤ入力ポートＰ５及び抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端はパワー回路部側グランドに接続される。これにより、ＣＰＵ２１は、パワー回路部側グランドを基準電位として第２基準電圧ＶＲＥＦ２を分圧且つデジタル電圧に変換した状態でモニタすることができる。

ＡＤ入力ポートＰ５に供給される電圧Ｖ５は、下記の式（５）で表される。なお、Δ２は第２電圧差（＝パワー回路部側グランド－制御回路部側グランド）であり、ｒ５は抵抗Ｒ５の抵抗値であり、ｒ６は抵抗Ｒ６の抵抗値である。
Ｖ５＝（ＶＲＥＦ２－Δ２）×ｒ６／（ｒ５＋ｒ６）＋Δ２ …（５）

上記の式（５）は、下記の式（６）に変換することができる。
Δ２＝｛（ｒ５＋ｒ６）×Ｖ５－ｒ６×ＶＲＥＦ２｝／ｒ５ …（６）

図６は、ＣＰＵ２１の電圧補正に関する動作例を示すフローチャートである。ＣＰＵ２１は、図６に示すフローチャートの動作を周期的に実施する。

図６に示すフローチャートは、図２に示すフローチャートにステップＳ１１、Ｓ２１、Ｓ２２及びＳ４１を追加したものである。

ステップＳ１０の次に、ＣＰＵ２１は、第２基準電圧ＶＲＥＦ２をモニタする（ステップＳ１１）。ステップＳ１１の処理が終了すると、ステップＳ２０に移行する。

ステップＳ２０の次に、ＣＰＵ２１は、制御回路部側グランドとパワー回路部側グランドとの第２電圧差を算出する（ステップＳ２１）。ステップＳ２１の処理が終了すると、ステップＳ２２に移行する。

ステップＳ２２において、ＣＰＵ２１は、モニタした第１基準電圧ＶＲＥＦ１又は第２基準電圧ＶＲＥＦ２が異常であるか否かを判断する。ＣＰＵ２１は、第１電圧差Δ１と第２電圧差Δ２とが閾値以上異なる場合すなわち第１電圧差Δ１と第２電圧差Δ２との差の絶対値が閾値以上である場合に、モニタした第１基準電圧ＶＲＥＦ１又は第２基準電圧ＶＲＥＦ２が異常であると判断する。モニタした第１基準電圧ＶＲＥＦ１が異常である原因としては、第１基準電圧源ＶＳ１の異常、抵抗Ｒ１及びＲ２によって構成される分圧回路の異常等が考えられる。モニタした第２基準電圧ＶＲＥＦ２が異常である原因としては、第２基準電圧源ＶＳ２の異常、抵抗Ｒ３及びＲ４によって構成される分圧回路の異常等が考えられる。

モニタした第１基準電圧ＶＲＥＦ１及び第２基準電圧ＶＲＥＦ２が異常でなければ、ステップＳ３０に移行する。

一方、モニタした第１基準電圧ＶＲＥＦ１又は第２基準電圧ＶＲＥＦ２が異常であれば、ＣＰＵ２１は、ステップＳ４１に移行してフェイルセーフ処理を実行する。ステップＳ４１は、第２実施形態でのステップＳ４１と同様である。

本実施形態では、モニタした第１基準電圧ＶＲＥＦ１又は第２基準電圧ＶＲＥＦ２の異常が検出されるので、モニタした第１基準電圧ＶＲＥＦ１又は第２基準電圧ＶＲＥＦ２が異常になったときに、モニタした出力電圧ＶＯＵＴに対して誤った補正が実行されることを防止することができる。

なお、モニタした第１基準電圧ＶＲＥＦ１とモニタした第２基準電圧ＶＲＥＦ２とが同時に正常から異常に変化する可能性は非常に低いため、ＣＰＵ２１は、モニタした第１基準電圧ＶＲＥＦ１又は第２基準電圧ＶＲＥＦ２が異常である場合は第１基準電圧ＶＲＥＦ１及び第２基準電圧ＶＲＥＦ２の過去履歴に基づき、モニタした第１基準電圧ＶＲＥＦ１又は第２基準電圧ＶＲＥＦ２のどちらが異常であるかを判断するようにしてもよい。この場合、ステップＳ４１のフェイルセーフ処理として、第１電圧差Δ１および第２電圧差Δ２のうち、正常な方の電圧差を用いてモニタした出力電圧ＶＯＵＴの補正を行うようにしてもよい。例えば、モニタした第１基準電圧ＶＲＥＦ１が異常である場合には、ＣＰＵ２１は、第２基準電圧ＶＲＥＦ２を用いて、モニタした出力電圧ＶＯＵＴの補正を行うようにする。

これにより、モニタした第１基準電圧ＶＲＥＦ１又は第２基準電圧ＶＲＥＦ２が異常になったときでも、出力電圧ＶＯＵＴを簡単且つ正確にモニタすることができる。

第１基準電圧ＶＲＥＦ１及び第２基準電圧ＶＲＥＦ２の過去履歴の利用例としては、例えば直近の複数回のモニタした第１基準電圧ＶＲＥＦ１の平均値と今回モニタした第１基準電圧ＶＲＥＦ１との差の絶対値が、直近の複数回のモニタした第２基準電圧ＶＲＥＦ２の平均値と今回モニタした第２基準電圧ＶＲＥＦ２との差の絶対値より大きければ、ＣＰＵ２１は、モニタした第１基準電圧ＶＲＥＦ１が異常であると判断すればよい。

＜第４実施形態＞
図７は、第４実施形態に係るＥＣＵ１Ｄの構成を示すブロック図である。ＥＣＵ１Ｄは、制御回路部２と、パワー回路部３と、端子Ｔ１～Ｔ５と、を備える。

ＥＣＵ１Ｄは、ＣＰＵ２１がＡＤ入力ポートＰ５を備え、第１基準電圧源ＶＳ１がパワー回路部３ではなく制御回路部２に設けられ、パワー回路部３が抵抗Ｒ５及びＲ６を備える点でＥＣＵ１Ａと相違し、それ以外の点でＥＣＵ１Ａと同様である。

第１基準電圧源ＶＳ１の負極は制御回路側グランドに接続される。

第１基準電圧源ＶＳ１の正極は抵抗Ｒ５の一端に接続される。抵抗Ｒ５の他端は、ＡＤ入力ポートＰ５及び抵抗Ｒ６の一端に接続される。抵抗Ｒ６の他端はパワー回路部側グランドに接続される。これにより、ＣＰＵ２１は、ＡＤ入力ポートＰ５に入力される電圧をモニタすることによって、パワー回路部側グランドを基準電位として第１基準電圧ＶＲＥＦ１を分圧且つデジタル電圧に変換した状態でモニタすることができる。ＣＰＵ２１は、ＡＤ入力ポートＰ５に入力される電圧に基づいて、第１電圧差Δ１を算出する。

また、ＣＰＵ２１は、ＡＤ入力ポートＰ１に入力される電圧をモニタすることによって、制御回路部側グランドを基準電位として第１基準電圧ＶＲＥＦ１を分圧且つデジタル電圧に変換した状態でモニタすることができる。これにより、ＣＰＵ２１は、第１基準電圧ＶＲＥＦ１が異常であるか否かを判断することができる。すなわち、ＣＰＵ２１は、単一の第１基準電圧ＶＲＥＦ１を用いて、第１電圧差Δ１の算出と第１基準電圧ＶＲＥＦ１の異常を検出する。

本実施形態では、ＣＰＵ２１は、図４に示すフローチャートと同様の動作を行う。ただし、ステップＳ１において、ＣＰＵ２１は、デジタル入力ポートＰ４（図３参照）に印加される電圧のレベルではなくＡＤ入力ポートＰ１に入力される電圧に基づいて、第１基準電圧ＶＲＥＦ１が異常であるか否かを判定する。

本実施形態では、図３に示す実施形態のように異常検出回路３２を設けずに第１基準電圧ＶＲＥＦ１の異常が検出されるので、簡単な構成で第１基準電圧ＶＲＥＦ１が異常になったときに、モニタした出力電圧ＶＯＵＴに対して誤った補正が実行されることを防止することができる。

＜第５実施形態＞
図８は、第５実施形態に係るＥＣＵ１Ｅの構成を示すブロック図である。ＥＣＵ１Ｅは、制御回路部２と、パワー回路部３と、端子Ｔ１～Ｔ５と、を備える。

ＥＣＵ１Ｅは、制御回路部２がコンデンサＣ２を備える点でＥＣＵ１Ａと相違し、それ以外の点でＥＣＵ１Ａと同様である。

コンデンサＣ２は抵抗Ｒ２に並列に接続される。抵抗Ｒ１及びコンデンサＣ２によって構成されるフィルタ回路（ローパスフィルタ回路）は、第１基準電圧ＶＲＥＦ１を平滑化する。これにより、モニタした第１基準電圧ＶＲＥＦ１の補正が第１基準電圧ＶＲＥＦ１の過渡的な変動の影響を受けることを抑制することができる。したがって、ＣＰＵ２１は、出力電圧ＶＯＵＴをより一層正確にモニタすることができる。

抵抗Ｒ１及びＲ２によって構成される分圧回路と、抵抗Ｒ１及びコンデンサＣ２によって構成されるフィルタ回路とは、抵抗Ｒ１を共用している。これにより、分圧回路とフィルタ回路とを別々に設けるよりも、小型化及び低コスト化を図ることができる。

なお、第１実施形態から第５実施形態への変更と同様の変更を第２～第４実施形態それぞれに対しても行うことができる。

＜その他＞
上記実施形態は、全ての点で例示であって、制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。

上述した実施形態では、制御回路部２がＣＰＵ２１を備える構成であったが、制御回路部２はＣＰＵ２１以外の演算回路を備えてもよい。

上述した実施形態では、パワー回路部３がＤＣ／ＤＣコンバータ３１を備える構成であったが、パワー回路部３はＤＣ／ＤＣコンバータ３１以外のパワー回路を備えてもよい。ＤＣ／ＤＣコンバータ３１以外のパワー回路としては、例えばモータを駆動するインバータを挙げることができる。

上述した実施形態では、ＣＰＵ２１が出力電圧ＶＯＵＴをモニタする構成であったが、ＣＰＵ２１は出力電圧ＶＯＵＴ以外のパワー回路において生成される電圧（ただし第１基準電圧ＶＲＥＦ１を除く）をモニタしてもよい。

１Ａ～１Ｅ 第１～第５実施形態に係るＥＣＵ
２ 制御回路部
２１ ＣＰＵ
３ パワー回路部
３２ 異常検出回路
Ｃ２
Ｒ１～Ｒ６ 抵抗
Ｔ１～Ｔ５ 端子
ＶＳ１ 第１基準電圧源
ＶＳ２ 第２基準電圧源

Claims (6)

1. 制御回路部と、パワー回路部と、を備え、
   前記制御回路部が有する制御回路部側グランドと前記パワー回路部が有するパワー回路部側グランドとが分離され、
   第１基準電圧を出力する第１基準電圧源が前記制御回路部又は前記パワー回路部のいずれか一方に設けられ、
   前記制御回路部に設けられる演算回路は、前記パワー回路部側グランドを基準電位としてモニタした前記第１基準電圧に基づき、前記制御回路部側グランドと前記パワー回路部側グランドとの第１電圧差を算出し、前記パワー回路部において生成される補正対象電圧をモニタするときに、前記第１電圧差を用いて前記補正対象電圧を補正する、制御装置。
2. 前記第１基準電圧の異常を検出する異常検出回路が前記一方に設けられる、請求項１に記載の制御装置。
3. 第２基準電圧を出力する第２基準電圧源が前記制御回路部又は前記パワー回路部のいずれか他方に設けられ、
   前記演算回路は、前記パワー回路部側グランドを基準電位としてモニタした前記第２基準電圧に基づき、前記制御回路部側グランドと前記パワー回路部側グランドとの第２電圧差を算出し、前記第１電圧差と前記第２電圧差とが閾値以上異なる場合はモニタした前記第１基準電圧又は前記第２基準電圧が異常であると判断する、請求項１に記載の制御装置。
4. 前記演算回路は、前記第１電圧差と前記第２電圧差とが前記閾値以上異なる場合は前記第１基準電圧及び前記第２基準電圧の過去履歴に基づき、モニタした前記第１基準電圧又は前記第２基準電圧のどちらが異常であるかを判断する、請求項３に記載の制御装置。
5. 前記演算回路は、前記制御回路部側グランドを基準電位としてモニタした前記第１基準電圧に基づき、前記第１基準電圧が異常であるか否かを判断する、請求項１に記載の制御装置。
6. 前記第１基準電圧を分圧する分圧回路と、
   前記分圧回路と抵抗を共用して前記第１基準電圧を平滑化するフィルタ回路と、を備え、
   前記分圧回路及び前記フィルタ回路は、前記第１基準電圧源と前記演算回路との間に設けられる、請求項１～５のいずれか一項に記載の制御装置。

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