JP2022547787A - ハイブリッドデジタルリニア・スイッチドキャパシタ電圧レギュレータ - Google Patents

Abstract

システム・オン・チップ（ＳＯＣ）のスタンバイモード中に伝統的なソリューション（例えば、ＦＩＶＲ、ＬＤＯ）よりも遥かに高い変換効率を供することができるオンダイ電圧レギュレータが提供され、それは、コネクテッドスタンバイモード中に電力消費を大幅に節約することができる。当該ＶＲは、ＳＯＣのスタンバイモード中に一般的である低負荷電流条件下でスイッチドキャパシタＶＲとして動作する一方で、スタンバイ状態からの退出における突然の高負荷電流条件に対処するために自動的にデジタルリニアＶＲ動作に切り換わる。デジタル比例積分微分（ＰＩＤ）コントローラ又はデジタル比例微分平均（ＰＤＡ）コントローラを用いて、安定性と堅牢性とともに非常に低電力な動作が達成される。従って、ハイブリッドＶＲは、低負荷電流条件（例えば、５００ｍＡ未満）に対して、リニア電圧レギュレータ（ＬＶＲ）よりも遥かに高い変換効率を達成する。

Description

この出願は、“HYBRID DIGITAL LINEAR AND SWITCHED CAPACITOR VOLTAGE REGULATOR”と題されて２０１９年９月６日に出願された米国特許出願第１６／５６３，４９５号に対する優先権を主張するものであり、あらゆる目的でそれをその全体にて援用する。

スイッチドキャパシタ（ＳＣ）電圧レギュレータ（ＶＲ）は、コンバータアーキテクチャの中で軽負荷電流に対して良好な電力変換効率を供することが知られているＤＣ－ＤＣコンバータの一タイプであるが、製品の状況ではその高いコストのために、完全に集積されたシステム・オン・チップ（ＳＯＣ）のソリューションとしてはあまり広く使用されていない。ＳＣ ＶＲ内のフライキャパシタの数が、ＳＣ ＶＲが供給することができる最高負荷電流を決定する。従って、ＳＣ ＶＲが高い負荷電流を提供するためには、例えば金属絶縁体金属（ＭＩＭ）キャパシタなどのスイッチングキャパシタが多いことが望まれる。ＳＯＣはまた、多くの他の電力レールの電圧ドループ抑制のためのＭＩＭキャパシタを要求し、これがリソースコンフリクトを引き起こす。また、伝統的なオンダイ（on-die）リニア電圧レギュレータ（ＬＶＲ）ソリューションは、電源が例えば１．８Ｖから１．０２Ｖに変換されるときに、限られた変換効率（例えば、５６．７％）を達成することができるのみである。この限られた効率は電力損失をもたらす。

開示の実施形態は、以下に与えられる詳細な説明から、及び開示の様々な実施形態の添付図面から、より十分に理解されることになるが、それらは、開示を特定の実施形態に限定するように解釈されるべきではなく、単に説明及び理解のためのものである。
一部の実施形態に従ったスイッチドキャパシタ電圧レギュレータの概念的メカニズムを示している。 一部の実施形態に従ったハイブリッドデジタルリニアＳＣＶＲを示している。 一部の実施形態に従ったハイブリッドＳＣＶＲの２つの動作モードの機能概略図を示している。 一部の実施形態に従ったハイブリッドデジタルリニアＳＣＶＲの比較器回路を示している。 一部の実施形態に従った３：２分圧比を有するスイッチドキャパシタ分圧器回路を示している。 一部の実施形態に従った１：２分圧比を有するスイッチドキャパシタ分圧器回路を示している。 一部の実施形態に従った、デジタルリニアＶＲモードにおけるスイッチドキャパシタ分圧器回路を示している。 一部の実施形態に従った、ハイブリッドＳＣＶＲデジタルフィードバックコントローラの状態図を示している。 一部の実施形態に従った、デジタルフィードバックコントローラに関する別の状態遷移図を示している。 一部の実施形態に従った、フィードバックコントローラ機能のハイレベルビューを示している。 一部の実施形態に従った、ハイブリッドＳＣＶＲの変換効率を伝統的なリニアＶＲに対して示すプロットを示している。 一部の実施形態に従った、１．８Ｖ－０．７Ｖ変換について、ハイブリッドＳＣＶＲの変換効率を伝統的なリニアＶＲに対して示すプロットを示している。 一部の実施形態に従った、様々な実施形態の微分器がターンオンされるとき及びターンオフされるときのそれぞれのレギュレート電圧を示すプロットを示している。 開示の一部の実施形態に従った、ハイブリッドＳＣＶＲを有するスマート機器又はコンピュータシステム又はＳｏＣ（システム・オン・チップ）を示している。

完全に集積されたオンダイバックコンバータ（fully integrated on-die Buck converter；ＦＩＶＲ）は、負荷電流が十分に高い（例えば５００ｍＡより大きい）場合にしか高めの効率（例えば８０－９０％の変換効率）を達成することができず、低負荷電流条件では高い変換効率を達成することができない。ここで、変換効率は、入力電力を出力電力に変換することを指す。

一部の実施形態は、ＳＯＣのスタンバイモード中に伝統的なソリューション（例えば、ＦＩＶＲ、低ドロップアウト（ＬＤＯ）レギュレータ）よりも遥かに高い変換効率を供することができるオンダイ電圧レギュレータ（ＶＲ）を記述し、それは、コネクテッドスタンバイモード中に電力消費を大幅に節約することができる。コネクテッドスタンバイとは、デバイスが、低電力供給されるアイドル状態を維持することができながら、なおも、直ちにフル動作状態に移行することができる動作モードである。一部の実施形態は、ＳＯＣのスタンバイモード中に一般的である低負荷電流条件下でスイッチドキャパシタＶＲとして動作する一方で、スタンバイ状態からの退出における突然の高負荷電流条件に対処するために自動的にデジタルリニアＶＲ動作に切り換わるハイブリッドオンダイデジタルリニア／スイッチドキャパシタ電圧レギュレータ（ＶＲ）を記述する。一部の実施形態において、ハイブリッドＶＲは、デジタル比例積分微分（ＰＩＤ）又はデジタル比例平均微分（ＰＤＡ）コントローラを展開して、安定性と堅牢性とともに非常に低電力な動作を達成する。

様々な実施形態の数多くの技術的効果がある。例えば、ハイブリッドＶＲは、低負荷電流条件（例えば、５００ｍＡ未満）に対して、リニア電圧レギュレータ（ＬＶＲ）よりも遥かに高い変換効率を達成する。ここで、低負荷電流状態とは、一般に、例えばＳＯＣのスタンバイモード又はコネクテッドスタンバイモードなどの、ほとんどのアイドル動作状態で期待される電流レベルを指す。様々な実施形態のハイブリッドＶＲは、低負荷電流条件に対して、完全集積バックコンバータソリューション（ＦＩＶＲ）よりも高い変換効率を達成する。上述のように、負荷電流が５００ｍＡ未満である場合にＦＩＶＲは良好な効率（例えば、８０％以上）を供することができない。ハイブリッドＳＣ ＶＲは、伝統的なＳＣ ＶＲにおいてと同じ数のキャパシタ（例えば、フライキャパシタ）で、高い負荷電流需要を管理して取り扱うことができる。

ＳＯＣのスタンバイ状態の間、平均負荷電流は、ほとんどの時間で非常に低いが、それは、例えばスタンバイ状態からの退出においてなど、時折、突然の高負荷電流状態に直面し得る。スイッチドキャパシタＶＲの場合、最大電流能力は、キャパシタのサイズによって制限され、一般に、伝統的なスイッチドキャパシタＶＲは、限られたキャパシタサイズのために、突然の高負荷電流をサポートすることができない。様々な実施形態のハイブリッドＶＲは、デジタルリニアレギュレータとして動作する能力を持ち、当該ＶＲは、スタンバイ状態の間であってもハイブリッドＶＲが時折起こり得る突然の高負荷電流を扱うことができるように、自動的にデジタルリニアＶＲモードに入る。一部の実施形態のハイブリッドＶＲの更なる利点は、伝統的なＦＩＶＲで使用されるオフダイ（off-die）コンポーネントを直接使用しないこと、及びまた、大量生産（high volume manufacturing；ＨＶＭ）のための較正を必要としないことである。従って、ハイブリッドＶＲは、製品を市場に投入するコストも低減させる。

以下の説明では、本開示の実施形態のより完全なる説明を提供するために、多数の詳細事項を説明する。しかしながら、当業者に明らかになることには、本開示の実施形態は、これらの特定の詳細事項なしで実施されることができる。また、本開示の実施形態を不明瞭にしてしまうことを回避するために、周知の構造及びデバイスは、詳細にではなくブロック図の形態で示す。

なお、実施形態の対応する図面では、信号が線で表されている。一部の線は、より構成要素である信号経路を指し示すために太めにされることがあり、且つ／或いは情報の主な流れ方向を指し示すために一端又は両端に矢印を有することがある。このようなインジケーションは、限定することを意図したものではない。むしろ、それらの線は、１つ以上の例示的な実施形態に関連して、回路又は論理ユニットの容易な理解を支援するために使用される。表される信号は、設計のニーズ又は嗜好によって決められ、実際には、何れかの方向に進行し得る１つ以上の信号を有し得るとともに、任意の好適タイプの信号スキームで実装され得る。

明細書全体を通して、及び特許請求の範囲において、用語“接続され”は、中間デバイスなしでの、接続された物の間の例えば電気的、機械的又は磁気的な接続などの直接的な接続を意味する。

用語“アナログ信号”は、ここでは概して、信号の時間変化する特徴（変数）が、何らかの他の時間変化する量を表すものである、すなわち、別の時変信号と類似である連続的な信号を指す。

用語“デジタル信号”は、例えば、任意のビットストリーム、又はデジタル化された（サンプリングされてアナログ－デジタル変換された）アナログ信号といった、一連の離散値（数量化された離散時間信号）、を表すものである物理信号である。

用語“結合され”は、例えば、接続された物の間の例えば直接的な電気的、機械的、若しくは磁気的な接続、又は１つ以上の受動的若しくは能動的な中間デバイスを介した間接的な接続などの、直接的又は間接的な接続を意味する。

用語“隣接した”は、ここでは概して、ある物が他の物に隣にある（例えば、すぐ隣、又はそれらの間に１つ以上の物を置いて近接）又は境を接している（例えば、くっついている）位置を指す。

用語“回路”又は“モジュール”は、所望の機能を提供するよう互いに協働するように構成された１つ以上の受動及び／又は能動コンポーネントを指し得る。

用語“信号”は、少なくとも１つの電流信号、電圧信号、磁気信号、又はデータ／クロック信号を指し得る。“ａ”、“ａｎ”、“ｔｈｅ”の意味は複数参照を含む。“ｉｎ”の意味は“ｉｎ”及び“ｏｎ”を含む。

用語“スケーリング”は概して、設計（回路図及びレイアウト）をあるプロセス技術から別のプロセス技術へと変換することを指し、後にレイアウト面積において縮小され得る。用語“スケーリング”は概して、同じテクノロジーノードの中でレイアウト及びデバイスを小型化することも指す。用語“スケーリング”はまた、例えば電源レベルといった別のパラメータに対して相対的に信号周波数の調整（例えば、低速化又は高速化、すなわち、それぞれ、スケールダウン又はスケールアップ）することを指し得る。用語“実質的に”、“近い”、“近似的に”、“ほぼ”、及び“約”は概して、目標値の±１０％以内であることを指す。

別段の断りがない限り、共通のオブジェクトを記述するための序数形容詞“第１の”、“第２の”、“第３の”などの使用は、単に、同様のオブジェクトの異なるインスタンスが参照されていることを示すものであり、そのように記述されるオブジェクトが、時間的に、空間的に、ランク付けにおいて、又は何らかの他のやり方で、所与のシーケンスになければならないことを意味する意図はない。

本開示の目的で、“Ａ及び／又はＢ”及び“Ａ又はＢ”という言い回しは、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示の目的で、“Ａ、Ｂ、及び／又はＣ”という言い回しは、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ及びＣ）を意味する。

明細書及び特許請求の範囲において、存在する場合に、用語“左”、“右”、“前”、“後”、“頂部”、“底部”、“上”、“下”、及びこれらに類するものは、説明の目的で使用されており、必ずしも恒久的な相対位置を記載するために使用されているわけではない。

指摘しておくことには、他の図の要素と同じ参照符号（又は名称）を持つ図の要素は、記載されたものと同様にして動作又は機能することができるが、そのように限定されるものではない。

実施形態の目的で、ここに記載される様々な回路及び論理ブロック内のトランジスタは、金属酸化膜半導体（ＭＯＳ）トランジスタ又はそれらの派生物であり、ＭＯＳトランジスタは、ドレイン、ソース、ゲート、及びバルク端子を含む。トランジスタ及び／又はＭＯＳトランジスタ派生物はまた、トライゲート及びＦｉｎＦＥＴトランジスタ、ゲートオールアラウンド円筒型トランジスタ、トンネリングＦＥＴ（ＴＦＥＴ）、スクエアワイヤ、矩形リボン型トランジスタ、強誘電体ＦＥＴ（ＦｅＦＥＴ）、又はカーボンナノチューブ若しくはスピントロニックデバイスのようなトランジスタ機能を実現する他のデバイスを含む。ＭＯＳＦＥＴの対称的なソース及びドレイン端子は、言い換えれば、相等しい端子であり、ここでは交換可能に使用される。一方、ＴＦＥＴデバイスは、非対称のソース及びドレイン端子を有する。当業者が理解することには、開示の範囲から逸脱することなく、例えばバイポーラ接合トランジスタ（ＢＪＴ ＰＮＰ／ＮＰＮ）、ＢｉＣＭＯＳ、ＣＭＯＳなどといった他のトランジスタも使用され得る。

図１は、一部の実施形態に従った、スイッチドキャパシタ電圧レギュレータ（ＳＣＶＲ）１００の概念的メカニズムを示している。ＳＣＶＲは、図示のように結合された、比較器１０１、フィードバックコントローラ１０２、スイッチキャパシタ（ＳＣ）分圧器１０３、及び可変インピーダンス１０４を含む。比較器１０１は、（ノードＶｏｕｔ上の）出力電圧Ｖｏｕｔを（ノードＶｒｅｆにおける）基準電圧Ｖｒｅｆと比較し、Ｖｏｕｔ上の電圧がＶｒｅｆより高いか低いかを指し示す出力ｏｕｔを（ノードｏｕｔ上に）を生成する。フィードバックコントローラ１０２は、アップ／ダウンカウンタを含むことができ、出力ｏｕｔの論理レベルに応じて、コードの値を増加させるかコードの値を減少させるかする。このデジタルコードが可変インピーダンスブロック１０４によって受け取られ、可変インピーダンスブロック１０４は、コードの値に応じてそのインピーダンスを増加又は減少させる。従って、ノードＶｏｕｔ上の電圧がレギュレートされ、ここで、Ｖｉｎ２は、可変インピーダンスブロック１０４への入力電圧である。

ここで、スイッチドキャパシタ分圧器１０３は、ＭＩＭフライキャパシタとＭＯＳスイッチとを有する回路である。この例において、スイッチドキャパシタ分圧器は、ノードＶｉｎ１の１．８Ｖ入力をノードＶｉｎ２上の１．２Ｖに最小限の効率損失でダウンコンバートする。１．２Ｖへの電圧変換の後に、抵抗成分１０４が、ノードＶｏｕｔ上の１．０５Ｖのターゲット出力電圧に向けて更にダウンコンバートする。コントローラ１０２は、ノードＶｏｕｔ上のターゲット出力電圧を達成するために、この抵抗成分１０４の抵抗を制御する。レギュレーション回路の一部として、比較器１０１が出力電圧をターゲット電圧Ｖｒｅｆと比較し、フィードバックコントローラ１０２が、比較器出力ｏｕｔに基づいてブロック１０４の抵抗を調節する。例えば、出力電圧Ｖｏｕｔがターゲット電圧Ｖｒｅｆよりも高い場合、コントローラ１０２は、より高いＩＲ電圧降下を生じさせて出力電圧を低い方に動かすために抵抗１０４を増加させ、一方、出力電圧Ｖｏｕｔがターゲット電圧Ｖｒｅｆよりも低い場合、コントローラ１０２は、ＩＲ降下を低くして出力電圧を高い方に動かすために抵抗を減少させる。

図２は、一部の実施形態に従った、ハイブリッドデジタルリニアＳＣＶＲ２００を示している。ＳＣＶＲ２００は、基準生成器２０１と、複数のＰＩＤ又はＰＤＡ比較器回路２０２_０－２０２_Ｎ（ここで、Ｎは整数である）と、デジタルフィードバックコントローラ２０３と、複数のスイッチキャパシタ位相ドライバ２０４_０－２０４_Ｎ（ここで、Ｎは整数である）と、キャパシタアレイ２０５_０－２０５_Ｎと、抵抗Ｒ１及びＲ２を有する分圧器と、負荷キャパシタＣｌｏａｄとを有している。出力ノードＶｏｕｔが負荷（電流シンクとしてモデル化されている）に結合される。負荷は、例えばプロセッサコア、キャッシュ、グラフィックスユニット、Ｉ／Ｏなどの任意の好適な負荷とすることができる。

一部の実施形態において、基準生成器２０１は、ＭビットのデジタルコードＴｒｉｍＣｏｄｅ［Ｍ：０］（ここで、Ｍは整数である）を受信して対応する基準電圧Ｖｒｅｆを生成するデジタル－アナログ変換器（ＤＡＣ）を有する。ＤＡＣは、デジタルデータ（例えば、バイナリコード化又はサーモメータコード化）をアナログ信号（電流、電圧、又は電荷）に変換する装置である。一部の実施形態において、ＤＡＣ２０１は、パルス幅変調器ＤＡＣである。他の実施形態では、ＤＡＣ２０１を実施するために他のタイプのＤＡＣが使用されてもよい。例えば、補間式ＤＡＣ（オーバーサンプリングＤＡＣとしても知られる）、バイナリ重み付けＤＡＣ（例えば、スイッチドレジスタＤＡＣ、スイッチドキャパシタＤＡＣ、スイッチド電流ソースＤＡＣ）、Ｒ－２ＲラダーＤＡＣ、サーモメータコード化ＤＡＣ、セグメンテッドＤＡＣなどを、ＤＡＣ２０１を実装するのに使用してもよい。この例において、ＤＡＣ２０１は、ＭビットのＴｒｉｍＣｏｄｅと例えばバンドギャップ基準電圧（例えば、１．０ＶのＢＧＲｅｆＶｏｌｔａｇｅ）などの入力基準とに従って様々な電圧レベルのＶｒｅｆを生成するレジスタＤＡＣ（ＲＤＡＣ）である。例えば、バンドギャップ基準回路からの基準電圧ＢＧＲｅｆＶｏｌｔａｇｅがＲＤＡＣ２０１に供給され、ＲＤＡＣ２０１は、基準電圧ＢＧＲｅｆＶｏｌｔａｇｅをトリミングしてターゲット出力電圧Ｖｒｅｆを調節する。

一部の実施形態において、比較器２０２（例えば、比較器２０２_０）は、ノードＶｒｅｆ上の電圧をフィードバック電圧Ｖｆｅｅｄｂａｃｋと比較する。一部の実施形態において、比較器２０２は、３つの独立した比較器を有する。一次比較器は、サイクル毎に入力をサンプリングすることができる論理的には単一の比較器であり、これは、互いにインターリーブされて各々が２サイクル毎に入力電圧をサンプリングすることができる２つの独立した物理的な比較器を並列に有する。様々な実施形態において、比較器２０２は、３つの入力、すなわち、ＲＤＡＣ２０１からの基準電圧Ｖｒｅｆと、分圧された出力電圧Ｖｆｅｅｄｂａｃｋと、ＶＲの出力電圧Ｖｏｕｔとを受け、そして、比較に基づいてバイナリ出力（０又は１）を生成する。その結果がデジタルフィードバックコントローラに送られる。Ｎ個の比較器２０２_０－２０２_Ｎの中の各比較器がバイナリ出力を生成し、それらが結合してＮビットコード（Ｃｏｄｅ［Ｎ：０］として図示）を形成する。各比較器は、比例項、微分項、及び平均項（又は一部ケースでは積分項）という３つ項の加重和に基づいて出力決定を生成する。図４は、比較器２０２_０のそのような一実施形態を示している。

戻って図２を参照するに、Ｃｏｄｅ［Ｎ：０］がフィードバックコントローラ２０３に送られる。フィードバックコントローラ２０３は、１つ以上のスイッチキャパシタ位相ドライバ２０４_０乃至２０４_Ｎを選択的にターンオン又はターンオフすることによって出力電圧を制御する動作を行う。従って、位相ドライバ２０４_０乃至２０４_Ｎの有効サイズを変化させることによって、ＶｉｎとＶｏｕｔとの間の抵抗が制御される。Ｎは整数であるとして、ＮビットのバンクイネーブルコードＢａｎｋＥｎ［Ｎ：０］を用いて位相ドライバ２０４_０乃至２０４_Ｎのバンクをターンオン及びターンオフすることによって、位相ドライバの有効サイズを変更することができ、従って、ＩＲ降下及び出力電圧Ｖｏｕｔを増大又は減少させることができる。位相ドライバ２０４_０乃至２０４_ＮへのＮビット位相クロックＰｈａｓｅＣｌｏｃｋ［Ｎ：０］を変えることによって、（抵抗の調節を介して）ＶｉｎとＶｏｕｔとの間で更に精緻化された電圧調節を達成することができる。各スイッチキャパシタ位相ドライバ２０４_０乃至２０４_Ｎからの出力が共に統合されて出力Ｖｏｕｔを形成する。様々な実施形態において、各スイッチキャパシタ位相ドライバ２０４_０乃至２０４_Ｎに対するキャパシタ２０５は任意の好適な構成で実装される。例えば、キャパシタ２０５_０乃至２０５_Ｎは、ＭＩＭキャパシタ、トランジスタと金属キャパシタとのハイブリッド、トランジスタキャパシタ、又は金属キャパシタとして実装されることができる。一部の実施形態において、Ｋ及びＬは整数であるとして、これらのキャパシタは、例えばＫ×Ｌアレイなどのアレイ構成で構成される。

図３は、一部の実施形態に従ったハイブリッドＳＣＶＲの２つの動作モードの機能概略図３００を示している。概略図３００は、比較器２０２（例えば、比例、微分、及び平均（ＰＤＡ）比較器）の更なる詳細を示している。比較器２０２は、微分器２０２ａ、平均器としてのローパスフィルタ（ＬＰＦ）２０２ｂ、減算器２０２ｃ、減算器２０２ｄ、重みω_１、ω_２、及びω_３、加算器ノード、及びクロック式比較器２０２ｅを有する。ここでは、各スイッチキャパシタ位相ドライバを、スイッチキャパシタ分圧器２０４ａ、マルチプレクサ（Ｍｕｘ）２０４ｂ、及び可変抵抗器Ｒ_ＳＷでモデル化している。

様々な実施形態において、ＦＳＭ（有限状態マシン）２０３が、制御コードを介して電力スイッチ２０４の実効インピーダンスを制御する。Ｍｕｘ２０４ｂを用いて、負荷条件（例えば、電流引き込みＩｌｏａｄの量）に応じて、リニアＶＲモード（例えば、低ドロップアウト（ＬＤＯ）モード）又はＳＣＶＲモードのうちの一方を選択する。様々な実施形態において、比較器２０２は、３つの入力、すなわち、ＲＤＡＣ２０１からの基準電圧Ｖｒｅｆと、分圧された出力電圧Ｖｆｅｅｄｂａｃｋと、ＶＲの出力電圧Ｖｏｕｔとを受け、比較に基づいてバイナリ出力Ｕｐ／Ｄｏｗｎ（０又は１）を生成する。その結果がデジタルフィードバックコントローラ２０３に送られる。

様々な実施形態において、ＰＤＡ比較器２０２は、電圧モードループ及び電流モードループなる２つの別々の動作ループを含む。典型的には、ＶＲのフィードバックシステムで使用される比較器は電圧モードループのみを持つ。２つの別々のループを持つことは、電流モードループが微分器２０２ａを介して即時且つ直接的な負荷電流測定を可能にするので、Ｖｏｕｔノード上のｄｉ／ｄｔ（突然の電流変化）イベントに対して、いっそう高速な応答を可能にする。電圧モードループのみを持つものである典型的な比較器においては、Ｖｏｕｔ上の電圧ドループが顕著になった後にｄｉ／ｄｔイベントが検出されるのみである。

なお、一般にＣｌｏａｄは高く（例えば、５００ｎＦのレンジ内）、故に、電圧モードループだけでｄｉ／ｄｔイベントを検出するのは遅いプロセスである。高いＣｌｏａｄは、負荷の動的キャパシタンスのせいだけでなく、ＶｉｎとＣｏｕｔとの間のデカップリングキャパシタ、キャパシタアレイ２０５（例えば、ＭＩＭキャパシタアレイ）、及びＶＲの帯域幅を超える電圧ドループを抑圧するためにＶｉｎ若しくはＶｏｕｔ電源グリッドに接続されるパッケージキャパシタのせいでもある。大きなＣｌｏａｄはｄｉ／ｄｔイベントの影響を隠してしまう。ｄｉ／ｄｔイベント時、ＶＲの出力電圧（Ｖｏｕｔ）は徐々にシフトダウンし始め、（典型的なＶＲの）電圧モードループは、電圧ドループが顕著になるまで、ｄｉ／ｄｔイベントを通常の定常状態リップルから区別することができない。これは、典型的なＶＲはＶｏｕｔノードを通る電流を測定しないからである。様々な実施形態において、微分器２０２ａが、Ｖｏｕｔ上のｄｉ／ｄｔイベントを直ちに検出し、ＦＳＭ２０３が、この情報を用いて電力スイッチ２０４を制御する。例えば、微分器は、スイッチ電流Ｉ_ＳＷと負荷電流Ｉｌｏａｄとの差に等しいものｆであるＣｌｏａｄ・ｄ（Ｖｏｕｔ）／ｄｔを計算する。一部の実施形態において、“differential”として指し示される、Ｖｏｕｔをサンプリングするω２を有するキャパシタが、Ｖｏｕｔをクロック位相φ１でサンプリングし、Ｖｏｕｔをクロック位相φ２で再びサンプリングする。一部の実施形態において、微分器２０２ａは異なる位相で異なるノードにスイッチせず、各位相でＶｏｕｔが自動的にサンプリングされるので、サンプリングのためのパスゲートは存在しない。１回目及び２回目のサンプリングについてのＶｏｕｔの電圧デルタに比例する電荷がキャパシタω２に注入される。

様々な実施形態の電流モードループは、Ｖｏｕｔ上の電圧リップルに対して、伝統的なＶＲよりも良好な制御を提供する。電圧リップルは、ＶＲの電力効率に影響するだけでなく、チップ動作を停止させることがあり、結果として、製品の機能動作にとって重大である。この制御ループは２つの極を含む。主たる極はＶＲの出力Ｖｏｕｔにあり、この極の位置は、理論的に次式：

によって記述され得る。

ここで、Ｒ_ｓｗは、パワーＭＯＳスイッチ２０４の抵抗を示し、Ｃ_ｌｏａｄは、ＶＲの負荷キャパシタンスを示す。製品の状況では、Ｃ_ｌｏａｄは典型的に５００ｎＦであり、Ｒ_ｓｗは負荷電流によって決定される。式（１）から、負荷電流２００μＡでは、極周波数（ｆ_{ｐｏｌｅ１}）は１００Ｈｚのオーダーにあり、負荷電流２００ｍＡでは、極周波数（ｆ_{ｐｏｌｅ１}）は１００ｋＨｚのオーダーにある。第２の極は、積分器回路として作用するものであるｕｐ／ｄｎカウンタ２０３の出力にある。第２の極の位置（ｆ_{ｐｏｌｅ２}）は、おおよそ、

のオーダーにあり、ここで、ｆ_{ｓａｍｐｌｉｎｇ}は、クロック式比較器２０２ｅのサンプリング周波数を示す。ｕｐ／ｄｎカウンタのビット数は、スイッチ抵抗変調の粒度（ΔＲ）及び抵抗変調の範囲（ｍａｘ［Ｒ］－ｍｉｎ［Ｒ］）によって決定される。ｆ_{ｐｏｌｅ２}は、負荷電流に依存せず、サンプリング周波数５０ＭＨｚ及び６ビット分解能のｕｐ／ｄｎカウンタ２０３の場合、ｆ_{ｐｏｌｅ２}は約８００ｋＨｚである。

この例を続けるに、低い負荷電流（２００μＡ）では、ｆ_{ｐｏｌｅ１}（＝１００Ｈｚ）及びｆ_{ｐｏｌｅ２}（＝８００ｋＨｚ）が互いに遠く離れており、十分高い位相マージンを達成することができるが、高い負荷電流（例えば、２００ｍＡ）では、ｆ_{ｐｏｌｅ１}（＝１００ｋＨｚ）及びｆ_{ｐｏｌｅ２}（＝８００ｋＨｚ）が互いに近く、乏しい位相マージンをもたらす。電圧リップルは位相マージンの関数であることが知られており、より乏しい位相マージンは電圧リップルを増加させる。様々な実施形態によれば、電流制御ループがこの状況を大幅に改善する。電流制御ループは、次式：

により示されるように、出力電圧の微分によって負荷電流が導出されるので、制御ループ内にゼロを生成する。

ここで、Ｃ_ｌｏａｄはＶＲの負荷キャパシタンスを示し、Ｉ_ｌｏａｄは負荷電流であり、Ｉ_ＳＷは、パワーＭＯＳスイッチ２０４を通る電流を示す。ｕｐ／ｄｎカウンタ出力及び電流（Ｉ_ＳＷ－Ｉ_ｌｏａｄ）は周波数ｆ_{ｓａｍｐｌｉｎｇ}の共通のクロックによってサンプリングされるので、ゼロの位置（ｆ_ｚｅｒｏ）は第２の極の近くである。様々な実施形態によれば、ｆ_ｚｅｒｏにあるゼロが、ｆ_{ｐｏｌｅ２}にある第２の極の影響を相殺し、それが、位相マージンを大幅に改善する。様々な実施形態において、ＶＲ３００は、Ｖｏｕｔがターゲットに等しいとき、及びＩ_ＳＷがＩ_ｌｏａｄに等しいときに、定常状態を達成する。

図４は、一部の実施形態に従ったハイブリッドデジタルリニアＳＣＶＲの比較器回路４００（例えば、２０２）を示している。比較器４００は、それぞれクロック位相Φ_１、Φ_２、Φ_１、及びΦ_２によって制御可能なスイッチ（例えば、トランジスタ）Ｓ１、Ｓ２、Ｓ３、及びＳ４を有する。比較器は更に、クロック位相Φ_１（第１位相）によって制御可能なスイッチＳ５に結合された利得ブースト用のインバータ増幅器４０１を有する。ここでは、利得ブースト用のインバータ増幅器の一実施形態例が示されている。一部の実施形態において、利得ブースト用インバータ増幅器４０１は、図示のように結合された、ｐ型トランジスタＭＰ１ａ及びＭＰ２ａ、ｎ型トランジスタＭＮ１ａ及びＭＮ２ａ、並びにインバータ４０１ａ及び４０１ｂを有する。一部の実施形態では、単純なインバータ又は反転増幅器が利得ブースト用インバータ４０１を置き換える。

比較器４００は、図示のように結合された、ｐ型トランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、及びＭＰ５と、ｎ型トランジスタＭＮ１、ＭＮ２、ＭＮ３、ＭＮ４、及びＭＮ５とを含むクロック式比較ステージを有する。トランジスタＭＰ５は、クロック位相Φ_２（第２位相）によって制御可能である。ＭＰ１のゲートは、インバータ４０１の出力によって制御可能である。トランジスタＭＮ１はクロック位相Φ_２によって制御可能である。トランジスタＭＮ４はクロック位相Φ_２によって制御可能である。トランジスタＭＰ３は、電圧Ｖ２（例えば、供給電圧Ｖｃｃｘｘの１／２）によって制御可能である。

ここで、一次比較器は、サイクル毎に入力をサンプリングすることができる論理的には単一の比較器であり、これは、互いにインターリーブされて各々が２サイクル毎に入力電圧をサンプリングすることができる２つの独立した物理的な比較器を並列に有する。当該比較器は、３つの入力、すなわち、ＲＤＡＣ２０１からの基準電圧Ｖｒｅｆと、分圧された出力電圧Ｖｆｅｅｄｂａｃｋと、ＶＲの出力電圧Ｖｏｕｔとを受け、そして、比較に基づいてバイナリ出力Ｏｕｔ（０又は１）を生成する。比較器４００は結果Ｏｕｔをデジタルフィードバックコントローラ２０３に送る。

様々な実施形態によれば、比較器４００は、比例項、微分項、及び平均項という３つ項の加重和に基づいてｏｕｔを生成する。比例（Ｐ）成分、微分（Ｄ）成分、及び平均（Ａ）成分の加重和は、利得ブースト用インバータ４０１への入力として受信される。インバータ４０１の入力は：

として表されることができる。

ここで、合計の重みは、重みω_１、ω_２、及びω_３に関連付けられたキャパシタンスの比によって示される。スイッチドキャパシタ加算器が加算を提供し、各項の重みがキャパシタの比によって決定される。比例項は、通常の電圧比較器と同じであり、２つの入力信号の電圧デルタ（例えば、ＶｒｅｆとＶｆｅｅｄｂａｃｋとの間の差）を捕捉する。微分項はｄＶｏｕｔ／ｄｔを捕捉する。微分は、出力電圧Ｖｏｕｔを１サイクル前及び現在サイクルで捕捉し、スイッチドキャパシタ減算器により減算することによって達成される。なお、ｉ（電流）＝Ｃ（キャパシタンス）＊ｄＶｏｕｔ／ｄｔである。従って、微分項は負荷電流Ｉｌｏａｄを捕捉する。この項の役割は、例えば、位相マージンを改善すること及び電圧リップルを抑制することである。最後の項は平均項であり、これは２つの入力信号のフィルタリングしたバージョンの電圧差を捕捉する。比較器４００への入力のうちの１つである信号ＶｆｅｅｄｂａｃｋはＡＣノイズを含み得る。入力が、ＡＣノイズを含む、すなわち、ＳＣＶＲのサンプリング周波数の高調波を含む場合、エイリアシング効果に起因してＤＣ電圧がターゲットに収束しないことがある。ＬＰＦ２０２ｂを介した、Ｖｆｅｅｄｂａｃｋのローパスフィルタリングしたバージョンは、そのような場合にＳＣＶＲループがＶｏｕｔを正しいターゲットに収束させるのを助ける。

伝統的なデジタルＰＩＤコントローラは、フルＡＤＣ（アナログ－デジタル変換器）及び複雑なデジタルフィルタを必要とし、それが大量の電力及びシリコン面積を消費する。発明した比較器は、既存設計とは異なり、最小限のシリコン面積及び非常に低い電力（例えば、５０μＷのオーダー）の単純な機構でＰＩＤ制御を達成することができる。さらに、比較器４００は、オートゼロの能力を持ち、結果として較正を必要としない。

ここでは、２つの補助比較器が使用される。一方の比較器は、ターゲット電圧にオフセットを足し合わせた電圧を検出するのに使用され、他方の比較器は、ターゲット電圧からオフセットを差し引いた電圧を検出するのに使用される。これらのオフセットは、ヒューズオーバライド、レジスタ、又はオペレーティングシステムを通じてプログラム可能とすることができる。一例において、オフセットのフォールト設定は約５０ｍＶである。各補助比較器がバイナリ出力（０又は１）を生成し、それがデジタルフィードバックコントローラ２０３に送られる。

インバータ４０１の出力は、クロック比較器２０２ｅによって受けとられる。回路２０２ｅを実装することには、任意の好適なクロック比較器を使用し得る。回路２０２ｅは、ＭＰ１のゲート電圧をＭＰ３のゲート電圧（Ｖ２）と比較し、比較に基づいて０又は１の出力“Ｏｕｔ”を生成する。機能は静的な比較器と同じであるが、比較時間がわかっている。当業者が理解することには、静的な比較器では、比較に必要な時間がわからず、比較している間、比較器出力が準安定状態となり得る。クロック式比較器２０２ｅの場合には、１クロックサイクル内で決定が為され、比較器の出力が準安定になることがない。

図５は、一部の実施形態に従った２：３分圧比を有するスイッチドキャパシタ分圧器回路５００（例えば、２０４_０）を示している。図６は、一部の実施形態に従った１：２分圧比を有するスイッチドキャパシタ分圧器回路６００（例えば、２０４_０）を示している。図７は、一部の実施形態に従った、デジタルリニアＶＲモードにおけるスイッチドキャパシタ分圧器回路７００を示している。

一部の実施形態において、スイッチキャパシタ分圧器回路５００及び６００は、図示のように結合された、ｐ型トランジスタＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＰ５及びＭＰ６と、ｎ型トランジスタＭＮ１、ＭＮ２及びＭＮ３と、キャパシタＣ１及びＣ３と、内部ノードｎ１、ｎ２、ｎ３及びｎ４とを有する。クロック位相Φ_１＃（Φ_１の逆又は補数）がトランジスタＭＰ１を制御する。クロック位相Φ_２＃（Φ_２の逆又は補数）がトランジスタＭＰ２を制御する。クロック位相Φ_２＃がトランジスタＭＰ３を制御する。クロック位相Φ_１＃がトランジスタＭＰ４を制御する。トランジスタＭＰ５を、２：３分圧器構成では出力Ｖｏｕｔが制御し、１：２分圧器構成ではクロック位相Φ_１＃が制御する。クロック位相Φ_２＃がトランジスタＭＰ６を制御する。トランジスタＭＮ１を、２：３分圧器構成ではクロック位相Φ_１が制御し、１：２分圧器構成ではグランドが制御する。クロック位相Φ_２がトランジスタＭＮ２を制御する。トランジスタＭＮ３を、２：３分圧器構成ではノードＶ１（例えば、グランド）が制御し、１：２分圧器構成ではクロック位相Φ_１が制御する。２：３の分圧比の構成では、トランジスタＭＮ３はオフである。ノードｎ１及びｎ３はキャパシタＣ１に結合され、ノードｎ２及びｎ４はキャパシタＣ２に結合される。

Ｖｉｎが１．８Ｖであると仮定するに、２：３の分圧比の構成において、クロックの第１位相において、ＭＰ１のゲートは１．０Ｖにあり、ＭＰ３のゲートは１．８Ｖにあり、ＭＰ２のゲートは１．８Ｖにあり、ＭＰ４のゲートは０Ｖにあり、ＭＰ６のゲートは１．２Ｖにあり、ＭＮ１のゲートは１．０Ｖにあり、ＭＮ２のゲートは０Ｖにあり、ノードｎ１は１．８Ｖにあり、ノードｎ２は１．２Ｖにあり、ノードｎ３は０．６Ｖにあり、そして、ノードｎ４は０．６Ｖにある。この場合、出力Ｖｏｕｔは１．２Ｖにある。（ノードｎ１、ｎ２、ｎ３、及びｎ４上の）これらノード電圧は例示的なものである。例えば、負荷電流がもっと高いとき、実際の電圧はもっと低くなり得る。

Ｖｉｎが１．８Ｖであると仮定するに、２：３の分圧比の構成において、クロックの第２位相において、ＭＰ１のゲートは１．８Ｖにあり、ＭＰ３のゲートは１．０Ｖにあり、ＭＰ２のゲートは０Ｖにあり、ＭＰ４のゲートは１．８Ｖにあり、ＭＰ６のゲートは０Ｖにあり、ＭＮ１のゲートは０Ｖにあり、ＭＮ２のゲートは１．０Ｖにあり、ノードｎ１は１．２Ｖにあり、ノードｎ２は１．８Ｖにあり、ノードｎ３は０Ｖにあり、そして、ノードｎ４は１．２Ｖにある。この場合、出力Ｖｏｕｔは１．２Ｖにある。

スイッチドキャパシタ分圧器回路７００は、分圧器７０１によって指し示すように回路５００及び６００においてと同じトランジスタ及びキャパシタを有する。ここでは、トランジスタＭＰ１及びＭＰ３のゲート端子が、ノードｐＢｉａｓ＿ａに結ばれ、それがまた、トランジスタＭＰ７及びプログラマブル電流源７０２に結合される。様々な実施形態において、プログラマブル電流源７０２はＦＳＭ２０３によって制御可能である。

ＳＣ ＶＲモードでは、トランジスタバンクをターンオン及びターンオフすることによって、スイッチ抵抗が制御される。回路７００は、ＬＤＯモードにおけるパワーＭＯＳの使用であり、プログラマブルバイアス電流７０２に基づいてスイッチ抵抗が制御される。共通のパワーＭＯＳスイッチトポロジーが、設定を用いて３つの異なる使用法で動作することができる。回路５００、６００、及び７００の動作中の、より低いソース－ゲート間電圧（Ｖｇｓ）又はソース－ドレイン間電圧（Ｖｄｓ）によって、より高電圧の動作が可能にされる。Ｖｉｎ＝１．８Ｖ且つＶｏｕｔ＝１．０５Ｖであるとき、回路５００、６００及び７００では、最悪ケースのＶｇｓ又はゲート－ドレイン間電圧Ｖｇｄは１．１Ｖに過ぎないが、伝統的な電力スイッチでは、最悪ケースのＶｇｓ又はＶｇｄは１．８Ｖである。

デジタルリニアＶＲモードでは、回路７００は、スタンバイモードからの退出においてのような突然の高い負荷を取り扱う。デジタルリニアＶＲモードの間、回路構成７００によって示されるように、全ての位相ドライバがオンであり、位相ドライバセルを通るバイアス電流を変えることによって出力電圧が調節される。同じ例を続けるに、Ｖｉｎは１．８Ｖとして、回路７００では、トランジスタＭＰ１、ＭＰ３、及びＭＰ７がｐＢｉａｓ＿ａによってバイアスされ、トランジスタＭＰ２のゲートは０Ｖにあり、ＭＰ４のゲートは０Ｖにあり、ＭＰ５のゲートは１．０５Ｖにあり、Ｖｏｕｔは１．０５Ｖにあり、ＭＰ６のゲートは１．０５Ｖにあり、ＭＮ１のゲートは０．９Ｖにあり、そして、ＭＮ２のゲートは０．９Ｖにある。リニアＶＲモードでは、トランジスタゲートはクロックされず、完全にオンであり、完全にオフであり、あるいは（例えばＰｂｉａｓ＿ａによって）バイアスされる。この構成では、トランジスタＭＰ２及びＭＰ４はオンであり、トランジスタＭＰ５はオフであり、トランジスタＭＰ６はオフであり、トランジスタＭＮ１はオンであり、トランジスタＭＮ２はオンであり、トランジスタＭＮ３はオンであり、トランジスタＭＰ１、ＭＰ３及びＭＰ７はバイアスされる。

図８は、一部の実施形態に従った、ハイブリッドＳＣＶＲデジタルフィードバックコントローラの状態図８００を示している。一部の実施形態において、状態図８００は、Ｌ（例えば、Ｌ＝０）からＰ（例えば、Ｐ＝４７）までカウントするためのアップ／ダウン（ｕｐ／ｄｏｗｎ）カウンタ２０３と、ＶＲが現在ＳＣ ＶＲモード８０１にあるのかＬＤＯモード８０２にあるのかを追跡するための１ビット状態とで実装される。アップ／ダウンカウンタ２０３のカウントは、スイッチ抵抗（Ｒ_ＳＷ）に反比例するものであるパワーＭＯＳスイッチ２０４の強さを示す。この例では、ＳＣ ＶＲモード及びＬＤＯモードの各々において、パワーＭＯＳ２０４の４８個の異なる強さを規定することができる。パワーＭＯＳ２０４の強さが低すぎることを比較器２０２の出力が指し示す場合に、カウンタ２０３がインクリメントされ、その逆もまた然りである。このルールはＳＣ ＶＲ及びＬＤＯの両方のモードに適用される。

ＳＣ ＶＲモード８０１とＬＤＯモード８０２との間での遷移は、次のように行われることができ、すなわち、ＦＳＭ２０３がＳＣ ＶＲモード８０１の最高状態（例えば、ＳＣ ＶＲ ４７）にあり且つ比較器２０２がパワーＭＯＳ２０４の強さを増加させるべきことを指し示す場合、ＦＳＭ２０３はＬＤＯ ８状態に遷移する。ＦＳＭ２０３がＬＤＯモードにおけるＬＤＯ ８又はそれより低い状態にあり、且つ比較器２０２がパワーＭＯＳ２０４の強さを減少させるべきことを指し示す場合、ＦＳＭ２０３はＳＣ ＶＲ ４７に遷移する。予想されるように、異なるモード間での遷移は不連続性を生み出す。コーナーケースリミットサイクリング（corner case limit-cycling）シナリオを回避するために、一部の実施形態では、ＳＣ ＶＲモードとＬＤＯモードとの間での遷移に対してヒステリシスが付加される。例えば、ＳＣ ＶＲからＬＤＯへの遷移が起こる場合に、ＬＤＯからＳＣ ＶＲへの遷移は、次のＨサイクル（例えば、Ｈ＝１０）にわたって禁止される。

図９は、一部の実施形態に従った、デジタルフィードバックコントローラに関する別の状態遷移図９００を示している。様々な実施形態において、ＳＣＶＲモード９０１（８０１と同じ）とデジタルリニアＶＲモード９１０（８０２と同じ）との、２つの異なる動作モードが存在する。ＦＳＭ２０３は、ＦＳＭ２０３がどのようにセットアップされるかに応じて、状態９０１又は９１０のいずれかで開始し得る。図９００を説明するために、ＦＳＭ２０３が最初にＳＣＶＲモード９０１にあると仮定する。

コントローラ２０３は、負荷電流が閾値（例えば、約１００ｍＡ）を下回っているときにはＳＣＶＲモード９０１で動作し、負荷電流が閾値（例えば、約１００ｍＡ）よりも高いときにはデジタルＶＲモード９１０で動作する。コントローラ２０３は、負荷電流及び動作状況に基づいて動作モードを自動的に選択する。デジタルフィードバックコントローラ２０３の１つの役割は、位相ドライバ２０４が望ましいＩＲ降下を生じることができるように、及び出力電圧Ｖｏｕｔがターゲットに収束されるように、比較器出力値及びＶＲの動作状況に基づいてターゲットドライバ抵抗値を特定し、その情報を位相ドライバ２０４に送ることである。

ＳＣＶＲモード９０１において、ＶＲはスイッチドキャパシタ電圧レギュレータとして機能する。分圧器の比は、２対１、及び３対２である。コンフィギュレーションレジスタ、オペレーティングシステム、ヒューズなどがそれを設定する。一部の実施形態において、ＶＲは、出力電圧Ｖｏｕｔがターゲットに収束されるように、意図的なＩＲ降下を作り出す機構を有する。この例において、デジタルフィードバックコントローラ２０３は、位相ドライバ２０４の有効サイズ（ひいては抵抗）を変化させることによってＩＲ低下を制御する６ビットアップ／ダウンカウンタを有している。有効なカウンタ状態は、０と４７との間の整数であり、それらの各々が、位相ドライバ２０４_０－４７の有効サイズを指し示す。図１０は、一部の実施形態に従った、フィードバックコントローラ機能のハイレベルビュー１０００を示している。ビュー１０００は、デジタルＶＲモード１００１（９０２）及びＳＣＶＲモード１００２（９０１）についてのカウンタ値を示している。

戻って図９を参照するに、ブロック９０２にて、カウンタ２０３の値についての決定が行われる。負荷電流が閾値（例えば、約１００ｍＡ）を下回っている場合、当該プロセスはブロック９０２に進み、そこで、カウンタ値がその最大値（例えば、４７）よりも下か、又はその最小カウント値（例えば、０）よりも上かが決定される。Ｖｏｕｔ、分圧バージョンであるＶｆｅｅｄｂａｃｋ、及びＶｒｅｆに基づいて、比較器２０２の出力が、カウンタ２０３がカウントアップすべきかカウントダウンすべきかを決定する。

ブロック９０２で、カウンタ値が増加すべきことを比較器２０２の出力が指し示す場合、ブロック９０３にて、カウンタ値がまだ４７でないか（例えば、それはその最大値よりも小さい）が決定される。カウンタ値がその最大値（例えば、４７）でない場合、ブロック９０５にて、カウンタ値‘ｉ’が１だけインクリメントされ、当該プロセスはＳＣＶＲモード９０１に戻る。カウンタ値がその最大値にある場合には、ブロック９０４にて、カウンタ値は何らかの安定レベル（例えば、値８）にセットされ、ＶＲモードがデジタルＶＲモード９１０に変化する。

ブロック９０２で、カウンタ値が減少すべきことを比較器２０２の出力が指し示す場合、ブロック９０７にて、カウンタ値がまだその最小値（例えば、０）でないかが決定される。カウンタ値がその最小値（例えば、０）でない場合、ブロック９０８にて、カウンタ値‘ｉ’が１だけデクリメントされ、当該プロセスはＳＣＶＲモード９０１に戻る。カウンタ値がその最小値にある場合には、ブロック９０９にて、カウンタ値はその最小値（例えば、値０）に保持され、当該プロセスはブロック９０１に戻る。

ブロック９１０にて、ＳＣＶＲモードに対してと同様のプロセスがデジタルＶＲモードに対して繰り返される。デジタルＶＲモード９１０では、ＳＣＶＲは通常のデジタルリニアＶＲとして動作する。この動作モードの１つの動機付けは、ＳＣＶＲモード９０１によって供することができる最大負荷電流がキャパシタ（例えば、フライキャパシタ）のサイズによって制限されてしまうためである。負荷電流がＳＣＶＲモード９０１の上限を超えると、動作モードがデジタルＶＲモード９１０に移行される。デジタルＶＲモードの動作は、図２に従って、ＶＲのＶｆｅｅｄｂａｃｋ（分圧されたＶｏｕｔ）がターゲット電圧Ｖｒｅｆに収束されるように、あるいはＶＲの出力電圧がターゲットに収束されるように、バイアス電流を制御して、位相ドライバ２０４を通じた意図的なＩＲ降下を作り出すものである。デジタルＶＲモード９１０にあることは、負荷電流がもはや閾値（例えば、約１００ｍＡ）より上であることを意味する。

ＳＣＶＲモード９０１とは異なり、デジタルＶＲモード９１０における意図的なＩＲ降下は、入力電圧（例えば１．８Ｖ）から直接的に出力電圧Ｖｏｕｔへの電圧降下である。デジタルＶＲモードにおける制御は、ＳＣＶＲモード９０１でのそれと同様である。この例において、有効なカウンタ状態は、図１０に示すように８と４７の間の整数である。ＳＣＶＲモード９０１とは異なり、デジタルＶＲモードの間は、位相ドライバ２０４のサイズが固定されるが、バイアス発生回路が、スイッチを通る電流のレベルを制御し、それが、実効的なドライバ抵抗及びＩＲ降下を変化させ、結果として、出力電圧Ｖｏｕｔを変化させる。デジタルフィードバックコントローラ２０３は、一次比較器から信号を受信し、カウンタ値をインクリメントすべきかデクリメントすべきかを決定する。比較器の値が、ＶＲ出力電圧がもっと低くあるべきことを指し示す場合、カウンタ２０３をデクリメントして位相ドライバ抵抗を増加させ、それがＩＲ降下を増加させ、結果として出力電圧が低減され、その逆もまた然りである。最終的に、出力電圧がターゲット電圧に収束する。

ブロック９１１で、カウンタ値が増加すべきことを比較器２０２の出力が指し示す場合、ブロック９１２にて、カウンタ値がまだ４７でないか（例えば、それはその最大値よりも小さい）が決定される。カウンタ値がその最大値（例えば、４７）でない場合、ブロック９１３にて、カウンタ値‘ｉ’が１だけインクリメントされ、当該プロセスはリニアＶＲモード９１０に戻る。カウンタ値がその最大値にある場合には、ブロック９１４にて、カウンタ値はその最大値（例えば、値４７）に保持され、当該プロセスはブロック９０１に戻る。

ブロック９１１で、カウンタ値が減少すべきことを比較器２０２の出力が指し示す場合、ブロック９１５にて、カウンタ値がまだその最小値（例えば、８）でないかが決定される。カウンタ値がリニアＶＲモードでのその最小値（例えば、８）でない場合、ブロック９１６にて、カウンタ値‘ｉ’が１だけデクリメントされ、当該プロセスはデジタルＶＲモード９１０に戻る。カウンタ値がその最小値（例えば、８）にある場合には、ブロック９１７にて、カウンタ値は何らかの安定レベル（例えば、値４７）にセットされ、ＶＲモードがＳＣＶＲモード９０１に変化する。例えば、カウンタ値が最小値（例えば、８）にあり、且つ比較器出力がなおも、カウンタ値がデクリメントされるべきことを指し示す場合、ＦＳＭ２０３は、駆動強さを更に低減させるためにＳＣＶＲモード９０１に遷移する。

一部の実施形態において、アップ／ダウンカウンタ２０３のインクリメント数又はデクリメント数は、デフォルトでは１であるが、１より大きくされることができ、補助比較器の出力の値に基づいて決定される。補助比較器が、出力電圧がターゲットより低く且つ出力電圧とターゲットとの間のデルタがある特定の閾値（例えば、デフォルト＝５０ｍＶ）よりも大きいことを検出した場合、１だけインクリメントすることに代えて、より大きい数（例えば、構成に応じて、＋４又は＋８）だけインクリメントする。一次比較器は、電圧比較項、微分項、及び平均（又は積分）項の加重和に基づいて決定を行う。補助比較器は、電圧比較（図２に従ってＶｆｅｅｄｂａｃｋ（分圧されたＶｏｕｔ）がＶｒｅｆと比較される）に基づいて決定を行う。補助比較器は、様々な実施形態によれば、物理的には単に従来通りの比較器である。補助比較器は、出力電圧がターゲットから５０ｍＶ（又はある所定の又はプログラム可能な閾値）を超えて逸脱した状態を検出するために使用される。

同様にして、補助比較器は、出力電圧がターゲットより高く且つ出力電圧とターゲットとの間のデルタがある特定の閾値（例えば、デフォルト＝５０ｍＶ）よりも大きいことを検出した場合、１だけデクリメントすることに代えて、より大きい数（例えば、構成に応じて、－４又は－８）だけデクリメントする。この動作をブースト動作と称する。ブースト動作の役割は、様々な実施形態によれば、ＶＲの出力電圧の回復時間を改善することである。

図１１は、一部の実施形態に従った、ハイブリッドＳＣＶＲの変換効率を伝統的なリニアＶＲに対して示すプロット１１００を示している。この例において、電圧変換は１．８ＶのＶｉｎから１．０２ＶのＶｏｕｔへである。様々な実施形態のハイブリッドＳＣＶＲ（波形１１０１によって示される）は、低負荷電流（例えば、０．１Ａ未満）に対して伝統的なＬＶＲソリューション１１０２よりも実質的に良い効率を達成する。様々な実施形態のＳＣＶＲは、低負荷電流条件に対して８０％を超える変換効率を達成する。
８０から約９０ｍＡを超える高負荷電流では効率が低下し、そこでは、ＶＲはデジタルリニアレギュレータモードで動作する。デジタルリニアレギュレータモードにおいて、変換効率は、（波形１１０２によって示されるように）伝統的なＬＶＲの場合のそれと同じくらい良好である。発明したＶＲソリューションの使用モデルに基づき、ハイブリッドＳＣＶＲはＳＯＣのコネクテッドスタンバイモードに使用され、その状態において、高負荷状態の確率は非常に低い。結果として、高負荷電流状態で効率は高くないとしても、スタンバイモードでの総合効率への影響はあまり大きくない。なおも、デジタルリニアレギュレータモードが、例えばスタンバイモードからの退出などの突然の高負荷電流を扱うために使用されるが、その状態はあまり頻繁には起こらないといえる。

一部の実施形態において、ＳＣＶＲモードからデジタルＬＶＲモードへの移行点は、フライキャパシタの合計サイズに依存する。一部の実施形態によれば、フライキャパシタのサイズを増加させることにより、ＳＣＶＲモード動作をより高い負荷電流に向け拡張することができ、高めの負荷電流の場合の効率を高めることができる。

図１２は、一部の実施形態に従った、１．８Ｖ－０．７Ｖ変換について、ハイブリッドＳＣＶＲの変換効率（波形１２０１）を伝統的なリニアＶＲ（波形１２０２）に対して示すプロット１２００を示している。プロット１２００は、１．８Ｖから０．７Ｖへの電圧変換について、様々な実施形態のＳＣＶＲの場合の推定効率を、伝統的なリニア電圧レギュレータ（ＬＶＲ）ソリューションに対して示している。より高い変換比では、ハイブリッドＳＣＶＲは伝統的なＬＶＲソリューションよりもいっそう有利となる。例えば、２０ｍＡの負荷電流において、ハイブリッドＳＣＶＲは７３％の変換効率を達成するが、ＬＶＲでのそれは３８％に過ぎない。この例において、ハイブリッドＳＣＶＲを用いることに対応する電力節減は約１７ｍＷである。

図１３は、一部の実施形態に従った、様々な実施形態の微分器がターンオフされるとき（波形１３０１）及びターンオンされるとき（波形１３０２）のそれぞれのレギュレート電圧を示すプロット１３００を示している。プロット１３００は、オシロスコープによって捕捉されたＶＲ・オン・シリコンの出力電圧の波形を示している。これは、２つの波形１３０１及び１３０２を含んでおり、一方は、微分器を有効にしてのもの（波形１３０２）であり、他方は、微分器を無効にしてのもの（波形１３０１）である。電圧レギュレータフィードバック系は２つの極を持ち、一次極は電圧レギュレータの出力Ｖｏｕｔであり、二次極はコントローラ２０３内にある。軽負荷電流では、一次極の位置は十分低い周波数にあり、それは二次極から十分離れている。高負荷電流では、一次極が高い方の周波数に向かって移動して二次極に近づき、それがフィードバックループにおける安定性の問題を引き起こし得る。図１３に示されるように、デジタルＰＤＡコントローラ２０３は、２つの極の間にゼロを投入することによって、安定性を維持するように非常に効果的に機能する。

図１４は、開示一部の実施形態に従った、ハイブリッドＳＣＶＲを有するスマート機器又はコンピュータシステム又はＳｏＣ（システム・オン・チップ）を示している。ここで説明するＳｏＣ内のいずれかのブロックが、様々な実施形態のＳＣＶＲを含むことができる。

一部の実施形態において、装置２４００は、例えばコンピューティングタブレット、携帯電話若しくはスマートフォン、ラップトップ、デスクトップ、モノのインターネット（ＩＯＴ）装置、サーバ、ウェアラブル装置、セットトップボックス、ワイヤレス対応電子書籍リーダ、又はこれらに類するものなどの、適切なコンピューティング装置を表す。理解されることには、特定の構成要素が概略的に示されており、そのような装置の全てのコンポーネントが装置２４００に示されているわけではない。

一例において、装置２４００は、ＳｏＣ（システム・オン・チップ）２４０１を有する。ＳｏＣ２４０１の境界の一例が図１４に点線を用いて示され、一部のコンポーネントの例がＳｏＣ２４０１の中に含められるように示されているが、ＳｏＣ２４０１は、装置２４００の任意の適切なコンポーネントを含み得る。

一部の実施形態において、装置２４００はプロセッサ２４０４を含む。プロセッサ２４０４は、例えばマイクロプロセッサ、アプリケーションプロセッサ、マイクロコントローラ、プログラマブルロジックデバイス、プロセッシングコア、又は、他のプロセッシング手段などの、１つ以上の物理デバイスを含むことができる。プロセッサ２４０４によって実行される処理動作は、その上でアプリケーション及び／又は装置機能が実行されるオペレーティングプラットフォーム又はオペレーティングシステムの実行を含む。それら処理動作は、人間ユーザ若しくは他の装置とのＩ／Ｏ（入力／出力）に関係する動作、電力管理に関係する動作、コンピューティング装置２４００を他の装置に接続することに関係する動作、及び／又はこれらに類するものを含む。それら処理動作はまた、オーディオＩ／Ｏ及び／又はディスプレイＩ／Ｏに関係する動作を含み得る。

一部の実施形態において、プロセッサ２４０４は、複数のプロセッシングコア（コアとしても参照される）２４０８ａ、２４０８ｂ、２４０８ｃを含む。図１４には、単に３つのコア２４０８ａ、２４０８ｂ、２４０８ｃが示されるが、プロセッサ２４０４は、例えば何十個の又は何百個ものプロセッシングコアといった、任意の他の好適数のプロセッシングコアを含み得る。プロセッサコア２４０８ａ、２４０８ｂ、２４０８ｃは、単一の集積回路（ＩＣ）チップ上に実装され得る。さらに、そのチップは、１つ以上の共有キャッシュ及び／又はプライベートキャッシュ、バス又は相互接続、グラフィックスコントローラ及び／又はメモリコントローラ、又は他のコンポーネントを含んでもよい。

一部の実施形態において、プロセッサ２４０４はキャッシュ２４０６を含む。一例において、キャッシュ２４０６のセクションは、個々のコア２４０８に専用とされ得る（例えば、キャッシュ２４０６の第１のセクションがコア２４０８ａに専用であり、キャッシュ２４０６の第２のセクションがコア２４０８ｂに専用であり、等々）。一例において、キャッシュ２４０６の１つ以上のセクションが、コア２４０８のうちの２つ以上の間で共有されてもよい。キャッシュ２４０６は、例えばレベル１（Ｌ１）キャッシュ、レベル２（Ｌ２）キャッシュ、レベル３（Ｌ３）キャッシュなどといった異なる階層に分割されてもよい。

一部の実施形態において、プロセッサコア２４０４は、コア２４０４による実行のために命令（条件付き分岐を有する命令を含む）をフェッチするフェッチユニットを含み得る。命令は、例えばメモリ２４３０などの任意の記憶装置からフェッチされ得る。プロセッサコア２４０４はまた、フェッチした命令を復号するデコードユニットを含み得る。例えば、デコードユニットは、フェッチされた命令を複数のマイクロオペレーションへと復号し得る。プロセッサコア２４０４は、デコードした命令を格納することに伴う様々な動作を実行するスケジュールユニットを含み得る。例えば、スケジュールユニットは、命令がディスパッチの準備が整うまで（例えば、復号された命令の全てのソース値が利用可能になるまで）、デコードユニットからのデータを保持し得る。一実施形態において、スケジュールユニットは、復号された命令を、実行のために、スケジュールし及び／又は実行ユニットに発行（又はディスパッチ）し得る。

実行ユニットは、（例えばデコードユニットによって）復号され且つ（例えばスケジュールユニットによって）ディスパッチされた後のディスパッチされた命令を実行し得る。一実施形態において、実行ユニットは、２つ以上の実行ユニット（例えば、撮像計算ユニット、グラフィックス計算ユニット、汎用計算ユニットなど）を含み得る。実行ユニットはまた、例えば加算、減算、乗算、及び／又は除算などの種々の算術演算を実行し得るとともに、１つ以上の算術論理ユニット（ＡＬＵ）を含み得る。一実施形態において、実行ユニットと共にコプロセッサ（図示せず）が種々の算術演算を実行してもよい。

また、実行ユニットは、命令を順不同に命令してもよい。従って、プロセッサコア２４０４は、一実施形態において、アウトオブオーダープロセッサコアであってもよい。プロセッサコア２４０４はまた、回収（リタイアメント）ユニットを含み得る。回収ユニットは、実行された命令を、それらがコミットされた後に回収し得る。一実施形態において、実行された命令の回収は、プロセッサ状態が命令の実行からコミットされることや、命令によって使用された物理レジスタが割り当て解除されることなどをもたらし得る。プロセッサコア２４０４はまた、プロセッサコア２４０４のコンポーネントと他のコンポーネントとの間での１つ以上のバスを介した通信を可能にするバスユニットを含み得る。プロセッサコア２４０４はまた、コア２４０４の様々なコンポーネントによってアクセスされるデータ（例えば、割り当てられたアプリケーションプライオリティ及び／又はサブシステム状態（モード）アソシエーションに関係する値など）を格納する１つ以上のレジスタを含み得る。

一部の実施形態において、装置２４００は接続回路２４３１を含む。例えば、接続回路２４３１は、ハードウェアデバイス（例えば、無線及び／又は有線コネクタと通信ハードウェア）及び／又はソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）を含み、例えば、装置２４００が外部デバイスと通信することを可能にする。装置２４００は、例えば他のコンピューティング装置、無線アクセスポイント又は基地局などの外部装置から隔てられ得る。

一例において、接続回路２４３１は、複数の異なるタイプの接続を含み得る。一般化するに、接続回路２４３１は、セルラー接続回路、無線接続回路などを含んでもよい。接続回路２４３１のセルラー接続回路は、一般に、例えばＧＳＭ（global system for mobile communications）又はそのバリエーション若しくは派生物、ＣＤＭＡ（符号分割多重アクセス）又はそのバリエーション若しくは派生物、ＴＤＭ（時分割多重化）又はそのバリエーション若しくは派生物、第３世代パートナーシッププロジェクト（３ＧＰＰ）ＵＭＴＳ（Universal Mobile Telecommunications Systems）システム又はそのバリエーション若しくは派生物、３ＧＰＰロングタームエボリューション（ＬＴＥ）システム又はそのバリエーション若しくは派生物、３ＧＰＰ ＬＴＥアドバンスト（ＬＴＥ－Ａ）システム又はそのバリエーション若しくは派生物、第５世代（５Ｇ）無線システム又はそのバリエーション若しくは派生物、５Ｇモバイルネットワークシステム又はそのバリエーション若しくは派生物、５Ｇ新無線（ＮＲ）システム又はそのバリエーション若しくは派生物、又は他のセルラーサービス標準を介して提供されるものなど、無線通信事業者によって提供されるセルラーネットワーク接続を指す。接続回路２４３１の無線接続回路（又は無線インタフェース）は、セルラーではない無線接続を指し、パーソナルエリアネットワーク（例えば、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ニアフィールドなど）、ローカルエリアネットワーク（例えば、Ｗｉ－Ｆｉなど）、及び／又はワイドエリアネットワーク（例えば、ＷｉＭａｘなど）、及び／又は他の無線通信を含むことができる。一例において、接続回路２４３１は、例えば、システム実施形態が例えば携帯電話又は携帯情報端末といったワイヤレス装置に組み込まれ得るように、例えば有線又は無線インタフェースなどのネットワークインタフェースを含み得る。

一部の実施形態において、装置２４００は、１つ以上のＩ／Ｏ装置とのインタラクションに関係するハードウェアデバイス及び／又はソフトウェアコンポーネントを表すものであるコントロールハブ２４３２を含む。例えば、プロセッサ２４０４は、コントロールハブ２４３２を介して、ディスプレイ２４２２、１つ以上の周辺装置２４２４、ストレージ装置２４２８、１つ以上の他の外部装置２４２９などのうちの１つ以上と通信し得る。コントロールハブ２４３２は、チップセット、プラットフォームコントロールハブ（ＰＣＨ）、及び／又はこれらに類するものとし得る。

例えば、コントロールハブ２４３２は、装置２４００に接続する追加の装置のための１つ以上の接続ポイントを例示するものであり、例えば、それを通じて、ユーザがシステムとインタラクトし得る。例えば、装置２４００に取り付けられることができる装置（例えば、装置２４２９）は、マイクロホン装置、スピーカ若しくはステレオシステム、オーディオ装置、ビデオシステム若しくは他の表示装置、キーボード若しくはキーパッド装置、又は例えばカードリーダ若しくは他の装置などの特定のアプリケーションで使用される他のＩ／Ｏ装置を含む。

上述のように、コントロールハブ２４３２は、オーディオ装置やディスプレイ２４２２などとインタラクトすることができる。例えば、マイクロホン又は他のオーディオ装置を介しての入力が、装置２４００の１つ以上のアプリケーション又は機能のための入力又はコマンドを提供することができる。さらに、ディスプレイ出力に代えて、又は加えて、オーディオ出力を提供することができる。他の一例において、ディスプレイ２４２２がタッチスクリーンを含む場合、ディスプレイ２４２２は、少なくとも部分的にコントロールハブ２４３２によって管理され得るものである入力装置としても機能する。コンピューティング装置２４００上にはまた、コントロールハブ２４３２によって管理されるＩ／Ｏ機能を提供するために更なるボタン又はスイッチも存在することができる。一実施形態において、コントロールハブ２４３２は、例えば加速度計、カメラ、光センサ若しくは他の環境センサなどのデバイス、又は装置２４００に含められ得る他のハードウェアを管理する。入力は、直接的なユーザインタラクションの一部とすることができるとともに、システムに環境入力を提供して、その動作（例えば、ノイズのフィルタリング、輝度検出のためのディスプレイの調整、カメラのためのフラッシュの適用、又は他の機構）に影響を及ぼすことができる。

一部の実施形態において、コントロールハブ２４３２は、例えば、ＰＣＩｅ（ペリフェラルコンポーネントインターコネクトエクスプレス）、ＵＳＢ（ユニバーサルシリアルバス）、サンダーボルト、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤなどといった、任意の適切な通信プロトコルを使用して様々なデバイスに結合し得る。

一部の実施形態において、ディスプレイ２４２２は、ユーザが装置２４００とインタラクトするための視覚ディスプレイ及び／又は触覚ディスプレイを提供するハードウェア（例えば、ディスプレイ装置）及びソフトウェア（例えば、ドライバ）コンポーネントを表す。ディスプレイ２４２２は、ディスプレイインタフェース、ディスプレイスクリーン、及び／又はユーザに表示を提供するために使用されるハードウェア装置を含み得る。一部の実施形態において、ディスプレイ２４２２は、出力及び入力の両方をユーザに提供するタッチスクリーン（又はタッチパッド）装置を含む。一例において、ディスプレイ２４２２は、プロセッサ２４０４と直接的に通信し得る。ディスプレイ２４２２は、モバイルエレクトロニクス装置若しくはラップトップ装置においてのような内部ディスプレイ、又はディスプレイインタフェース（例えば、ＤｉｓｐｌａｙＰｏｒｔなど）を介して取り付けられる外付けディスプレイ装置のうちの一方以上とし得る。一実施形態において、ディスプレイ２４２２は、例えば仮想現実（ＶＲ）アプリケーション又は拡張現実（ＡＲ）アプリケーションで使用される立体表示装置などのヘッドマウントディスプレイ（ＨＭＤ）であってもよい。

一部の実施形態において、図には示していないが、プロセッサ２４０４に加えて（又は代えて）、装置２４００は、ディスプレイ２４２２上にコンテンツを表示することの１つ以上の態様を制御し得るものである１つ以上のグラフィックス処理コアを含むグラフィックス処理ユニット（ＧＰＵ）を含んでいてもよい。

コントロールハブ２４３２（又はプラットフォームコントローラハブ）は、ハードウェアインタフェース及びコネクタと、例えば周辺装置２４２４への周辺接続を行うためのソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とを含んでいてもよい。

理解されることには、装置２４００は、他のコンピューティング装置に対する周辺装置であってもよく、また、それに接続された周辺装置を有してもよい。装置２４００は、例えば装置２４００上のコンテンツを管理する（例えば、ダウンロード及び／又はアップロードする、変更する、同期させる）などの目的のために、他のコンピューティング装置に接続するための“ドッキング”コネクタを有し得る。加えて、ドッキングコネクタは、例えばオーディオビジュアルシステム又は他のシステムへのコンテンツ出力をコンピューティング装置２４００が制御することを可能にする特定の周辺機器に装置２４００が接続することを可能にし得る。

専用ドッキングコネクタ又は他の専用接続ハードウェアに加えて、装置２４００は、共通又は標準ベースのコネクタを介して周辺接続を行うことができる。共通のタイプは、ユニバーサルシリアルバス（ＵＳＢ）コネクタ（これは、多数の異なるハードウェアインタフェースのうちのいずれかを含み得る）、ミニディスプレイポート（ＭＤＰ）、高精細マルチメディアインタフェース（ＨＤＭＩ（登録商標））、ファイヤワイヤ、又は他のタイプを含み得る。

一部の実施形態において、接続回路２４３１は、例えば、プロセッサ２４０４に直接的に結合されることに加えて、又は代えて、コントロールハブ２４３２に結合されてもよい。一部の実施形態において、ディスプレイ２４２２は、例えば、プロセッサ２４０４に直接的に結合されることに加えて、又は代えて、コントロールハブ２４３２に結合されてもよい。

一部の実施形態において、装置２４００は、メモリインタフェース２４３４を介してプロセッサ２４０４に結合されたメモリ２４３０を含む。メモリ２４３０は、装置２４００内の情報を格納するためのメモリデバイスを含む。メモリは、不揮発性（メモリデバイスへの電力が中断された場合に状態が変化しない）及び／又は揮発性（メモリデバイスへの電力が中断された場合に状態が不確定となる）メモリデバイスを含むことができる。メモリデバイス２４３０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、相変化メモリデバイス、又はプロセスメモリとして機能するのに適した性能を持つ何らかの他のメモリデバイスとし得る。一実施形態において、メモリ２４３０は、１つ以上のプロセッサ２４０４がアプリケーション又はプロセスを実行するときに使用されるデータ及び命令を格納するための、装置２４００のシステムメモリとして動作することができる。メモリ２４３０は、アプリケーションデータ、ユーザデータ、音楽、写真、文書、又は他のデータ、並びに、装置２４００のアプリケーション及び機能の実行に関係するシステムデータ（長期であるか一時的であるかにかかわらず）を格納することができる。

様々な実施形態及び例の要素はまた、コンピュータ実行可能命令（例えば、ここで説明されるいずれか他のプロセスを実行するための命令）を格納する機械読み取り可能媒体（例えば、メモリ２４３０）として提供される。機械読み取り可能媒体（例えば、メモリ２４３０）は、以下に限られないが、フラッシュメモリ、光ディスク、ＣＤ－ＲＯＭ、ＤＶＤ ＲＯＭ、ＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、磁気カード若しくは光カード、相変化メモリ（ＰＣＭ）、又は電子命令若しくはコンピュータ実行可能命令を格納するのに適した他のタイプの機械読み取り可能媒体を含み得る。例えば、開示の実施形態は、通信リンク（例えば、モデム又はネットワーク接続）を介してデータ信号によってリモートコンピュータ（例えば、サーバ）から要求元コンピュータ（例えば、クライアント）に転送され得るコンピュータプログラム（例えば、ＢＩＯＳ）としてダウンロードされ得る。

一部の実施形態において、装置２４００は、例えば装置２４００の種々のコンポーネントの温度を測定するための、温度測定回路２４４０を含む。一例において、温度測定回路２４４０は、その温度を測定及びモニタすべきである様々なコンポーネントに内蔵され、結合され、又は取り付けられ得る。例えば、温度測定回路２４４０は、コア２４０８ａ、２４０８ｂ、２４０８ｃ、電圧レギュレータ２４１４、メモリ２４３０、ＳｏＣ２４０１のマザーボード、及び／又は装置２４００の任意の適切なコンポーネント、のうちの１つ以上の温度（又はその中の温度）を測定し得る。

一部の実施形態において、装置２４００は、例えば装置２４００の１つ以上のコンポーネントによって消費される電力を測定するための、電力測定回路２４４２を含む。一例において、電力を測定することに加えて、又は代えて、電力測定回路２４４２は、電圧及び／又は電流を測定してもよい。一例において、電力測定回路２４４２は、その電力、電圧、及び／又は電流を測定及びモニタすべきである様々なコンポーネントに内蔵され、結合され、又は取り付けられ得る。例えば、電力測定回路２４４２は、１つ以上の電圧レギュレータ２４１４によって供給される電力、電流及び／又は電圧、ＳｏＣ２４０１に供給される電力、装置２４００に供給される電力、装置２４００のプロセッサ２４０４（又は他のコンポーネント）によって消費される電力などを測定し得る。

一部の実施形態において、装置２４００は、例えばＳＣＶＲなどの概して電圧レギュレータ（ＶＲ）２４１４として参照する１つ以上の電圧レギュレータ回路を含む。ＶＲ２４１４は、装置２４００のいずれか適切なコンポーネントを動作させるために供給され得るものである適切な電圧レベルの信号を生成する。単なる一例として、ＶＲ２４１４は、装置２４００のプロセッサ２４０４に信号を供給しているように図示されている。一部の実施形態において、ＶＲ２４１４は、１つ以上の電圧識別（Voltage Identification；ＶＩＤ）信号を受信し、該ＶＩＤ信号に基づいて、適切なレベルにある電圧信号を生成する。ＶＲ２４１４には、種々のタイプのＶＲが利用され得る。例えば、ＶＲ２４１４は、“バック”ＶＲ、“ブースト”ＶＲ、バックＶＲとブーストＶＲとの組み合わせ、低ドロップアウト（ＬＤＯ）レギュレータ、スイッチングＤＣ－ＤＣレギュレータなどを含み得る。バックＶＲは、一般に、１より小さい比で入力電圧を出力電圧に変換する必要がある電力送達用途で使用される。ブーストＶＲは、一般に、１より大きい比で入力電圧を出力電圧に変換する必要がある電力送達用途で使用される。一部の実施形態において、各プロセッサコアがそれ自身のＶＲを持ち、それがＰＣＵ２４１０ａ／ｂ及び／又はＰＭＩＣ２４１２によって制御される。一部の実施形態において、電力管理のための効率的な制御を提供するために、各コアが、分散されたＬＤＯのネットワークを持つ。ＬＤＯは、デジタルＬＤＯ、アナログＬＤＯ、又はデジタル若しくはアナログのＬＤＯの組み合わせとし得る。ＶＲは、様々な実施形態を参照して説明したように適応電圧出力を提供することができる適応ＶＲである。

一部の実施形態において、装置２４００は、概してクロック発生器２４１６として参照する１つ以上のクロック発生器回路を含む。クロック発生器２４１６は、装置２４００の任意の適切なコンポーネントに供給され得るものである適切な周波数レベルのクロック信号を生成する。単なる一例として、クロック発生器２４１６は、装置２４００のプロセッサ２４０４にクロック信号を供給しているように図示されている。一部の実施形態において、クロック発生器２４１６は、１つ以上の周波数識別（Frequency Identification；ＦＩＤ）信号を受信し、該ＦＩＤ信号に基づいて、適切な周波数にあるクロック信号を生成する。クロック発生器２４１６は、様々な実施形態を参照して説明したように適応周波数出力を提供することができる適応クロック源である。

一部の実施形態において、装置２４００は、装置２４００の様々なコンポーネントに電力を供給するバッテリー２４１８を含む。単なる一例として、バッテリー２４１８は、プロセッサ２４０４に電力を供給しているように図示されている。図には示していないが、装置２４００は、ＡＣアダプタから受け取られる交流（ＡＣ）電源に基づいて例えばバッテリーを再充電するための充電回路を含み得る。

一部の実施形態において、装置２４００は、電力制御ユニット（ＰＣＵ）２４１０（電力管理ユニット（ＰＭＵ）、電力コントローラなどとしても参照する）を含む。一例において、ＰＣＵ２４１０の一部のセクションは、１つ以上のプロセッシングコア２４０８によって実装されてもよく、ＰＣＵ２４１０のこれらのセクションは、点線のボックスを用いてＰＣＵ２４１０ａというラベルを付して象徴的に図示されている。一例において、ＰＣＵ２４１０の他の一部のセクションは、プロセッシングコア２４０８の外部に実装されてもよく、ＰＣＵ２４１０のこれらのセクションは、点線のボックスを用いてＰＣＵ２４１０ｂというラベルを付して象徴的に図示されている。ＰＣＵ２４１０は、装置２４００に関する様々な電力管理動作を実装し得る。ＰＣＵ２４１０は、装置２４００に関する様々な電力管理動作を実装するために、ハードウェアインタフェース、ハードウェア回路、コネクタ、レジスタなどと、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とを含み得る。

一部の実施形態において、装置２４００は、例えば、装置２４００に関する様々な電力管理動作を実装するために、電力管理集積回路（ＰＭＩＣ）２４１２を含む。一部の実施形態において、ＰＭＩＣ２４１２は、リコンフィギュラブル電力管理ＩＣ（ＲＰＭＩＣ）及び／又はＩＭＶＰ（Intel（登録商標） Mobile Voltage Positioning）である。一例において、ＰＭＩＣは、プロセッサ２４０４とは別個のＩＣチップ内にある。これは、装置２４００に関する様々な電力管理動作を実装し得る。ＰＭＩＣ２４１２は、装置２４００に関する様々な電力管理動作を実装するために、ハードウェアインタフェース、ハードウェア回路、コネクタ、レジスタなどと、ソフトウェアコンポーネント（例えば、ドライバ、プロトコルスタック）とを含み得る。

一例において、装置２４００は、ＰＣＵ２４１０又はＰＭＩＣ２４１２の一方又は両方を含む。一例において、ＰＣＵ２４１０又はＰＭＩＣ２４１２のいずれか一方は、装置２４００内に存在しなくてもよく、それ故に、これらのコンポーネントは点線を用いて図示されている。

装置２４００の様々な電力管理動作は、ＰＣＵ２４１０によって、ＰＭＩＣ２４１２によって、又はＰＣＵ２４１０とＰＭＩＣ２４１２との組み合わせによって実行され得る。例えば、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、装置２４００の様々なコンポーネントに関する電力状態（例えば、Ｐ状態）を選択し得る。例えば、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、装置２４００の様々なコンポーネントに関する電力状態を（例えば、ＡＣＰＩ（Advanced Configuration and Power Interface）仕様に従って）選択し得る。単なる一例として、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、装置２４００の様々なコンポーネントに、スリープ状態、アクティブ状態、適切なＣ状態（例えば、ＡＣＰＩ仕様に従った、Ｃ０状態、又は他の適切なＣ状態）などに遷移させ得る。一例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、ＶＲ２４１４（例えば、ＳＣＶＲ）によって出力される電圧及び／又はクロック発生器によって出力されるクロック信号の周波数を、例えば、それぞれＶＩＤ信号及び／又はＦＩＤ信号を出力することによって制御し得る。一例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、バッテリー電力使用量、バッテリー２４１８の充電、及び電力節減動作に関係する機能を制御し得る。

クロック発生器２４１６は、位相ロックループ（ＰＬＬ）、周波数ロックループ（ＦＬＬ）、又は任意の好適なクロック源を有することができる。一部の実施形態において、プロセッサ２４０４の各コアが、それ自身のクロック源を持つ。斯くすると、各コアは、他のコアの動作周波数とは独立の周波数で動作することができる。一部の実施形態において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、適応的又は動的な周波数スケーリング又は調整を実行する。例えば、あるプロセッサコアのクロック周波数が、そのコアがその最大電力消費閾値又は制限値で動作していない場合に上昇され得る。一部の実施形態において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、プロセッサの各コアの動作条件を決定し、そして、コアが目標性能レベルよりも下で動作しているとＰＣＵ２４１０及び／又はＰＭＩＣ２４１２が判定したとき、そのコアのクロック源（例えば、そのコアのＰＬＬ）がロックを失うことなく、機に乗じてそのコアの周波数及び／又は電源電圧を調整する。例えば、コアが、そのコア又はプロセッサ２４０４に対して割り当てられた総電流よりも小さい電流を電力供給レールから引き出している場合に、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、そのコア又はプロセッサ２４０４がより高い性能レベルを発揮することができるように、（例えば、クロック周波数及び／又は電源電圧レベルを上昇させることによって）そのコア又はプロセッサ２４０４に対する電力引き出しを一時的に増加させることができる。斯くして、製品の信頼性を損なうことなく、プロセッサ２４０４に対して電圧及び／又は周波数を一時的に上昇させることができる。

一例において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２は、例えば、電力測定回路２４４２、温度測定回路２４４０からの測定結果、バッテリー２４１８の充電レベル、及び／又は電力管理のために使用され得る他の適切な情報を受信することに少なくとも部分的に基づいて、電力管理動作を実行し得る。この目的のために、ＰＭＩＣ２４１２は、システム／プラットフォームの電力／熱挙動に対して影響を持つ１つ以上のファクタにおける様々な値／変動を検知／検出するために、１つ以上のセンサに通信可能に結合される。該１つ以上のファクタの例は、電流、電圧ドループ、温度、動作周波数、動作電圧、電力消費、コア間通信活動などを含む。これらのセンサのうちの１つ以上は、コンピューティングシステムの１つ以上のコンポーネント又は論理／ＩＰブロックと物理的に近接して（且つ／或いは熱的に接触／結合して）設けられ得る。さらに、少なくとも一実施形態において、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２に直接的に（１つ以上の）センサを結合することで、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２が、それらセンサのうちの１つ以上によって検出された（１つ以上の）値に少なくとも部分的に基づいてプロセッサコアエネルギーを管理することを可能にしてもよい。

装置２４００のソフトウェアスタックの一例も図示している（しかし、ソフトウェアスタックの全ての要素が図示されているわけではない）。単なる一例として、プロセッサ２４０４は、アプリケーションプログラム２４５０、オペレーティングシステム２４５２、１つ以上の電力管理（ＰＭ）向けアプリケーションプログラム（例えば、概してＰＭアプリケーション２４５８として参照する）、及び／又はこれらに類するものを実行し得る。ＰＭアプリケーション２４５８はまた、ＰＣＵ２４１０及び／又はＰＭＩＣ２４１２によって実行されてもよい。ＯＳ２４５２も、１つ以上のＰＭアプリケーション２４５６ａ、２４５６ｂ、２４５６ｃを含み得る。ＯＳ２４５２はまた、様々なドライバ２４５４ａ、２４５４ｂ、２４５４ｃなどを含むことができ、それらのうちの一部は電力管理目的に特有のものとし得る。一部の実施形態において、装置２４００は更に、基本入力／出力システム（ＢＩＯＳ）２４２０を含み得る。ＢＩＯＳ２４２０は、（例えば、１つ以上のドライバ２４５４を介して）ＯＳ２４５２と通信し、プロセッサ２４０４と通信し、等々とし得る。

例えば、ＰＭアプリケーション２４５８、２４５６、ドライバ２４５４、ＢＩＯＳ２４２０などのうちの１つ以上を使用して、例えば、装置２４００の様々なコンポーネントの電圧及び／又は周波数を制御するため、装置２４００の様々なコンポーネントのウェイクアップ状態、スリープ状態、及び／又は他の適切な電力状態を制御するため、バッテリー電力使用量、バッテリー２４１８の充電、電力節減動作に関係する機能を制御するため、などの電力管理向けタスクを実装し得る。

明細書における“ある実施形態”、“一実施形態”、“一部の実施形態”、又は“他の実施形態”への言及は、それらの実施形態に関連して記述される特定の機構、構造又は特徴が、必ずしも全ての実施形態においてなく、少なくとも一部の実施形態に含まれることを意味する。“ある実施形態”、“一実施形態”又は“一部の実施形態”が様々に現れることは、必ずしもすべてが同じ実施形態に言及しているわけではない。明細書が、コンポーネント、機構、構造、又は特徴が含まれ“てもよい”、“ることがある”又は“得る”と述べている場合、その特定のコンポーネント、機構、構造、又は特徴は含められる必要がない。明細書又は請求項が“ａ”又は“ａｎ”を付けて要素に言及する場合、それは、それらの要素が１つだけ存在することを意味するわけではない。明細書又は請求項が“ａｎ ａｄｄｉｔｉｏｎａｌ”を付けて要素に言及する場合、それは、その追加の要素が２つ以上あることを除外するものではない。

また、特定の機構、構造、機能、又は特徴が、１つ以上の実施形態において好適なように組み合わされ得る。例えば、第１の実施形態が、第２の実施形態と、これら２つの実施形態に関連する特定の機構、構造、機能、又は特徴が相互に排他的でない場合に組み合わされ得る。

開示をその特定の実施形態に関して説明してきたが、以上の説明を踏まえて、これらの実施形態の数多くの改変、変更、及び変形が当業者に明らかになる。開示の実施形態は、添付の請求項の広い範囲に入る全てのそのような改変、変更、及び変形を包含することを意図している。

加えて、図示及び説明を簡単にするため、また、開示を不明瞭にしないため、集積回路（ＩＣ）チップ及び他のコンポーネントへの周知の電力／グランド接続は、提示される図の中に示されたり示されなかったりすることがある。また、構成がブロック図の形態で示されることがあるが、これは、開示を不明瞭にすることを避けるためであり、また、そのようなブロック図の構成の実装に関する詳細事項が、その中で本開示が実装されることになるプラットフォームに大きく依存する（すなわち、そのような詳細事項は、十分に、当業者の関与の範囲内にあるはずである）という事実に鑑みてのことである。開示の実施形態例を記述するために特定の詳細事項（例えば、回路）が説明される場合に、開示したことがそれらの特定の詳細事項を用いずに又はそれらの変形を用いて実施されることは、当業者に明らかなはずである。この記述は、故に、限定するものでなく例示するものとして見なされることになる。

様々な実施形態を例示するために、以下の例が提供される。これらの例は、好適なように互いに従属することができる。

例１． 入力供給ノード及び出力供給ノードに結合された複数のスイッチキャパシタドライバであり、前記出力供給ノードは１つ以上の負荷に出力電圧を供給するためのものである、複数のスイッチキャパシタドライバと、出力電圧バージョン、前記出力電圧、及び基準電圧を含む少なくとも３つの入力を受ける比較器と、前記比較器に結合されたコントローラであり、当該コントローラは、前記比較器の出力を受信し、前記複数のスイッチキャパシタ位相ドライバのうちの１つ以上のスイッチキャパシタ位相ドライバを有効又は無効にするためのデジタルコードを生成する、コントローラと、を有する装置。

例２． 前記比較器は、前記出力電圧を微分して、微分を示す第１出力を生成する第１回路と、前記出力電圧バージョンを平均して、平均を示す第２出力を生成する第２回路と、前記出力電圧バージョンを前記基準電圧と比較して、比較を示す第３出力を生成する第３回路と、を有する、例１の装置。

例３． 前記比較器は、前記第１出力、前記第２出力、及び前記第３出力の重み付けバージョンを足し合わせて第４出力を生成するノードを有する、例２の装置。

例４． 前記比較器は、前記第４出力を受け取って前記比較器の前記出力を生成するクロック式比較器を有する、例３の装置。

例５． 前記複数のスイッチキャパシタドライバの個々のスイッチキャパシタドライバが、少なくとも２つのキャパシタと、複数のトランジスタであり、当該複数のトランジスタのうち一部が前記少なくとも２つのキャパシタに結合され、当該複数のトランジスタは、クロックの２つの異なる位相によって制御可能である、複数のトランジスタと、を有する、例１の装置。

例６． 前記少なくとも２つのキャパシタはＭＩＭキャパシタである、例５の装置。

例７． 前記複数のスイッチキャパシタドライバの個々のスイッチキャパシタドライバは、２：３分圧器又は１：２分圧器の一方として動作可能である、例１の装置。

例８． 前記比較器は比例微分平均（ＰＤＡ）比較器である、例１の装置。

例９． バンドギャップ基準及びデジタルコードに従って基準電圧を生成するデジタル－アナログ変換器、を有する例１の装置。

例１０． 前記出力供給ノードに結合され、前記出力電圧の前記バージョンを生成する分圧器、を有する例１の装置。

例１１． 前記コントローラはアップ／ダウンカウンタを有する、例１の装置。

例１２． 前記コントローラは、前記１つ以上の負荷による電流需要に従って、前記複数のスイッチキャパシタ位相ドライバの前記１つ以上のスイッチキャパシタ位相ドライバにスイッチキャパシタレギュレーションモード又はリニアレギュレーションモードで動作させる前記デジタルコードを生成する、例１の装置。

例１３． 前記スイッチキャパシタレギュレーションモードは、前記１つ以上の負荷による前記電流需要が閾値未満である場合に生じる、例１２の装置。

例１４． 前記リニアレギュレーションモードは、前記１つ以上の負荷による前記電流需要が前記閾値よりも大きい場合に生じる、例１３の装置。

例１５． 前記閾値は約１００ミリアンペアである、例１３の装置。

例１６． 入力供給ノード及び出力供給ノードに結合された複数のスイッチキャパシタドライバであり、前記出力供給ノードは１つ以上の負荷に出力電圧を供給するためのものである、複数のスイッチキャパシタドライバと、 前記複数のスイッチキャパシタドライバに結合され、前記１つ以上の負荷による電流需要に従って、前記複数のスイッチキャパシタ位相ドライバにスイッチキャパシタレギュレーションモード又はリニアレギュレーションモードで動作させる、コントローラと、 を有する装置。

例１７． 前記コントローラに結合された比較器であり、出力電圧バージョン、前記出力電圧、及び基準電圧を含む少なくとも３つの入力を受ける比較器、を有する例１６の装置。

例１８． 前記コントローラは、前記比較器の出力を受信して、前記複数のスイッチキャパシタ位相ドライバのうちの１つ以上のスイッチキャパシタ位相ドライバを有効又は無効にするためのデジタルコードを生成し、前記比較器は、前記出力電圧を微分して、微分を示す第１出力を生成する第１回路と、前記出力電圧バージョンを平均して、平均を示す第２出力を生成する第２回路と、前記出力電圧バージョンを前記基準電圧と比較して、比較を示す第３出力を生成する第３回路と、を有する、例１７の装置。

例１９． メモリと、前記メモリに結合されたプロセッサコアを含む１つ以上の負荷と、前記プロセッサコアに結合された電圧レギュレータであり、当該電圧レギュレータは、入力供給ノード及び出力供給ノードに結合された複数のスイッチキャパシタドライバを有し、前記出力供給ノードは前記プロセッサコアに出力電圧を供給するためのものである、電圧レギュレータと、前記複数のスイッチキャパシタドライバに結合され、前記プロセッサコアによる電流需要に従って、前記複数のスイッチキャパシタ位相ドライバにスイッチキャパシタレギュレーションモード又はリニアレギュレーションモードで動作させるコントローラと、前記プロセッサコアが別デバイスと通信することを可能にする無線インタフェースと、を有するシステム。

例２０． 前記電圧レギュレータは、前記コントローラに結合された比較器を有し、該比較器は、出力電圧バージョン、前記出力電圧、及び基準電圧を含む少なくとも３つの入力を受ける、例１９のシステム。

例２１． 前記コントローラは、前記比較器の出力を受信して、前記複数のスイッチキャパシタ位相ドライバのうちの１つ以上のスイッチキャパシタ位相ドライバを有効又は無効にするためのデジタルコードを生成し、前記比較器は、前記出力電圧を微分して、微分を示す第１出力を生成する第１回路と、前記出力電圧バージョンを平均して、平均を示す第２出力を生成する第２回路と、前記出力電圧バージョンを前記基準電圧と比較して、比較を示す第３出力を生成する第３回路と、を有する、例２０のシステム。

技術開示の性質及び骨子を読者が確認することを可能にする要約が提供される。要約は、請求項の範囲又は意味を限定するために使用されることにならないという理解の下で提出される。以下の特許請求の範囲は詳細な説明に組み込まれ、各請求項が別個の実施形態として自立したものとなる。

Claims (25)

1. 入力供給ノード及び出力供給ノードに結合された複数のスイッチキャパシタドライバであり、前記出力供給ノードは１つ以上の負荷に出力電圧を供給するためのものである、複数のスイッチキャパシタドライバと、
   出力電圧バージョン、前記出力電圧、及び基準電圧を含む少なくとも３つの入力を受ける比較器と、
   前記比較器に結合されたコントローラであり、当該コントローラは、前記比較器の出力を受信し、前記複数のスイッチキャパシタ位相ドライバのうちの１つ以上のスイッチキャパシタ位相ドライバを有効又は無効にするためのデジタルコードを生成する、コントローラと、
   を有する装置。
2. 前記比較器は、
   前記出力電圧を微分して、微分を示す第１出力を生成する第１回路と、
   前記出力電圧バージョンを平均して、平均を示す第２出力を生成する第２回路と、
   前記出力電圧バージョンを前記基準電圧と比較して、比較を示す第３出力を生成する第３回路と、
   を有する、請求項１に記載の装置。
3. 前記比較器は、前記第１出力、前記第２出力、及び前記第３出力の重み付けバージョンを足し合わせて第４出力を生成するノードを有する、請求項２に記載の装置。
4. 前記比較器は、前記第４出力を受け取って前記比較器の前記出力を生成するクロック式比較器を有する、請求項３に記載の装置。
5. 前記複数のスイッチキャパシタドライバの個々のスイッチキャパシタドライバが、
   少なくとも２つのキャパシタと、
   複数のトランジスタであり、当該複数のトランジスタのうち一部が前記少なくとも２つのキャパシタに結合され、当該複数のトランジスタは、クロックの２つの異なる位相によって制御可能である、複数のトランジスタと、
   を有する、請求項１乃至４のいずれか一項に記載の装置。
6. 前記少なくとも２つのキャパシタはＭＩＭキャパシタである、請求項５に記載の装置。
7. 前記複数のスイッチキャパシタドライバの個々のスイッチキャパシタドライバは、２：３分圧器又は１：２分圧器の一方として動作可能である、請求項１乃至６のいずれか一項に記載の装置。
8. 前記比較器は比例微分平均（ＰＤＡ）比較器である、請求項１乃至７のいずれか一項に記載の装置。
9. バンドギャップ基準及びデジタルコードに従って基準電圧を生成するデジタル－アナログ変換器、を更に有する請求項１乃至８のいずれか一項に記載の装置。
10. 前記出力供給ノードに結合され、前記出力電圧バージョンを生成する分圧器、を更に有する請求項１乃至９のいずれか一項に記載の装置。
11. 前記コントローラはアップ／ダウンカウンタを有する、請求項１乃至１０のいずれか一項に記載の装置。
12. 前記コントローラは、前記１つ以上の負荷による電流需要に従って、前記複数のスイッチキャパシタ位相ドライバの前記１つ以上のスイッチキャパシタ位相ドライバにスイッチキャパシタレギュレーションモード又はリニアレギュレーションモードで動作させる前記デジタルコードを生成する、請求項１乃至１１のいずれか一項に記載の装置。
13. 前記スイッチキャパシタレギュレーションモードは、前記１つ以上の負荷による前記電流需要が閾値未満である場合に生じる、請求項１２に記載の装置。
14. 前記リニアレギュレーションモードは、前記１つ以上の負荷による前記電流需要が前記閾値よりも大きい場合に生じる、請求項１３に記載の装置。
15. 前記閾値は約１００ミリアンペアである、請求項１３又は１４に記載の装置。
16. 入力供給ノード及び出力供給ノードに結合された複数のスイッチキャパシタドライバであり、前記出力供給ノードは１つ以上の負荷に出力電圧を供給するためのものである、複数のスイッチキャパシタドライバと、
    前記複数のスイッチキャパシタドライバに結合され、前記１つ以上の負荷による電流需要に従って、前記複数のスイッチキャパシタ位相ドライバにスイッチキャパシタレギュレーションモード又はリニアレギュレーションモードで動作させる、コントローラと、
    を有する装置。
17. 前記コントローラに結合された比較器であり、出力電圧バージョン、前記出力電圧、及び基準電圧を含む少なくとも３つの入力を受ける比較器、を更に有する請求項１６に記載の装置。
18. 前記コントローラは、前記比較器の出力を受信して、前記複数のスイッチキャパシタ位相ドライバのうちの１つ以上のスイッチキャパシタ位相ドライバを有効又は無効にするためのデジタルコードを生成し、
    前記比較器は、
    前記出力電圧を微分して、微分を示す第１出力を生成する第１回路と、
    前記出力電圧バージョンを平均して、平均を示す第２出力を生成する第２回路と、
    前記出力電圧バージョンを前記基準電圧と比較して、比較を示す第３出力を生成する第３回路と、
    を有する、請求項１７に記載の装置。
19. メモリと、
    前記メモリに結合されたプロセッサコアと、
    前記プロセッサコアに結合された電圧レギュレータであり、
    入力供給ノード及び出力供給ノードに結合された複数のスイッチキャパシタドライバであり、前記出力供給ノードは前記プロセッサコアに出力電圧を供給するためのものである、複数のスイッチキャパシタドライバと、
    前記複数のスイッチキャパシタドライバに結合され、前記プロセッサコアによる電流需要に従って、前記複数のスイッチキャパシタ位相ドライバにスイッチキャパシタレギュレーションモード又はリニアレギュレーションモードで動作させる、コントローラと、
    を有する電圧レギュレータと、
    前記プロセッサコアが他の装置と通信することを可能にする無線インタフェースと、
    を有するシステム。
20. 前記電圧レギュレータは、前記コントローラに結合された比較器を有し、該比較器は、出力電圧バージョン、前記出力電圧、及び基準電圧を含む少なくとも３つの入力を受ける、請求項１９に記載のシステム。
21. 前記コントローラは、前記比較器の出力を受信して、前記複数のスイッチキャパシタ位相ドライバのうちの１つ以上のスイッチキャパシタ位相ドライバを有効又は無効にするためのデジタルコードを生成し、
    前記比較器は、
    前記出力電圧を微分して、微分を示す第１出力を生成する第１回路と、
    前記出力電圧バージョンを平均して、平均を示す第２出力を生成する第２回路と、
    前記出力電圧バージョンを前記基準電圧と比較して、比較を示す第３出力を生成する第３回路と、
    を有する、
    請求項２０に記載のシステム。
22. 出力供給ノードを介して、出力電圧を１つ以上の負荷に提供し、複数のスイッチキャパシタドライバが、入力供給ノード及び前記出力供給ノードに結合されており、
    比較器により、出力電圧バージョン、前記出力電圧、及び基準電圧を含む少なくとも３つの入力を受信し、
    コントローラにより、前記比較器の出力を受信し、
    前記複数のスイッチキャパシタ位相ドライバのうちの１つ以上のスイッチキャパシタ位相ドライバを有効又は無効にするためのデジタルコードを生成する、
    ことを有する方法。
23. 前記出力電圧を微分して、微分を示す第１出力を生成し、
    前記出力電圧バージョンを平均し、
    前記平均を示す第２出力を生成し、
    前記出力電圧バージョンを前記基準電圧と比較し、
    前記比較を示す第３出力を生成する、
    ことを更に有する請求項２２に記載の方法。
24. 前記第１出力、前記第２出力、及び前記第３出力の重み付けバージョンを足し合わせて第４出力を生成する、ことを更に有する請求項２３に記載の方法。
25. 前記１つ以上の負荷による電流需要に従って、前記複数のスイッチキャパシタ位相ドライバの前記１つ以上のスイッチキャパシタ位相ドライバにスイッチキャパシタレギュレーションモード又はリニアレギュレーションモードで動作させる、ことを更に有する請求項２２乃至２４のいずれか一項に記載の方法。
    

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