JP2022543418A - 電流バランシングおよび理想に近い過渡応答を有する高性能多相ｖｒｍ用のデジタルコントローラ - Google Patents

Abstract

負荷に接続された出力を有する多相平均電流モード電圧レギュレータを制御するための混合信号コントローラであって、以下を備える：出力電圧信号をアナログからデジタル表現に変換するデジタル電圧サンプリングＡＤＣ；インダクタ電流をアナログからデジタル表現に変換するためのデジタル電流サンプリングＡＤＣ；デジタル電圧誤差信号に基づいて電流基準信号を生成し、デジタル電流誤差信号に基づいてデューティ比指令信号を生成するデジタル補償器；パルス幅変調された信号（位相ごと）を生成し、それによって負荷に供給される位相ごとの電流および出力電圧を制御する、多相デジタルパルス幅変調器（ＤＰＷＭ）；アナログフロントエンドであって、シングルエンド信号はＡＤＣ測定による定常制御に使用され、シングルエンド出力電圧は過渡時の過渡検出および出力電圧の極値検出に使用される、アナログフロントエンド； 過渡事象中にコンバータのトランジスタのゲートに供給されるゲート信号を生成するための過渡抑制ユニット（ＴＳＵ）；各相ＰＷＭ出力トライステートバッファにイネーブル／ディセーブル制御信号を生成する位相計数オプティマイザ（ＰＣＯ）ユニット；電圧ループ補償器の電圧リファレンス信号を生成するＡＶＰユニット。【選択図】図１

Description

本発明は、電圧レギュレータモジュール（ＶＲＭ）の分野に関する。より詳細には、本発明は、電流バランシングおよび理想に近い過渡応答を有する高性能多相ＶＲＭ用のデジタルコントローラに関する。

クラウドコンピューティングの普及にともない、データセンタの電力消費が著しく増大している［１］。データセンタは典型的には多数のＣＰＵおよびダブルデータレート（ＤＤＲ）メモリモジュールを使用し、その各々は、極めて厳しい要件および仕様の下で、高度に調整されたＤＣ電圧を必要とする。近年のオープンコンピューティングプロジェクト（ＯＣＰ）標準化によって形成された［２］、データセンタアプリケーションの電力処理チェーンは、主ソースとして４８Ｖｄｃの無調整バスを有し、これは２段コンバータアーキテクチャにおいて負荷へダウンストリームされる。第１段は、１２Ｖバスを提供する４８Ｖ～１２Ｖコンバータである。２段目は高性能１２Ｖ～１．ｘＶ電圧レギュレータモジュール（ＶＲＭ）バックエンドコンバータであり、これは通常は多相降圧型アーキテクチャを使用して実装される。これは、電力品質要件の観点において負荷を充足するために、特に、集中的、迅速かつ連続的な負荷過渡状態の下で厳密に調整された供給を保証するために、実施される。多相インターリーブ降圧型ＶＲＭ（ＭＰＶＲＭ）は、高出力密度、高変換効率［６］－［１１］および高速動的応答［１２］－［１６］を特徴とする低電圧高電流動作［３］－［５］を可能にする。ＭＰＶＲＭは、最終的には受動部品の要件を緩和するために、または計算能力をさらに高めるために使用することができる。多相インターリーブ型バックコンバータの従来のセットアップは、負荷に対して電力を供給するために、複数のフェーズを並列に使用する。典型的には、全ての電力段の動作を監視するために単一のコントローラＩＣが採用される。これにより、信号のより良い同期、より高い信号対雑音比によるデータ収集、およびＰＣＢ面積の節約が可能になる。

単相コントローラは、コスト対パフォーマンスのトレードオフに起因して、アナログ実装を使用して主に実現される。多相用途、特にＶＲＭの用途においては、デジタル制御が主導的な役割を果たしてきた。これは、主に、現代のコントローラが性能特性だけでなく、柔軟性、プラグアンドプレイ、およびプログラマビリティ能力、いくつかのハウスキーピング、通信、およびテレメトリ機能も必要とするという事実による。しかしながら、デジタルコントローラコアを実装することによる追加のペナルティは、高いベースクロック周波数、全体のシリコン面積、電力消費獲得、および制御分解能などの性能目標を達成するための極端なハードウェア要件に起因する、無視できない要因である。これらは、制御アーキテクチャ、内部制御ブロックの実装、周辺ユニットなどの結果である。

ＭＰＶＲＭ電圧モードの大多数において、線形補償をともなう制御方式が、調整を容易にするために適用される［１７］－［２２］。並列および電圧ポジショニングはドループ制御方法［２３］－［２９］によって達成され、フェーズごとの電流情報は通常、共有目的またはデータ収集［３０］－［３２］のいずれかのために使用される。制御帯域幅の加速は線形コントローラ間の切り替えまたは遷移によって、すなわち、負荷条件［３３］～［３９］にしたがって補償器の係数を調整することによって促進される。フェーズ毎の電流情報のバージョンがコントローラにとって利用可能であるが、電流プログラムモード制御手法はこれまで商業的な用途から除外されてきた。

同相またはフェーズ不一致で動作する複数の電力段の並列接続は、異なる物理的レイアウトの結果として、電流および熱分布から、同じ制御であっても異なる電圧を生成することに至るまでの、いくつかの課題をもたらす。フェーズはＰＣＢのかなりの部分にわたって分配されるので、電力を運ぶためには、きめ細かいトレースおよびインターフェースが不可欠であり、同様に、個々のフェーズから集中コントローラへおよびその反対の制御信号が不可欠である。このような利用において、フェーズ毎の電流の調整は、システムの複雑さをかなり低減する。しかし、瞬間的なインダクタ電流を捕捉し、それに応じてフェーズ動作を操作することは、センシングと制御の両方の観点から、実用的に禁止される場合がある。ここで、平均電流モード（Ａｖｅｒａｇｅ Ｃｕｒｒｅｎｔ－Mode：ＡＣＭ）制御アプローチの利点はより明らかになってきている［４０］～［４３］（特に、追加のハードウェアペナルティなしに実現することができる場合）。ＡＣＭアプローチにおいては、構築ブロックのいくつかは電圧ループおよび電流ループの両方について同一であり、したがって、同じハードウェアを使用することによって、リソースの大幅な削減が達成可能である。

したがって、本発明の目的は、フェーズ間の均一な負荷分散を可能にする電流バランシングモジュールを含む、高性能マルチフェーズバックＶＲＭのための新しい全デジタルコントローラを提供することである。

本発明の別の目的は、多相レギュレータにおける時間最適過渡回復を可能にする新しいコントローラの実施態様を詳細に提示することである。

本発明の他の目的および利点は、説明が進むにつれて明らかになるであろう。

負荷に対して接続された出力を有する多相平均電流モード電圧レギュレータを制御する混合信号コントローラであって、
ａ．遅延線（ＤＬ）に基づくデジタル電圧サンプリングアナログ－デジタル変換器であって、出力電圧信号のサンプルを取得し、前記出力電圧信号をアナログからデジタルに変換するように構成された、デジタル電圧サンプリングアナログ－デジタル変換器（ＡＤＣ）；
ｂ．遅延線（ＤＬ）に基づくデジタル電流サンプリングＡＤＣであって、フェーズ毎のインダクタ電流のサンプルを取得し、前記インダクタ電流をアナログからデジタルに変換するように構成された、デジタル電流サンプリングＡＤＣ；
ｃ．電圧調整のためのデジタル補償器であって、電圧ループによって生成されたデジタル電圧誤差信号ｖ_ｅ［ｎ］を入力として受信し、前記デジタル電圧誤差信号に基づいて電流基準信号を生成するように構成された、デジタル補償器；
ｄ．電流調整のためのデジタル補償器であって、入力として電流誤差信号ｉ_ｅ［ｎ］を受信し、前記デジタル電流誤差信号に基づいてデューティ比指令信号を生成する、デジタル補償器；
ｅ．ＤＬに基づく多相デジタルパルス幅変調器（ＤＰＷＭ）であって、各フェーズの前記デューティ比指令信号を入力として受信し、前記変換器のトランジスタのゲートに対して供給されるパルス幅変調信号（１フェーズ当たり）を生成し、これにより、前記負荷に対して供給される１フェーズ当たりの電流および出力電圧を制御する、デジタルパルス幅変調器（ＤＰＷＭ）；
ｆ．出力電圧およびフェーズ当たりのインダクタ電流の差動測定値を受信するアナログフロントエンドであって、各信号がシングルエンド形式に変換され、これにより、シングルエンド信号がＡＤＣ測定を介して定常状態制御のために使用され、シングルエンド出力電圧が過渡検出および過渡中の出力電圧極値検出のために使用される、アナログフロントエンド；
ｇ．過渡抑制ユニット（ＴＳＵ）であって、前記アナログフロントエンドからデジタル指示信号を入力として受信し、過渡イベント中に前記変換器のトランジスタのゲートに対して供給されるゲーティング信号を生成し、これにより、前記過渡イベント中に前記負荷に対して供給される電流および電圧を制御する、過渡抑制ユニット（ＴＳＵ）；
ｈ．入力として前記デジタル電流基準信号を受け取り、各相ＰＷＭ出力３状態バッファに対する有効化／無効化制御信号を生成する、フェーズ計数オプティマイザ（ＰＣＯ）ユニット；
ｉ．前記デジタル電流基準信号を入力として受け取り、前記電圧ループ補償器の電圧基準信号を生成する、アクティブ電圧ポジショニング（ＡＶＰ）ユニット；
を備えるコントローラ。

前記コントローラは、標準ＣＭＯＳコンポーネントを使用して実装されてもよい。

前記デジタル電圧サンプリングＡＤＣおよび前記デジタル電流サンプリングＡＤＣは、修正なしで、標準セル技術に基づくことができる。

前記デジタル電流基準補償器および各相デジタルデューティ比補償器は、１次補償器であってもよい。

前記電圧ループが切断されているときはいつでも、各ループおよび各フェーズは、単一の状態変数を用いて調整することができる。

前記コントローラは、異なる帯域幅を有する外部電圧ループおよび各フェーズ内部電流ループを備えることができる。

前記多相ＤＰＷＭは、
ａ．フェーズごとのＰＷＭロジック用のクロック信号を生成する単一のＤＬリング発振器；
ｂ．デジタルデューティサイクルコマンドおよび前記ＤＬリング出力を入力として受け取り、前記トランジスタのゲートを制御するパルス幅変調信号を生成する、デューティサイクル論理ブロック；
を備えることができる。

前記ゲートの制御信号は、インターリーブ動作の場合は同期され、非インターリーブ動作の場合は同期外れになる。

前記ＴＳＵは、
ａ．過渡イベント中において前記変換器のフェーズトランジスタのゲートに対して供給されるゲーティング信号を生成するステートマシンベースの論理ブロック；
ｂ．高速ＴＳＵ動作終了とＤＰＷＭ動作への復帰のための障害保護ロジック；
ｃ．過渡前電流基準信号およびデューティ比コマンドを受け取り、前記電流基準信号およびデューティ比コマンドに対する推定過渡後値を生成する、ハンドオフ推定ブロック；
を備えることができる。

前記ＰＣＯは、
ａ．前記電流基準信号を受信し、前記電流基準信号に基づいて前記電流基準信号の移動平均を生成する、ローパスフィルタＬＰＦ；
ｂ．前記平均電流基準信号および過渡通知信号を受け取り、各前記フェーズについて制御された有効化／無効化信号を生成する、ステートマシンベースの論理ブロック；
を備えることができる。

前記ＡＶＰは、
ａ．前記ＰＣＯによって生成された前記平均電流基準信号を受け取り、前記電圧補償器のための前記デジタル基準電圧信号を生成する、基準計算ブロック；
ｂ．過渡イベントに続いて、前記ＴＳＵから電流のステップ推定を受け取り、前記計算ブロックに対して補正信号を生成する、過渡的補正ブロック；
を備えることができる。

フェーズのアクティブ数は、以下のステップによってＰＣＯによって最適化することができる：
ａ．電源投入時において、全フェーズをＯＮするステップ；
ｂ．前記電圧補償器出力における前記平均電流基準信号を監視して、前記最適なフェーズ数を決定するステップ；
ｃ．シャットダウン／ターンオンすべき特定のフェーズの前記電流基準信号を引き継ぎ、関連する有効化信号を前記出力バッファに対して発行するステップ；
ｄ．前記電圧補償器出力における前記平均電流基準信号の監視に戻って前記最適フェーズ数を決定するステップ；
ｅ．過渡イベントの間、すべてのフェーズをアクティブモードに設定し、上記ステップｂに戻るステップ。

混合信号ハイブリッドＡＣＭコントローラキテクチャにおける電圧調整のための方法であって、
ａ．前記ＡＣＭコントローラの定常状態動作中に、スイッチングサイクル中に各アクティブフェーズごとに１回、かつ、負荷に対して供給されるフェーズごとの電流および出力電圧を制御する多相デジタルパルス幅変調器（ＤＰＷＭ）のインターリーブ動作と同期して、出力電圧およびフェーズごとの平均インダクタ電流を同時に測定するステップ；
ｂ．前記出力電圧の計測値を使用して電圧誤差ｖ_e［ｎ］を生成するステップ；
ｃ．電圧補償器を使用して電流基準信号を計算するステップ；
ｄ．算出された電流基準信号と前記インダクタ電流計測値とを用いて、電流誤差信号ｉ_e［ｎ］を生成するステップであって、前記電流誤差信号は、特定のフェーズデューティサイクル指令ｄ［ｎ］を生成するためにフェーズ毎の電流補償器によって用いられる、ステップ；
ｅ．多相ＤＰＷＭによるデューティサイクル指令ｄ［ｎ］を受信し、定常ゲーティング信号を生成するステップ；
ｆ．過渡イベントが定常状態動作中に発生した場合、過渡検出センサによって過渡開始時間および過渡方向（ロードまたはアンロード）を感知するステップ；
ｇ．過渡イベントを検出すると、利用可能なすべてのフェーズをアクティブにするためにＰＣＯを使用し、ＴＳＵが過渡ゲート信号を制御してＴ_０のカウントを開始することを可能にするステップ；
ｈ．前記過渡方向に応じて、アンロード過渡についてはローサイドトランジスタを使用し、ロード過渡についてはハイサイドトランジスタを使用して、前記ＴＳＵがすべてのフェーズをオンにするステップ；
ｉ．出力電圧極値が極値検知センサによって測定されるまで、上記ステップｇ．を継続するとともに、前記ＴＳＵが前記Ｔ_０カウンタを停止し、出力電圧極値が検知されない場合は、前記定常状態制御を再開するステップ；
ｊ．前記Ｔ_０のカウンタ値と平均デューティサイクル値Ｄとに基づいて、前記ＴＳＵによって残りのゲート信号タイミングを生成し、ハンドオフ手続の訂正信号はＴ_０に基づいて計算され、前記定常状態コントローラに対してフィードバックされる、ステップ；
ｋ．上記ステップｉ．において生成された値に従って前記ＴＳＵによってゲーティングシーケンスを完了するステップ；
ｌ．前記ＴＳＵのゲートシーケンスが完了すると、ゲート信号の制御を前記ＡＣＭコントローラに対して転送するとともに、前記ＤＰＷＭによるフェーズ同期を再開し、上記ステップａ．にしたがって定常動作を開始する、ステップ。

本発明の上記および他の特徴および利点は、添付の図面を参照しながら、以下の本発明の好ましい実施形態の例示的かつ非限定的な詳細な説明によって、より良く理解されるであろう：
多相降圧システムの簡略化された概略図を示す； 多相コントローラ動作のための検知スキームの概略図を示す； デュアルループ電流制御ＡＣＭ降圧型ＶＲＭを示す； デュアルループＡＣＭ降圧型ＶＲＭの等価図を示す； ハイエンド負荷のために必要なアクティブ電圧ポジショニングＶＩＤ曲線を示す； 多相降圧型ＡＣＭ制御システムの概念ブロック図を示す； 定常運転時におけるキーブロックの多相ＡＣＭコントローラタイミングシーケンス図を示す； 線形補償方式によって制御される４相インターリーブ型バックコンバータの負荷過渡回復を示す； ローディングおよびアンローディング過渡イベント中の大信号補償波形を示す； 過渡検出センサを備えた大信号補償センサを示す； 出力電圧極値検出器（最小）を備えた大信号補償センサを示す； 過渡電流立ち上がり時のフェーズ同期を示す； ローディングおよびアンローディング過渡状態における多相降圧の状態空間軌道を示す； システムガバナブロック図を示す； プログラマブル区分線形ＡＶＰ関数を示す； 最小偏差制御回復のためのＡＶＰ機能の実施例を示す； 定常状態中の監視されたフェーズシェディング手順におけるＰＣＯ動作を示す； ソフトスタートユニットを内蔵した単一ＤＬ多相ＤＰＷＭモジュールを示す； １６Ａ→８８Ａローディング過渡イベント中の小信号補償器動作を示す； １６Ａ→８８Ａローディング過渡イベント中の大信号補償器動作を示す； ８８Ａ→２４Ａアンロード過渡イベント中の小信号補償器動作を示す； ８８Ａ→２４Ａアンロード過渡イベント中の大信号補償器の動作を示す； ２０Ａ負荷定常運転時のフェーズシェディング手順を示し、コントローラは４フェーズから２フェーズ、２フェーズから単フェーズに移行する； ５Ａ⇔８５Ａの負荷ステップにおけるフェーズシェディングおよびＡＶＰ機能を含む完全なハイブリッドコントローラ動作を示す； ９０Ａ定常負荷条件（ａ）不平衡相電流をともなう電圧モード（ｂ）固有の電流共有をともなうＡＣＭ動作、における多相ＶＲＭ熱画像を示す。

本発明は、出力電圧を高精度に調整し、全動作範囲に対して全フェーズの電流共有を維持し、負荷過渡に対する最適過渡回復を実現する、高性能負荷のための多相降圧型ＶＲＭ用のデジタルまたは混合信号（デジタルおよびアナログ部分を有する）電流プログラム制御を提案する。これらは、定常状態動作のための各相平均電流制御（ＡＣＭ）を容易にするハイブリッドコントローラキテクチャと、ローディングおよびアンローディング過渡に対する時間最適または最小偏差回復を実行する状態空間ベース過渡指向コントローラにより可能になった。アクティブ電圧ポジショニング（ＡＶＰ）ならびにフェーズシェディングアルゴリズム（すなわち、負荷電流がある限度以下に減少したときに動作中のフェーズ数を減らすために動作中のスイッチの数を減らし、それによってスイッチング損失を減らす）が組み込まれ、現代のハイエンド負荷を供給するために必要なすべての特徴をカバーする。制御信号の正確な取得のために開発されたハイエンドアナログインタフェースに加えて、デジタルコアＩＰブロック（補償、共有、ドループ等）および周辺ユニット（ＨＲＤＰＷＭ、ＡＤＣ）は、ＩＣ実装のための直接合成に向けてＨＤＬを使用する標準セルを全て有する組み合わせ非同期論理によって実現される。得られたコンパクトなコントローラ（４フェーズに対して１７００素子の総論理素子数を有するＦＰＧＡ上に実装）を試験し、Ｉｎｔｅｌ認定ハードウェア上で実験的に検証に成功した。実験プロトタイプは、７つのＤＤＲ４負荷モジュールのアレイを駆動する４相１２Ｖから１．ｘＶバックＶＲＭを特徴とし、２０００Ａ／μｓの遷移速度を有する１００Ａ負荷過渡イベントに適応し、時間最適回復を実証した。

本発明の目的は、図１に示すような高性能多相降圧型ＶＲＭ用の新しい全デジタルコントローラを導入することである。新しいコントローラは、フェーズ間の均一な負荷分散を可能にする電流バランシングモジュールを有する。外部電圧調整ループは、負荷の大きな変化を緩和するための大信号過渡抑制ユニットとともに、定常状態および小さな偏差に対する線形補償を包含する。さらに、高レベルシステムガバナは、フェーズバランシング、同期、負荷分散、ＡＶＰ、およびフェーズシェディングのタスクを監視する。本発明のさらなる目的は、多相レギュレータにおける時間最適過渡回復を可能にする新しいコントローラ実装を詳細に提示することである。

提案するコントローラキテクチャと動作原理
本発明において開発され、図１において例示的に提示される多相降圧型ＶＲＭコントローラは、ハイブリッドコントローラキテクチャ［４４］－［５３］に一緒に組み込まれた小信号ＡＣＭコントローラと大信号過渡抑制ユニット（ＴＳＵ）との２つの主制御ユニットからなる。各コントローラは、その制御法則動作内で優れた性能を発揮するように設計されている。ＴＳＵは大きな負荷変化に対応するように設計され、非線形、状態変数ベースの回復パターンを利用して、ある負荷条件から別の負荷条件への最善の可能な遷移を達成する。この小信号コントローラは、電流プログラム線形補償方式の周りに構成され、固定周波数ＰＷＭで動作する。そうすることにより電力段のより簡単な設計を可能にし、より重要なこととして、高い定常状態精度を、高い静的効率、および多相コンバータの文脈において重要である相間の良好な熱分布とともに達成することができる。このタイプのハイブリッドコントローラ構造を形成することにより柔軟性を提供し、タスクが補償器間で分離される。負荷過渡現象は、時間最適または最小偏差パターンで修復され、回復プロセスを早めるためにフェーズの並列化の利点を利用する。小信号線形補償器の設計は、最小ｄｃ誤差、精度、電流分担を包含する。この構成は設計を単純化し、同時に、定常状態の特徴が保持され、過渡的緩和の著しい改善がＴＳＵによって達成される。線形制御のタスクをレギュレートしつつ、状態変数を古い状態から新しい状態の近傍にするように過渡コントローラのタスクを定義することによって、コントローラの安定性の問題は本質的に解決され、ナイキスト（Ｎｙｑｕｉｓｔ）またはフェーズマーガーテスト（ｐｈａｓｅｍａｒｇｉｒｔｅｓｔ）［５３］～［５６］などの従来のツールによって検査できることに留意されたい。

図２は、ハイブリッドコントローラを容易にするために必要とされる検知図を概略的に示す。これは、いかなる高性能ＶＲＭに対しても、また特に多相アプリケーションにおいても、重要なインタフェースである。正確さ、迅速なタイミング、変化に対する感度、および雑音や他の擾乱への対応に関する問題に対して、信頼できる回路パラメータを得ることが重要だかあらである。図２からわかるように、本発明で使用される実施形態は、状態変数信号の差動型取得を使用することである。これにより、測定点からコントローラフロントエンドまでの距離が補正される。いったん信号が得られると、要求されるタスク（調整、検出、情報など）にしたがってさらに操作される。平均値読み取り結果、すなわち出力電圧の情報や各相の電流などのサイクル読み取り値あたりの１つのサンプルは、定常状態コントローラによって処理される。出力電圧の連続信号情報は、ＴＳＵによってさらに操作される。

多相アーキテクチャの基本的な課題は、複数の電力段の並列接続性、および、出力において十分に調整された電圧を維持しながら、それらの間で努力を適切に分配する必要性である。これは、何らかの形態の電流または負荷分散プロトコルを必要とする。本発明では、図３Ａに見られるように、定常補償方式の動作のための平均電流プログラムモード（ＡＣＭ）制御が用いられている。電流ループの制御帯域幅が出力電圧のそれよりも十分広いという仮定の下で、出力容量に対して給電する個々の電力段は、図３Ｂのように制御された電流源として扱うことができる。これにより、複数のコンバータフェーズの並列化、フェーズ電流の簡単な調整、したがって電流の共有が可能になる。等しい電流は最終的に、追加コストなしでフェーズ間の熱分布をもたらし、これは多相アプリケーションにとって重要である。

高電流［５７］で動作しているときの熱制限により負荷が必要とする多相コントローラの追加の重要な機能は、アクティブ電圧ポジショニング（ＡＶＰ） である。負荷電流ｉ_ｌｏａｄ（ｔ）の関数として目標ｖ_ｏｕｔ（ｔ）レベルを表す典型的な下降曲線を図４に示す。出力電圧は負荷電流の１次関数として減少し、Ｖ_ＶＩＤは無負荷状態での公称出力電圧を定義し、Ｖ_ｍｉｎはＩ_ｍａｘにおける必要電圧である。ドループ制御は、負荷増加にともなって目標基準電圧をシフトダウンすることにより実装され、次のように表すことができる：
ｖ_ｒｅｆ＝Ｖ_ＶＩＤ－Ｒ_ＶＩＤ・ｉ_ｓｕｍ［ｎ］ （１）
ｖ_ｒｅｆ［ｎ］は電圧ループ基準、Ｖ_ＶＩＤおよびＲ_ＶＩＤは所望のＶ_ＶＩＤカーブに合わせてユーザが選択したＡＶＰパラメータ、Ｉ_ｓｕｍ［ｎ］は全コンバータ電流のデジタル値である。注意すべきことであるが、出力での発振を避けるために、また、ドループは定常電圧レベルのみに関係するので、その帯域幅は電圧制御ループの応答よりも著しく低い。

定常動作時のＡＣＭコントローラの概念ブロック図とそのタイミングシーケンス図をそれぞれ示す図５と図６を用いて、ＡＣＭコントローラの動作原理を説明する。本発明はコントローラの全デジタル実装に焦点を当てているので、説明はサンプルデータドメイン表記を用いて実施される。電圧ループは、式（２）で与えられた誤差シグナルｖ_ｅ［ｎ］に基づいて、内部電流ループについてデジタル基準ｖ_ｃ［ｎ］を作成する：
ｖ_ｃ［ｎ］＝ｖ_ｒｅｆ［ｎ］－ｖ_ｏｕｔ［ｎ］ （２）
ｖ_ｒｅｆ［ｎ］はＡＶＰで生成されたリファレンスであり、ｖ_ｏｕｔ［ｎ］はサンプリングされた出力電圧である。次いで、電流誤差信号ｉ_ｅ［ｎ］は、各相のサンプリングされた平均インダクタ電流ｉ_Ｌ［ｎ］を使用して、フェーズ毎に計算される。電流誤差信号ｉ_e［ｎ］は、ＤＰＷＭモジュールのためのデューティ指令ｄ［ｎ］を生成する電流ループ補償器のための入力として使用され、パルス幅変調信号ｃ（ｔ）が形成される。

ＡＣＭ制御の古典的な手法においては、ＡＤＣユニットなどの高性能ハードウェアの資源を共有できるように、ｖ_ｏｕｔ［ｎ］とｉ_Ｌ［ｎ］（図５）のサンプルを連続的にサンプリングして、消費電力と面積を節約する。さらに、測定信号対雑音比を増加させるために、サンプリングイベントをスイッチングアクションから離して配置することが、一般的な慣行である。しかしながら、インターリーブされた多相システムにおいては、スイッチングイベントが仮想的にスイッチングサイクルＴｓ全体に沿って分散され、フェーズの数とともにより頻繁になり、データ取得に適したタイムスロットを制限する。この障害を克服するために、本発明は、フェーズ毎の測定を同期させ、取得時間のみによって制限される許容されるインターリーブされたフェーズの数を増加させる利点が得られる、統一されたデータ取得シーケンスを構成する。本発明におけるＡＤＣハードウェアの実現は、［５８］で前述したように遅延線および組み合わせ回路によって実行されるので、フェーズ当たりのハードウェアペナルティは無視できるほど小さい。

図６に、ＡＣＭコントローラのタイミングシーケンス図を示す。ｖ_ｏｕｔ［ｎ］とｉ_Ｌ［ｎ］は両方とも同時にサンプリングされる。多相動作の拡張帯域幅オプションを利用するために、基準ｖ_c［ｎ］信号は電圧ループ補償器によって更新され、関連するフェーズデューティ指令ｄ_n［ｎ］は個々の電流ループによって生成され、各フェーズの開始時にそのＤＰＷＭポートへ更新される。ｖ_ｏｕｔ［ｎ］とｉ_Ｌ［ｎ］をＴｓ内の固定位置で同時にサンプリングすることにより、図６のタイミングロジックを複製し、コントローラハードウェアのデータ収集能力によって制限される任意数のフェーズに適応させるために適用することができる。

インダクタ電流リップル（定格電流の約３０％）の範囲内で定義される小さな負荷変化は、ＴＳＵの動作をトリガせず、定常補償を通して調整される。図７は、４相運転のローディング過渡に対するリニアコントローラの典型的な応答（ＰＳＩＭシミュレーションから得られた結果）を示す。点ｔ_ｓｔｅｐの前はコントローラが定常状態にあり、各フェーズは出力に対してＩ_ｌｏｗを提供し、負荷が均等に共有される。ｔ_ｓｔｅｐにおいて、負荷が変更され、それぞれのフェーズはＩ_ｈｉｇｈを伝送する必要がある。図７の拡大枠は、隣接する２相のスイッチングサイクル間で負荷ステップが起こることを示している。小信号補償器は、ｔ_{ｕｐｄａｔｅ}において、次に近いフェーズ周期が始まるとすぐに過渡イベントに対して応答する。これは、コントローラが完全なスイッチングサイクルが完了するのを待つ従来の慣行よりもはるかに迅速な応答である。過渡期間中、および任意の過渡条件下において、小信号補償器のＡＣＭアーキテクチャはフェーズ間の電流共有を維持し、電流共有収束時間をゼロに低減し、システムが定常状態動作に戻るとき出力電流は完全に共有される。

大信号補償方式
ハイブリッドコントローラキテクチャは、線形、小信号補償器の調節能力を超える極端な過渡イベントを抑制するための大信号回復パターンを容易にする。過渡指向コントローラの制限は、受動コンポーネントによって課されるスルーレートと、システムの遅延（検出、計算など）であるのが効果的である［４８］、［５９］－［６２］。過渡リカバリの典型的な波形が図８（ＰＳＩＭシミュレーションによって得られる）に示されており、負荷がＩ_ｌｏｗとＩ_ｈｉｇｈの値の間でそれぞれ変化する、ローディング過渡イベントとそれに続くアンローディング過渡イベントとを示している。本発明で使用されるような過渡および極値検出センサの詳細は図９に示されており、［４３］に基づいている。

第１過渡イベントの前において、出力電圧はＶ_ｔｈ－Ｈ およびＶ_ｔｈ－Ｌ（図９Ａ）によって定義される定常状態ウィンドウ内にあり、定常状態コントローラによって制御される。ｔ_ｌｏａｄの時点で、負荷はＩ_ｈｉｇｈに増大し、出力電圧が低下し、ＣＭＰＬがトリガされる。この時点までに、定常コントローラの動作が停止し、大信号補償器がゲーティング出力の制御を引き継ぎ、利用可能なすべてのフェーズを強制的にオンにする。過渡開始とチャージバランスの時点との間の持続時間（Ｔ_０）は、カウンタを用いて測定される。チャージバランス点は出力電圧において極値点として現れた。Ｔ_０がコントローラによって達成されると仮定すると、動作の残りは、［４４］～［４９］で実証されるように、単一のオン－オフスイッチングサイクルで完了して、その公称値へ完全に回復することができる。小さなインダクタが全システム電流スルーレートを大幅に増加させて、より速い過渡応答を生成し、実質的に出力において電圧降下を生じさせない、ローディング過渡の独特なケースにおいては、全ＴＯＣ動作の代わりに最小偏差アプローチを実装することができる。この点を超えると、制御は、動作を新しい定常状態条件に維持する定常状態コントローラへ戻される。

ローディング過渡イベントとは逆に、アンローディング過渡の場合は、過渡回復時間を延長する低い電流スルーレートに起因して、より困難なタスクとなる。電流スルーレート不整合の結果は図８に示されており、アンロード過渡ｖ_ｍａｘによって引き起こされる電圧オーバーシュートが電圧アンダーシュートｖ_ｍｉｎよりもはるかに大きいので、出力電圧をその公称値に戻すためには、より長いオフタイムが必要とされる。場合によっては、インダクタ電流が負に転じて過渡緩和プロセスをさらに誘起することにつれて、出力コンデンサが多相ＶＲＭによって能動的に放電される。図８に示すコンデンサ電流ｉ_ｃａｐは、２つの過渡の間の差を実証することもできる。ローディング過渡Ｑ_ｌｏｓｓ中のチャージ損失が、アンローディング過渡ケースにおける注入チャージＱ_ｉｎｊに比べて迅速に回復されるからである。

大信号補償における電流立ち上がり／下がりフェーズは、過渡時において異なるレベルのフェーズ同期で実現できる。図１０は、フェーズ同期の有無それぞれについて、立ち上がり開始のための３つのオプションを示しており、それぞれがその長所と短所を有している。図１０（ａ）の第１選択肢は、検出時に利用可能な最も近いフェーズを有する過渡現象にも対処しながらフェーズ同期を維持し、この場合、破線のフェーズは、過渡現象検出時に直ちにそのオン状態を継続する。図１０（ｂ）の第２選択肢は、各相がその次のサイクルの開始時にそれぞれターンオンされるとき、過渡の間、完全な相同期を維持することである。第３選択肢は、過渡イベントが検出されるとすぐに、すべての利用可能なフェーズをオンすることであり、その結果、この方法は最も悪いフェーズ同期となるが、それにもかかわらず、過渡性能は最初の２つの方法と比較して優れている。過渡時間中に電流共有属性を調べるとき、後者のオプションは良好な電流共有を維持し、一方で、最悪の電流不整合は電流リップルのサイズに依拠する。

図１０（ｃ）に記載された方法は、最速の過渡性能ならびに電流共有属性のために選択される。この手法のもう１つのメリットは、一時的な事象の間に、システムを１つの単相降圧として扱うことができ、効果的に帯域幅を増やし、効果的なインダクタンスＬ_ｅｑが得られることである。Ｌ_ｅｑ＝Ｌ_ｉｎｄ／Ｎ（Ｎは活性相の個数を表す）で与えられる。

多相コンバータを単相降圧として扱う場合、図１１に示すように状態空間の軌跡を容易に抽出することができる。破線はＯＦＦ状態の軌跡をマークし、ＯＮ状態の軌跡は垂直の直線としてレンダリングされる。インダクタのサイズが小さく、出力コンデンサが大きいからである。Ｉ_ｌｏｗとＩ_ｈｉｇｈの２つの定常電流の間のローディング過渡現象は図１１において太い破線で示されており、ローディング過渡現象は単一のオンサイクルで完了することができ、その間、出力電圧は実質的に一定のままであり、したがって、完全なＴＯＣ動作は、復帰時間を延長することなく、最小限の逸脱手法に低減することができる。これとは異なり、Ｉ_ｈｉｇｈとＩ_ｌｏｗとの間のアンローディング過渡反応は、負のインダクタ電流で完了することができる長いオフ状態から始まり、短いオン状態になり、できるだけ短時間でシステムをＩ_ｌｏｗに戻す、完全なＴＯＣ手法を含む。ローディング過渡およびアンローディング過渡の両方の動作は、後の説明で実験的に検証される。

発展的管理機能と実装面
ハイブリッドアーキテクチャによって実行され、前のセクションで説明されたレギュレーション要件に加えて、ＡＶＰ、フェーズシェディング／追加、および障害管理などの追加機能を有する高性能負荷に対応するために、最新の多相コントローラが必要とされる。本発明において、付加的な特徴は図１２に示すシステムガバナユニットによって実施される。システムガバナは、入力電圧ｖ_ｉｎ［ｎ］、出力電圧ｖ_ｏｕｔ［ｎ］、温度ｔｅｍｐ［ｎ］、電圧ループ出力ｖ_Ｃ［ｎ］のシステム変数を収集する。

ＡＶＰ機能実装
線形ＡＶＰ関数（先に示したもの）は比較的適度な設計努力をともなうアナログコントローラで実現され、区分線形または非線形関数のようなより複雑な関数の実装はコントローラ設計の複雑さを劇的に増大させる可能性がある。最先端のＭＰＶＲＭコントローラで使用されるデジタル制御は図１３に示すように、複雑なＡＶＰ機能を実装するために利用することができ、設計の複雑さを低減し、ＡＶＰ機能のリアルタイム較正を提供する。本発明で実現されるデジタルＡＶＰ機能を図１３に示す。低負荷状態においては、負荷電流がボトム閾値ｉ_ｓを超えるまで出力電圧が一定に保たれ、この時点からｉ_ｆの負荷電流ｉまでの間、出力電圧は一定の出力インピーダンスＲ_ＡＶＰに従う。ｉ_ｆより大きい負荷電流から最大負荷電流Ｉ_ｍａｘまでは、出力電圧は一定のままであり、Ｖ_ｍｉｎである。

アナログ実装ＡＶＰユニットに対する利点にもかかわらず、デジタルＡＶＰユニットは、最小の出力電圧ステップが電圧ＡＤＣサンプリング分解能によって制限される分解能の問題に遭遇する場合がある。ｖ_ｒｅｆ［ｎ］の単位変化はｖ_ｏｕｔ（ｔ）の小さなステップに変換されるので、図１３の平滑負荷線プロファイルは離散的に実現される。ＡＶＰプロファイル離散化を解くためにＡＤＣ分解能を強化することは、リミットサイクル振動を防止するためにシステムＰＷＭ分解能によって制限される。ＡＶＰ結果をフィルタリングすると、ＡＶＰ関数の帯域幅への影響を最小限に抑えながら、ノイズ耐性とプロファイルの離散化が向上する。

従来のＡＶＰ動作帯域幅は通常、電圧ループ補償器帯域幅に対して比較的低く、これは、ループ間の望ましくない電圧振動を防止し、定常状態動作中の厳しい電圧調整を保証するために実施される。しかしながら、現代のＭＰＶＲＭにおいて、負荷は、非線形解が図１３の負荷線プロファイルを常に維持するように保証することを必要とする、高速かつ大きな過渡が可能である。図１４は、大きなアンローディング過渡イベント中のＡＶＰユニットの非線形動作を示している。理想的には、最小限の逸脱過渡緩和が完了すると、出力電圧は、ＡＶＰユニットによって規定されるように、線形コントローラによってその所望の過渡後レベル（Ｖ_ｐｏｓｔ）に導かれる。過渡イベントは、高性能ＭＰＶＲＭで使用される小さなインダクタ値に起因して極めて短い可能性があるので、負荷電流ステップサイズは比較的遅い定常状態測定値から得ることが困難である可能性があり、したがって、非線形緩和動作Ｔ_０の時間を使用して、電流ステップを正確に推定し、それに応じてｖ_ｒｅｆ［ｎ］を変更することができる。

フェーズカウントオプティマイザ
本発明において、図１に示すように、外部電流ループの出力である内部電流ループリファレンスｖ_ｃ［ｎ］から、負荷電流を抽出する。ｖ_ｃ［ｎ］の値はデジタルＬＰＦ（移動平均としてインプリメント）に対して供給され、シンギュラー計算またはサンプリング誤差がフェーズカウントオプティマイザ（ＰＣＯ）をトリガしないようにする。効率向上のためのフェーズシェディングおよび加算手順は、比較的遅いプロセスであるので、フィルタリング段によって引き起こされる遅延は無視できる。フィルタリングされた結果はルックアップテーブル（ＬＵＴ）へのインプットであり、与えられたｖ_ｃに対して最適なフェーズ数を決定する。このＬＵＴはパワーステージの変更に対応するため、またはエージングと温度によるコンポーネント値のドリフトを考慮するために、再プログラムできる。

負荷解放の場合には、ＰＣＯによって実施されるフェーズシェディング手順が開始され、コンバータ効率を最適化する。簡単にするために、この手順は２から１への遷移について説明されるが、任意の他のフェーズシェディング遷移に対して適用される。図１５から分かるように、アクティブ相の数が変化する前に、ＡＣＭ制御スキームによって電流バランシングが実施される。最初に、シェディングされたフェーズの内部電流ループへの基準はｖ_ｓｈｅｄ［ｎ］に等しい値でバイパスされ、残りのフェーズは元の二重ループ構成で動作する。初期化時、ｖ_ｓｈｅｄ［ｎ］はｖ_ｃ［ｎ］－１ と等しく、Ｎ_ｓｈ切り替え周期ごとに徐々に減少する。シェディングされたフェーズの内部電流ループはアクティブのままであるので、そのインダクタ電流は、電流立ち下がりを監視することを可能にするｖ_ｓｈｅｄ［ｎ］に対して追従する。デュアルループ構成で動作する残りのフェーズは図１５に示されるように、その電流を上昇させて、シェディングされたフェーズを補償する。これにより、電圧偏差または電流スパイクのない緩やかなフェーズシェディング方式が得られる。ｖ_ｓｈｅｄ［ｎ］がゼロに達すると、シェディングされたフェーズはコントローラによって完全にオフになる。各ステップの持続時間は変更することができるが、図１５に示されるように、残りのフェーズがその電流を上昇させることができるように、十分に長くなければならない。負荷要求の増加のために、同様の手順が実施され、この手順においては、追加されたフェーズの内部ループ基準がＮｓｈスイッチングサイクル毎に徐々に上昇される。既存のフェーズはデュアルループ構成で動作するので、その電流は、負荷に対して供給される増大した電流を補償し、厳しい電圧調整を維持するように調整される。ｖ_ｓｈｅｄ［ｎ］がｖ_ｃ［ｎ］以上になると、フェーズ追加処理は完了する。これにより、両方のフェーズの電流が等しくなる。

定常状態効率を最適化する以外に、ＰＣＯは、過渡イベント中にさらに機能する。過渡検出時に、線形コントローラはバイパスされ、電力スイッチへの駆動信号は非線形コントローラによって生成される。したがって、ＰＣＯは過渡検出時に最大フェーズ数を設定して、実効電流スルーレートを掛けることにより過渡持続時間を短縮する。この動作は次に、非線形ＴＳＵの最良の達成可能な過渡性能を保証する。過渡イベントの完了後、ＰＣＯは、負荷状態に応じて、定常状態動作、分岐、または追加フェーズに戻る。

過渡後ハンドオフ手順
ＴＯＣまたは最小偏差制御を実行する非線形コントローラ動作から小信号ベースの線形コントローラへの遷移を、Ｈａｎｄ－ｏｆｆと呼ぶ。これは、リファレンス制御信号に対しておよび異なるフェーズのデューティサイクルコマンドに対してＴＳＵによって実行される一連の調整を含む。無損失コンバータにおける非線形制御動作からのハンドオフ手順は、過渡前制御値を割り当てることによって実行することができる。しかし実際には、過渡後制御信号（内部および外部の両方）を修正せずシステム内の損失を補償しない場合、付加的な整定過渡現象が発生することがある。本発明においては、定常状態動作のためにＡＣＭ制御方式が実現されており（エラー！参照ソースが見つからない）、したがって、内部電流ループｖ_ｃ［ｎ］への基準、ならびにすべてのデューティサイクルコマンドの両方が、過渡イベントの持続時間および極性に基づいて修正される。ハンドオフ手順が開始されると、コントローラは閉ループ動作が再開される前に、変更されたデューティサイクルを有する単一のスイッチングサイクルの間、開ループで動作する。

過渡検出において、先頭相のデューティサイクルＤ_０［ｎ］、電流ループリファレンスｖ_ｃｏ［ｎ］をサンプリングし、専用レジスタに格納する。ローディング過渡の場合、変更されたデューティサイクルであるＤ_ｔｒは、次のように計算される：

アンロード過渡の場合は、次のようにする：

ｋは設計過程において導出された比例定数であり、Ｔ_０はＴＳＵによって推定された過渡緩和期間の継続時間である。多相コンバータの電流掃引試験を実施することにより、全負荷範囲の動作が検証され、デューティサイクル値が広範囲の負荷条件に対してシステムに記憶される。これらの値を負荷電流の関数としてプロットし、外挿すると、傾きがｋに等しい線形曲線になる。内部電流ループリファレンスも、（３）－（４）と同様に、サンプリングされたｖ_ｃｏとＴ_０として保存された負荷ステップ情報を考慮して更新される。閉ループ動作が再開されると、定常状態コントローラによってデューティサイクルコマンドに対して微調整が実行され、これにより正確な電流バランスを達成し、定常状態動作を維持する。

多相ＤＬ－ＤＰＷＭモジュール
多相システムの実際の実装は、現在の共有品質に影響を及ぼす異なる相間の不均衡の影響を受ける。多重ＤＬ実現に基づくＤＰＷＭモデル、特にＦＰＧＡカスタム設計モジュール上では、同じデューティコマンドの下で２つの異なるフェーズに対して非同一ＰＷＭ信号を導入できる。図１６に示すように、本発明で実現する信号ＤＬ多相ＤＰＷＭは、単一のＤＬリング発振器に基づいて、全てのフェーズに対してＰＷＭ信号を生成する。デューティコマンドｄ［ｎ］を指定すると、ＤＬリングオシレータとデューティサイクルロジックを使用してｃ_ｎ（ｔ）シグナルが生成される。単一ＤＬ設計は、複数のモジュール間の合成およびシリコンレベル差の両方に対するシステム感度を打ち消す。多相システムにおいて、非常に小さなインダクタと非常に大きな出力容量が存在する場合、ソフトスタートユニットは、いかなる起動電流または電圧オーバーシュートも防止し、システムを定常状態閾値にするために不可欠である。ソフトスタートユニットは、ＤＰＷＭモジュール（図１６）に組み込まれ、ソフトスタートプロセスが完了した後に電力が良好である旨の通知を提供する。

多相降圧型コンバータのシミュレーションと実験による検証
多相降圧型ＶＲＭコントローラの動作は１２Ｖ～１．ｘＶ ４相多相降圧コンバータを使用して検証されている。すべてのアナログフロントエンド周辺機器を備えた実験プロトタイプを製作し試験した。変換器パラメータを表Ｉに示す。１４Ａまでソースまたはシンクすることができる各ＤＤＲ４モジュールおよびゲーティング信号パターンは、コントローラ動作に対して非同期の信号発生器によって生成される。実験で使用した負荷スルーレートは２０００Ａ／μｓである。ＤＬ－ＡＤＣおよび単一遅延線多相ＰＷＭのようなデジタルハイブリッドコントローラキテクチャ、システムガバナ、およびカスタムメイド周辺機器を、Ｃｙｃｌｏｎｅ Ｖ ＦＰＧＡ上に完全に実装した。コンバータのパラメータを以下の表Ｉに示す。

図１７は、１６Ａ～８８Ａの負荷過渡イベントの小信号補償器が扱う過渡応答を示す。ｉ_Ｌ１およびｉ_Ｌ２はそれぞれフェーズ１およびフェーズ２のインダクタ電流を表し、負荷の変化に応じてそれぞれ４Ａの平均電流から２２Ａへステップアップする。負荷点での電圧はｖ_ｏｕｔで表され、３５０ｍＶの最大電圧偏位と２２０μｓ後の完全な回復周期を示した。小信号コントローラは、過渡緩和期間全体の間、フェーズ間の電流分担を維持する。

図１８において、１６Ａから８８Ａへの負荷過渡イベントを緩和するために、大信号補償方式が起動される。ここで、コントローラは３０ｍＶの電圧ｖ_ｏｕｔ偏差で最小偏差回復プロファイルを実現し、１２μｓ以内の定常状態への回復を実現した。ＴＳＵ動作は、過渡時および定常コントローラへの移行中に優れた電流共有を実証する。

図１９（小信号補償）および図２０（ＴＳＵ）に示すように、８８Ａから２４Ａの負荷ステップでアンローディング過渡ケースを実証する。線形補償方式で得られたオーバーシュートは３６０ｍＶで測定され、３００μｓ以内に回復するが、過渡方向回復は回復時間７μｓで４３ｍＶとなった。

図２１は、定常状態動作中のコントローラのフェーズシェディング能力を示す。２０Ａの一定負荷においては、コントローラはアクティブフェーズ数を４から１に調整し、それによりＶＲＭ効率を改善する。シェディングプロセスは、シェディングインジケータによって示されるように、２つのステップに分割される。第１のステップではコントローラがフェーズ２および４をシェディングし、第２のステップではフェーズ３も同様にドロップされる。出力電圧に対するシェディングプロセスの影響は、上述の制御されたシェディングプロセスに起因して無視することができ、その結果、最大の電圧偏差が２０ｍＶ未満と測定される。

導入された全ての制御の完全な動作は図２２に示され、ＤＤＲエミュレーションモジュールが５Ａから８５Ａに切り換えられている。負荷過渡イベントの間、ＰＣＯの遷移は１ から４フェーズの動作を形成し、ＡＶＰユニットは２ｍΩの負荷ライン機能に従って１６０ｍＶの出力電圧の低下を指示する。逆のアンローディング場合、ＡＶＰユニットは出力電圧を元の位置に戻す。過渡抑制が完了した後、定常状態のフェーズシェディングプロセスが実施され、フェーズ２、４、および３は、５Ａ負荷動作中にシェディングされる。

アクティブ電流バランシングなしの電圧モード制御方式と、固有のフェーズごと電流バランシングを有するＡＣＭ制御との間の熱性能比較を図２３に示す。熱分布の違いを９０Ａ定常運転で試験したところ、電圧モード制御（図２３（ａ））により、２相と４相で２．５℃の差が生じた。ＡＣＭ制御（図２３（ｂ））により、熱シェアリングが改善され、フェーズ２とフェーズ４の間で０．７℃の差が得られる。

上記の実施例および説明はもちろん、例示の目的のためにのみ提供されており、いかなる方法においても本発明を限定することを意図していない。当業者には理解されるように、本発明は、全て本発明の範囲を超えることなく、上記の技術からの２つ以上の技術を用いて、多種多様な方法で実施することができる。

Claims (16)

1. 負荷に対して接続された出力を有する多相平均電流モード電圧レギュレータを制御する混合信号コントローラであって、
   ａ．遅延線（ＤＬ）に基づくデジタル電圧サンプリングアナログ－デジタル変換器であって、出力電圧信号のサンプルを取得し、前記出力電圧信号をアナログからデジタルに変換するように構成された、デジタル電圧サンプリングアナログ－デジタル変換器（ＡＤＣ）；
   ｂ．遅延線（ＤＬ）に基づくデジタル電流サンプリングＡＤＣであって、フェーズ毎のインダクタ電流のサンプルを取得し、前記インダクタ電流をアナログからデジタルに変換するように構成された、デジタル電流サンプリングＡＤＣ；
   ｃ．電圧レギュレーションのためのデジタル補償器であって、電圧ループによって生成されたデジタル電圧誤差信号ｖ_ｅ［ｎ］を入力として受信し、前記デジタル電圧誤差信号に基づいて電流基準信号を生成するように構成された、デジタル補償器；
   ｄ．電流レギュレーションのためのデジタル補償器であって、入力として電流誤差信号ｉ_ｅ［ｎ］を受信し、前記デジタル電流誤差信号に基づいてデューティ比指令信号を生成する、デジタル補償器；
   ｅ．ＤＬに基づく多相デジタルパルス幅変調器（ＤＰＷＭ）であって、各フェーズの前記デューティ比指令信号を入力として受信し、前記変換器のトランジスタのゲートに対して供給されるパルス幅変調信号（フェーズごと）を生成し、これにより、前記負荷に対して供給される１フェーズ当たりの電流および出力電圧を制御する、デジタルパルス幅変調器（ＤＰＷＭ）；
   ｆ．出力電圧およびフェーズ当たりのインダクタ電流の差動測定値を受信するアナログフロントエンドであって、各信号がシングルエンド形式に変換され、これにより、シングルエンド信号がＡＤＣ測定を介して定常状態制御のために使用され、シングルエンド出力電圧が過渡検出および過渡中の出力電圧極値検出のために使用される、アナログフロントエンド；
   ｇ．過渡抑制ユニット（ＴＳＵ）であって、前記アナログフロントエンドからデジタル指示信号を入力として受信し、過渡イベント中に前記変換器のトランジスタのゲートに対して供給されるゲーティング信号を生成し、これにより、前記過渡イベント中に前記負荷に対して供給される電流および電圧を制御する、過渡抑制ユニット（ＴＳＵ）；
   ｈ．入力として前記デジタル電流基準信号を受け取り、各フェーズＰＷＭ出力３状態バッファに対する有効化／無効化制御信号を生成する、フェーズカウントオプティマイザ（ＰＣＯ）ユニット；
   ｉ．前記デジタル電流基準信号を入力として受け取り、前記電圧ループ補償器の電圧基準信号を生成する、アクティブ電圧ポジショニング（ＡＶＰ）ユニット；
   を備えるコントローラ。
2. 前記コントローラは、標準ＣＭＯＳ構成要素を使用して実施される、請求項１記載のコントローラ。
3. 前記デジタル電圧サンプリングＡＤＣおよび前記デジタル電流サンプリングＡＤＣは、修正なしで、標準セル技術に基づく、請求項１記載のコントローラ。
4. 前記デジタル電流基準補償器およびフェーズごとのデジタルデューティ比補償器は、１次補償器である、請求項１記載のコントローラ。
5. 前記電圧ループが切断されるときはいつでも、各ループおよび各フェーズは、単一の状態変数を用いてレギュレートされる、請求項１記載のコントローラ。
6. 前記コントローラは、異なる帯域幅を有する外部電圧ループおよびフェーズごとの内部電流ループを備える、請求項１記載のコントローラ。
7. 前記多相ＤＰＷＭは、
   ａ．フェーズごとのＰＷＭロジック用のクロック信号を生成する単一のＤＬリング発振器；
   ｂ．デジタルデューティサイクルコマンドおよび前記ＤＬリング出力を入力として受け取り、前記トランジスタのゲートを制御するパルス幅変調信号を生成する、デューティサイクル論理ブロック；
   を備え、
   前記ゲートの制御信号は、インターリーブ動作の場合は同期され、非インターリーブ動作の場合は同期外れになる、
   請求項１記載のコントローラ。
8. 前記ＴＳＵは、
   ａ．過渡イベント中において前記変換器のフェーズトランジスタのゲートに対して供給されるゲーティング信号を生成するステートマシンベースの論理ブロック；
   ｂ．高速ＴＳＵ動作終了とＤＰＷＭ動作への復帰のための障害保護ロジック；
   ｃ．過渡前電流基準信号およびデューティ比コマンドを受け取り、前記電流基準信号およびデューティ比コマンドに対する推定過渡後値を生成する、ハンドオフ推定ブロック；
   を備える、
   請求項１記載のコントローラ。
9. 前記ＰＣＯは、
   ａ．前記電流基準信号を受信し、前記電流基準信号に基づいて前記電流基準信号の移動平均を生成する、ローパスフィルタＬＰＦ；
   ｂ．前記平均電流基準信号および過渡通知信号を受け取り、各前記フェーズについて制御された有効化／無効化信号を生成する、ステートマシンベースの論理ブロック；
   を備える、
   請求項１記載のコントローラ。
10. 前記ＡＶＰは、
    ａ．前記ＰＣＯによって生成された前記平均電流基準信号を受け取り、前記電圧補償器のための前記デジタル基準電圧信号を生成する、基準計算ブロック；
    ｂ．過渡イベントに続いて、前記ＴＳＵから電流のステップ推定を受け取り、前記計算ブロックに対して補正信号を生成する、過渡的補正ブロック；
    を備える、
    請求項１記載のコントローラ。
11. フェーズのアクティブ数は、前記ＰＣＯにより、
    ａ．電源投入時において、全フェーズをＯＮするステップ；
    ｂ．前記電圧補償器出力における前記平均電流基準信号を監視して、前記最適なフェーズ数を決定するステップ；
    ｃ．シャットダウン／ターンオンする特定のフェーズの前記電流基準信号を引き継ぎ、関連する有効化信号を前記出力バッファに対して発行するステップ；
    ｄ．前記電圧補償器出力における前記平均電流基準信号の監視に戻って前記最適フェーズ数を決定するステップ；
    ｅ．過渡イベントの間、すべてのフェーズをアクティブモードに設定し、上記ステップｂに戻るステップ；
    によって最適化される、
    請求項１記載のデジタルハイブリッド平均電流モード電圧レギュレータコントローラ。
12. 混合信号ハイブリッドＡＣＭコントローラキテクチャにおける電圧レギュレーションのための方法であって、
    ａ．前記ＡＣＭコントローラの定常状態動作中に、スイッチングサイクル中にアクティブフェーズごとに１回、かつ、負荷に対して供給されるフェーズごとの電流および出力電圧を制御する多相デジタルパルス幅変調器（ＤＰＷＭ）のインターリーブ動作と同期して、出力電圧およびフェーズごとの平均インダクタ電流を同時に測定するステップ；
    ｂ．前記出力電圧の計測値を使用して電圧誤差ｖ_e［ｎ］を生成するステップ；
    ｃ．電圧補償器を使用して電流基準信号を計算するステップ；
    ｄ．算出された電流基準信号と前記インダクタ電流計測値とを用いて、電流誤差信号ｉ_e［ｎ］を生成するステップであって、前記電流誤差信号は、特定のフェーズデューティサイクル指令ｄ［ｎ］を生成するためにフェーズ毎の電流補償器によって用いられる、ステップ；
    ｅ．多相ＤＰＷＭによるデューティサイクル指令ｄ［ｎ］を受信し、定常ゲーティング信号を生成するステップ；
    ｆ．過渡イベントが定常状態動作中に発生した場合、過渡検出センサによって過渡開始時刻および過渡方向（ローディングまたはアンローディング）を感知するステップ；
    ｇ．過渡イベントを検出すると、利用可能なすべてのフェーズをアクティブにするためにＰＣＯを使用し、ＴＳＵが過渡ゲート信号を制御してＴ_０のカウントを開始することを可能にするステップ；
    ｈ．前記過渡方向に応じて、アンローディング過渡についてはローサイドトランジスタを使用し、ローディング過渡についてはハイサイドトランジスタを使用して、前記ＴＳＵがすべてのフェーズをオンにするステップ；
    ｉ．出力電圧極値が極値検知センサによって測定されるまで、上記ステップｇ．を継続するとともに、前記ＴＳＵが前記Ｔ_０カウンタを停止し、出力電圧極値が検知されない場合は、前記定常状態制御を再開するステップ；
    ｊ．前記Ｔ_０のカウンタ値と平均デューティサイクル値Ｄとに基づいて、前記ＴＳＵによって残りのゲート信号タイミングを生成し、ハンドオフ手続の訂正信号はＴ_０に基づいて計算され、前記定常状態コントローラに対してフィードバックされる、ステップ；
    ｋ．上記ステップｉ．において生成された値に従って前記ＴＳＵによってゲーティングシーケンスを完了するステップ；
    ｌ．前記ＴＳＵのゲートシーケンスが完了すると、ゲート信号の制御を前記ＡＣＭコントローラに対して転送するとともに、前記ＤＰＷＭによるフェーズ同期を再開し、上記ステップａ．にしたがって定常動作を開始する、ステップ；
    を有する方法。
13. 前記多相ＤＰＷＭは、
    ａ．フェーズごとのＰＷＭロジック用のクロック信号を生成する単一のＤＬリング発振器；
    ｂ．デジタルデューティサイクルコマンドおよび前記ＤＬリング出力を入力として受け取り、前記トランジスタのゲートを制御するパルス幅変調信号を生成する、デューティサイクル論理ブロック；
    を備え、
    前記ゲートの制御信号は、インターリーブ動作の場合は同期され、非インターリーブ動作の場合は同期外れになる、
    請求項１２記載の方法。
14. 前記ＴＳＵは、
    ａ．過渡イベント中において前記変換器のフェーズトランジスタのゲートに対して供給されるゲーティング信号を生成するステートマシンベースの論理ブロック；
    ｂ．高速ＴＳＵ動作終了とＤＰＷＭ動作への復帰のための障害保護ロジック；
    ｃ．過渡前電流基準信号およびデューティ比コマンドを受け取り、前記電流基準信号およびデューティ比コマンドに対する推定過渡後値を生成する、ハンドオフ推定ブロック；
    を備える、
    請求項１２記載の方法。
15. 前記ＰＣＯは、
    ａ．前記電流基準信号を受信し、前記電流基準信号に基づいて前記電流基準信号の移動平均を生成する、ローパスフィルタＬＰＦ；
    ｂ．前記平均電流基準信号および過渡通知信号を受け取り、各前記フェーズについて制御された有効化／無効化信号を生成する、ステートマシンベースの論理ブロック；
    を備える、
    請求項１２記載の方法。
16. フェーズのアクティブ数は、前記ＰＣＯにより、
    ａ．電源投入時において、全フェーズをＯＮするステップ；
    ｂ．前記電圧補償器出力における前記平均電流基準信号を監視して、前記最適なフェーズ数を決定するステップ；
    ｃ．シャットダウン／ターンオンする特定のフェーズの前記電流基準信号を引き継ぎ、関連する有効化信号を前記出力バッファに対して発行するステップ；
    ｄ．前記電圧補償器出力における前記平均電流基準信号の監視に戻って前記最適フェーズ数を決定するステップ；
    ｅ．過渡イベントの間、すべてのフェーズをアクティブモードに設定し、上記ステップｂに戻るステップ；
    によって最適化される、
    請求項１２記載の方法。

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