JP2022518084A

JP2022518084A - 表示駆動装置、その制御方法及び表示装置

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Publication number: JP2022518084A
Application number: JP2020573176A
Authority: JP
Inventors: シートンマ; リーファゲン; ヤンフリ
Original assignee: BOE Technology Group Co Ltd
Current assignee: BOE Technology Group Co Ltd
Priority date: 2019-01-28
Filing date: 2020-01-19
Publication date: 2022-03-14
Also published as: US11798450B2; CN109509424A; EP3920168A4; WO2020156284A1; CN109509424B; US20210272496A1; EP3920168A1

Abstract

表示駆動装置、その制御方法及び表示装置を提供する。該制御方法は、メイン処理チップが、受信された表示データをキャッシュする時に、読み書き同期信号を生成し、各サブ処理チップが読み書き同期信号を受信することと（Ｓ２０２）、メイン処理チップが、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データを、対応するメモリのフレームアドレスにキャッシュし、キャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送することと、各サブ処理チップが読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データを対応するメモリのフレームアドレスと同期してキャッシュし、キャッシュされた直前表示対象フレーム画面の表示データを同期的に読み取って処理した後、表示パネルに伝送することと（Ｓ２０３）を含む。読み書き同期信号により、メイン処理チップと各サブ処理チップがメモリの記憶及び読み取り操作を制御するように制御することで、各処理チップの間でのメモリのフレームアドレスの共用を回避し、複数の処理チップが同期されないことによる画面表示異常の問題を解消することができる。【選択図】図２

Description

（関連出願の相互参照）
本願は、２０１９年１月２８日に出願された中国特許出願第２０１９１００８０２６４.５号の優先権を主張し、その内容は、本願の一部として、上記の中国特許出願の開示をここに引用される。

本開示の実施例は、表示駆動装置、その制御方法及び表示装置に関するものである。

現在、処理チップで表示対象フレーム画面の表示データを処理した後、表示パネルに出力し、画面を表示するように表示パネルを駆動する。高解像度の表示パネルが登場されることに従い、メモリ帯域幅及び伝送インターフェースに対する要求はますます高くなっている。

本開示の少なくとも１つの実施例は、表示駆動装置の制御方法を提供し、前記表示駆動装置が、少なくとも２つの処理チップと、前記少なくとも２つの処理チップに一対一に信号接続されるメモリとを含み、各前記メモリが、順次に設置された複数のフレームアドレスを含み、各表示対象フレーム画面が、少なくとも２つの画像領域を含み、前記少なくとも２つの画像領域が、前記少なくとも２つの処理チップに一対一に対応し、前記少なくとも２つの処理チップのうちの１つの処理チップがメイン処理チップであり、他の処理チップがサブ処理チップであり、
ここで、前記制御方法は、
前記メイン処理チップが、現在表示対象フレーム画面における画像領域に対応する表示データを受信するし、各前記サブ処理チップが前記現在表示対象フレーム画面における画像領域に対応する表示データを受信することと、
前記メイン処理チップが、受信された表示データをキャッシュする時に、読み書き同期信号を生成し、各前記サブ処理チップが、前記読み書き同期信号を受信することと、
前記メイン処理チップが、前記読み書き同期信号に応答し、受信された前記現在表示対象フレーム画面の表示データを、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送することと、
各前記サブ処理チップが、前記読み書き同期信号に応答し、前記メイン処理チップと同期して、受信された前記現在表示対象フレーム画面の表示データを、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、前記メイン処理チップと同期して、接続される前記メモリにキャッシュされた前記直前表示対象フレーム画面の表示データを読み取って処理した後、前記表示パネルに伝送することと、を含む。

例えば、本開示の実施例において、前記メイン処理チップが、前記現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、フレーム開始信号をさらに受信し、前記サブ処理チップが、前記現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、前記フレーム開始信号をさらに受信することを含み、
前記制御方法は、前記メイン処理チップが、受信された表示データをキャッシュする時に、読み書き同期信号を生成し、各前記サブ処理チップが、前記読み書き同期信号を受信する前、さらに、
前記メイン処理チップが前記フレーム開始信号に基づいてフレーム開始同期信号を生成し、前記サブ処理チップが前記フレーム開始同期信号を受信することと、
前記メイン処理チップが、前記フレーム開始同期信号及び前記フレーム開始信号に応答し、前記メイン処理チップが受信した表示データに対応する駆動タイミングを生成し、各前記サブ処理チップが、前記フレーム開始同期信号及び前記フレーム開始信号に応答し、前記メイン処理チップと同期して、前記サブ処理チップが受信した表示データに対応する駆動タイミングを生成することと、を含む。

例えば、本開示の実施例において、前記制御方法は、前記メイン処理チップが、受信された表示データをキャッシュする時に、読み書き同期信号を生成し、各前記サブ処理チップが、前記読み書き同期信号を受信した後、さらに、
前記メイン処理チップが、前記読み書き同期信号に応答し、受信された前記現在表示対象フレーム画面の表示データ及び対応する前記駆動タイミングを、対応する電気的に接続される前記メモリのフレームアドレスにキャッシュし、電気的に接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、前記表示パネルに伝送することと、
各前記サブ処理チップが、前記読み書き同期信号に応答し、前記メイン処理チップと同期して、受信された前記現在表示対象フレーム画面の表示データ及び対応する前記駆動タイミングを、対応する電気的に接続されるメモリのフレームアドレスのキャッシュし、前記メイン処理チップと同期して、電気的に接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、前記表示パネルに伝送することと、を含む。

例えば、本開示の実施例において、各前記表示対象フレーム画面における画像領域は、前記表示パネルの画素ユニットの列方向に沿って延び、前記表示パネルの画素ユニットの行方向に沿って配列される。

例えば、本開示の実施例において、前記フレーム開始信号がフィールド同期信号である。

例えば、本開示の実施例において、前記メモリにおいて前記直前表示対象フレーム画面の表示データがキャッシュされるフレームアドレスの順序は、前記現在表示対象フレーム画面の表示データをキャッシュされるフレームアドレスの順序の前である。

例えば、本開示の実施例において、前記メイン処理チップ電気的に接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各前記サブ処理チップ電気的に接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと同じである。

例えば、本開示の実施例において、前記メイン処理チップ電気的に接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各前記サブ処理チップ電気的に接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと異なる。

例えば、本開示の実施例において、各前記画像領域のサイズが同じである。

例えば、本開示の実施例において、前記処理チップに対応する電気的に接続される前記メモリの前記複数のフレームアドレスは、各表示フレーム画面の表示データを記憶するために順次に循環で使用される。

したがって、本開示の実施例は、さらに、少なくとも２つの処理チップと、前記少なくとも２つの処理チップに一対一に信号接続されるメモリとを含む表示駆動装置を提供し、各前記メモリが順次に設置された複数のフレームアドレスを含み、各表示対象フレーム画面が少なくとも２つの画像領域を含み、前記少なくとも２つの画像領域が前記少なくとも２つの処理チップに一対一に対応し、前記少なくとも２つの処理チップのうちの１つの処理チップがメイン処理チップであり、他の処理チップがサブ処理チップであり、
前記メイン処理チップは、現在表示対象フレーム画面における画像領域に対応する表示データを受信し、キャッシュする時に読み書き同期信号を生成し、前記読み書き同期信号に応答し、受信された前記現在表示対象フレーム画面の表示データを、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送するように構成され、
各前記サブ処理チップは、前記現在表示対象フレーム画面における画像領域に対応する表示データ及び前記読み書き同期信号を受信し、前記読み書き同期信号に応答し、前記メイン処理チップと同期して、受信された前記現在表示対象フレーム画面の表示データを、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、前記メイン処理チップと同期して、接続される前記メモリにキャッシュされた前記直前表示対象フレーム画面の表示データを読み取って処理した後、前記表示パネルに伝送するように構成される。

例えば、本開示の実施例において、前記メイン処理チップは、さらに、前記現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、フレーム開始信号を受信し、前記フレーム開始信号に基づいてフレーム開始同期信号を生成し、前記フレーム開始同期信号及び前記フレーム開始信号に応答し、前記メイン処理チップが受信した表示データに対応する駆動タイミングを生成し、前記読み書き同期信号に応答し、受信された前記現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、前記表示パネルに伝送するように構成され、
前記サブ処理チップは、さらに、前記フレーム開始同期信号を受信し、前記現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に前記フレーム開始信号を受信し、前記フレーム開始同期信号及び前記フレーム開始信号に応答し、前記メイン処理チップと同期して、前記サブ処理チップが受信した表示データに対応する駆動タイミングを生成し、前記読み書き同期信号に応答し、前記メイン処理チップと同期して、受信された前記現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、前記メイン処理チップと同期して、電気的に接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、前記表示パネルに伝送するように構成される。

例えば、本開示の実施例において、各前記処理チップは、さらに、少なくとも２つの表示対象フレーム画面における画像領域に対応する表示データを受信し、前記メモリの前記複数のフレームアドレスを順次に循環で使用し、受信された前記少なくとも２つの表示対象フレーム画面の表示データを電気的に接続されるメモリにキャッシュし、前記メモリの前記複数のフレームアドレスに対して、対応する電気的に接続されるメモリにキャッシュされた表示対象フレーム画面の表示データを順次に循環で読み取って変換した後、前記表示パネルに伝送するように構成される。

例えば、本開示の実施例において、前記処理チップは、フィールドプログラマブルゲートアレイチップを含む。

例えば、本開示の実施例において、前記メモリは、ダブルレート同期ダイナミックランダムメモリを含む。

本開示の少なくとも１つの実施例は、さらに、表示パネルと、以上のいずれの表示駆動装置と、を含む表示装置を提供する。

ここで、前記表示パネルは、前記表示駆動装置により伝送される前記表示データを受信するように構成される。

本開示の実施例の技術案をより明確に説明するために、以下の実施例の図面が簡単に説明され、以下の説明における図面は、本開示のいくつかの実施例にのみ関し、本開示を限定するものではないことが明らかであろう。
本開示の少なくとも１つの実施例における表示駆動装置の構成の模式図である。本開示の少なくとも１つの実施例における制御方法のフローチャートである。本開示の少なくとも１つの実施例におけるＶＳ信号の模式図である。本開示の少なくとも１つの実施例における表示駆動装置の具体的な構成の模式図である。本開示の少なくとも１つの実施例における表示装置の構成の模式図である。

本開示の実施例の目的、技術案、および利点をより明確にするために、以下、本開示の実施例の技術案が、本開示の実施例の図面と併せて、明確かつ完全に説明される。明らかに、記載された実施例は、本開示の一部の実施例であり、すべての実施例ではない。本開示の記載された実施例に基づいて、発明的な労力を必要とすることなく当業者によって得られる他のすべての実施例は、本開示の保護範囲に属する。

実際の設計では、１つの処理チップにおけるメモリ帯域幅及び伝送インターフェースの数は限られており、１つの処理チップだけで高解像度の表示パネルの要求を満たさないため、２つ以上の処理チップを設ける必要がある。この設計は、高解像度の表示パネルの設計に対応することができるが、複数の処理チップの各々が出力する表示データが同一のフレーム画面に属することを保証することができなく、画面の表示異常を引き起こす。

通常の処理チップは、フィールドプログラマブルゲートアレイ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙ、ＦＰＧＡ）チップとして提供されてもよい。このように、表示対象フレーム画面の表示データは、ＦＰＧＡチップで関連する画像処理を行った後に表示パネルに出力して、表示パネルを駆動して画面表示を実現することができる。いくつかの表示対象フレーム画面の表示データをＦＰＧＡチップでこのＦＰＧＡチップに電気的に接続されたメモリにキャッシュし、その後、ＦＰＧＡチップが、メモリにキャッシュされた表示データを読み取って処理してから、表示パネルに出力することが、一般的に行われている。

高解像度の表示パネルが登場したことに従い、メモリ帯域幅や高速伝送インターフェースに対する要求が高まっている。実際の設計では、１つのＦＰＧＡチップのメモリ帯域幅及び伝送インターフェースの数が限られており、１つのＦＰＧＡチップだけで高解像度の表示パネルの要求を満たすことができず、２つ以上のＦＰＧＡチップを配置する必要がある。複数のＦＰＧＡチップが設けられることにより、通常、１つの表示対象フレーム画面は、複数の領域に分割され、ここで、１つの領域が１つのＦＰＧＡチップに対応し、１つのＦＰＧＡチップごとに１つのメモリが配置する。各ＦＰＧＡチップは、複数のフレームの表示対象フレーム画面に対応する表示データを、対応するメモリに順次記憶し、対応するメモリの表示データを読み出して処理した後、表示パネルに出力する。このような設計は、高解像度表示パネルの要求に対応することができる。

複数のＦＰＧＡチップがそれぞれ出力する表示データが、同一のフレーム画面に属することを保証するために、一般的に、メモリのフレームアドレスを各ＦＰＧＡチップ間で共用させる。すなわち、ＦＰＧＡチップが、あるフレームの表示対象フレーム画面の表示データを、対応するメモリのフレームアドレスに記憶する時、他のＦＰＧＡチップの対応するメモリのフレームアドレスも同期的に変更されて、この表示対象フレーム画面の表示データを、対応するメモリのフレームアドレスと同期的に記憶する。しかしながら、メモリの初期化が失敗するか、伝送インターフェースがロックしなかった等の問題が発生すると、あるＦＰＧＡチップのメモリのフレームアドレスが急変してしまい、例えばリセットされる可能性がある。各ＦＰＧＡチップ間でメモリのフレームアドレスが共用されているため、あるＦＰＧＡチップのメモリのフレームアドレスが急変すると、他のＦＰＧＡチップのメモリのフレームアドレスも急変することになる。これにより、各ＦＰＧＡチップがメモリに記憶、メモリから読み出した表示データが同一のフレーム画面に属することができなくなり、画面の表示異常が発生してしまう。

これにより、図１に示すように、本開示の実施例は、少なくとも２つの処理チップ１００＿ｍ (ｍが１以上かつＭ以下の整数であり、Ｍが処理チップの総数であり、Ｍが１より大きい整数であり、図１では、Ｍ＝２の場合を例とする)と、各処理チップ１００＿ｍに１対１に対応する電気的に接続されるメモリ２００＿ｍと、を含む表示駆動装置を提供する。各メモリ２００＿ｍは、順次に構成された複数のフレームアドレスを含み、例えば、メモリ２００＿ｍは、順次に構成されたＫ個のフレームアドレス、すなわち、フレームアドレス０、１、２……Ｋ－１を含み、ただし、Ｋは１より大きい整数である。

さらに、各表示対象フレーム画面は、少なくとも２つの画像領域ＡＡ＿ｍを含んでもよく、同一の表示対象フレーム画面において、各画像領域ＡＡ＿ｍは、１つの処理チップ１００＿ｍに対応する。例えば、画像領域ＡＡ＿１が処理チップ１００＿１に対応し、画像領域ＡＡ＿２が処理チップ１００＿２に対応し、その他の処理は同様であるため、ここでは説明を省略する。これらのＭ個の処理チップのうち、１つの処理チップをメイン処理チップに、他の処理チップをサブ処理チップに定義し、例えば、処理チップ１００＿１をメイン処理チップに、処理チップ１００＿２～１００＿Ｍをサブ処理チップとに定義する。

図２に示すように、本開示の実施例における表示駆動装置の制御方法は、以下のステップを含む。

Ｓ２０１において、メイン処理チップが現在表示対象フレーム画面における画像領域に対応する表示データを受信し、各サブ処理チップが現在表示対象フレーム画面における画像領域に対応する表示データを受信する。

Ｓ２０２において、メイン処理チップが、受信された表示データをキャッシュする時に読み書き同期信号を生成し、各サブ処理チップが読み書き同期信号を受信する。

Ｓ２０３において、メイン処理チップは、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送する。各サブ処理チップは、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリのフレームアドレスと同期的にキャッシュし、接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データを同期的に読み取って処理した後、表示パネルに伝送する。一つの実施例において、読み書き同期信号に応答し、メイン処理チップと各サブ処理チップが、受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリのフレームアドレスと同期にキャッシュし、接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データを同期的に読み取って処理した後、表示パネルに伝送する。

本開示の実施例に係る表示駆動装置の制御方法は、１つのメイン処理チップと複数のサブ処理チップを配置することによって、高解像度の表示パネルの設計を実現するのに有利である。さらに、メイン処理チップは、受信された現在表示対象フレーム画面における画像領域に対応する表示データをキャッシュする時に、読み書き同期信号を生成し、生成した読み書き同期信号を各サブ処理チップに送信することができる。読み書き同期信号により、メイン処理チップと各サブ処理チップが受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送するように制御して、表示パネルで画面表示を行うように駆動する。さらに、読み書き同期信号により、メイン処理チップと各サブ処理チップがメモリの記憶及び読み取り操作を制御するように制御するため、各処理チップ間でメモリのフレームアドレスの共用を回避でき、そうすると、ある処理チップに対応するメモリのフレームアドレスが急変した場合に、他の処理チップに対応するメモリのフレームアドレスに影響を与えることなく、各処理チップから出力される表示データが同一のフレーム画面に属することを保証でき、複数の処理チップの同期されないことによる画面表示の異常の問題を解消することができる。

具体的な実施において、図１に示すように、Ｍ＝２とすると、２つの処理チップ１００＿１～１００＿２、２つのメモリ２００＿１～２００＿２を配置することができる。または、Ｍ＝３とすると、３つの処理チップ１００＿１～１００＿３、３つのメモリ２００＿１～２００＿３を配置することができる。または、Ｍ＝４とすると、４つの処理チップ１００＿１～１００＿４、４つのメモリ２００＿１～２００＿４を配置することができる。もちろん、応用環境によってＭの値に対する要求が異なるため、Ｍの値が実際の応用環境に応じて設計して決定すればよく、ここでは限定していない。

具体的な実施において、図１に示すように、各処理チップ１００＿ｍは、同一の信号受信インターフェース４００に共に接続され、信号受信インターフェース４００を介して表示対象フレーム画面の表示データを受信する。本開示の実施例において、メイン処理チップに電気的に接続されるメモリが現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各サブ処理チップに電気的に接続されるメモリが現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと同じであってもよい。このように、メモリから読み取り記憶する表示データのフレームアドレスも同一となるようにしている。例えば、あるビデオが３００つの連続した画面を有し、メモリ２００＿ｍがフレームアドレス０、フレームアドレス１およびフレームアドレス２の３つのフレームアドレスを記憶することができる場合を例に挙げる。メイン処理チップ１００＿１は、対応するメモリ２００＿１のフレームアドレス０に、１番目の表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを記憶し、サブ処理チップ１００＿２～１００＿Ｍも、対応するメモリ２００＿２～１００＿Ｍのフレームアドレス０に、１番目の表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを記憶する。メイン処理チップ１００＿１は、対応するメモリ２００＿１のフレームアドレス１に、２番目の表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを記憶し、サブ処理チップ１００＿２～１００＿Ｍも、対応するメモリ２００＿２～１００＿Ｍのフレームアドレス１に、２番の表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを記憶する。その他が同様であり、ここでは説明を省略する。もちろん、実際の応用において、メイン処理チップに電気的に接続されるメモリが現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各サブ処理チップに電気的に接続されるメモリが現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと異なってもよく、これに限定されるものではない。

さらに、具体的な実施において、メモリにおいて、直前表示対象フレーム画面の表示データをキャッシュするフレームアドレスの順序は、現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスの順序よりも前にすることができる。このように、読み取るフレームアドレスが記憶するフレームアドレスよりも前に位置することを保証することができ、表示異常の問題を回避することができる。例えば、処理チップ１００＿ｍが、対応するメモリ２００＿ｍのフレームアドレス０に、１番目の表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを記憶している場合、処理チップ１００＿ｍが、読み書き同期信号に応答し、対応するメモリ２００＿ｍのフレームアドレス１に、２番目の表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを記憶し、対応するメモリ２００＿ｍのフレームアドレス０に記憶された１番目の表示対象フレーム画面の表示データを読み取って変換した後、表示パネルに伝送する。その後、読み書き同期信号に応答し、対応するメモリ２００＿ｍのフレームアドレス２に、３番目の表示対象フレーム画面における画像領域ＡＡ＿ｍ対応する表示データを記憶し、対応するメモリ２００＿ｍのフレームアドレス１に記憶された２番目の表示対象フレーム画面の表示データを読み取って変換した後、表示パネルに伝送する。その他が同様であり、ここでは説明を省略する。

具体的な実施において、各処理チップ１００＿ｍは、少なくとも２つの表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを受信し、読み書き同期信号に応答し、受信された少なくとも２つ表示対象フレーム画面の表示データを、電気的に接続されたメモリ２００＿ｍのフレームアドレスに順次に循環でキャッシュし、対応するメモリ２００＿ｍにキャッシュされた表示対象フレーム画面の表示データを、順次に循環で読み取って変換した後、表示パネルに伝送するように構成されてもよい。一実施例において、各処理チップ１００＿ｍは、少なくとも２つの表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを受信し、読み書き同期信号に応答し、電気的に接続されたメモリ２００＿ｍの複数のフレームアドレスを順次に循環で利用し、受信された少なくとも２つの表示対象フレーム画面の表示データを電気的に接続されるメモリ２００＿ｍにキャッシュし(例えば、前述したフレームアドレス１、フレームアドレス２、フレームアドレス０、フレームアドレス１、フレームアドレス２……の順に循環でキャッシュする)、また、メモリ２００＿ｍの複数のフレームアドレスに対して、対応するメモリ２００＿ｍにキャッシュされた表示対象フレーム画面の表示データを、順次に循環で読み取って変換した後、表示パネルに伝送する(例えば、前述したフレームアドレス０、フレームアドレス１、フレームアドレス２、フレームアドレス０、フレームアドレス１……の順に循環で読み取る)ように構成され得る。このように、同一メモリ内のフレームアドレスの記憶と読み取りを回避することができ、表示異常の問題を回避することができる。

具体的には、メモリ２００＿ｍが記憶するフレームアドレスはＮ個であってもよい。例えば、Ｎ＝３の場合、メモリ２００＿ｍは、フレームアドレス０、フレームアドレス１およびフレームアドレス２の３つのフレームアドレスを記憶することができる。例えば、ある新しいビデオが３００つの連続した画面を有する場合、処理チップ１００＿ｍは、３つの表示対象フレーム画面における画像領域ＡＡ＿ｍに対応する表示データを循環で受信する。処理チップ１００＿ｍは、受信された３つの表示対象フレーム画面の表示データ（即ち、連続した３つの表示対象フレーム画面の表示データ）を、順次に、電気的に接続されるメモリ２００＿ｍのフレームアドレスに循環でキャッシュし、対応するメモリ２００＿ｍにキャッシュされた３つの表示対象フレーム画面の表示データを、順次に読み取って変換した後、表示パネルに伝送し、即ち、読み書き同期信号に応答し、まず、対応するメモリ２００＿ｍのフレームアドレス０にこの新しいビデオの１番目の表示対象フレーム画面の表示データを記憶し、フレームアドレス０に記憶された直前のビデオの表示対象フレーム画面の表示データを読み取って変換した後、表示パネルに伝送する。次に、読み書き同期信号に応答し、対応するメモリ２００＿ｍのフレームアドレス１に２番目の表示対象フレーム画面の表示データを記憶し、フレームアドレス０に記憶された１番目の表示対象フレーム画面の表示データを読み取って変換した後、表示パネルに伝送して、表示パネルで１番目の表示対象フレーム画面を表示する。その後、読み書き同期信号に応答し、対応するメモリ２００＿ｍのフレームアドレス２に３番目の表示対象フレーム画面の表示データを記憶し、フレームアドレス１に記憶された２番目の表示対象フレーム画面の表示データを読み取って変換した後、表示パネルに伝送して、表示パネルで２番目の表示対象フレーム画面を表示する。その後、読み書き同期信号に応答し、対応するメモリ２００＿ｍのフレームアドレス０に４番目の表示対象フレーム画面の表示データを記憶し、フレームアドレス２に記憶された３番目の表示対象フレーム画面の表示データを読み取って変換した後、表示パネルに伝送して、表示パネルで３番目の表示対象フレーム画面を表示する。その後、読み書き同期信号に応答し、対応するメモリ２００＿ｍのフレームアドレス１に５番目の表示対象フレーム画面の表示データを記憶し、フレームアドレス０に記憶された４番目の表示対象フレーム画面の表示データを読み取って変換した後、表示パネルに伝送して、表示パネルで４番目の表示対象フレーム画面を表示する。その後、読み書き同期信号に応答し、対応するメモリ２００＿ｍのフレームアドレス２に６番目の表示対象フレーム画面の表示データを記憶し、フレームアドレス１に記憶された５番目の表示対象フレーム画面の表示データを読み取って変換した後、表示パネルに伝送して、表示パネルで５番目の表示対象フレーム画面を表示する。その後、フレームアドレス０、フレームアドレス１、フレームアドレス２の順に循環で記憶し、また、フレームアドレス２、フレームアドレス０、フレームアドレス１の順に循環で読み取ることで、表示パネルで表示するように駆動し、ここで説明を省略する。

さらに、各処理チップが受信する表示データの駆動タイミングを同期させるために、具体的な実施において、本開示の実施例において、メイン処理チップが現在表示対象フレーム画面における画像領域に対応する表示データを受信する時にフレーム開始信号を受信し、さらに、サブ処理チップが現在表示対象フレーム画面における画像領域に対応する表示データを受信する時にフレーム開始信号を受信する。即ち、各処理チップは、現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、フレーム開始信号を受信する。

例えば、メイン処理チップが受信された表示データをキャッシュする時に読み書き同期信号を生成し、各サブ処理チップが読み書き同期信号を受信する前に、本開示の少なくとも１つの実施例に係る制御方法は、さらに、
メイン処理チップがフレーム開始信号に基づいてフレーム開始同期信号を生成し、サブ処理チップがフレーム開始同期信号を受信し、
メイン処理チップがフレーム開始同期信号及びフレーム開始信号に応答し、メイン処理チップが受信した表示データに対応する駆動タイミングを生成し、各サブ処理チップがフレーム開始同期信号及びフレーム開始信号に応答し、サブ処理チップが受信した表示データに対応する駆動タイミングを同期して生成することを含む。

例えば、メイン処理チップが、受信された表示データをキャッシュする時に読み書き同期信号を生成し、各サブ処理チップが読み書き同期信号を受信した後、本開示の少なくとも１つの実施例に係る制御方法は、さらに、
メイン処理チップが読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理したあと、表示パネルに伝送し、各サブ処理チップが読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを対応する電気的に接続されるメモリのフレームアドレスと同期してキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを同期的に読み取って処理した後、表示パネルに伝送する。一実施例において、読み書き同期信号に応答し、メイン処理チップと各サブ処理チップとが、受信された現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを対応する電気的に接続されるメモリのフレームアドレスと同期的にキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを同期的に読み取って処理した後、表示パネルに伝送することを含む。

このように、メイン処理チップが現在表示対象フレーム画面における画像領域に対応する表示データを受信する時にフレーム開始信号を受信し、フレーム開始信号に基づいてフレーム開始同期信号を生成し、その後、フレーム開始同期信号及びフレーム開始信号に応答し、メイン処理チップが受信した表示データに対応する駆動タイミングを生成する。その後、メイン処理チップが、受信された表示データをキャッシュする時に読み書き同期信号を生成し、このように、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、表示パネルに伝送する。さらに、サブ処理チップが、現在表示対象フレーム画面における画像領域に対応する表示データを受信する時にフレーム開始信号を受信し、さらに、サブ処理チップが、メイン処理チップにより送信されたフレーム開始同期信号を受信し、フレーム開始同期信号及びフレーム開始信号に応答し、サブ処理チップが受信した表示データに対応する駆動タイミングをメイン処理チップと同期的に生成する。その後、各サブ処理チップが読み書き同期信号を受信して、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データ及び対応する駆動タイミングをメイン処理チップと同期して、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングをメイン処理チップと同期して、読み取って処理した後、表示パネルに伝送する。このように、メイン処理チップがフレーム開始信号に基づいて一フレーム画面の開始を決定して、フレーム開始同期信号を生成し、フレーム開始同期信号により、メイン処理チップとサブ処理チップとがそれぞれ別に受信する表示データの駆動タイミングに対応するように同時に制御し、表示データの表示を駆動するタイミングを合わせて、画面を同期リフレッシュすることができる。

具体的な実施において、本開示の実施例において、各表示対象フレーム画面における画像領域は、表示パネルの画素ユニットの列方向に延び、表示パネルの画素ユニットの行方向に配列されてもよい。すなわち、各表示対象フレーム画面が、表示パネルの画素ユニットの行方向に沿って順次配列されたＭ個の画像領域を含むようにしてもよい。Ｍ＝２を例にすると、図１に示すように、各表示対象フレーム画面は、表示パネル３００の画素ユニットの行方向Ｆ１に沿って順次に配列された２つの画像領域ＡＡ＿１及びＡＡ＿２を含む。

一般に、表示パネルにはフィールド同期信号( ＶＳ )が設けられており、図３に示すように、ＶＳ信号は表示パネルにおける有効フィールド信号区間を選択するように動作し、例えば、ＶＳ信号における立ち下がりエッジの場合、表示パネルにおける最初行から最後行までの画素ユニットに従って、新たな表示対象フレーム画面の表示データが順次伝送され始めることを意味する。具体的な実施において、本開示の実施例に、フレーム開始信号は、フィールド同期信号とすることができる。これにより、メモリは、最初行から最後行までの画素ユニットの順番に従って、画像領域に対応する表示データをフレームアドレスに記憶することを保証することができる。

さらに、表示パネルには、行同期信号( ＨＳ )、有効表示データストローブ信号( ＤＥ )などの信号がさらに設置され、具体的な実施において、本開示の実施例に、各処理チップは、現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、ＨＳ信号及びＤＥ信号の少なくとも１つをさらに受信してもよく、これに限定されない。もちろん、ＨＳ信号とＤＥ信号の機能は、従来の機能と基本的に同じであり、当業者であれば、有するべきであることを理解すべきであり、ここで、ここで説明を省略する共に、本開示を制限するものとすべきではない。

具体的な実施において、本開示の実施例に、各画像領域ＡＡ＿ｍのサイズは、同一にすることができる。これにより、各処理チップで記憶、読み取り、および処理されるデータを均一にすることができ、各処理チップの消費電力を均一にし、各処理チップの寿命を均一にすることができる。

同じな発明の思想に基づいて、本開示の少なくとも１つの実施例は、さらに、表示駆動装置を提供し、該表示駆動装置は、上記の本開示の少なくとも１つの実施例における制御方法を実行する。図１に示すように、メイン処理チップ１００＿１は、現在表示対象フレーム画面における画像領域ＡＡ＿１に対応する表示データを受信し読み書き同期信号を生成し、メイン処理チップ１００＿１は、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリ２００＿１のフレームアドレスにキャッシュし、電気的に接続されるメモリ２００＿１にキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネル３００に伝送するように構成される。

各サブ処理チップ１００＿２～１００＿Ｍ（Ｍが１よりも大きい整数である）は、現在表示対象フレーム画面における画像領域に対応する表示データＡＡ＿２～ＡＡ＿Ｍ及び読み書き同期信号を受信し、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリ２００＿２～２００＿Ｍのフレームアドレスと同期的にキャッシュし、接続されるメモリ２００＿２～２００＿Ｍにキャッシュされた直前表示対象フレーム画面の表示データを同期的に読み取って処理した後、表示パネル３００に伝送するように構成される。

一実施例において、読み書き同期信号に応答し、メイン処理チップ１００＿１と各サブ処理チップ１００＿２～１００＿Ｍは、受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリ２００＿１～２００＿Ｍのフレームアドレスと同期的にキャッシュし、接続されるメモリ２００＿１～２００＿Ｍにキャッシュされた直前表示対象フレーム画面の表示データを同期的に読み取って処理した後、表示パネル３００に伝送するように構成される。

本開示の実施例に係る表示駆動装置は、１つのメイン処理チップ及び少なくとも１つのサブ処理チップを配置することで、高解像度の表示パネルの設計を実現するのに有利である。さらに、メイン処理チップは、受信された現在表示対象フレーム画面における画像領域に対応する表示データをキャッシュする時に、読み書き同期信号を生成し、生成された読み書き同期信号を各サブ処理チップに送信することができる。読み書き同期信号により、メイン処理チップと各サブ処理チップが受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送するように制御して、表示パネルが画面表示を行うように駆動する。さらに、読み書き同期信号により、メイン処理チップと各サブ処理チップがメモリの記憶及び読み取り操作を制御するように制御して、処理チップの間でメモリのフレームアドレスの共用を回避することができ、このように、ある処理チップに対応するメモリのフレームアドレスが急変した場合に、他の処理チップに対応するメモリのフレームアドレスに影響を与えることなく、各処理チップから出力される表示データが同一のフレーム画面に属することを保証でき、複数の処理チップが同期されないことによる画面表示の異常の問題を解消することができる。

例えば、本開示の実施例に係る表示駆動装置は、４Ｋ (３８４０ * ２１６０)表示パネル、８Ｋ (７６８０ * ４３２０)表示パネルなどに適用されるが、本開示の実施例がこれに限定されない。

具体的な実施において、本開示の実施例に、各処理チップは、少なくとも２つの表示対象フレーム画面における画像領域に対応する表示データを受信し、電気的に接続されるメモリの複数のフレームアドレスを順次に循環で利用し、受信された少なくとも２つの表示対象フレーム画面の表示データを電気的に接続されるメモリにキャッシュし、また、電気的に接続されるメモリの複数のフレームアドレスに対して、対応する電気的に接続されるメモリにキャッシュされた表示対象フレーム画面の表示データを順次に循環で読み取って変換した後、表示パネルに伝送し、ここで、各表示対象フレーム画面に対して、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データを電気的に接続されるメモリのフレームアドレスにキャッシュし、また、読み書き同期信号に応答し、接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データを同期的に読み取って処理した後、表示パネルに伝送するように構成される。

具体的な実施において、本開示の実施例に、メイン処理チップは、さらに、現在表示対象フレーム画面における画像領域に対応する表示データを受信する時にフレーム開始信号を受信し、フレーム開始信号に基づいてフレーム開始同期信号を生成し、フレーム開始同期信号及びフレーム開始信号に応答し、メイン処理チップが受信した表示データに対応する駆動タイミングを生成し、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、表示パネルに伝送するように構成され、
サブ処理チップは、さらに、フレーム開始同期信号を受信し、現在表示対象フレーム画面における画像領域に対応する表示データを受信する時にフレーム開始信号を受信し、フレーム開始同期信号及びフレーム開始信号に応答し、サブ処理チップが受信した表示データに対応する駆動タイミングを同期的に生成し、読み書き同期信号に応答し、受信された現在表示対象フレーム画面の表示データ及び対応する駆動タイミングをメイン処理チップと同期して、対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングをメイン処理チップと同期して、読み取って処理した後、表示パネルに伝送するように構成される。

具体的な実施において、本開示の実施例に、メモリは、ダブルレート同期ダイナミックランダムメモリ（ＤｏｕｂｌｅＤａｔａＲａｔｅＳｙｎｃｈｒｏｎｏｕｓＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ、ＤＤＲＳＤＲＡＭ）を含んでも良い。勿論、実際の応用において、メモリは、他のタイプのメモリであってもよく、ここで限定されない。

具体的な実施において、本開示の実施例に、処理チップ１００＿ｍは、フィールドプログラマブルゲートアレイチップ（ＦＰＧＡチップ）を含むことができる。ここで、図４に示すように、処理チップ１００＿ｍにおけるＦＰＧＡチップは、入力インターフェースＲＸ１＿ｍ及びＲＸ２＿ｍと、ファーストインファーストアウト( ＦｉｒｓｔＩｎｐｕｔＦｉＲｓｔＯｕｔｐｕｔ )記憶モジュール１１０＿ｍと、タイミング生成モジュール１２０＿ｍと、書き込みメモリコントローラ１３０＿ｍと、読みメモリコントローラ１４０＿ｍと、出力ポート１７０＿ｍと、を含んでもよい。もちろん、実際の応用において、処理チップは他のチップでもよく、ここでは限定されない。例えば、上述のＦＩＦＯ記憶モジュール１１０、タイミング生成モジュール１２０＿ｍ、書き込みメモリコントローラ１３０＿ｍ、読みメモリコントローラ１４０＿ｍは、ソフトウェア、ハードウェア、ファームウェア、またはそれらの組合せによって実装され得る。

具体的な実施において、入力インターフェースＲＸ１＿ｍおよびＲＸ２＿ｍは、信号受信インターフェース４００に電気的に接続される。ここで、入力インターフェースＲＸ１＿ｍおよびＲＸ２＿ｍは、高精細度マルチメディアインターフェース(ＨｉｇｈＤｅｆｉｎｉｔｉｏｎＭｕｌｔｉｍｅｄｉａＩｎｔｅｒｆａｃｅ、ＨＤＭＩ（登録商標）)を含むことができる。例えば、ＨＤＭＩ（登録商標）２.０インターフェースである。もちろん、入力インターフェースＲＸ１＿ｍ及びＲＸ２＿ｍは、本開示の効果を実現できる他のインターフェースであってもよく、ここでは限定されない。

具体的な実施において、ＦＩＦＯ記憶モジュールは、ＦＩＦＯメモリであってよく、それが入力インターフェースＲＸ１＿ｍ及びＲＸ２＿ｍにより受信された表示信号を記憶するためのＦＰＧＡチップ内のランダムアクセスメモリ( ＲＡＭ )であり得る。さらに、メイン処理チップ内のＦＩＦＯメモリは、フレーム開始信号からフレーム開始同期信号を生成し、各サブ処理チップ内のタイミング生成モジュール１２０＿１に供給するためにも用いられる。さらに、ＦＩＦＯメモリの構成は、従来の構成及びその変形と基本的に同じでよいので、ここでその説明を省略する。

具体的な実施において、タイミング生成モジュール１２０＿ｍは、フレーム開始同期信号及び対応するフレーム開始信号に応答し、各処理チップ１００＿ｍが受信した表示データに対応する駆動タイミングを同期的に生成するタイミング生成部を含む。

具体的な実施において、書き込みメモリコントローラ１３０＿ｍは、書き込み式直接メモリアクセス（ＷＤＭＡ）エンジンを含んでもよい。さらに、ＷＤＭＡエンジンの構成は、従来の構成及びその変形と基本的に同じであってもよく、ここでその説明を省略する。

具体的な実施において、読みメモリコントローラ１４０＿ｍは、読み式直接メモリアクセス( ＲＤＭＡ )エンジンを含み得る。さらに、ＲＤＭＡエンジンの構成は、従来の構成及びその変形と基本的に同じであってもよく、ここでその説明を省略する。

具体的な実施において、出力ポート１７０＿ｍは、Ｖ－Ｂｙ－Ｏｎｅインターフェースを含み得る。さらに、Ｖ－Ｂｙ－Ｏｎｅインターフェースの構成は、従来の構成及びその変形と基本的に同じであってもよく、ここでその説明を省略する。

さらに、図４に示すように、処理チップ１００＿ｍ内のＦＰＧＡチップは、一般に、ＡＸＩ (ＡｄｖａｎｃｅｄＸｔｅｎｓｉｂｌｅＩｎｔｅｒｆａｃｅ )バスモジュール１５０＿ｍおよびデータインターラクションモジュール１６０＿ｍをさらに含んでもよく、ここで、書き込みメモリコントローラ１３０＿ｍは、ＡＸＩバスモジュール１５０＿ｍおよびデータインターラクションモジュール１６０＿ｍを介して、メモリ２００＿ｍとデータインターラクションを行ってもよい。さらに、データインターラクションモジュール１６０＿ｍはさらに、メモリ２００＿ｍ内の基礎ストレージを初期化するために使用され得る。ここで、ＡＸＩバスモジュール１５０＿ｍとデータインターラクションモジュール１６０＿ｍの構成は、従来の構成及びその変形例と基本的に同じであってもよく、ここでは詳しい説明を省略する。

具体的には、図４に示す駆動装置の構成を例に挙げて、本開示の実施例に係る駆動装置の動作過程を説明する。ここでは、メモリ２００＿ｍが記憶するフレームアドレスが、フレームアドレス０、フレームアドレス１およびフレームアドレス３である例について説明する。

メイン処理チップ１００＿１は、入力インターフェースＲＸ１＿１及びＲＸ２＿１を介して１番目の表示対象フレーム画面における画像領域ＡＡ＿１に対応する表示データ及びフレーム開始信号を受信し、受信された現在表示対象フレーム画面における画像領域ＡＡ＿１に対応する表示データ及びフレーム開始信号をＦＩＦＯ記憶モジュール１１０＿１に記憶する。サブ処理チップ１００＿２は、入力インターフェースＲＸ１＿２及びＲＸ２＿２を介して１番目の表示対象フレーム画面における画像領域ＡＡ＿２に対応する表示データ及びフレーム開始信号を受信し、受信された現在表示対象フレーム画面における画像領域ＡＡ＿２に対応する表示データ及びフレーム開始信号をＦＩＦＯ記憶モジュール１１０＿２に記憶する。

ＦＩＦＯ記憶モジュール１１０＿１は、フレーム開始信号に基づいてフレーム開始同期信号ＦＳ＿１を生成し、メイン処理チップ１００＿１のタイミング生成モジュール１２０＿１及びサブ処理チップ１００＿２のタイミング生成モジュール１２０＿２に送信する。

メイン処理チップ１００＿１におけるタイミング生成モジュール１２０＿１は、フレーム開始同期信号ＦＳ＿１及び対応するフレーム開始信号に応答し、メイン処理チップ１００＿１が受信した表示データに対応する駆動タイミングを生成する。さらに、サブ処理チップ１００＿２におけるタイミング生成モジュール１２０＿２は、フレーム開始同期信号ＦＳ＿１及び対応するフレーム開始信号に応答し、サブ処理チップ１００＿２が受信した表示データに対応する駆動タイミングを同期的に生成する。そして、メイン処理チップ１００＿１とサブ処理チップ１００＿２が受信した表示データに対して同期処理を行って、この２つのチップにおける表示データを合わせる。

メイン処理チップ１００＿１における書き込みメモリコントローラ１３０＿１は、ＦＩＦＯ記憶モジュール１１０＿１に記憶された表示データを受信し、該表示データ対応する駆動タイミングを受信し、読み書き同期信号ＤＸ＿１を生成し、読み書き同期信号ＤＸ＿１をメイン処理チップ１００＿１における読みメモリコントローラ１４０＿１、サブ処理チップ１００＿２における書き込みメモリコントローラ１３０＿２及び読みメモリコントローラ１４０＿２に送信する。

メイン処理チップ１００＿１における書き込みメモリコントローラ１３０＿１は、読み書き同期信号ＤＸ＿１に応答し、受信された１番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを電気的に接続されるメモリ２００＿１のフレームアドレス０にキャッシュし、該読み書き同期信号ＤＸ＿１に応答し、メモリ２００＿１にキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、ポート１７０＿１で表示パネル２００に伝送する。さらに、サブ処理チップ１００＿２における書き込みメモリコントローラ１３０＿２は、読み書き同期信号ＤＸ＿１に応答し、受信された１番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを電気的に接続されるメモリ２００＿２のフレームアドレス０にキャッシュし、該読み書き同期信号ＤＸ＿１に応答し、メモリ２００＿２にキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、ポート１７０＿２で表示パネル２００に伝送する。このように、表示パネル２００で直前のフレーム画面を表示する。

その後、メイン処理チップ１００＿１は、入力インターフェースＲＸ１＿１及びＲＸ２＿１を介して２番目の表示対象フレーム画面における画像領域ＡＡ＿１に対応する表示データ及びフレーム開始信号を受信し、受信された現在表示対象フレーム画面における画像領域ＡＡ＿１に対応する表示データ及びフレーム開始信号をＦＩＦＯ記憶モジュール１１０＿１に記憶する。サブ処理チップ１００＿２は、入力インターフェースＲＸ１＿２及びＲＸ２＿２を介して２番目の表示対象フレーム画面における画像領域ＡＡ＿２に対応する表示データ及びフレーム開始信号を受信し、受信された現在表示対象フレーム画面における画像領域ＡＡ＿２に対応する表示データ及びフレーム開始信号をＦＩＦＯ記憶モジュール１１０＿２に記憶する。

ＦＩＦＯ記憶モジュール１１０＿１は、フレーム開始信号に基づいてフレーム開始同期信号ＦＳ＿２を生成し、メイン処理チップ１００＿１のタイミング生成モジュール１２０＿１及びサブ処理チップ１００＿２のタイミング生成モジュール１２０＿２に送信する。

メイン処理チップ１００＿１におけるタイミング生成モジュール１２０＿１は、フレーム開始同期信号ＦＳ＿２及び対応するフレーム開始信号に応答し、メイン処理チップ１００＿１が受信した表示データに対応する駆動タイミングを受信する。さらに、サブ処理チップ１００＿２におけるタイミング生成モジュール１２０＿２は、フレーム開始同期信号ＦＳ＿２及び対応するフレーム開始信号に応答し、サブ処理チップ１００＿２が受信した表示データに対応する駆動タイミングを同期的に生成する。そして、メイン処理チップ１００＿１及びサブ処理チップ１００＿２が受信した表示データに対して同期処理を行って、この２つのチップにおける表示データを合わせる。

メイン処理チップ１００＿１における書き込みメモリコントローラ１３０＿１は、ＦＩＦＯ記憶モジュール１１０＿１に記憶された表示データを受信し、該表示データ対応する駆動タイミングを受信し、読み書き同期信号ＤＸ＿２を生成し、読み書き同期信号ＤＸ＿２をメイン処理チップ１００＿１における読みメモリコントローラ１４０＿１、サブ処理チップ１００＿２における書き込みメモリコントローラ１３０＿２及び読みメモリコントローラ１４０＿２に送信する。

メイン処理チップ１００＿１における書き込みメモリコントローラ１３０＿１は、読み書き同期信号ＤＸ＿２に応答し、受信された２番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを電気的に接続されるメモリ２００＿１のフレームアドレス１にキャッシュし、該読み書き同期信号ＤＸ＿２に応答し、メモリ２００＿１にキャッシュされた１番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、ポート１７０＿１で表示パネル２００に伝送する。さらに、サブ処理チップ１００＿２における書き込みメモリコントローラ１３０＿２は、読み書き同期信号ＤＸ＿２に応答し、受信された２番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを電気的に接続されるメモリ２００＿２のフレームアドレス１にキャッシュし、該読み書き同期信号ＤＸ＿２に応答し、メモリ２００＿２にキャッシュされた１番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、ポート１７０＿２で表示パネル２００に伝送する。このように、表示パネル２００で１番目の表示対象フレーム画面を表示する。

その後、メイン処理チップ１００＿１は、入力インターフェースＲＸ１＿１及びＲＸ２＿１を介して３番目の表示対象フレーム画面における画像領域ＡＡ＿１に対応する表示データ及びフレーム開始信号を受信し、受信された現在表示対象フレーム画面における画像領域ＡＡ＿１に対応する表示データ及びフレーム開始信号をＦＩＦＯ記憶モジュール１１０＿１に記憶する。サブ処理チップ１００＿２は、入力インターフェースＲＸ１＿２及びＲＸ２＿２を介して３番目の表示対象フレーム画面における画像領域ＡＡ＿２に対応する表示データ及びフレーム開始信号を受信し、受信された現在表示対象フレーム画面における画像領域ＡＡ＿２に対応する表示データ及びフレーム開始信号をＦＩＦＯ記憶モジュール１１０＿２に記憶する。

ＦＩＦＯ記憶モジュール１１０＿１は、フレーム開始信号に基づいてフレーム開始同期信号ＦＳ＿３を生成し、メイン処理チップ１００＿１のタイミング生成モジュール１２０＿１及びサブ処理チップ１００＿２のタイミング生成モジュール１２０＿２に送信する。

メイン処理チップ１００＿１におけるタイミング生成モジュール１２０＿１は、フレーム開始同期信号ＦＳ＿３及び対応するフレーム開始信号に応答し、メイン処理チップ１００＿１が受信した表示データに対応する駆動タイミングを生成する。さらに、サブ処理チップ１００＿２におけるタイミング生成モジュール１２０＿２は、フレーム開始同期信号ＦＳ＿３及び対応するフレーム開始信号に応答し、サブ処理チップ１００＿２が受信した表示データに対応する駆動タイミングを同期的に生成する。メイン処理チップ１００＿１及びサブ処理チップ１００＿２受信がした表示データに対して同期処理を行って、この２つのチップにおける表示データを合わせる。

メイン処理チップ１００＿１における書き込みメモリコントローラ１３０＿１は、ＦＩＦＯ記憶モジュール１１０＿１に記憶された表示データを受信し、該表示データ対応する駆動タイミングを受信し、読み書き同期信号ＤＸ＿３を生成し、読み書き同期信号ＤＸ＿３をメイン処理チップ１００＿１における読みメモリコントローラ１４０＿１、サブ処理チップ１００＿２における書き込みメモリコントローラ１３０＿２及び読みメモリコントローラ１４０＿２に送信する。

メイン処理チップ１００＿１における書き込みメモリコントローラ１３０＿１は、読み書き同期信号ＤＸ＿３に応答し、受信された３番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを電気的に接続されるメモリ２００＿１のフレームアドレス２にキャッシュし、該読み書き同期信号ＤＸ＿２に応答し、メモリ２００＿１にキャッシュされた２番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、ポート１７０＿１で表示パネル２００に伝送する。さらに、サブ処理チップ１００＿２における書き込みメモリコントローラ１３０＿２は、読み書き同期信号ＤＸ＿３に応答し、受信された３番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを電気的に接続されるメモリ２００＿２のフレームアドレス２にキャッシュし、該読み書き同期信号ＤＸ＿３に応答し、メモリ２００＿２にキャッシュされた２番目の表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、ポート１７０＿１で表示パネル２００に伝送する。このように、表示パネル２００で２番目の表示対象フレーム画面を表示する。その後が同様であるため、ここで説明を省略する。

本開示のいくつかの実施例において、メイン処理チップに電気的に接続されるメモリが現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各サブ処理チップに電気的に接続されるメモリが現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと同じであってもよい。このように、メモリから読み取って記憶する表示データのフレームアドレスも同じである。勿論、他の実施例において、メイン処理チップに電気的に接続されるメモリが現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各サブ処理チップ電気的に接続されるメモリが現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと異なってもよく、本開示の実施例がこれに限定されない。

同じな発明の思想に基づいて、本開示の実施例は、また、表示装置を提供し、図５に示すように、表示装置５００は、表示パネル５１０及び本開示の実施例に係る表示駆動装置５２０を含む。表示パネル５１０は、該表示駆動装置５２０により伝送される表示データを受信するように構成される。表示パネル５１０は、例えば、４Ｋ（３８４０ * ２１６０）表示パネル、８Ｋ（７６８０ * ４３２０）表示パネルなどを含むが、これらに限定されない。該表示装置の実施は、上記の表示駆動装置の実施例を参照し、ここで説明を省略する。

具体的な実施において、本開示の実施例に、表示パネルは、例えば、液晶表示パネルやエレクトロルミネッセンス表示パネルであってもよく、これらに限定されるものではない。

具体的な実施において、本開示の実施例に、表示装置は、携帯電話、タブレット、テレビ、表示パネル、ノート型パーソナルコンピュータ、デジタルフォトフレーム、ナビゲーション等の表示機能を有する任意の製品または部品であってよい。当該表示装置の他の必要不可欠な構成要素は、当業者にとって、理解すべきであり、ここで説明しないことは、本開示を制限するものとみなされるべきではない。

本開示の実施例に係る表示駆動装置、その制御方法及び表示装置によって、１つのメイン処理チップ及び少なくとも１つのサブ処理チップを配置することで、高解像度の表示パネルの設計を実現するのに有利である。さらに、メイン処理チップは、受信された現在表示対象フレーム画面における画像領域に対応する表示データをキャッシュする時に、読み書き同期信号を生成し、生成された読み書き同期信号を各サブ処理チップに送信する。読み書き同期信号により、メイン処理チップと各サブ処理チップとが受信された現在表示対象フレーム画面の表示データを対応する電気的に接続されるメモリのフレームアドレスにキャッシュし、電気的に接続されるメモリにキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送するように制御し、表示パネルで画面表示を行うように駆動する。さらに、読み書き同期信号により、メイン処理チップと各サブ処理チップがメモリの記憶及び読み取り操作を制御するように制御するため、各処理チップの間でのメモリのフレームアドレスを共用を回避し、このように、ある処理チップに対応するメモリのフレームアドレスが急変した場合に、他の処理チップに対応するメモリのフレームアドレスに影響を与えることなく、各処理チップから出力される表示データが同一のフレーム画面に属することを保証でき、複数の処理チップの同期されないことによる画面表示の異常の問題を解消することができる。

上記の説明は、本開示の例示的な実施形態にすぎず、添付の特許請求の範囲によって決定される本開示の保護範囲を制限することを意図するものではない。

Claims

表示駆動装置の制御方法であって、
前記表示駆動装置が、少なくとも２つの処理チップと、前記少なくとも２つの処理チップに一対一に信号接続されるメモリとを含み、
各前記メモリが、順次に設置された複数のフレームアドレスを含み、
各表示対象フレーム画面が、少なくとも２つの画像領域を含み、
前記少なくとも２つの画像領域が、前記少なくとも２つの処理チップに一対一に対応し、
前記少なくとも２つの処理チップのうちの１つの処理チップがメイン処理チップであり、他の処理チップがサブ処理チップであり、
前記制御方法は、
前記メイン処理チップが、現在表示対象フレーム画面における画像領域に対応する表示データを受信し、各前記サブ処理チップが、前記現在表示対象フレーム画面における画像領域に対応する表示データを受信することと、
前記メイン処理チップが、受信された表示データをキャッシュする時に、読み書き同期信号を生成し、各前記サブ処理チップが前記読み書き同期信号を受信することと、
前記メイン処理チップが、前記読み書き同期信号に応答し、受信された前記現在表示対象フレーム画面の表示データを、対応に信号接続されるメモリのフレームアドレスにキャッシュし、信号接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送することと、
各前記サブ処理チップが、前記読み書き同期信号に応答し、前記メイン処理チップと同期して、受信された前記現在表示対象フレーム画面の表示データを、対応に信号接続されるメモリのフレームアドレスにキャッシュし、前記メイン処理チップと同期して、接続される前記メモリにキャッシュされた前記直前表示対象フレーム画面の表示データを読み取って処理した後、前記表示パネルに伝送することと、を含む
表示駆動装置の制御方法。
前記制御方法は、さらに、
前記メイン処理チップが、前記現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、フレーム開始信号をさらに受信し、前記サブ処理チップが、前記現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、前記フレーム開始信号をさらに受信することを含み、
前記制御方法は、前記メイン処理チップが、受信された表示データをキャッシュする時に、読み書き同期信号を生成し、各前記サブ処理チップが前記読み書き同期信号を受信する前、さらに、
前記メイン処理チップが、前記フレーム開始信号に基づいてフレーム開始同期信号を生成し、前記サブ処理チップが、前記フレーム開始同期信号を受信することと、
前記メイン処理チップが、前記フレーム開始同期信号及び前記フレーム開始信号に応答し、前記メイン処理チップが受信した表示データに対応する駆動タイミングを生成し、各前記サブ処理チップが、前記フレーム開始同期信号及び前記フレーム開始信号に応答し、前記メイン処理チップと同期して、前記サブ処理チップが受信した表示データに対応する駆動タイミングを生成することと、を含む
請求項１に記載の制御方法。
前記制御方法は、前記メイン処理チップが、受信された表示データをキャッシュする時に、読み書き同期信号を生成し、各前記サブ処理チップが前記読み書き同期信号を受信した後、さらに、
前記メイン処理チップが、前記読み書き同期信号に応答し、受信された前記現在表示対象フレーム画面の表示データ及び対応する前記駆動タイミングを、対応に信号接続される前記メモリのフレームアドレスにキャッシュし、信号接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、前記表示パネルに伝送することと、
各前記サブ処理チップが、前記読み書き同期信号に応答し、前記メイン処理チップと同期して、受信された前記現在表示対象フレーム画面の表示データ及び対応する前記駆動タイミングを、対応に信号接続されるメモリのフレームアドレスにキャッシュし、前記メイン処理チップと同期して、信号接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、前記表示パネルに伝送することと、を含む
請求項２に記載の制御方法。
各前記表示対象フレーム画面における画像領域は、前記表示パネルの画素ユニットの列方向に沿って延び、前記表示パネルの画素ユニットの行方向に沿って配列される
請求項２又は３に記載の制御方法。
前記フレーム開始信号がフィールド同期信号である
請求項２～４のいずれか１項に記載の制御方法。
前記メモリにおいて、前記直前表示対象フレーム画面の表示データがキャッシュされるフレームアドレスの順序は、前記現在表示対象フレーム画面の表示データがキャッシュされるフレームアドレスの順序の前である
請求項１～５のいずれか１項に記載の制御方法。
前記メイン処理チップに信号接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各前記サブ処理チップに信号接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと同じである
請求項１～６のいずれか１項に記載の制御方法。
前記メイン処理チップに信号接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各前記サブ処理チップに信号接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと異なる
請求項１～６のいずれか１項に記載の制御方法。
各前記画像領域のサイズが同じである
請求項１～８のいずれか１項に記載の制御方法。
前記処理チップに対応に信号接続される前記メモリの前記複数のフレームアドレスは、各表示フレーム画面の表示データを記憶するために順次に循環で使用される
請求項１～９のいずれか１項に記載の制御方法。
少なくとも２つの処理チップと、前記少なくとも２つの処理チップに一対一に信号接続されるメモリと、を含む表示駆動装置であって、
各前記メモリが、順次に設置された複数のフレームアドレスを含み、
各表示対象フレーム画面が、少なくとも２つの画像領域を含み、
前記少なくとも２つの画像領域が、前記少なくとも２つの処理チップに一対一に対応し、
前記少なくとも２つの処理チップのうちの１つの処理チップがメイン処理チップであり、他の処理チップがサブ処理チップであり、
前記メイン処理チップは、現在表示対象フレーム画面における画像領域に対応する表示データを受信し、キャッシュする時に読み書き同期信号を生成し、前記読み書き同期信号に応答し、受信された前記現在表示対象フレーム画面の表示データを、対応に信号接続されるメモリのフレームアドレスにキャッシュし、信号接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データを読み取って処理した後、表示パネルに伝送するように構成され、
各前記サブ処理チップは、前記現在表示対象フレーム画面における画像領域に対応する表示データ及び前記読み書き同期信号を受信し、前記読み書き同期信号に応答し、前記メイン処理チップと同期して、受信された前記現在表示対象フレーム画面の表示データを、対応に信号接続されるメモリのフレームアドレスにキャッシュし、前記メイン処理チップと同期して、接続される前記メモリにキャッシュされた前記直前表示対象フレーム画面の表示データを読み取って処理した後、前記表示パネルに伝送するように構成される
表示駆動装置。
前記メイン処理チップは、さらに、
前記現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、フレーム開始信号を受信し、前記フレーム開始信号に基づいてフレーム開始同期信号を生成し、
前記フレーム開始同期信号及び前記フレーム開始信号に応答し、前記メイン処理チップが受信した表示データに対応する駆動タイミングを生成し、
前記読み書き同期信号に応答し、受信された前記現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを対応に信号接続されるメモリのフレームアドレスにキャッシュし、信号接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、前記表示パネルに伝送するように構成され、
前記サブ処理チップは、さらに、
前記フレーム開始同期信号を受信し、前記現在表示対象フレーム画面における画像領域に対応する表示データを受信する時に、前記フレーム開始信号を受信し、
前記フレーム開始同期信号及び前記フレーム開始信号に応答し、前記メイン処理チップと同期して、前記サブ処理チップが受信した表示データに対応する駆動タイミングを生成し、
前記読み書き同期信号に応答し、前記メイン処理チップと同期して、受信された前記現在表示対象フレーム画面の表示データ及び対応する駆動タイミングを、対応に信号接続されるメモリのフレームアドレスにキャッシュし、前記メイン処理チップと同期して、信号接続される前記メモリにキャッシュされた直前表示対象フレーム画面の表示データ及び対応する駆動タイミングを読み取って処理した後、前記表示パネルに伝送するように構成される
請求項１１に記載の表示駆動装置。
各前記処理チップは、さらに、
少なくとも２つの表示対象フレーム画面における画像領域に対応する表示データを受信し、
前記メモリの前記複数のフレームアドレスを順次に循環で使用し、受信された前記少なくとも２つの表示対象フレーム画面の表示データを、信号接続されるメモリにキャッシュし、前記メモリの前記複数のフレームアドレスに対して、対応に信号接続されるメモリにキャッシュされた表示対象フレーム画面の表示データを順次に循環で読み取って変換した後、前記表示パネルに伝送するように構成される
請求項１２に記載の表示駆動装置。
前記フレーム開始信号が、フィールド同期信号である
請求項１２又は１３に記載の表示駆動装置。
前記メモリにおいて前記直前表示対象フレーム画面の表示データがキャッシュされるフレームアドレスの順序は、前記現在表示対象フレーム画面の表示データがキャッシュされるフレームアドレスの順序の前である
請求項１１～１４のいずれか１項に記載の表示駆動装置。
前記メイン処理チップに信号接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各前記サブ処理チップに信号接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと同じである
請求項１１～１５のいずれか１項に記載の表示駆動装置。
前記メイン処理チップに信号接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスは、各前記サブ処理チップに信号接続されるメモリが前記現在表示対象フレーム画面の表示データをキャッシュするフレームアドレスと異なる
請求項１１～１５のいずれか１項に記載の表示駆動装置。
前記処理チップが、フィールドプログラマブルゲートアレイチップを含む
請求項１１～１７のいずれか１項に記載の表示駆動装置。
前記メモリが、ダブルレート同期ダイナミックランダムメモリを含む
請求項１１～１８のいずれか１項に記載の表示駆動装置。
表示パネルと、請求項１１～１９のいずれか１項に記載の表示駆動装置と、を含み、
前記表示パネルが、前記表示駆動装置により伝送される前記表示データを受信するように構成される
表示装置。