CN108806626B - 显示器驱动系统 - Google Patents

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Abstract

本发明提供一种显示器驱动系统。该显示器驱动系统通过设置一个主芯片及多个从芯片，并使主芯片在利用与其连接的存储器缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元的序号，在对与存储器中的一存储单元中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元的序号，产生对应的同步信号传输至每一从芯片中，控制一帧画面的显示数据同步缓存至多个存储器中序号相同的存储单元中，并控制主芯片及从芯片同步读取各自相连的存储器中序号相同的存储单元中存储的一帧画面对应区域的显示数据，有利于实现高分辨率高刷新率的设计，且能够消除多个芯片不同步导致的画面显示异常。

Description

显示器驱动系统
技术领域
本发明涉及显示技术领域，尤其涉及一种显示器驱动系统。
背景技术
在显示技术领域，液晶显示装置(Liquid Crystal Display，LCD)等平板显示装置已经逐步取代阴极射线管(Cathode Ray Tube，CRT)显示装置。液晶显示装置具有机身薄、省电、无辐射等众多优点，得到了广泛的应用。
现有市场上的液晶显示装置大部分为背光型液晶显示装置，其包括液晶显示面板及背光模组(backlight module)。通常液晶显示面板由彩膜(Color Filter，CF)基板、薄膜晶体管(Thin Film Transistor，TFT)阵列基板、夹于彩膜基板与薄膜晶体管阵列基板之间的液晶(Liquid Crystal，LC)及密封胶框(Sealant)组成。液晶显示面板的工作原理是在两片平行的玻璃基板当中放置液晶分子，两片玻璃基板中间有许多垂直和水平的细小电线，通过通电与否来控制液晶分子改变方向，将背光模组的光线折射出来产生画面。
现有技术中，显示数据需要经过现场可编程逻辑门阵列(FPGA)芯片进行相关的图像处理后再输出至显示器中对显示器进行驱动，通常的做法是利用FPGA芯片将几帧显示数据缓存在存储器内，而后FPGA芯片对存储器内缓存的数据进行读取并转换后输出。随着视频显示技术的不断更新，高分辨率高刷新率的设计越来越普遍。高分辨率高刷新率要求更高的存储带宽和更高速率更多通道的高速传输接口，而在实际设计中，一个FPGA芯片的存储带宽及传输接口的数量是有限的，这就导致仅设置一个FPGA芯片无法满足高分辨率高刷新率设计，因此需要设置两个或更多的FPGA芯片，通常做法会将一帧画面分割为多个区域，多个区域分别与多个FPGA芯片对应，且对应多个FPGA芯片设置多个存储器，每一FPGA芯片均将多帧显示画面对应区域的显示数据在对应的存储器中存储多帧，而后读取对应存储器中的数据并转换后输出。这种设计能够适应高分辨率高刷新率的设计，但并不能保证多个FPGA各自输出的数据均属于同一帧画面，从而导致画面的显示异常。
发明内容
本发明的目的在于提供一种显示器驱动系统，能够利用多个芯片对显示数据进行转换，消除多个芯片不同步导致的画面显示异常。
为实现上述目的，本发明提供一种显示器驱动系统，包括M个芯片、M个存储器、输入端及显示器，其中，M为大于2的正整数；
所述输入端与M个芯片均电性连接；所述显示器与M个芯片均电性连接；每一存储器对应与一芯片电性连接；每一存储器均包括依序设置的N个存储单元，其中N为大于1的正整数；所述M个芯片中的一个定义为主芯片，其余定义为从芯片，每一从芯片均与所述主芯片电性连接；
所述输入端接收多帧画面的显示数据，每一帧画面均包括M个区域，每一区域与一芯片对应；所述输入端向M个芯片分别传输多帧画面对应区域的显示数据；所述芯片将多帧画面对应区域的显示数据依序循环缓存至与其连接的存储器的N个存储单元中，并对N个存储单元中存储的多帧画面对应区域的显示数据进行依序循环读取并进行转换后传输至显示器；
所述主芯片在利用与其连接的存储器缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元在N个存储单元中的序号，在对与存储器中的一存储单元中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元在N个存储单元中的序号，产生对应的同步信号传输至每一从芯片中，控制一帧画面的M个区域的显示数据同步缓存至M个存储器中序号相同的存储单元中，并控制主芯片及从芯片同步读取各自相连的存储器中序号相同的存储单元中存储的一帧画面对应区域的显示数据。
M＝2。
每一帧画面均包括沿水平方向依次排列的M个区域。
每一帧画面均包括沿竖直方向依次排列的M个区域。
所述M个区域的面积相同。
所述M个芯片均为FPGA芯片。
N＝4。
所述输入端接收多帧画面的显示数据的同时还接收多帧画面的输入帧起始信号，所述输入端将多帧画面对应区域的显示数据传输至主芯片的同时还将多帧画面的输入帧起始信号传输至主芯片；
所述主芯片对多帧画面的输入帧起始信号进行处理，产生对应的多帧画面的输出帧起始信号；
所述主芯片在利用与其连接的存储器缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元在N个存储单元中的序号，在对与存储器中的一存储单元中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元在N个存储单元中的序号，产生对应的同步信号的具体过程为：在一帧画面的输入帧起始信号的上升沿时刻，所述主芯片利用与其连接的存储器缓存该一帧画面对应区域的显示数据，同时所述主芯片向每一从芯片传输依次产生的一个具有第一预设时长的高电平脉冲、A个具有第二预设时长的高电平脉冲及一个具有第三预设时长的低电平，其中，A等于缓存该一帧画面对应区域的显示数据的存储单元在N个存储单元中的序号，而后另一帧画面的输出起始信号的上升沿时刻到来，所述主芯片对与其连接的存储器中存储有该另一帧画面对应区域的显示数据的存储单元进行读取，同时所述主芯片向每一从芯片传输依次产生的一个具有第四预设时长的高电平脉冲、B个具有第二预设时长的高电平脉冲及一个具有第三预设时长的低电平，其中，B等于缓存该另一帧画面对应区域的显示数据的存储单元在N个存储单元中的序号。
所述主芯片还向每一从芯片传输脉冲的时钟信号；
所述第一预设时长等于3倍的脉冲信号的周期；
所述第二预设时长等于脉冲信号的周期；
所述第三预设时长大于等于4倍的脉冲信号的周期；
所述第四预设时长等于5倍的脉冲信号的周期。
本发明的有益效果：本发明显示器驱动系统通过设置一个主芯片及多个从芯片，并使主芯片在利用与其连接的存储器缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元的序号，在对与存储器中的一存储单元中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元的序号，产生对应的同步信号传输至每一从芯片中，控制一帧画面的显示数据同步缓存至多个存储器中序号相同的存储单元中，并控制主芯片及从芯片同步读取各自相连的存储器中序号相同的存储单元中存储的一帧画面对应区域的显示数据，有利于实现高分辨率高刷新率的设计，且能够消除多个芯片不同步导致的画面显示异常。
附图说明
为了能更进一步了解本发明的特征以及技术内容，请参阅以下有关本发明的详细说明与附图，然而附图仅提供参考与说明用，并非用来对本发明加以限制。
附图中，
图1为本发明的显示器驱动系统的结构示意图；
图2为本发明的显示器驱动系统的存储器的结构示意图；
图3为本发明的显示器驱动系统的同步信号及时钟信号的波形图。
具体实施方式
为更进一步阐述本发明所采取的技术手段及其效果，以下结合本发明的优选实施例及其附图进行详细描述。
请参阅图1，本发明提供一种显示器驱动系统包括M个芯片1、M个存储器2、输入端3及显示器4，其中，M为大于2的正整数。
所述输入端3与M个芯片1均电性连接。所述显示器4与M个芯片1均电性连接。每一存储器2对应与一芯片1电性连接；每一存储器2均包括依序设置的N个存储单元21，其中N为大于1的正整数。所述M个芯片1中的一个定义为主芯片11，其余定义为从芯片12，每一从芯片12均与所述主芯片11电性连接。
所述输入端3接收多帧画面的显示数据，每一帧画面均包括M个区域，每一区域与一芯片1对应。所述输入端3向M个芯片1分别传输多帧画面对应区域的显示数据。所述芯片1将多帧画面对应区域的显示数据依序循环缓存至与其连接的存储器2的N个存储单元21中，并对N个存储单元21中存储的多帧画面对应区域的显示数据进行依序循环读取并进行转换后传输至显示器4。
所述主芯片11在利用与其连接的存储器2缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元21在N个存储单元21中的序号，在对与存储器2中的一存储单元21中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元21在N个存储单元21中的序号，产生对应的同步信号传输至每一从芯片12中，控制一帧画面的M个区域的显示数据同步缓存至M个存储器2中序号相同的存储单元21中，并控制主芯片11及从芯片12同步读取各自相连的存储器2中序号相同的存储单元21中存储的一帧画面对应区域的显示数据。
具体地，每一帧画面可以均包括沿水平方向或者竖直方向依次排列的M个区域。
优选地，所述M个区域的面积相同。
具体地，在图1所示的实施例中，M＝2，也即图1所示的实施例中，所述显示器驱动系统包括2个芯片，其中一个定义为主芯片11，另一个定义为从芯片12，相应地，每一帧画面均包括两个区域，该两个区域分别与主芯片11及从芯片12对应。
具体地，所述M个芯片1均为FPGA芯片。
具体地，请参阅图2，在发明的优选实施例中，N＝4，也即每一存储器2均包括依序设置的4个存储单元，同时能够存储四帧画面对应区域的显示数据。
具体地，所述输入端3接收多帧画面的显示数据的同时还接收多帧画面的输入帧起始信号，所述输入端3将多帧画面对应区域的显示数据传输至主芯片11的同时还将多帧画面的输入帧起始信号传输至主芯片11。
所述主芯片11通过其内部算法对多帧画面的输入帧起始信号进行处理，产生对应的多帧画面的输出帧起始信号。
请参阅图3，在本发明的一优选实施例中，所述主芯片11在利用与其连接的存储器2缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元21在N个存储单元21中的序号，在对与存储器2中的一存储单元21中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元21在N个存储单元21中的序号，产生对应的同步信号的具体过程为：在一帧画面的输入帧起始信号的上升沿时刻，所述主芯片11利用与其连接的存储器2缓存该一帧画面对应区域的显示数据，同时所述主芯片11向每一从芯片12传输依次产生的一个具有第一预设时长的高电平脉冲、A个具有第二预设时长的高电平脉冲及一个具有第三预设时长的低电平，其中，A等于缓存该一帧画面对应区域的显示数据的存储单元21在N个存储单元21中的序号。该一个具有第一预设时长的高电平脉冲表示该一帧画面的输入帧起始信号的上升沿到来，该A个具有第二预设时长的高电平脉冲表示缓存该一帧画面对应区域的显示数据的存储单元21在N个存储单元21中的序号为A，例如，如图3所示，此时缓存该一帧画面对应区域的显示数据的存储单元21在N个存储单元21中的序号为3。该一个具有第三预设时长的低电平表示传输结束。而后另一帧画面的输出起始信号的上升沿时刻到来，所述主芯片11对与其连接的存储器2中存储有该另一帧画面对应区域的显示数据的存储单元21进行读取，同时所述主芯片11向每一从芯片12传输依次产生的一个具有第四预设时长的高电平脉冲、B个具有第二预设时长的高电平脉冲及一个具有第三预设时长的低电平，其中，B等于缓存该另一帧画面对应区域的显示数据的存储单元21在N个存储单元21中的序号。该一个具有第四预设时长的高电平脉冲表示该另一帧画面的输出帧起始信号的上升沿到来，该B个具有第二预设时长的高电平脉冲表示缓存该另一帧画面对应区域的显示数据的存储单元21在N个存储单元21中的序号为B，例如，如图3所示，此时缓存该另一帧画面对应区域的显示数据的存储单元21在N个存储单元21中的序号为1，该一个具有第三预设时长的低电平表示传输结束。
进一步地，在本发明的一优选实施例中，所述主芯片11还向每一从芯片12传输脉冲的时钟信号。请参阅图3，所述第一预设时长等于3倍的脉冲信号的周期，所述第二预设时长等于脉冲信号的周期，所述第三预设时长大于等于4倍的脉冲信号的周期，所述第四预设时长等于5倍的脉冲信号的周期。
需要说明的是，本发明的显示器驱动系统通过设置一个主芯片11及多个从芯片12，并使主芯片11在利用与其连接的存储器2缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元21的序号，在对与存储器2中的一存储单元21中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元21的序号，产生对应的同步信号传输至每一从芯片12中，控制一帧画面的显示数据同步缓存至多个存储器2中序号相同的存储单元21中，并控制主芯片11及从芯片12同步读取各自相连的存储器2中序号相同的存储单元21中存储的一帧画面对应区域的显示数据，能够实现多个芯片1的同步驱动，有利于实现高分辨率高刷新率的设计，且能够消除多个芯片1不同步导致的画面显示异常，且设计简单，同步信号仅需要设置一个即可。
综上所述，本发明的显示器驱动系统通过设置一个主芯片及多个从芯片，并使主芯片在利用与其连接的存储器缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元的序号，在对与存储器中的一存储单元中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元的序号，产生对应的同步信号传输至每一从芯片中，控制一帧画面的显示数据同步缓存至多个存储器中序号相同的存储单元中，并控制主芯片及从芯片同步读取各自相连的存储器中序号相同的存储单元中存储的一帧画面对应区域的显示数据，有利于实现高分辨率高刷新率的设计，且能够消除多个芯片不同步导致的画面显示异常。
以上所述，对于本领域的普通技术人员来说，可以根据本发明的技术方案和技术构思作出其他各种相应的改变和变形，而所有这些改变和变形都应属于本发明权利要求的保护范围。

Claims (8)

1.一种显示器驱动系统，其特征在于，包括M个芯片(1)、M个存储器(2)、输入端(3)及显示器(4)，其中，M为大于等于2的正整数；
所述输入端(3)与M个芯片(1)均电性连接；所述显示器(4)与M个芯片(1)均电性连接；每一存储器(2)对应与一芯片(1)电性连接；每一存储器(2)均包括依序设置的N个存储单元(21)，其中N为大于1的正整数；所述M个芯片(1)中的一个定义为主芯片(11)，其余定义为从芯片(12)，每一从芯片(12)均与所述主芯片(11)电性连接；
所述输入端(3)接收多帧画面的显示数据，每一帧画面均包括M个区域，每一区域与一芯片(1)对应；所述输入端(3)向M个芯片(1)分别传输多帧画面对应区域的显示数据；所述芯片(1)将多帧画面对应区域的显示数据依序循环缓存至与其连接的存储器(2)的N个存储单元(21)中，并对N个存储单元(21)中存储的多帧画面对应区域的显示数据进行依序循环读取并进行转换后传输至显示器(4)；
所述主芯片(11)在利用与其连接的存储器(2)缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元(21)在N个存储单元(21)中的序号，在对与存储器(2)中的一存储单元(21)中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元(21)在N个存储单元(21)中的序号，产生对应的同步信号传输至每一从芯片(12)中，控制一帧画面的M个区域的显示数据同步缓存至M个存储器(2)中序号相同的存储单元(21)中，并控制主芯片(11)及从芯片(12)同步读取各自相连的存储器(2)中序号相同的存储单元(21)中存储的一帧画面对应区域的显示数据；
所述输入端(3)接收多帧画面的显示数据的同时还接收多帧画面的输入帧起始信号，所述输入端(3)将多帧画面对应区域的显示数据传输至主芯片(11)的同时还将多帧画面的输入帧起始信号传输至主芯片(11)；
所述主芯片(11)对多帧画面的输入帧起始信号进行处理，产生对应的多帧画面的输出帧起始信号；
所述主芯片(11)在利用与其连接的存储器(2)缓存一帧画面对应区域的显示数据时标记缓存该一帧画面对应区域的显示数据的存储单元(21)在N个存储单元(21)中的序号，在对与存储器(2)中的一存储单元(21)中存储的一帧画面对应区域的显示数据进行读取时标记读取的存储单元(21)在N个存储单元(21)中的序号，产生对应的同步信号的具体过程为：在一帧画面的输入帧起始信号的上升沿时刻，所述主芯片(11)利用与其连接的存储器(2)缓存该一帧画面对应区域的显示数据，同时所述主芯片(11)向每一从芯片(12)传输依次产生的一个具有第一预设时长的高电平脉冲、A个具有第二预设时长的高电平脉冲及一个具有第三预设时长的低电平，其中，A等于缓存该一帧画面对应区域的显示数据的存储单元(21)在N个存储单元(21)中的序号，而后另一帧画面的输出起始信号的上升沿时刻到来，所述主芯片(11)对与其连接的存储器(2)中存储有该另一帧画面对应区域的显示数据的存储单元(21)进行读取，同时所述主芯片(11)向每一从芯片(12)传输依次产生的一个具有第四预设时长的高电平脉冲、B个具有第二预设时长的高电平脉冲及一个具有第三预设时长的低电平，其中，B等于缓存该另一帧画面对应区域的显示数据的存储单元(21)在N个存储单元(21)中的序号。
2.如权利要求1所述的显示器驱动系统，其特征在于，M＝2。
3.如权利要求1所述的显示器驱动系统，其特征在于，每一帧画面均包括沿水平方向依次排列的M个区域。
4.如权利要求1所述的显示器驱动系统，其特征在于，每一帧画面均包括沿竖直方向依次排列的M个区域。
5.如权利要求1所述的显示器驱动系统，其特征在于，所述M个区域的面积相同。
6.如权利要求1所述的显示器驱动系统，其特征在于，所述M个芯片(1)均为FPGA芯片。
7.如权利要求1所述的显示器驱动系统，其特征在于，N＝4。
8.如权利要求1所述的显示器驱动系统，其特征在于，所述主芯片(11)还向每一从芯片(12)传输脉冲的时钟信号；
所述第一预设时长等于3倍的脉冲信号的周期；
所述第二预设时长等于脉冲信号的周期；
所述第三预设时长大于等于4倍的脉冲信号的周期；
所述第四预设时长等于5倍的脉冲信号的周期。
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