JP2022517550A - 懸架された磁気サブアセンブリを有するパッケージ化された電子デバイス - Google Patents

懸架された磁気サブアセンブリを有するパッケージ化された電子デバイス Download PDF

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Abstract

パッケージ化された電子デバイス（１００）が、リードフレーム構造の導電性リード（１２４～１３９）の第１のセット（１２５）に直接接続されるダイパッド（１０４）、導電性ダイパッドに取り付けられる半導体ダイ（１０２）、及び導電性リードの第２のセット（１２７～１３１、１３２～１３６）に直接接続され、リードフレーム構造の他のすべての導電性構造（１０４、１０８、１２１、１２２、１２４～１３９）から離間される導電性支持構造（１２１、１２２）を含む。磁気アセンブリ（１１０）が、導電性支持構造に取り付けられ、導電性ダイパッド（１０４、１０８）、導電性支持構造、半導体ダイ（１０２、１０６）、磁気アセンブリ、及び導電性リードの一部を包囲するモールドされたパッケージ構造（１２０）を含み、モールドされたパッケージ構造は頂部側及び反対の底側を含み、ラミネーション構造（１１２）は頂部側と底側との間で中心に位置する。

Description

最近のパッケージ化された電子デバイスは、半導体ダイへの、及び印刷回路基板（ＰＣＢ）にはんだ付けするための外部からアクセス可能なリード（例えば、ピン又はパッド）への内部電気接続を備える、変圧器、インダクタ、及び／又は他の受動構成要素などの集積受動回路構成要素を含むことがある。変圧器又はインダクタコイルは、パッケージ化された電子デバイス内の集積のために、ラミネーション構造内に作製され得る。絶縁電力変圧器の応用例では高電圧絶縁が必要な場合があり、特定の製品設計仕様では高電圧耐性（５ ｋＶｒｍｓを超えるなど）が要求される。既存の集積デバイスは、非対称のリードフレームダイ取り付けパッドに取り付けられたラミネートされた磁気構成要素を含み、これにより、内部間隔距離が小さくなり得、ダイ取り付けパッドと、異なる電力ドメインに接続されたパッケージリードとの間の電界強度レベル（例えば、外気中で３Ｖ／μｍ）が高くなり得る。例えば、電子構成要素パッケージの或るリードが、絶縁電力コンバータの高電圧一次回路に接続され得る一方で、ダイ取り付けパッドが低電圧二次回路に接続され得る。一次側と二次側の電圧差が大きすぎると、製造テストの間に高電圧リードにおいて外部アーク放電が発生することがある。非対称設計で間隔を単に増やすだけでは、集積磁気回路要素に利用可能な面積を減らすことになり得、また、このアプローチは、各設計が、電界、効率、及び電磁干渉（ＥＭＩ）性能に関してカスタム最適化を要するので、拡張性がない。また、固体のダイ取り付けパッド上に実装されるラミネートされた磁気構成要素の垂直方向の厚さを増大させることは、製造中の複雑なモールドフローの問題につながり、その結果、パッケージアッセンブリプロセスにおいてモールドボイドが生じる可能性がある。
説明される例は、リードフレーム構造の導電性リードの第１のセットに接続されたダイパッドを備えるパッケージ化された電子デバイスと、導電性ダイパッドに取り付けられた半導体ダイとを含む。導電性支持構造が、導電性リードの第２のセットに接続され、リードフレーム構造の他のすべての導電性構造から離間される。磁気積層アセンブリが、導電性支持構造に取り付けられ、パッケージ構造が、導電性ダイパッド、導電性支持構造、半導体ダイ、磁気アセンブリ、及び導電性リードの一部を包囲する。一例において、磁気アセンブリは、受動電子構成要素の一部を形成するパターン化された導電性特徴を備えるラミネーション構造と、ラミネーション構造の第１及び第２の側に取り付けられるコア構造とを含み、ラミネーション構造は、導電性支持構造に取り付けられる。一例において、デバイスは、複数の導電性ダイパッド及び取り付けられた半導体ダイを含む。特定の例が、第２の半導体ダイの一つ又は複数の導電性特徴とリードフレーム構造の導電性リードとの間、及び／又は、半導体ダイの導電性特徴と磁気アセンブリの導電性特徴との間の、ボンドワイヤ又は他の接続を含む。一例において、導電性支持構造は第１及び第２の導電性支持部材を含み、磁気アセンブリは第１及び第２の導電性支持部材に取り付けられる。一例において、磁気アセンブリは、パッケージ構造の第１の側と第２の側との間で中心に配置される。一例において、ラミネーション構造は、パッケージ構造の頂部側と底部側との間で中心に配置される。
電子デバイスを作製するための方法が記載されており、この方法は、リードフレーム構造の導電性支持構造に磁気アセンブリを取り付けることと、半導体ダイをリードフレーム構造の導電性ダイパッドに取り付けることと、半導体ダイの第１の導電性特徴と導電性リードとの間に接続を形成することと、半導体ダイの第２の導電性特徴と磁気アセンブリの導電性特徴との間に第２の接続を形成することとを含む。この方法はまた、導電性ダイパッド、導電性支持構造、半導体ダイ、磁気アセンブリ、及び導電性リードの一部をパッケージ構造内に包囲することを含む。
懸架された磁気アセンブリを備えるパッケージ化された電子デバイスの底面図である。
図１の線２－２に沿って切断したパッケージ化された電子デバイスの部分断面端面図である。
図１の線３－３に沿ったパッケージ化された電子デバイスの部分断面端部立面図である。
図１の線４－４に沿って切断したパッケージ化された電子デバイスの部分断面端面図である。
図１～図４のパッケージ化された電子デバイスの上面図である。
図１～図５のパッケージ化された電子デバイスの頂部斜視図である。
電子デバイスを作製する方法のフローチャートである。
図７の方法に従った作製を経るパッケージ化された電子デバイスの部分断面端立面図である。 図７の方法に従った作製を経るパッケージ化された電子デバイスの部分断面端部立面図である。 図７の方法に従った作製を経るパッケージ化された電子デバイスの部分断面端部立面図である。 図７の方法に従った作製を経るパッケージ化された電子デバイスの部分断面端部立面図である。 図７の方法に従った作製を経るパッケージ化された電子デバイスの部分断面端部立面図である。 図７の方法に従った作製を経るパッケージ化された電子デバイスの部分断面端部立面図である。
図面において、全体を通して同様の参照番号は同様の要素を示し、種々の特徴は必ずしも一定の縮尺で描いてはいない。以下の議論及び特許請求の範囲において、用語「含む」、「備える」、「有する」、又はそれらの変形は、用語「包含する」と同様の方法で包括的であることが意図され、したがって、「～を含むが、それに限定されない」ことを意味すると解釈されるべきであり、また、用語「結合する」は、間接的又は直接的な電気的又は機械的接続又はそれらの組み合わせを含むことが意図される。例えば、第１のデバイスが第２のデバイスに結合するか又は第２のデバイスと結合される場合、その接続は、直接電気的接続を介するものであり得、又は一つ又は複数の介在デバイス及び接続を介した間接的電気的接続を介するものであり得る。
図１～図６は、ラミネートされた磁気アセンブリが、集積半導体ダイ及び関連する導電性ダイパッドから離間して配置された導電性支持構造上に懸架される、一例のパッケージ化された電子デバイス１００を示す。例示のデバイス１００は、作製中のモールド材料の流れに悪影響を及ぼすことなく、電界レベルの低下及び高電圧耐性の向上を容易にするための、対称的に配置された磁気アセンブリを提供し、上述の問題に対するコスト効率の高いスケーラブルな解決策を提供する。
図１は例示のデバイス１００の底面図を示し、図２～図４は、図１のそれぞれの線２‐２、３‐３、及び４‐４に沿った部分断面図及び立面図を示す。図５は上面図を示し、図６は、パッケージ化された電子デバイス１００の上部斜視図を示す。図１に示すように、デバイス１００は、一つ又は複数の半導体ダイを取り付けるための物理的に離間した導電性特徴を有するリードフレームと、ラミネートされた磁気アッセンブリとを含む。リードフレームアセンブリは、任意の適切な導電性構造、例えば、銅、アルミニウムなどを含み得る。図１における例示のデバイス１００は、リードフレームアセンブリの第１の導電性ダイパッド１０４に取り付けられた第１の半導体ダイ１０２を含む。特定の実装が、単一の導電性ダイパッド１０４に取り付けられた単一の半導体ダイ１０２を含み得る。他の実装において、複数の半導体ダイ及び関連するダイパッドをデバイス１００に含めることができる。図１における例示のデバイス１００は、リードフレーム構造の第２の導電性ダイパッド１０８に取り付けられた第２の半導体ダイ１０６を含む。
パッケージ化された電子デバイス１００はまた、リードフレームアセンブリの導電性支持構造に取り付けられたラミネートされた磁気アセンブリ１１０を含む。ラミネートされた磁気アセンブリ１１０は、ラミネーション構造１１２内のパターン化された導電性特徴１１１を含む。或る実装において、ラミネーション構造１１２は、例えば、インダクタ巻線を形成するために、単一パターンの導電性特徴を含み得る。他の例において、一つ又は複数のパターン化された導電性特徴が、ラミネーション構造１１２内にコンデンサ、抵抗器、又は他の受動構成要素を形成し得る。図示の例では、ラミネーション構造は、変圧器の一次巻線及び二次巻線を形成する複数の導電性特徴を含む。また、磁気アセンブリ１１０は、パターン化された導電性特徴１１１と組み合わせて磁気回路を形成することを容易にするために、一つ又は複数のコア構造を含む。図示された例は、図１に見られるような第１（下側又は底部）コア構造１１４、ならびに第２の（上側又は上部）コア構造２００（図２及び図５に見られる）を含む。第１のコア構造１１４はラミネーション構造１１２の第１の側に取り付けられ、第２のコア構造２００はラミネーション構造１１２の第２の側に取り付けられる。一例において、第１の磁気コア構造１１４は第２のコア構造２００と同じ大きさである。別の例では、第１の磁気コア構造１１４は第２のコア構造２００よりも大きい。別の例では、第１の磁気コア構造１１４は第２のコア構造２００よりも小さい。一例において、磁気コア構造１１４、２００の一方又は両方が、エポキシペーストを用いて取り付けられた予め作製された磁気コアである。別の例において、磁気コア構造１１４、２００の一方又は両方が、磁気はんだペーストの厚い層を用いて作製される。
一例におけるラミネーション構造１１２は、受動変圧器電子構成要素の一部を形成するパターン化された導電性特徴１１１を有する多層構造である。一例において、第１のパターン化された導電性特徴１１１が変圧器一次巻線を形成し、第２のパターン化された導電性特徴が第１の変圧器二次巻線を形成し、さらなるパターン化された導電性特徴が第２の二次巻線を形成する。一つの例におけるパターン化された導電性特徴は、多層ラミネーション構造１１２の複数の層上の構成要素を有するが、全ての可能な実装に必要とされるわけではない。一例において、個々の一次巻線及び二次巻線のパターン化された巻線ターンがラミネーション構造１１２の異なる層上に延在するが、それがすべての可能な実装に必要とされるわけではない。例示のパターン化された巻線特徴はラミネーション構造１１２の個々の層上に螺旋パターンで複数ターンを含むが、単一層上の単一ターン巻線構造などの他の実装も可能である。
上側及び下側コア構造２００、１１４は、エポキシ又は他の適切な取り付け構造及び／又は手法によってラミネーション構造１１２に取り付けられて、磁気的に結合された変圧器装置を形成する。他の例において、上側又は下側コア構造２００、１１４のうちの一つを省くことができ、残りのコア構造が、デバイス１００の一つ又は複数の受動電子構成要素のための磁気結合を提供する。他の変圧器の例において、ラミネーション構造が巻線１１１と単一の二次巻線とを含み、更なる二次巻線は省くことができる。他の例において、インダクタの単一の導電性巻線を形成するために、単一のパターン化された導電性特徴１１１を設けることができ、インダクタ巻線は、磁気接着層材料を介して一つ又は複数のコア構造と磁気的に結合される。別の例において、受動コンデンサ電子構成要素が構築され得、この場合、ラミネーション構造１１２は、多層ラミネーション構造の誘電体材料によって分離される第１及び第２のコンデンサプレートを含む。
変圧器の一次巻線及び二次巻線を形成する例示のパターン化された導電性特徴は、パッケージ化された電子デバイス１００内のボンドワイヤ接続１１５、１１６、１１７、及び１１８などのために、デバイス１００のピン又は半導体ダイへの巻線の相互接続を可能にする導電性端部接続特徴を含む。半導体ダイ１０２及び１０６は、ピラー、はんだバンプ、導電性ランディングパッド、或いは、ボンドワイヤ１１５、１１６、１１７及び１１８を用いて又は任意の適切な電気的相互接続技術を用いる直接はんだ付けを介して他の構造に電気的に相互接続され得る他の導電性特徴を含む。
パッケージ化された電子デバイス１００はまた、導電性ダイパッド１０４及び１０８、半導体ダイ１０２及び１０６、磁気アセンブリ１１０、ならびにリードフレーム構造の他の導電性特徴のすべて又は一部を囲むパッケージ構造１２０を含む。一例において、パッケージ構造１２０は、プラスチックなどの成形材料であるか又はそれを含む。別の例において、パッケージ構造１２０は、セラミック材料であるか又はセラミック材料を含む。
また、例示のデバイス１００におけるリードフレーム構造は、第１の導電性支持部材１２１及び第２の導電性支持部材１２２を備える導電性支持構造を含む。ラミネーション構造１１２は、図２に最もよく示されるように、第１及び第２の導電性支持部材１２１及び１２２の内部部分の底部側又は表面に取り付けられる。
リードフレーム構造は、導電性リード１２４、１２５、１２６、１２７、１２８、１２９、１３０、１３１、１３２、１３３、１３４、１３５、１３６、１３７、１３８、及び１３９をさらに含む。パッケージ構造１２０は、導電性支持構造部材１２１、１２２を囲み、導電性リード１２４～１３９の内側部分を囲む。一例における導電性リード１２４～１３９は、図２～図４及び図６に示すように、パッケージ構造１２０から下方及び外方に延在する、いわゆるガルウィングリードである。異なる種類及び形状の導電性リードを他の例で用いることができる。
図１に最もよく示されるように、第１の導電性ダイパッド１０４は、導電性リード１２４～１３９の第１のセット１２５に直接接続される。図示の例では、第１のセットは単一のリード１２５を含む。他の例において、ダイパッド１０４は、複数の導電性リードに直接接続される。例示のデバイス１００では、ダイパッド１０４及びリード１２５は、銅又はアルミニウムなどの単一の連続金属構造である。
導電性支持構造１２１、１２２は、導電性リード１２７～１３１、及び１３２～１３６の第２のセットに直接接続される。加えて、導電性支持構造１２１、１２２は、リードフレーム構造の他のすべての導電性構造から離間して配置される。図示の例では、第１の導電性支持部材１２１は、リードの第２のセットの第１のグループ１２７～１３１に直接接続され、第１の導電性支持部材１２１は、リードフレーム構造の他のすべての導電性構造から離間されている。図示の例では、第２のセットの第１のグループは、複数のリード１２７～１３１を含む。他の例において、第２のセットの第１のグループは単一のリードを含む。例示のデバイス１００では、第１の導電性支持部材１２１及びリード１２７～１３１は、銅又はアルミニウムなどの単一の連続金属構造である。第２の導電性支持部材１２２は、第２のセットのリード１２４～１３９の第２のグループ１３２～１３６に直接接続され、第２の導電性支持部材１２２は、リードフレーム構造の他のすべての導電性構造から離間して配置される。図示の例では、第２のセットの第２のグループは、複数のリード１３２～１３６を含む。他の例において、第２のセットの第２のグループが単一のリードを含む。例示のデバイス１００では、第２の導電性支持部材１２２及びリード１３２～１３６は、銅又はアルミニウムなどの単一の連続金属構造である。
第２の導電性ダイパッド１０８は、導電性リードの第３のセットに直接接続され、第２の導電性ダイパッド１０８は、導電性支持構造１２１、１２２から離間して配置される。図示の例では、第３のセットは単一のリード線１３８を含む。他の例において、第２のダイパッド１０８は、複数の導電性リードに直接接続される。例示のデバイス１００では、第２のダイパッド１０８及びリード１３８は、銅又はアルミニウムなどの単一の連続金属構造である。
図１～図６の例示のパッケージ化された電子デバイス１００は、高電圧一次側と低い電圧二次側とを有する変圧器絶縁回路を含む。この例では、高電圧一次側回路は、リード１２４～１３１、第１の半導体ダイ１０２、第１のダイパッド１０４、及び第１の支持部材１２１を含む。図１、図３、図５、及び図６に最もよく示されるように、一次回路は、半導体ダイ１０２と第１の導電性リード１２６との間に接続される第１のボンドワイヤ１１５、並びに、半導体ダイ１０２と磁気アセンブリ１１０との間に接続される第２のボンドワイヤ１１６も含む。
低電圧二次側回路は、リード１３２～１３９、第２の半導体ダイ１０６、第２のダイパッド１０８及び第２の支持部材１２２を含む。また、低電圧二次側回路は、第２の半導体ダイ１０６と導電性リード１２４～１３９の第２の導電性リード１３７との間に接続される第３のボンドワイヤ１１７、並びに、第２の半導体ダイ１０６と磁気アセンブリ１１０との間に接続される第４のボンドワイヤ１１８を含む。
絶縁された一次回路及び二次回路に関して、デバイス１００の耐電圧性能は、一次側回路及び二次側回路に関連する導電性構造間の分離距離によって影響を受ける。図１及び図２に最もよく示されるように、第１の導電性支持部材１２１は、距離１４０だけ第２の導電性支持部材１２２から横方向に離間して（例えば、Ｘ方向に沿って）配置されている。また、導電性ダイパッド１０４及び１０８は、横方向距離１４２だけ互いに離間しており（図１、３及び４）、第１のダイ取り付けパッド１０４及び第１の支持部材１２１は、互いに（例えば、Ｙ方向に沿って）長手方向距離１４４だけ離間しており、第２のダイ取り付けパッド１０６及び第２の支持部材１２２は、長手方向距離１４６だけ互いに離間している。一例において、距離１４４及び１４６は等しいが、すべての実装の厳密な要件ではない。
ラミネートされた磁気アセンブリ１１０が、横方向に離間した支持部材１２１及び１２２への取り付けによって懸架されると、高電圧回路及び低電圧回路は、横方向距離１４０及び１４２のうちの小さい方だけ互いから離間される。これらの距離は、ラミネートされた磁気アセンブリ１１０が代わりにダイ取り付けパッド１０４又は１０８の一方の幅広い拡張部分に取り付けられた場合に生じるであろう最小間隔距離よりも大きい。例えば、低電圧の第２のダイパッド１０８が、ラミネートされた磁気アセンブリ１１０を支持するために、負のＹ方向に下方にかつ負のＸ方向に沿って横方向に拡張された場合、拡張されたダイパッド１０８と高電圧リード１２７～１３１との間の横方向（Ｘ方向）間隔は、例示のデバイス１００における横方向距離１４０及び１４２のうちの小さい方の間隔よりも著しく小さくなり得る。したがって、デバイス１００の耐電圧性能は、ダイ取り付けパッド上の統合された磁気構成要素を実装するデバイスと比較して改善される。
図１～図６にさらに示されるように、パッケージ構造１２０は、第１の横方向側部１５１と、反対側の第２の横方向側部１５２とを含む。この例では、（高電圧一次側回路要素の）個々の導電性リード１２４～１３１の外側部分が、第１の側部１５１に沿ってパッケージ構造１２０から外方に延在し、（低電圧二次側回路要素の）個々の導電性リード１３２～１３９の外側部分が、パッケージ構造１２０の第２の側部１５２から外方に延在する。加えて、例示のラミネートされた磁気アセンブリ１１０は、第１及び第２の横方向側部１５１及び１５２の間で横方向に中心合わせされる。
図２に最もよく示されているように、例示のパッケージ構造１２０は、頂部側２１１と、反対側の底部側２１２とを含む。ラミネーション構造１１２は、第１の垂直（例えばＺ方向）間隔距離２０１だけ底部側２１２から離間される。ラミネーション構造１１２は、第２の垂直間隔距離２０２だけ頂部側２１１から離間される。一例において、距離２０１及び２０２は等しく、ラミネーション構造１１２は、頂部側２１１及び底部側２１２の間で中心に位置する。特定の例における垂直方向及び横方向の中心合わせは、非対称の設計と比較して、減少した電界に関して、回路の耐電圧性能強化を容易にする。
次に、図７～図１３を参照すると、図７は、図１～図６のデバイス１００などの電子デバイスを作製するための方法７００を示す。図８～図１３は、方法７００に従った作製を経る、例示のパッケージ化された電子デバイス１００を示す。方法７００は、７０１において、ラミネートされた磁気アセンブリを作製することを含む。特定の実装において、磁気アセンブリが別個に組み立てられ、方法７００への入力として提供される。
図示の例では、７０１での磁気アセンブリが、７０２においてラミネーション構造の裏側に底部磁気シートを取り付けることを含む。図８は、第１の（下側又は下部）コア構造１１４を例示のラミネーション構造１１２の底部側に取り付ける取り付け処理８００が行われる一例を示す。ラミネーション構造１１２は、インダクタ巻線又は変圧器巻線などの一つ又は複数のパターン導電性特徴１１１を備える、任意の適切な単層又は多層ラミネーションとすることができる。パターン導電性特徴１１１は次に、導電性材料をラミネート層上にスクリーン印刷するなど、任意の適切な処理によって作成され得る。ラミネーション構造１１２は、ラミネーション構造１１２を形成するためにラミネート層又はシートを互いに接合するための一つ又は複数の接合工程を含み得る。コア構造１１４は一例において磁気シート構造であるが、それがすべての可能な実装に必要とされるわけではない。
取り付けプロセス８００は、ラミネーション構造の底部表面上及び／又はコア構造１１４の表面上への、エポキシ又は他の接着剤の堆積を含み得る。一例における接着剤は、印刷された磁気インクエポキシであるが、他の例では非磁気接着剤を用いることもできる。取り付けプロセス８００はまた、コア構造１１４を、ラミネーション構造１１１の底部側と接触させること、及び／又は上に形成されたエポキシと接触させることを含む。一例における取り付けプロセス８００はまた、任意の必要な硬化工程（例えば、熱的、光学的、紫外線（ＵＶ）など）を含む。
例示の方法７００は、ラミネーション構造の前面側に頂部磁気シートを取り付ける７０４で継続する。図９は、第２の（上側又は上部）コア構造２００をラミネーション構造１１２の第２の側に取り付ける、第２の取り付プロセス９００が行われる一例を示す。取り付けプロセス９００は、第１のコア構造１１４をラミネーション構造１１２に取り付けるために用いられる第１の取り付けプロセス８００と同じ又は同様のプロセスであり得る。
７０６において、方法７００は、磁気アセンブリを個片化することをさらに含む。一例において、磁気アセンブリプロセスは、単一の大型ラミネーション構造１１２を使用し、その対向する側に一つ又は複数のコア構造１１４、２００を取り付けるなどして、複数のラミネートされた磁気アセンブリを同時に作製するために用いられる。図１０は、そのような大型ラミネーション構造１１２がダイシング又は切断されて、初期の単体構造から個々のラミネートされた磁気アセンブリを個片化又は分離する一例を示す。図１０の例では個片化プロセス１０００が行われ、例えば、鋸刃、エッチング、レーザー切断などを用いて、開始単体構造から複数のラミネートされた磁気アセンブリを個片化又は分離する。
方法７００は、導電性リードと、一つ又は複数の導電性ダイパッドと、一セットの導電性リードと、導電性支持構造とを含むリードフレーム構造を提供する７０８で継続する。一実装において、リードフレーム構造は、粘着性テープ又は他の接着剤キャリア上に設けられ、様々な構成要素構造が、方法７００における後続のアッセンブリ工程を容易にするために所定の相対配置でアセンブルされる。
一例において、上述のように、導電性支持構造は、リードの或るセットに直接接続され、リードフレーム構造の他のすべての導電性構造から離間される。上記の図１～図６の例では、リードフレーム構造は、導電性特徴１０４、１０８、１２１、１２２、及び１２４～１３９を含む。この例における種々の導電性特徴は、連続的な銅又はアルミニウム構造など、単一の単体構造としての形成によって互いに直接接続される。一例において、これらの連続導電性構造が、７０８において、互いに対して所定の配置で接着剤キャリア上に配置される。
上述の図１の例では、第１の導電性ダイパッド１０４が導電性リード１２４～１３９の第１のセット１２５に接続され、導電性支持構造が、導電性リードの第２のセット１２７～１３１、１３２～１３６に接続され、リードフレーム構造の他のすべての導電性構造から離間されている。図１の例では、導電性支持構造は、第１及び第２の導電性支持部材１２１及び１２２を含む。第１の導電性支持部材１２１は、リードの第２のセットの第１のグループ１２７～１３１に直接接続され、第１の導電性支持部材１２１は、リードフレーム構造の他のすべての導電性構造から離間して配置される。また、図１に示されるように、例示の第２の導電性支持部材１２２は、リードの第２のセットの第２のグループ１３２～１３６に直接接続され、第２の導電性支持部材１２２は、リードフレーム構造の他のすべての導電性構造から離間して配置される。含まれる場合、第２の導電性ダイパッド１０８は、第３のセットの導電性リード（例えば、図１における一つのリード１３８）に直接接続され、第２の導電性ダイパッド１０８は、導電性支持構造１２１、１２２から離間して配置される。
方法７００は、磁気アセンブリを導電性支持構造（例えば、図１の第１及び第２の支持部材１２１及び１２２）に取り付ける７１０で続く。図１１は、磁気アセンブリ１１０のラミネーション構造１１２を第１及び第２の導電性支持部材１２１及び１２２の対応する表面に取り付ける、取り付けプロセス１１００が実施される一例を示す。接着剤の塗布、構成要素の接合、及び任意の必要な硬化など、任意の適切な取り付けプロセス１１００を用いることができる。別の例において、ラミネーション構造１１２の導電性特徴が、導電性支持部材１２１及び１２２にはんだ付けされ得る。
プロセス７００は、一つ又は複数の半導体ダイを、対応するダイ取り付けパッドに取り付ける図７の７１２で続く。図１２は、第１の半導体ダイ１０２を第１のダイ取り付けパッド（例えば、ダイ取り付けパッド１０４が、リード１２５を含む一つの連続的な導電性構造である）に取り付ける、ダイ取り付けプロセス１２００が実施される一つの例を示す。図示の例では、プロセス１２００はまた、第２の半導体ダイ１０６を、対応する第２のダイ取り付けパッド１０８（例えば、リード１３８も含む一つの連続した導電性構造）に取り付ける。
例示の方法７００はまた、７１４においてワイヤボンディング又は他の相互接続処理を含む。図１３は、一つ又は複数の半導体ダイと、磁気アセンブリ１１０の一つ又は複数の導電性リード又は導電性特徴との間の接続を形成する、ワイヤボンディングプロセス１３００が実施される一例を示す。例示のデバイス１００において、接続プロセス１３００は、第１の半導体ダイ１０２の第１の導電性特徴と導電性リード１２６との間に第１のボンドワイヤ接続１１５を形成することと、第１の半導体ダイ１０２の第２の導電性特徴と磁気アセンブリ１１０の導電性特徴との間に第２のボンドワイヤ接続１１６を形成することとを含む。また、例示のプロセス１３００は、第２の半導体ダイ１０６の第１の導電性特徴と導電性リード１３７との間に第３のボンドワイヤ接続１１７を形成することと、第２の半導体ダイ１０６の第２の導電性特徴と磁気アセンブリ１１０の第２の導電性特徴との間に第４のボンドワイヤ接続１１８を形成することとを含む。例えば、磁気アセンブリ１１０の複数の二次巻線及び一次巻線を、一つ又は複数の半導体ダイ１０２、１０６の様々な導電性特徴に、及び／又は半導体ダイ１０２、１０６の間に、及び／又は半導体ダイ１０２、１０６とデバイス１００の様々な導電性リードとの間などに接続するために、特定の設計に対して、７１４でさらなる接続を行うことができる。
ラミネートワイヤボンドパッドが固体のダイ取り付けパッド上の底部磁気コア構造で支持され得る他の磁気アッセンブリ支持手法とは異なり、例示のデバイス１００は、デバイス１００の高電圧ドメイン特徴と低電圧ドメイン特徴との間の間隔の増大、及びデバイス１００の動作及び製造試験の間の電界レベルの対応する低減を容易にする、磁気アッセンブリ１１０の導電性支持構造への懸架取り付けを提供する。特定の例において、７１４でのワイヤボンディング又は他の相互接続処理は、ボンドワイヤの取り付けの間、磁気アセンブリ１１０の一つ又は複数の特徴のための機械的構造的支持を提供するために支持構造を用いて実施することができる。一例において、磁気コア構造１１４、２００の一方又は両方を、ボンドワイヤはんだ付け動作の間、カスタムのボンドワイヤクランプツール（図示せず）で支持することができる。一例において、ボンドワイヤクランプツールは、支持される磁気コア構造を越えて延在するラミネートボンドパッドエリアを支持するキャビティを含み得る。
方法７００は、最終パッケージ構造を形成する７１６で継続する。一例において、７１６におけるパッケージングは、導電性ダイパッド１０４、１０８、導電性支持構造部材１２１、１２２、半導体ダイ１０２、１０６、磁気アセンブリ１１０、及び導電性リード１２４～１３９の一部を閉じて、パッケージ構造１２２を形成するモールディングプロセス（図示せず）を実施することを含む。上記の図１～図６は、図７の７１６で形成された例示のモールドプラスチックパッケージ構造１２０を示す。別の例において、７１６においてセラミックパッケージ構造を形成することができる。図７の７１８で、形成トリミングなどのさらなるバックエンド処理を実施することができる。
記載されるパッケージ化された電子デバイス１００及び作製方法７００は、対称構成の磁気アセンブリ１１０のための懸架取り付けを提供することによって、非対称ラミネーション磁気アセンブリにおける問題を解決する。図示の例では、ラミネーション構造１１２が、パッケージ構造１２０内で垂直方向及び横方向に中心合わせされ、支持部材１２１及び１２２は、パッケージ化された電子デバイス１００内の高電圧ドメインと低電圧ドメインとの間の間隔の増加を促進する。また、開示される例の支持構造は、統合された磁性体のスタック高さの増大に関連する特徴を充填するモールドを緩和する。記載されるデバイス及び方法は、非対称のダイ取り付けパッド取り付けアプローチにおける特徴間隔を増加させる試みとは異なり、異なる設計に対しても拡張性がある。
本発明の特許請求の範囲内で、説明した例示の実施例に改変が成され得、他の実施例が可能である。

Claims (20)

  1. パッケージ化された電子デバイスであって、
    リードフレーム構造であって、
    複数の導電性リードと、
    前記導電性リードの第１のセットに直接接続される導電性ダイパッドと、
    前記導電性リードの第２のセットに直接接続される導電性支持構造であって、前記リードフレーム構造の他のすべての導電性構造から離間して配置される、前記導電性支持構造と、
    を含む、前記リードフレーム構造、
    前記導電性ダイパッドに取り付けられる半導体ダイ、
    前記導電性支持構造に取り付けられる磁気アセンブリ、及び
    前記導電性ダイパッドと、前記導電性支持構造と、前記半導体ダイと、前記磁気アセンブリと、前記導電性リードの一部とを包囲するパッケージ構造、
    を含む、パッケージ化された電子デバイス。
  2. 請求項１に記載のパッケージ化された電子デバイスであって、
    前記リードフレーム構造が第２の導電性ダイパッドをさらに含み、第２の導電性ダイパッドが、前記導電性リードの第３のセットに直接接続され、前記導電性支持構造から離間して配置され、
    前記パッケージ化された電子デバイスが、前記第２の導電性ダイパッドに取り付けられる第２の半導体ダイをさらに含む、
    パッケージ化された電子デバイス。
  3. 請求項２に記載のパッケージ化された電子デバイスであって、
    前記半導体ダイと前記導電性リードの第１の導電性リードとの間に接続される第１のボンドワイヤ、
    前記半導体ダイと前記磁気アセンブリとの間に接続される第２のボンドワイヤ、
    前記第２の半導体ダイと前記導電性リードの第２の導電性リードとの間に接続される第３のボンドワイヤ、及び
    前記第２の半導体ダイと前記磁気アセンブリとの間に接続される第４のボンドワイヤ、
    をさらに含む、パッケージ化された電子デバイス。
  4. 請求項２に記載のパッケージ化された電子デバイスであって、
    前記導電性支持構造が、
    前記導電性リードの前記第２のセットの第１のグループに直接接続され、かつ前記リードフレーム構造の他のすべての導電性構造から離間されている第１の導電性支持部材と、
    前記導電性リードの前記第２のセットの第２のグループに直接接続され、かつ前記リードフレーム構造の他のすべての導電性構造から離間されている第２の導電性支持部材と、
    を含み、
    前記磁気アセンブリが、前記第１及び第２の導電性支持部材に取り付けられる、
    パッケージ化された電子デバイス。
  5. 請求項４に記載のパッケージ化された電子デバイスであって、
    前記磁気アッセンブリが、
    受動電子構成要素の一部を形成するパターン化された導電性特徴を含むラミネーション構造、
    前記ラミネーション構造の第１の側に取り付けられる第１のコア構造、及び
    前記ラミネーション構造の第２の側に取り付けられる第２のコア構造、
    を含み、
    前記ラミネーション構造が、前記第１及び第２の導電性支持部材に取り付けられる、
    パッケージ化された電子デバイス。
  6. 請求項４に記載のパッケージ化された電子デバイスであって、
    前記パッケージ構造が、第１の側部と、反対側の第２の側部とを含み、
    前記個々の導電性リードの一部が、前記第１の側部及び前記第２の側部のうちの対応する一方に沿って前記パッケージ構造から外方に横方向に延在し、
    前記磁気アセンブリが前記第１の側部と前記第２の側部との間で中心に位置する、
    パッケージ化された電子デバイス。
  7. 請求項２に記載のパッケージ化された電子デバイスであって、
    前記パッケージ構造が、第１の側部と、反対側の第２の側部とを含み、
    前記個々の導電性リードの一部が、前記第１の側部及び前記第２の側部のうちの対応する一方に沿って前記パッケージ構造から外方に横方向に延在し、
    前記磁気アセンブリが前記第１の側部と前記第２の側部との間で中心に位置する、
    パッケージ化された電子デバイス。
  8. 請求項１に記載のパッケージ化された電子デバイスであって、
    前記導電性支持構造が、
    第１の導電性支持部材であって、前記第２の導電性リードのセットの前記第２のセットの第１のグループに直接接続され、かつ前記リードフレーム構造の他のすべての導電性構造から離間されている、前記第１の導電性支持部材と、
    第２の導電性支持部材であって、前記導電性リードの前記第２のセットの第２のグループに直接接続され、かつ前記リードフレーム構造の他のすべての導電性構造から離間されている、前記第２の導電性支持部材と、
    を含み、
    前記磁気アセンブリが、前記第１及び第２の導電性支持部材に取り付けられる、
    パッケージ化された電子デバイス。
  9. 請求項１に記載のパッケージ化された電子デバイスであって、
    前記磁気アッセンブリが、
    受動電子構成要素の一部を形成するパターン化された導電性特徴を含むラミネーション構造と、
    前記ラミネーション構造の第１の側に取り付けられる第１のコア構造と、
    前記ラミネーション構造の第２の側に取り付けられる第２のコア構造と、
    を含み、
    前記ラミネーション構造が前記導電性支持構造に取り付けられる、
    パッケージ化された電子デバイス。
  10. 請求項１に記載のパッケージ化された電子デバイスであって、
    前記パッケージ構造が、第１の側部と、反対側の第２の側部とを含み、
    前記個々の導電性リードの一部が、前記第１の側部及び前記第２の側部のうちの対応する一方に沿って前記パッケージ構造から外方に横方向に延在し、
    前記磁気アセンブリが前記第１の側部と前記第２の側部との間で中心に位置する、
    パッケージ化された電子デバイス。
  11. 請求項１に記載のパッケージ化された電子デバイスであって、
    前記パッケージ構造が頂部側と、反対の底部側とを含み、
    前記磁気アセンブリがラミネーション構造を含み、前記ラミネーション構造が、受動電子構成要素の一部を形成するパターン化された導電性特徴を含み、
    前記ラミネーション構造が、前記頂部側と前記底部側との間で中心に位置する、
    パッケージ化された電子デバイス。
  12. デバイスであって、
    リードフレーム構造の導電性リードの第１のセットに直接接続される導電性ダイパッド、
    前記導電性ダイパッドに取り付けられる半導体ダイ、
    導電性リードの第２のセットに直接接続され、前記リードフレーム構造の他のすべての導電性構造から離間される導電性支持構造、
    前記導電性支持構造に取り付けられるラミネーション構造を含む磁気アセンブリ、及び
    前記導電性ダイパッドと、前記導電性支持構造と、前記半導体ダイと、前記磁気アセンブリと、前記導電性リードの一部とを囲む、モールドされたパッケージ構造、
    を含み、
    前記モールドされたパッケージ構造が、頂部側と、反対の底部側とを含み、前記ラミネーション構造が、前記頂部側と前記底部側との間で中心に位置する、
    デバイス。
  13. 請求項１２に記載のデバイスであって、
    前記導電性支持構造が、
    第１の導電性支持部材であって、前記導電性リードの前記第２のセットの第１のグループに直接接続され、かつ前記リードフレーム構造の他のすべての導電性構造から離間されている、前記第１の導電性支持部材と、
    第２の導電性支持部材であって、前記導電性リードの前記第２のセットの第２のグループに直接接続され、かつ前記リードフレーム構造の他のすべての導電性構造から離間されている、前記第２の導電性支持部材と、
    を含み、
    前記ラミネーション構造が前記第１及び第２の導電性支持部材に取り付けられる、
    デバイス。
  14. 請求項１２に記載のデバイスであって、
    前記パッケージ構造が、第１の側部と、反対側の第２の側部とを含み、
    前記個々の導電性リードの一部が、前記第１の側部及び前記第２の側部のうちの対応する一方に沿って前記パッケージ構造から外方に横方向に延在し、
    前記磁気アセンブリが、前記第１の側部と前記第２の側部との間で中心に位置する、
    デバイス。
  15. 電子デバイスを製造する方法であって、
    導電性リードの第１のセットに接続される導電性ダイパッドと、前記導電性リードの第２のセットに接続され、前記リードフレーム構造の他のすべての導電性構造から離間される導電性支持構造とを含むリードフレーム構造を提供すること、
    磁気アセンブリを前記導電性支持構造に取り付けること、
    半導体ダイを前記導電性ダイパッドに取り付けること、
    前記半導体ダイの第１の導電性特徴と前記導電性リードの第１の導電性リードとの間に第１の接続を形成し、前記半導体ダイの第２の導電性特徴と前記磁気アセンブリの導電性特徴との間に第２の接続を形成すること、及び
    前記導電性ダイパッドと、前記導電性支持構造と、前記半導体ダイと、前記磁気アセンブリと、前記導電性リードの一部とをパッケージ構造内に囲むこと、
    を含む、方法。
  16. 請求項１５に記載の方法であって、
    前記リードフレーム構造の前記導電性支持構造から離間して配置される第２の導電性ダイパッドに第２の半導体ダイを取り付けること、及び
    前記第２の半導体ダイの第１の導電性特徴と前記導電性リードの第２の導電性特徴との間に第３の接続を形成し、前記第２の半導体ダイの第２の導電性特徴と前記磁気アセンブリの第２の導電性特徴との間に第４の接続を形成すること、
    をさらに含む、方法。
  17. 請求項１５に記載の方法であって、
    前記磁気アセンブリが、受動電子構成要素の一部を形成するパターン化された導電性特徴を有するラミネーション構造を含み、
    前記磁気アセンブリを前記導電性支持構造に取り付けることが、前記ラミネーション構造を前記導電性支持構造に取り付けることを含む、方法。
  18. 請求項１７に記載の方法であって、
    前記パッケージ構造が、頂部側と、反対の底部側とを含み、
    前記ラミネーション構造が、前記頂部側と前記底部側との間で中心に位置する、方法。
  19. 請求項１７に記載の方法であって、
    前記パッケージ構造が、第１の横方向側部と、反対の第２の横方向側部とを含み、
    前記個々の導電性リードの一部が、前記パッケージ構造から、前記第１の横方向側部及び前記第２の横方向側部のうちの対応する一方に沿って外方に延在し、
    前記磁気アセンブリが、前記第１の横方向側部と前記第２の横方向側部との間で中心に位置する、方法。
  20. 請求項１７に記載の方法であって、
    前記導電性支持構造が、
    第１の導電性支持部材であって、前記導電性リードの前記第２のセットの第１のグループに直接接続され、かつ、前記リードフレーム構造の他のすべての導電性構造から離間して配置される、前記第１の導電性支持部材と、
    第２の導電性支持部材であって、前記導電性リードの前記第２のセットの第２のグループに直接接続され、かつ、前記リードフレーム構造の他のすべての導電性構造から離間して配置される、前記第２の導電性支持部材と、
    を含み、
    前記磁気アセンブリを前記導電性支持構造に取り付けることが、前記ラミネーション構造を前記第１及び第２の導電性支持部材に取り付けることを含む、
    方法。
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