CN112868096A - 具有悬浮磁性子组合件的经封装电子装置 - Google Patents
具有悬浮磁性子组合件的经封装电子装置 Download PDFInfo
- Publication number
- CN112868096A CN112868096A CN201980069386.2A CN201980069386A CN112868096A CN 112868096 A CN112868096 A CN 112868096A CN 201980069386 A CN201980069386 A CN 201980069386A CN 112868096 A CN112868096 A CN 112868096A
- Authority
- CN
- China
- Prior art keywords
- conductive
- electrically conductive
- magnetic assembly
- conductive support
- leads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49575—Assemblies of semiconductor devices on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
- H01L23/4951—Chip-on-leads or leads-on-chip techniques, i.e. inner lead fingers being used as die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
- H01L23/49555—Cross section geometry characterised by bent parts the bent parts being the outer leads
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
- H01L2224/48195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49548—Cross section geometry
- H01L23/49551—Cross section geometry characterised by bent parts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
- H01L2924/1901—Structure
- H01L2924/1904—Component type
- H01L2924/19042—Component type being an inductor
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Geometry (AREA)
- Lead Frames For Integrated Circuits (AREA)
- Coils Or Transformers For Communication (AREA)
Abstract
本发明涉及一种经封装电子装置(100),所述经封装电子装置包含:裸片垫(104),其直接连接到引线框架结构的导电引线(124到139)的第一组(125);半导体裸片(102),其附接到所述导电裸片垫(104);导电支撑结构(121、122),其直接连接到导电引线(124到139)的第二组(127到131,132到136),且与所述引线框架结构(104、108、121、122、124到139)的所有其它导电结构间隔开。磁性组合件(110)被附接到所述导电支撑结构(121、122),且经模制封装结构(120)围封所述导电裸片垫(104、108)、所述导电支撑结构(121、122)、所述半导体裸片(102、106)、所述磁性组合件(110)及所述导电引线(124到139)的部分,所述经模制封装结构(120)包含顶部侧及相对底部侧,其中层压结构(112)在所述顶部侧与所述底部侧之间居中。
Description
背景技术
现代经封装电子装置有时包含例如变压器、电感器及/或其它无源组件的集成无源电路组件,其到半导体裸片及外部可存取引线(例如,引脚或垫)的内部电连接用于焊接到印刷电路板(PCB)。变压器或电感器线圈可制作于层压结构中,以便整合到经封装电子装置中。隔离式电力变压器应用有时需要高电压隔离,且某些产品设计规范要求高耐压性能(例如,高于5kV rms)。现有集成装置包含安装到非对称引线框架裸片附接垫的经层压磁性组件,这可导致裸片附接垫与连接到不同电力域的封装引线之间的小的内部间隔距离及高电场强度水平(例如,外部空气中的3V/um)。举例来说,电子组件封装的某些引线可连接到隔离式功率转换器的高电压一次电路,而裸片附接垫可连接到低电压二次电路。一次与二次之间的过量电压差在制造测试期间可导致高电压引线处的外部电弧。简单地增加非对称设计中的间隔可减少集成磁路可用的面积,且此方法是不可扩展的,因为每一设计均需要关于电场、效率及电磁干扰(EMI)性能进行定制优化。而且,增加安装于固体裸片附接垫上的经层压磁性组件的垂直厚度可在制造期间导致复杂模具流动问题,从而导致封装组装过程中的模具空隙。
发明内容
所描述实例包含经封装电子装置,所述经封装电子装置具有:裸片垫,其连接到引线框架结构的导电引线的第一组;及半导体裸片,其附接到所述导电裸片垫。导电支撑结构连接到导电引线的第二组,且与所述引线框架结构的所有其它导电结构间隔开。磁性堆叠组合件被附接到所述导电支撑结构,且封装结构围封所述导电裸片垫、所述导电支撑结构、所述半导体裸片、所述磁性组合件及所述导电引线的部分。在一个实例中,所述磁性组合件包含具有形成无源电子组件的一部分的经图案化导电特征的层压结构,且核心结构附接到所述层压结构的第一侧及第二侧,其中所述层压结构附接到所述导电支撑结构。在一个实例中,所述装置包含多个导电裸片垫及经附接半导体裸片。某些实例包含所述第二半导体裸片的一或多个导电特征与所述引线框架结构的导电引线之间,及/或所述半导体裸片的导电特征与所述磁性组合件的导电特征之间的接合线或其它连接。在一个实例中,所述导电支撑结构包含第一导电支撑部件及第二导电支撑部件,且所述磁性组合件附接到所述第一导电支撑部件及所述第二导电支撑部件。在一个实例中,所述磁性组合件在所述封装结构的第一横向侧与第二横向侧之间居中。在一个实例中,所述层压结构在所述封装结构的顶部侧与底部侧之间居中。
描述一种用于制作电子装置的方法,所述方法包含:将磁性组合件附接到引线框架结构的导电支撑结构,将半导体裸片附接到所述引线框架结构的导电裸片垫,在所述半导体裸片的第一导电特征与导电引线之间形成连接,及在所述半导体裸片的第二导电特征与所述磁性组合件的导电特征之间形成第二连接。所述方法还包含将所述导电裸片垫、所述导电支撑结构、所述半导体裸片、所述磁性组合件及所述导电引线的部分围封在封装结构中。
附图说明
图1是具有悬浮磁性组合件的经封装电子装置的仰视图。
图2是沿着图1的线2-2截取的经封装电子装置的部分截面端视图。
图3是沿着图1的线3-3截取的经封装电子装置的部分截面端视立面图。
图4是沿着图1的线4-4截取的经封装电子装置的部分截面端视图。
图5是图1到4的经封装电子装置的俯视图。
图6是图1到5的经封装电子装置的俯视透视图。
图7是制作电子装置的方法的流程图。
图8到13是根据图7的方法进行制作的经封装电子装置的部分截面端视立面图。
具体实施方式
在图式中,相似参考编号自始至终指代相似元件,且各种特征未必按比例绘制。在以下论述中且在权利要求书中,术语“包含(including)”、“包含(includes)”、“具有(having)”、“具有(has)”、“具有(with)”或其变体打算以与术语“包括(comprising)”类似的方式为包含性的,且因此应被解释为意指“包含,但不限于……”。此外,术语“耦合(couple)”或“耦合(couples)”打算包含间接或直接电连接或机械连接,或者其组合。举例来说,如果第一装置耦合到或与第二装置耦合,那么连接可通过直接电连接,或者通过经由一或多个介入装置及连接的间接电连接。
图1到6展示具有悬浮在导电支撑结构上的经层压磁性组合件的实例经封装电子装置100,所述导电支撑结构与集成半导体裸片及相关联导电裸片垫间隔开。实例装置100提供对称定位的磁性组合件以有助于经减少电场水平及经增强高耐压额定值,而不对制作期间的模具材料流产生不利影响,且为上文所描述的问题提供成本有效的可扩展解决方案。
图1展示实例装置100的仰视图,且图2到4展示沿着图1中的相应线2-2、3-3及4-4的部分截面及立面图。图5展示俯视图,且图6展示经封装电子装置100的俯视透视图。如图1中所展示,装置100包含引线框架结构,所述引线框架结构具有用于安装一或多个半导体裸片及经层压磁性组合件的物理上间隔开的导电特征。引线框架组合件可包含任何适合导电结构,例如铜、铝等。图1中的实例装置100包含附接到引线框架组合件的第一导电裸片垫104的第一半导体裸片102。某些实施方案可包含附接到单个导电裸片垫104的单个半导体裸片102。在其它实施方案中,装置100中可包含多个半导体裸片及相关联裸片垫。图1中的实例装置100包含附接到引线框架结构的第二导电裸片垫108的第二半导体裸片106。
经封装电子装置100也包含附接到引线框架组合件的导电支撑结构的经层压磁性组合件110。经层压磁性组合件110包含层压结构112中的经图案化导电特征111。在某些实施方案中,层压结构112可包含单个图案导电特征,举例来说,以形成电感器绕组。在其它实例中,一或多个经图案化导电特征可形成电容器、电阻器,或层压结构112中的其它无源组件。在所图解说明实例中,层压结构包含形成变压器的一次及二次绕组的多个导电特征。磁性组合件110也包含一或多个核心结构,以有助于结合经图案化导电特征111形成磁路。所图解说明实例包含第一(下部或底部)核心结构114(如图1中所见);以及第二(上部或顶部)核心结构200(图2及5中所见)。第一核心结构114附接到层压结构112的第一侧,且第二核心结构200附接到层压结构112的第二侧。在一个实例中,第一磁性核心结构114与第二核心结构200一样大。在另一实例中,第一磁性核心结构114比第二核心结构200大。在另一实例中,第一磁性核心结构114比第二核心结构200小。在一个实例中,磁性核心结构114、200中的一者或两者是使用环氧膏状粘合剂附接的经预制磁性核心。在另一实例中,磁性核心结构114、200中的一者或两者使用厚的磁性膏层制作。
在一个实例中,层压结构112是具有经图案化导电特征111的多层结构,所述经图案化导电特征形成无源变压器电子组件的部分。在一个实例中,第一经图案化导电特征111形成变压器一次绕组,第二经图案化导电特征形成第一变压器二次绕组,且另一经图案化导电特征形成第二二次绕组。在一个实例中,经图案化导电特征具有多层层压结构112的多个层上的组件,尽管并非所有可能的实施方案都需要。在一个实例中,个别一次及二次绕组的经图案化绕组匝在层压结构112的不同层上延伸,尽管并非所有可能的实施方案都需要。实例经图案化绕组特征包含层压结构112的个别层上的螺旋图案中的多个匝,尽管其它实施方案是可能的,例如单层上的单匝绕组结构。
上部核心结构200及下部核心结构114通过环氧树脂或其它适合附接结构及/或技术附接到层压结构112以形成磁耦合变压器设备。在其它实例中,可省略上部核心结构200或下部核心结构114中的一者,其中剩余核心结构为装置100的无源电子组件或组件提供磁性耦合。在其它变压器实例中,层压结构包含绕组111及单个二次绕组,且可省略另一二次绕组。在其它实例中,单个经图案化导电特征111可经提供以形成电感器的单个导电绕组,且电感器绕组经由磁性粘合剂层材料与一或多个核心结构磁耦合。在另一实例中,可构造无源电容器电子组件,其中层压结构112包含由多层层压结构的介电材料分离的第一及第二电容器板。
形成变压器一次及二次绕组的实例经图案化导电特征包含允许绕组互连到装置100的引脚或半导体裸片的导电端连接特征,例如用于经封装电子装置100中的接合线连接115、116、117及118。半导体裸片102及106包含柱、焊料凸块、导电着陆垫或可使用接合线115、116、117及118或通过使用任何适合电互连技术直接焊接而电互连到其它结构的其它导电特征。
经封装电子装置100也包含封装结构120,所述封装结构围封导电裸片垫104及108、半导体裸片102及106、磁性组合件110,以及引线框架结构的所有或部分其它导电特征。在一个实例中,封装结构120为或包含经模制材料,例如塑料。在另一实例中,封装结构120为或包含陶瓷材料。
实例装置100中的引线框架结构也包含导电支撑结构,所述导电支撑结构具有导电第一支撑部件121及导电第二支撑部件122。层压结构112附接到第一导电支撑部件121及第二导电支撑部件122的内部部分的底部侧或表面,如图2中最佳地展示。
引线框架结构进一步包含导电引线124、125、126、127、128、129、130、131、132、133、134、135、136、137、138及139。封装结构120围封导电支撑结构部件121、122,并围封导电引线124到139的内部部分。在一个实例中,导电引线124到139是从封装结构120向下且向外延伸的所谓鸥翼引线,如图2到4以及6中所展示。在其它实例,可使用不同类型及形状的导电引线。
如图1中最佳地展示,第一导电裸片垫104直接连接到导电引线124到139的第一组125。在所图解说明实例中,第一组包含单个引线125。在其它实例中,裸片垫104直接连接到多个导电引线。在实例装置100中,裸片垫104及引线125为单个连续金属结构,例如,铜或铝。
导电支撑结构121、122直接连接到导电引线的第二组127到131,以及132到136。此外,导电支撑结构121、122与引线框架结构的所有其它导电结构间隔开。在所图解说明实例中,第一导电支撑部件121直接连接到引线的第二组的第一群组127到131,且第一导电支撑部件121与引线框架结构的所有其它导电结构间隔开。在所图解说明实例中,第二组的第一群组包含多个引线127到131。在其它实例中,第二组的第一群组包含单个引线。在实例装置100中,第一导电支撑部件121及引线127到131为单个连续金属结构,例如,铜或铝。第二导电支撑部件122直接连接到引线124到139的第二组的第二群组132到136,且第二导电支撑部件122与引线框架结构的所有其它导电结构间隔开。在所图解说明实例中,第二组的第二群组包含多个引线132到136。在其它实例中,第二组的第二群组包含单个引线。在实例装置100中,第二导电支撑部件122及引线132到136为单个连续金属结构,例如,铜或铝。
第二导电裸片垫108直接连接到第三组导电引线,且第二导电裸片垫108与导电支撑结构121、122间隔开。在所图解说明实例中,第三组包含单个引线138。在其它实例中,第二裸片垫108直接连接到多个导电引线。在实例装置100中,第二裸片垫108及引线138为单个连续金属结构,例如,铜或铝。
图1到6中的实例经封装电子装置100包含具有高电压一次侧及较低电压二次侧的变压器隔离电路。在此实例中,高电压一次侧电路系统包含引线124到131、第一半导体裸片102、第一裸片垫104及第一支撑部件121。如图1、3、5及6中最佳地所见,一次电路系统也包含连接于半导体裸片102与第一导电引线126之间的第一接合线115,以及连接于半导体裸片102与磁性组合件110之间的第二接合线116。
低电压二次侧电路系统包含引线132至139、第二半导体裸片106、第二裸片垫108及第二支撑部件122。低电压二次侧电路系统也包含连接于第二半导体裸片106与导电引线124到139的第二导电引线137之间的第三接合线117,以及连接于第二半导体裸片106与磁性组合件110之间的第四接合线118。
装置100相对于经隔离一次及二次电路系统的耐压性能受到与一次及二次侧电路相关联的导电结构之间的分离距离影响。如图1及2中最佳地展示,第一导电支撑部件121与第二导电支撑部件122横向地间隔开(例如,沿着X方向)达距离140。此外,导电裸片垫104与108彼此间隔开达横向距离142(图1、3及4),第一裸片附接垫104与第一支撑部件121彼此间隔开(例如,沿着Y方向)达纵向距离144,且第二裸片附接垫106与第二支撑部件122彼此间隔开达纵向距离146。在一个实例中,距离144与146相同,尽管不是所有实施方案的严格要求。
当经层压磁性组合件110通过附接到横向地间隔开的支撑部件121及122而悬浮时,高电压电路与低电压电路彼此间隔开达横向距离140及142中的较小距离。这些距离大于在将经层压磁性组合件110替代地安装到裸片附接垫104或108中的一者的宽的延伸部分的情形下将产生的最小间隔距离。举例来说,如果低电压第二裸片垫108在负Y方向上向下且沿着负X方向横向地延伸以支撑经层压磁性组合件110,那么在经延伸裸片垫108与高电压引线127到131之间的横向(X方向)间隔将明显小于在实例装置100中的横向距离140及142中的较小距离。因此,与将集成磁性组件安装于裸片附接垫上的装置相比,装置100的耐压性能得到改进。
如图1到6中进一步所展示,封装结构120包含第一横向侧151及相对第二横向侧152。在此实例中,(高电压一次侧电路系统的)个别导电引线124到131的外部部分沿着第一侧151从封装结构120向外延伸,且(低电压二次侧电路系统的)个别导电引线132至139的外部部分从封装结构120的第二侧152向外延伸。此外,实例经层压磁性组合件110在第一横向侧151与第二横向侧152之间横向地居中。
如图2中最佳地展示,实例封装结构120包含顶部侧211及相对底部侧212。层压结构112与底部侧212间隔开达第一垂直(例如,Z方向)间隔距离201。层压结构112与顶部侧211间隔开达第二垂直间隔距离202。在一个实例中,距离201与202相等,且层压结构112在顶部侧211与底部侧212之间居中。在某些实例中,与非对称设计相比,垂直及横向居中有助于电路相对于经减小电场的经增强耐压性能。
现参考图7到13,图7展示用于制作例如图1到6的装置100的电子装置的方法700。图8到13展示根据方法700进行制作的实例经封装电子装置100。方法700包含在701处制作经层压磁性组合件。在某些实施方案中,单独组装磁性组合件且将其作为输入提供到方法700。
在所图解说明实例中,在701处的磁性组合件包含在702处将底部磁性薄板附接在层压结构的背侧上。图8展示其中执行附接工艺800(即将第一(下部或底部)核心结构114附接到实例层压结构112的底部侧)的一个实例。层压结构112可为具有例如电感器或变压器绕组的一或多个图案导电特征111的任何适合单层或多层叠层。图案导电特征111继而可通过例如将导电材料丝网印刷于层压层上的任何适合处理来形成。层压结构112可包含一或多个接合步骤以将层压层或薄板彼此接合以形成层压结构112。在一个实例中,核心结构114为磁性薄板结构,尽管并非所有可能的实施方案都需要。
附接工艺800可包含将环氧树脂或其它粘合剂沉积到层压结构的底部表面上及/或核心结构114的表面上。在一个实例中,粘合剂为印刷磁性油墨环氧树脂,尽管在其它实例中可使用非磁性粘合剂。附接工艺800也包含使核心结构114与层压结构111的底部侧接触及/或与形成于其上的环氧树脂接触。在一个实例中,附接工艺800还包含任何必要固化步骤(例如,热、光学、紫外光(UV)固化等)。
实例方法700在704处以将顶部磁性薄板附接在层压结构的前侧上继续。图9展示其中执行第二附接工艺900(即将第二(上部或顶部)核心结构200附接到层压结构112的第二侧)的一个实例。附接工艺900可为与用于将第一核心结构114附接到层压结构112的第一附接工艺800相同或类似的工艺。
在706处,方法700进一步包含单个化磁性组合件。在一个实例中,磁性组合件工艺用于同时制作多个经层压磁性组合件,例如使用单个大的层压结构112,并将一或多个核心结构114、200附接到其相对侧。图10展示其中从最初单一结构划片或切割此类大的层压结构112以单个化或分离个别经层压磁性组合件的一个实例。在图10的实例中执行单个化工艺1000,所述单个化工艺举例来说使用锯片、蚀刻、激光切割等从开始的单一结构单个化或分离多个经层压磁性组合件。
方法700在708处以提供引线框架结构继续,所述引线框架结构包含导电引线、一或多个导电裸片垫、一组导电引线,及导电支撑结构。在一个实施方案中,引线框架结构提供于胶粘带或其它粘合剂载体上,其中各种构成结构以预定相对布置组装以有助于方法700中的后续组装步骤。
如上文所论述,在一个实例中,导电支撑结构直接连接到一组引线且与引线框架结构的所有其它导电结构间隔开。在上文图1到6的实例中,引线框架结构包含导电特征104、108、121、122,以及124到139。在此实例中,各种导电特征通过形成为例如连续铜或铝结构的单个单一结构而彼此直接连接。在一个实例中,这些连续导电结构在708处相对于彼此以预定布置布置于粘合剂载体上。
在上文图1的实例中,第一导电裸片垫104连接到导电引线124到139的第一组125,且导电支撑结构连接到导电引线的第二组127到131、132到136,且与引线框架结构的所有其它导电结构间隔开。在图1的实例中,导电支撑结构包含第一导电支撑部件121及第二导电支撑部件122。第一导电支撑部件121直接连接到引线的第二组的第一群组127到131,且第一导电支撑部件121与引线框架结构的所有其它导电结构间隔开。而且,如图1中所展示,实例第二导电支撑部件122直接连接到引线的第二组的第二群组132到136,且第二导电支撑部件122与引线框架结构的所有其它导电结构间隔开。在包含的情况下,第二导电裸片垫108直接连接到第三组导电引线(例如,图1中的单个引线138),且第二导电裸片垫108与导电支撑结构121、122间隔开。
方法700在710处以将磁性组合件附接到导电支撑结构(例如,图1中的第一支撑部件121及第二支撑部件122)继续。图11展示其中执行附接工艺1100(即将磁性组合件110的层压结构112附接到第一导电支撑部件121及第二导电支撑部件122的对应表面)的一个实例。可使用任何适合附接工艺1100,例如施加粘合剂,连结组件,以及任何必要固化。在另一实例中,层压结构112的导电特征可焊接到导电支撑部件121及122。
工艺700在图7中712处以将一或多个半导体裸片附接到对应裸片附接垫继续。图12展示其中执行裸片附接工艺1200(即将第一半导体裸片102附接到第一裸片附接垫104(例如,其中裸片附接垫104是包含引线125的一个连续导电结构))的一个实例。在所图解说明实例中,工艺1200还将第二半导体裸片106附接到对应第二裸片附接垫108(例如,也包含引线138的一个连续导电结构)。
实例方法700也包含714处的线接合或其它互连处理。图13展示其中执行线接合工艺1300(即在半导体裸片或裸片与磁性组合件110的一或多个导电引线或导电特征之间形成连接)的一个实例。在实例装置100中,连接工艺1300包含在第一半导体裸片102的第一导电特征与导电引线126之间形成第一接合线连接115,在第一半导体裸片102的第二导电特征与磁性组合件110的导电特征之间形成第二接合线连接116。实例工艺1300还包含在第二半导体裸片106的第一导电特征与导电引线137之间形成第三接合线连接117,及在第二半导体裸片106的第二导电特征与磁性组合件110的第二导电特征之间形成第四接合线连接118。对于特定设计,可在714处进行其它连接,举例来说,以将磁性组合件110的多个二次绕组及一个一次绕组连接到半导体裸片102、106中的一或多者的各种导电特征,及/或连接于半导体裸片102、106之间,及/或连接于装置100的半导体裸片102、106与各种导电引线之间等。
不像其中层压线接合垫可借助底部磁性核心结构支撑于固体裸片附接垫上的其它磁性组合件支撑技术,实例装置100提供磁性组合件110到导电支撑结构的悬浮附接,这有助于装置100的高电压与低电压域特征之间的经增加间隔,及在装置100的操作及制造测试期间的电场水平的对应减小。在某些实例中,714处的线接合或其它互连处理可使用支撑结构来执行以在接合线附接期间为磁性组合件110的一或多个特征提供机械结构支撑。在一个实例中,磁性核心结构114、200中的一者或两者可在接合线焊接操作期间借助定制接合线夹持工具(未展示)来支撑。在一个实例中,接合线夹持工具可包含用以支撑延伸超出经支撑磁性核心结构的层压接合垫区的腔。
方法700在716处以形成最终封装结构继续。在一个实例中,716处的封装包含执行模制工艺(未展示),所述模制工艺使封装结构122形成为靠近导电裸片垫104、108,导电支撑结构部件121、122,半导体裸片102、106,磁性组合件110及导电引线124到139的部分。上文图1到6展示在图7中716处形成的实例经模制塑料封装结构120。在另一实例中,可在716处形成陶瓷封装结构。在图7中718处,可执行其它后端处理,例如形式修剪等。
所描述经封装电子装置100及制作方法700通过以对称配置为磁性组合件110提供悬浮安装来解决非对称经层压磁性组合件中的问题。在所图解说明实例中,层压结构112在封装结构120内垂直且横向地居中,且支撑部件121及122有助于经封装电子装置100内高电压与低电压域之间的经增加间隔。所揭示实例的支撑结构还减轻模具填充与集成磁体的经增加堆叠高度相关联的特征。所描述装置及方法也可针对不同设计而扩展,不同于在非对称裸片附接垫安装方法中尝试增加特征间隔。
修改在所描述实施例中为可能的,且其它实施例在权利要求书的范围内为可能的。
Claims (20)
1.一种经封装电子装置,其包括:
引线框架结构,其包含:
多个导电引线,
导电裸片垫,其直接连接到所述导电引线的第一组,及
导电支撑结构,其直接连接到所述导电引线的第二组,且与所述引线框架结构的所有其它导电结构间隔开;
半导体裸片,其附接到所述导电裸片垫;
磁性组合件,其附接到所述导电支撑结构;及
封装结构,其围封所述导电裸片垫、所述导电支撑结构、所述半导体裸片、所述磁性组合件及所述导电引线的部分。
2.根据权利要求1所述的经封装电子装置,
其中所述引线框架结构进一步包含第二导电裸片垫,所述第二导电裸片垫直接连接到所述导电引线的第三组,且与所述导电支撑结构间隔开;且
其中所述经封装电子装置进一步包含第二半导体裸片,所述第二半导体裸片附接到所述第二导电裸片垫。
3.根据权利要求2所述的经封装电子装置,其进一步包括:
第一接合线,其连接于所述半导体裸片与所述导电引线的第一导电引线之间;
第二接合线,其连接于所述半导体裸片与所述磁性组合件之间;
第三接合线,其连接于所述第二半导体裸片与所述导电引线的第二导电引线之间;及
第四接合线,其连接于所述第二半导体裸片与所述磁性组合件之间。
4.根据权利要求2所述的经封装电子装置,
其中所述导电支撑结构包含:
第一导电支撑部件,其直接连接到所述导电引线的所述第二组的第一群组,且与所述引线框架结构的所有其它导电结构间隔开,及
第二导电支撑部件,其直接连接到所述导电引线的所述第二组的第二群组,且与所述引线框架结构的所有其它导电结构间隔开;且
其中所述磁性组合件附接到所述第一导电支撑部件及所述第二导电支撑部件。
5.根据权利要求4所述的经封装电子装置,
其中所述磁性组合件包含:
层压结构,其包含形成无源电子组件的一部分的经图案化导电特征,
第一核心结构,其附接到所述层压结构的第一侧,及
第二核心结构,其附接到所述层压结构的第二侧;且
其中所述层压结构附接到所述第一导电支撑部件及所述第二导电支撑部件。
6.根据权利要求4所述的经封装电子装置,
其中所述封装结构包含第一横向侧及相对第二横向侧;
其中所述个别导电引线的部分沿着所述第一横向侧及所述第二横向侧中的对应一者从所述封装结构向外延伸;且
其中所述磁性组合件在所述第一横向侧与所述第二横向侧之间居中。
7.根据权利要求2所述的经封装电子装置,
其中所述封装结构包含第一横向侧及相对第二横向侧;
其中所述个别导电引线的部分沿着所述第一横向侧及所述第二横向侧中的对应一者从所述封装结构向外延伸;且
其中所述磁性组合件在所述第一横向侧与所述第二横向侧之间居中。
8.根据权利要求1所述的经封装电子装置,
其中所述导电支撑结构包含:
第一导电支撑部件,其直接连接到所述导电引线的所述第二组的第一群组,且与所述引线框架结构的所有其它导电结构间隔开,及
第二导电支撑部件,其直接连接到所述导电引线的所述第二组的第二群组,且与所述引线框架结构的所有其它导电结构间隔开;且
其中所述磁性组合件附接到所述第一导电支撑部件及所述第二导电支撑部件。
9.根据权利要求1所述的经封装电子装置,
其中所述磁性组合件包含:
层压结构,其包含形成无源电子组件的一部分的经图案化导电特征,
第一核心结构,其附接到所述层压结构的第一侧,及
第二核心结构,其附接到所述层压结构的第二侧;且
其中所述层压结构附接到所述导电支撑结构。
10.根据权利要求1所述的经封装电子装置,
其中所述封装结构包含第一横向侧及相对第二横向侧;
其中所述个别导电引线的部分沿着所述第一横向侧及所述第二横向侧中的对应一者从所述封装结构向外延伸;且
其中所述磁性组合件在所述第一横向侧与所述第二横向侧之间居中。
11.根据权利要求1所述的经封装电子装置,
其中所述封装结构包含顶部侧及相对底部侧;
其中所述磁性组合件包含层压结构,所述层压结构包含形成无源电子组件的一部分的经图案化导电特征;且
其中所述层压结构在所述顶部侧与所述底部侧之间居中。
12.一种装置,其包括:
导电裸片垫,其直接连接到引线框架结构的导电引线的第一组;
半导体裸片,其附接到所述导电裸片垫;
导电支撑结构,其直接连接到导电引线的第二组,且与所述引线框架结构的所有其它导电结构间隔开;
磁性组合件,其包含附接到所述导电支撑结构的层压结构;及
经模制封装结构,其围封所述导电裸片垫、所述导电支撑结构、所述半导体裸片、所述磁性组合件及所述导电引线的部分,所述经模制封装结构包含顶部侧及相对底部侧,其中所述层压结构在所述顶部侧与所述底部侧之间居中。
13.根据权利要求12所述的装置,
其中所述导电支撑结构包含:
第一导电支撑部件,其直接连接到所述导电引线的所述第二组的第一群组,且与所述引线框架结构的所有其它导电结构间隔开,及
第二导电支撑部件,其直接连接到所述导电引线的所述第二组的第二群组,且与所述引线框架结构的所有其它导电结构间隔开;且
其中所述层压结构附接到所述第一导电支撑部件及所述第二导电支撑部件。
14.根据权利要求12所述的装置,
其中所述封装结构包含第一横向侧及相对第二横向侧;
其中所述个别导电引线的部分沿着所述第一横向侧及所述第二横向侧中的对应一者从所述封装结构向外延伸;且
其中所述磁性组合件在所述第一横向侧与所述第二横向侧之间居中。
15.一种用于制作电子装置的方法,所述方法包括:
提供引线框架结构,所述引线框架结构包含:导电裸片垫,其连接到导电引线的第一组;及导电支撑结构,其连接到所述导电引线的第二组且与所述引线框架结构的所有其它导电结构间隔开;
将磁性组合件附接到所述导电支撑结构;
将半导体裸片附接到所述导电裸片垫;
在所述半导体裸片的第一导电特征与所述导电引线的第一导电引线之间形成第一连接,且在所述半导体裸片的第二导电特征与所述磁性组合件的导电特征之间形成第二连接;及
将所述导电裸片垫、所述导电支撑结构、所述半导体裸片、所述磁性组合件及所述导电引线的部分围封在封装结构中。
16.根据权利要求15所述的方法,其进一步包括:
将第二半导体裸片附接到第二导电裸片垫,所述第二导电裸片垫与所述引线框架结构的所述导电支撑结构间隔开;
在所述第二半导体裸片的第一导电特征与所述导电引线中的第二者之间形成第三连接,且在所述第二半导体裸片的第二导电特征与所述磁性组合件的第二导电特征之间形成第四连接。
17.根据权利要求15所述的方法,其中所述磁性组合件包含具有形成无源电子组件的一部分的经图案化导电特征的层压结构;且其中将所述磁性组合件附接到所述导电支撑结构包含将所述层压结构附接到所述导电支撑结构。
18.根据权利要求17所述的方法,其中所述封装结构包含顶部侧及相对底部侧;且其中所述层压结构在所述顶部侧与所述底部侧之间居中。
19.根据权利要求17所述的方法,其中所述封装结构包含第一横向侧及相对第二横向侧;其中所述个别导电引线的部分沿着所述第一横向侧及所述第二横向侧中的对应一者从所述封装结构向外延伸;且其中所述磁性组合件在所述第一横向侧与所述第二横向侧之间居中。
20.根据权利要求17所述的方法,
其中所述导电支撑结构包含:
第一导电支撑部件,其直接连接到所述导电引线的所述第二组的第一群组,且与所述引线框架结构的所有其它导电结构间隔开,及
第二导电支撑部件,其直接连接到所述导电引线的所述第二组的第二群组,且与所述引线框架结构的所有其它导电结构间隔开;且
其中将所述磁性组合件附接到所述导电支撑结构包含将所述层压结构附接到所述第一导电支撑部件及所述第二导电支撑部件。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/236,730 | 2018-12-31 | ||
US16/236,730 US11482477B2 (en) | 2018-12-31 | 2018-12-31 | Packaged electronic device with suspended magnetic subassembly |
PCT/US2019/066729 WO2020142199A1 (en) | 2018-12-31 | 2019-12-17 | Packaged electronic device with suspended magnetic subassembly |
Publications (1)
Publication Number | Publication Date |
---|---|
CN112868096A true CN112868096A (zh) | 2021-05-28 |
Family
ID=71124113
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201980069386.2A Pending CN112868096A (zh) | 2018-12-31 | 2019-12-17 | 具有悬浮磁性子组合件的经封装电子装置 |
Country Status (4)
Country | Link |
---|---|
US (2) | US11482477B2 (zh) |
JP (1) | JP2022517550A (zh) |
CN (1) | CN112868096A (zh) |
WO (1) | WO2020142199A1 (zh) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11088055B2 (en) * | 2018-12-14 | 2021-08-10 | Texas Instruments Incorporated | Package with dies mounted on opposing surfaces of a leadframe |
US10840216B2 (en) * | 2019-03-05 | 2020-11-17 | Cerebras Systems Inc. | Systems and methods for powering an integrated circuit having multiple interconnected die |
US20210043466A1 (en) | 2019-08-06 | 2021-02-11 | Texas Instruments Incorporated | Universal semiconductor package molds |
US11605602B2 (en) * | 2020-01-13 | 2023-03-14 | Juniper Networks, Inc. | Apparatus, system, and method for increased current distribution on high-density circuit boards |
US11329025B2 (en) * | 2020-03-24 | 2022-05-10 | Texas Instruments Incorporated | Multi-chip package with reinforced isolation |
CN116783700A (zh) * | 2020-12-18 | 2023-09-19 | 罗姆股份有限公司 | 半导体器件 |
US11791249B2 (en) * | 2021-10-29 | 2023-10-17 | Texas Instruments Incorporated | Thermally enhanced isolated power converter package |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5963028A (en) * | 1997-08-19 | 1999-10-05 | Allegro Microsystems, Inc. | Package for a magnetic field sensing device |
WO2006074477A2 (en) | 2005-01-10 | 2006-07-13 | Ixys Corporation | Integrated packaged device having magnetic components |
US7868431B2 (en) | 2007-11-23 | 2011-01-11 | Alpha And Omega Semiconductor Incorporated | Compact power semiconductor package and method with stacked inductor and integrated circuit die |
US9035422B2 (en) * | 2013-09-12 | 2015-05-19 | Texas Instruments Incorporated | Multilayer high voltage isolation barrier in an integrated circuit |
US10992346B2 (en) * | 2014-03-26 | 2021-04-27 | Nxp Usa, Inc. | Systems and devices with common mode noise suppression structures and methods |
US11226211B2 (en) | 2014-09-08 | 2022-01-18 | Texas Instruments Incorporated | Inductive position detection |
US9759580B2 (en) | 2015-08-27 | 2017-09-12 | Texas Instruments Incorporated | Position sensor |
US10497506B2 (en) | 2015-12-18 | 2019-12-03 | Texas Instruments Incorporated | Methods and apparatus for isolation barrier with integrated magnetics for high power modules |
US20170194088A1 (en) | 2015-12-30 | 2017-07-06 | Texas Instruments Incorporated | Isolation Transformer Topology |
US10396016B2 (en) | 2016-12-30 | 2019-08-27 | Texas Instruments Incorporated | Leadframe inductor |
-
2018
- 2018-12-31 US US16/236,730 patent/US11482477B2/en active Active
-
2019
- 2019-12-17 WO PCT/US2019/066729 patent/WO2020142199A1/en active Application Filing
- 2019-12-17 JP JP2021538382A patent/JP2022517550A/ja active Pending
- 2019-12-17 CN CN201980069386.2A patent/CN112868096A/zh active Pending
-
2022
- 2022-09-27 US US17/954,122 patent/US20230022572A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230022572A1 (en) | 2023-01-26 |
JP2022517550A (ja) | 2022-03-09 |
WO2020142199A1 (en) | 2020-07-09 |
US11482477B2 (en) | 2022-10-25 |
US20200211939A1 (en) | 2020-07-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US20230022572A1 (en) | Packaged electronic device with suspended magnetic subassembly | |
US20200211961A1 (en) | Transformer guard trace | |
US8110915B2 (en) | Open cavity leadless surface mountable package for high power RF applications | |
US10154593B2 (en) | Electronic assembly group and method for producing the same | |
KR102642913B1 (ko) | 적층 전자부품 및 그 제조방법 | |
US11948721B2 (en) | Packaged isolation barrier with integrated magnetics | |
US20140306791A1 (en) | Power converter | |
KR20140082355A (ko) | 인덕터 및 그 제조방법 | |
CN117914129A (zh) | 带电感器模块的功率半导体系统和制造电感器模块和带电感器模块的功率半导体系统的方法 | |
US10650957B1 (en) | Additive deposition low temperature curable magnetic interconnecting layer for power components integration | |
US11967566B2 (en) | Isolated transformer with integrated shield topology for reduced EMI | |
WO2022020801A1 (en) | Integrated magnetic assembly | |
US20220415829A1 (en) | Transformer design with balanced interwinding capacitance for improved emi performance | |
CN106935376B (zh) | 变压器及开关电源 | |
US11728289B2 (en) | Integrated magnetic assembly with conductive field plates | |
US20230187121A1 (en) | Integrated high voltage electronic device with high relative permittivity layers | |
CN113474860A (zh) | 具有用于降低的emi的集成屏蔽拓扑结构的隔离变压器 | |
TWI833448B (zh) | 具有變壓器的電子結構 | |
US11908886B2 (en) | Power converter embodied in a semiconductor substrate member | |
US10506717B2 (en) | Inductor component and method of manufacturing inductor component | |
US20240038429A1 (en) | Stacked magnetic compound molded integrated isolation transformer | |
US20230094556A1 (en) | Integrated semiconductor device isolation package | |
CN117480579A (zh) | 包括通风通道和多层绕组的嵌入式磁组件设备 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |