JP2022191068A - 表示装置 - Google Patents

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Abstract

【課題】好適な表示特性を実現することができる表示装置を提供する。【解決手段】表示装置は、基板と、基板に設けられた複数の画素と、複数の画素に設けられた複数の実装電極及び複数の発光素子と、基板の表示領域の中央部に設けられた第１領域と、基板の表示領域で、第１領域よりも基板の外縁側に設けられた第２領域と、を有し、第１領域の１つの画素が有する複数の実装電極の数と、第２領域の１つの画素が有する複数の実装電極の数は同じであり、第１領域の１つの画素が有する複数の発光素子の数は、第２領域の１つの画素が有する複数の発光素子の数よりも多い。【選択図】図２

Description

本発明は、表示装置に関する。
表示素子として微小サイズの発光ダイオード（マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ））を用いた表示装置が注目されている（例えば、特許文献１参照）。特許文献１では、発光色及び発光効率が異なる複数のマイクロＬＥＤを備えた表示装置について記載されている。特許文献２では、ＶＲ（バーチャル・リアリティ：Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）を実現するＨＭＤ（ヘッドマウントディスプレイ：Ｈｅａｄ Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ）に用いられる表示装置について記載されている。特許文献２には、ＨＭＤの領域ごとにマイクロＬＥＤの配置密度を異ならせる技術が記載されている。
国際公開第２０２０／２０２７６６号 米国特許第１０４５３８２８号明細書
ＶＲ用の表示装置では、観察者の没入感が重要になるため、視野の中心付近は表示の色ムラおよび精細度が重要な要素となる。すなわち、ＶＲ用の表示装置では領域ごとに要求される表示特性が異なり、表示の冗長性を確保することが要求される。特許文献２では、マイクロＬＥＤの配置密度を異ならせる具体的な構成について記載されていない。
本発明は、好適な表示特性を実現することができる表示装置を提供することを目的とする。
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、複数の前記画素に設けられた複数の実装電極及び複数の発光素子と、前記基板の表示領域の中央部に設けられた第１領域と、前記基板の前記表示領域で、前記第１領域よりも前記基板の外縁側に設けられた第２領域と、を有し、前記第１領域の１つの前記画素が有する複数の前記実装電極の数と、前記第２領域の１つの前記画素が有する複数の前記実装電極の数は同じであり、前記第１領域の１つの前記画素が有する複数の前記発光素子の数は、前記第２領域の１つの前記画素が有する複数の前記発光素子の数よりも多い。
本発明の一態様の表示装置は、基板と、前記基板に設けられた複数の画素と、前記基板の表示領域の中央部に設けられた第１領域と、前記基板の前記表示領域で、前記第１領域よりも前記基板の外縁側に設けられた第２領域と、を有し、前記第１領域で、１つの前記画素は、第１発光素子と、前記第１発光素子と同色の光を出射し、かつ、前記第１発光素子と異なるピーク発光波長を有する第２発光素子と、を備え、前記第２領域の１つの前記画素は、前記第１発光素子及び前記第２発光素子と同色の光を出射する第３発光素子を備え、複数の前記第３発光素子の発光波長ばらつきは、複数の前記第１発光素子の発光波長ばらつきよりも大きい。
図１は、実施形態に係る表示装置を模式的に示す平面図である。 図２は、複数の画素を示す平面図である。 図３は、画素回路を示す回路図である。 図４は、図２のＩＶ－ＩＶ’断面図である。 図５は、第１発光素子及び第２発光素子の波長ばらつきを示す表である。 図６は、第１発光素子及び第２発光素子の、光の相対放射強度と、波長との関係を模式的に示すグラフである。 図７は、第１領域、第２領域及び第３領域間の各発光素子の波長ばらつきを示す表である。 図８は、実施形態に係る表示装置の、リペア方法を説明するための説明図である。 図９は、実施形態に係る表示装置の製造方法を説明するためのフローチャートである。
本発明を実施するための形態（実施形態）につき、図面を参照しつつ詳細に説明する。以下の実施形態に記載した内容により本発明が限定されるものではない。また、以下に記載した構成要素には、当業者が容易に想定できるもの、実質的に同一のものが含まれる。さらに、以下に記載した構成要素は適宜組み合わせることが可能である。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
本明細書及び特許請求の範囲において、ある構造体の上に他の構造体を配置する態様を表現するにあたり、単に「上に」と表記する場合、特に断りの無い限りは、ある構造体に接するように、直上に他の構造体を配置する場合と、ある構造体の上方に、さらに別の構造体を介して他の構造体を配置する場合との両方を含むものとする。
（実施形態）
図１は、実施形態に係る表示装置を模式的に示す平面図である。本実施形態に係る表示装置１は、例えば、観察者の頭部に装着してＶＲ（Ｖｉｒｔｕａｌ Ｒｅａｌｉｔｙ）を実現するＨＭＤ（Ｈｅａｄ Ｍｏｕｎｔｅｄ Ｄｉｓｐｌａｙ）に適用される表示装置である。なお、表示装置１は、ＶＲを表示するためのＨＭＤに限らず、ＡＲ（Ａｕｇｍｅｎｔｅｄ Ｒｅａｌｉｔｙ）、ＭＲ（Ｍｉｘｅｄ Ｒｅａｌｉｔｙ）等の映像を表示するためのＨＭＤであってもよい。
図１に示すように、表示装置１は、アレイ基板２と、画素ＰＸと、駆動回路１２と、駆動ＩＣ（Integrated Circuit）２１０と、カソード配線６０と、を含む。アレイ基板２は、各画素ＰＸを駆動するための駆動回路基板であり、バックプレーン又はアクティブマトリクス基板とも呼ばれる。アレイ基板２は、基板２１、複数のトランジスタ、複数の容量及び各種配線等を有する。
図１に示すように、表示装置１は、表示領域ＡＡと、周辺領域ＧＡとを有する。表示領域ＡＡは、複数の画素ＰＸと重なって配置され、画像を表示する領域である。周辺領域ＧＡは、複数の画素ＰＸと重ならない領域であり、表示領域ＡＡの外側に配置される。
複数の画素ＰＸは、基板２１の表示領域ＡＡにおいて、第１方向Ｄｘ及び第２方向Ｄｙに配列される。なお、第１方向Ｄｘ及び第２方向Ｄｙは、基板２１の表面に対して平行な方向である。第１方向Ｄｘは、第２方向Ｄｙと直交する。ただし、第１方向Ｄｘは、第２方向Ｄｙと直交しないで交差してもよい。第３方向Ｄｚは、第１方向Ｄｘ及び第２方向Ｄｙと直交する方向である。第３方向Ｄｚは、例えば、基板２１の法線方向に対応する。なお、以下、平面視とは、第３方向Ｄｚから見た場合の位置関係を示す。
実施形態の表示装置１において、表示領域ＡＡは、第１領域ＡＡｓ１と、第２領域ＡＡｓ２と、第３領域ＡＡｓ３と、を含む。第１領域ＡＡｓ１は、表示領域ＡＡの中央部に位置し、ＶＲ用のＨＭＤにおいて視野の中心に位置する領域である。第２領域ＡＡｓ２は、第１領域ＡＡｓ１よりも基板２１の外縁側に位置し、第１領域ＡＡｓ１を囲んで設けられる。第３領域ＡＡｓ３は、第２領域ＡＡｓ２よりも基板２１の外縁側に位置し、第１領域ＡＡｓ１及び第２領域ＡＡｓ２を囲んで設けられる。第３領域ＡＡｓ３は、表示領域ＡＡの周縁に位置する領域である。
言い換えると、表示領域ＡＡの中央部から外縁側に向かって、第１領域ＡＡｓ１、第２領域ＡＡｓ２、第３領域ＡＡｓ３の順に並んで配置される。第２領域ＡＡｓ２及び第３領域ＡＡｓ３は、それぞれ環状に形成される。
なお、図１に示す第１領域ＡＡｓ１、第２領域ＡＡｓ２及び第３領域ＡＡｓ３の配置、、幅、面積等は、理解を容易にするために強調して示している。第１領域ＡＡｓ１、第２領域ＡＡｓ２及び第３領域ＡＡｓ３は、表示装置１に要求される表示特性（精細度、色ムラ等）に応じて適宜変更することができる。例えば、第２領域ＡＡｓ２及び第３領域ＡＡｓ３は、環状に限定されず、第１領域ＡＡｓ１の少なくとも１辺に沿って設けられた領域であってもよい。また、図１では、画素ＰＸを表示領域ＡＡの一部のみ示しているが、画素ＰＸは第１領域ＡＡｓ１、第２領域ＡＡｓ２及び第３領域ＡＡｓ３に亘ってマトリクス状に配置される。
駆動回路１２は、駆動ＩＣ２１０から引き出される配線を経由して供給される各種制御信号に基づいて複数のゲート線（例えば、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８（図３参照））を駆動する回路である。駆動回路１２は、複数のゲート線を順次又は同時に選択し、選択されたゲート線にゲート駆動信号を供給する。これにより、駆動回路１２は、ゲート線に接続された複数の画素ＰＸを選択する。
駆動ＩＣ２１０は、表示装置１の表示を制御する回路である。駆動ＩＣ２１０からは複数の画素ＰＸへ向かって複数の配線が引き出されている（例えば、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４（図３参照））。駆動ＩＣ２１０は、基板２１の周辺領域ＧＡにＣＯＧ（Ｃｈｉｐ Ｏｎ Ｇｌａｓｓ）として実装される。これに限定されず、駆動ＩＣ２１０は、基板２１の周辺領域ＧＡに接続されたフレキシブルプリント基板やリジット基板の上に実装されてもよい。
カソード配線６０は、基板２１の周辺領域ＧＡに設けられる。カソード配線６０は、表示領域ＡＡの複数の画素ＰＸ及び周辺領域ＧＡの駆動回路１２を囲んで設けられる。複数の発光素子３のカソードは、共通のカソード配線６０に接続され、固定電位（例えば、グランド電位）が供給される。より具体的には、発光素子３のカソード電極３２（図４参照）は、アレイ基板２に形成された対向カソード電極２２（図４参照）を介して、カソード配線６０に接続される。
図２は、複数の画素を示す平面図である。図２は、図１の一点鎖線で示す領域ＡＡｔについて、第１領域ＡＡｓ１、第２領域ＡＡｓ２及び第３領域ＡＡｓ３の画素ＰＸを拡大して示す模式図である。図２に示すように、１つの画素ＰＸは、複数の副画素ＳＰＸを含む。例えば、画素ＰＸは、副画素ＳＰＸ－Ｒと、副画素ＳＰＸ－Ｇと、副画素ＳＰＸ－Ｂと、を有する。副画素ＳＰＸ－Ｒは、第１色としての原色の赤色を表示する。副画素ＳＰＸ－Ｇは、第２色としての原色の緑色を表示する。副画素ＳＰＸ－Ｂは、第３色としての原色の青色を表示する。図２に示すように、１つの画素ＰＸにおいて、第１方向Ｄｘで、副画素ＳＰＸ－Ｒ、副画素ＳＰＸ－Ｇ及び副画素ＳＰＸＢはこの順で並ぶ。なお、第１色、第２色、第３色は、それぞれ赤色、緑色、青色に限られず、補色などの任意の色を選択することができる。以下において、副画素ＳＰＸ－Ｒと、副画素ＳＰＸ－Ｇと、副画素ＳＰＸ－Ｂと、をそれぞれ区別する必要がない場合、単に副画素ＳＰＸという。
副画素ＳＰＸは、それぞれ発光素子３と、実装電極２４と、を有する。表示装置１は、副画素ＳＰＸ－Ｒ、副画素ＳＰＸ－Ｇ及び副画素ＳＰＸ－Ｂにおいて、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる光を出射することで画像を表示する。発光素子３は、平面視で、３μｍ以上、３００μｍ以下程度の大きさを有する無機発光ダイオード（ＬＥＤ：Light Emitting Diode）チップであり、マイクロＬＥＤ（ｍｉｃｒｏ ＬＥＤ）と呼ばれる。各画素にマイクロＬＥＤを備える表示装置１は、マイクロＬＥＤ表示装置とも呼ばれる。なお、マイクロＬＥＤのマイクロは、発光素子３の大きさを限定するものではない。
本実施形態では、第１領域ＡＡｓ１、第２領域ＡＡｓ２及び第３領域ＡＡｓ３の各領域で、発光素子３の数、配置密度、特性（ピーク発光波長及び発光波長ばらつき）が異なる。第１領域ＡＡｓ１では、副画素ＳＰＸ－Ｒは、３つの実装電極２４と、第１発光素子３Ｒ－１と、第２発光素子３Ｒ－２と、を有する。第１発光素子３Ｒ－１と、第２発光素子３Ｒ－２と、は同色（赤色）の光を出射する。副画素ＳＰＸ－Ｇは、３つの実装電極２４と、第１発光素子３Ｇ－１と、第２発光素子３Ｇ－２と、を有する。第１発光素子３Ｇ－１と、第２発光素子３Ｇ－２とは、同色（緑色）の光を出射する。副画素ＳＰＸ－Ｂは、３つの実装電極２４と、第１発光素子３Ｂ－１と、第２発光素子３Ｂ－２と、を有する。第１発光素子３Ｂ－１と、第２発光素子３Ｂ－２とは、同色（青色）の光を出射する。第１発光素子３Ｒ－１、３Ｇ－１、３Ｂ－１は、この順で第１方向Ｄｘに並んで配置される。第２発光素子３Ｒ－２、３Ｇ－２、３Ｂ－２は、この順で第１方向Ｄｘに並んで配置され、第２方向Ｄｙで第１発光素子３Ｒ－１、３Ｇ－１、３Ｂ－１とそれぞれ隣り合う。
第１領域ＡＡｓ１では、３つの副画素ＳＰＸからなる１つの画素ＰＸは、９つの実装電極２４と、３つの第１発光素子３Ｒ－１、３Ｇ－１、３Ｂ－１と、３つの第２発光素子３Ｒ－２、３Ｇ－２、３Ｂ－２とを有する。１つの画素ＰＸで、実装電極２４はマトリクス状に配列される。９つの実装電極２４のうち、６つの実装電極２４に発光素子３が実装され、３つの実装電極２４には発光素子３が実装されていない。
なお、以下の説明において、実装電極２４のうち、発光素子３が実装されていないものを実装電極２４Ｓと表す。また、第１発光素子３Ｒ－１、３Ｇ－１、３Ｂ－１を区別して説明する必要が無い場合には、単に第１発光素子３－１と表す。第２発光素子３Ｒ－２、３Ｇ－２、３Ｂ－２を区別して説明する必要が無い場合には、単に第２発光素子３－２と表す。第３発光素子３Ｒ－３、３Ｇ－３、３Ｂ－３及び第４発光素子３Ｒ－４、３Ｇ－４、３Ｂ－４も、それぞれ第３発光素子３－３、第４発光素子３－４と表す場合がある。
第２領域ＡＡｓ２では、副画素ＳＰＸ－Ｒは、３つの実装電極２４と、１つの第３発光素子３Ｒ－３と、を有する。副画素ＳＰＸ－Ｇは、３つの実装電極２４と、１つの第３発光素子３Ｇ－３と、を有する。副画素ＳＰＸ－Ｂは、３つの実装電極２４と、１つの第３発光素子３Ｂ－３と、を有する。第３発光素子３Ｒ－３、３Ｇ－３、３Ｂ－３は、この順で第１方向Ｄｘに並んで配置される。第３発光素子３Ｒ－３、３Ｇ－３、３Ｂ－３は、それぞれ第１発光素子３Ｒ－１、３Ｇ－１、３Ｂ－１と同色の光を出射する。
第２領域ＡＡｓ２では、３つの副画素ＳＰＸからなる１つの画素ＰＸは、９つの実装電極２４と、３つの第３発光素子３Ｒ－３、３Ｇ－３、３Ｂ－３と、を有する。第２領域ＡＡｓ２では、９つの実装電極２４のうち、３つの実装電極２４に第３発光素子３－３が実装され、６つの実装電極２４Ｓには発光素子３が実装されていない。
第３領域ＡＡｓ３では、副画素ＳＰＸ－Ｒは、３つの実装電極２４と、１つの第４発光素子３Ｒ－４と、を有する。副画素ＳＰＸ－Ｇは、３つの実装電極２４と、１つの第４発光素子３Ｇ－４と、を有する。副画素ＳＰＸ－Ｂは、３つの実装電極２４と、１つの第４発光素子３Ｂ－４と、を有する。第４発光素子３Ｒ－４、３Ｇ－４、３Ｂ－４は、この順で第１方向Ｄｘに並んで配置される。第４発光素子３Ｒ－４、３Ｇ－４、３Ｂ－４は、それぞれ第１発光素子３Ｒ－１、３Ｇ－１、３Ｂ－１と同色の光を出射する。
第３領域ＡＡｓ３では、３つの副画素ＳＰＸからなる１つの画素ＰＸは、９つの実装電極２４と、３つの第４発光素子３Ｒ－４、３Ｇ－４、３Ｂ－４と、を有する。第３領域ＡＡｓ３では、９つの実装電極２４のうち、３つの実装電極２４に第４発光素子３－４が実装され、６つの実装電極２４Ｓには発光素子３が実装されていない。
なお、第２領域ＡＡｓ２に設けられた第３発光素子３－３及び第３領域ＡＡｓ３に設けられた第４発光素子３－４は、第１領域ＡＡｓ１に設けられた第１発光素子３－１及び第２発光素子３－２と異なる特性（発光波長ばらつき）を有する。各発光素子３の発光波長ばらつきについては、図５から図７にて後述する。
第１領域ＡＡｓ１、第２領域ＡＡｓ２及び第３領域ＡＡｓ３のそれぞれで、１つの画素ＰＸが有する複数の実装電極２４の数は、複数の発光素子３の数よりも多い。発光素子３が未実装の実装電極２４Ｓは、リペア用の実装電極であり、それぞれ各種トランジスタを含む画素回路ＰＩＣＡが設けられている。発光素子３のリペアについては、図８、図９にて後述する。
第１領域ＡＡｓ１で、第２方向Ｄｙに隣り合う画素ＰＸで、一方の画素ＰＸの発光素子３と、他方の画素ＰＸの発光素子３との間に、発光素子３が未実装の実装電極２４Ｓは１つ配置される。
第２領域ＡＡｓ２及び第３領域ＡＡｓ３では、第２方向Ｄｙに隣り合う画素ＰＸで、一方の画素ＰＸの発光素子３と、他方の画素ＰＸの発光素子３との間に、発光素子３が未実装の実装電極２４Ｓは２つ配置される。
このように、第１領域ＡＡｓ１で、１つの画素ＰＸが有する複数の実装電極２４の数（例えば９個）と、第２領域ＡＡｓ２及び第３領域ＡＡｓ３で、１つの画素ＰＸが有する複数の実装電極２４（例えば９個）の数は同じである。第１領域ＡＡｓ１で、１つの画素ＰＸが有する複数の発光素子３の数（例えば６個）は、第２領域ＡＡｓ２及び第３領域ＡＡｓ３で、１つの画素ＰＸが有する複数の発光素子３の数（例えば３個）よりも多い。
これにより、観察者の視野の中心に位置する第１領域ＡＡｓ１で、外縁側の第２領域ＡＡｓ２及び第３領域ＡＡｓ３よりも発光素子３の配置密度が高く配置される。図２に示す例では、第１領域ＡＡｓ１における第２方向Ｄｙでの発光素子３の配置ピッチは、第２領域ＡＡｓ２及び第３領域ＡＡｓ３における第２方向Ｄｙでの発光素子３の配置ピッチよりも小さい。したがって、表示装置１は、第１領域ＡＡｓ１で高精細な表示を実現することができる。
なお、発光素子３の詳細な構成については、後述する。また、複数の発光素子３は、４色以上の異なる光を出射してもよい。また、図２は、理解を容易にするために模式的に示した図であり、画素ＰＸ内での複数の副画素ＳＰＸの配置は、図２に示す構成に限定されない。また、１つの画素ＰＸが有する実装電極２４の数も、表示装置１に要求される表示特性（精細度等）に応じて適宜変更することができる。また、１つの画素ＰＸで、複数の実装電極２４のうち発光素子３が実装される位置も適宜変更することができる。
図３は、画素回路を示す回路図である。図３は、１つの副画素ＳＰＸ－Ｒに設けられた画素回路ＰＩＣＡを示しており、画素回路ＰＩＣＡは副画素ＳＰＸが有する複数の実装電極２４のそれぞれに設けられている。第１発光素子３Ｒ－１に対応して第１画素回路ＰＩＣＡ－１が設けられる。第２発光素子３Ｒ－２に対応して第２画素回路ＰＩＣＡ－２が設けられる。図示は省略するが、未実装の実装電極２４Ｓにも同じ構成の画素回路ＰＩＣＡが設けられる。第１画素回路ＰＩＣＡ－１と第２画素回路ＰＩＣＡ－２とは、隣り合って設けられ、一部の配線が共有される。以下の説明では、第１画素回路ＰＩＣＡ－１について説明する。第１画素回路ＰＩＣＡ－１についての説明は、他の画素回路ＰＩＣＡにも適用できる。
図３に示すように、第１画素回路ＰＩＣＡ－１は、第１発光素子３Ｒ－１と、５つのトランジスタと、３つの容量とを含む。具体的には、第１画素回路ＰＩＣＡ－１は、駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴを含む。駆動トランジスタＤＲＴ、出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴは、それぞれｎ型ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成される。また、第１画素回路ＰＩＣＡ－１は、第１容量Ｃｓ１及び第２容量Ｃｓ２を含む。第３容量Ｃｅｌは、第１発光素子３Ｒ－１のアノード－カソード間に形成される容量である。
第１発光素子３Ｒ－１のカソード（カソード電極３２）は、カソード電源線Ｌ１０に接続される。また、第１発光素子３Ｒ－１のアノード（アノード電極３３）は、アノード接続電極２３、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴを介してアノード電源電位ＰＶＤＤが供給される。アノード電源線Ｌ１には、アノード電源電位ＰＶＤＤが供給される。カソード電源線Ｌ１０には、カソード配線６０及びカソード電極３２を介してカソード電源電位ＰＶＳＳが供給される。アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳよりも高い電位である。
第１発光素子３Ｒ－１は、理想的にはアノード電源電位ＰＶＤＤとカソード電源電位ＰＶＳＳとの電位差（ＰＶＤＤ－ＰＶＳＳ）により順方向電流（駆動電流）が供給され発光する。つまり、アノード電源電位ＰＶＤＤは、カソード電源電位ＰＶＳＳに対し、第１発光素子３Ｒ－１を発光させる電位差を有している。第１発光素子３Ｒ－１のアノード電極３３は、アノード接続電極２３に電気的に接続され、アノード接続電極２３とカソード電源線Ｌ１０との間に、第２容量Ｃｓ２が形成される。
駆動トランジスタＤＲＴのソース電極は、アノード接続電極２３を介して第１発光素子３Ｒ－１のアノード電極３３に接続され、ドレイン電極は、出力トランジスタＢＣＴのソース電極に接続される。駆動トランジスタＤＲＴのゲート電極は、第１容量Ｃｓ１、画素選択トランジスタＳＳＴのドレイン電極及び初期化トランジスタＩＳＴのドレイン電極に接続される。
出力トランジスタＢＣＴのゲート電極は、出力制御信号線Ｌ６に接続される。出力制御信号線Ｌ６には、出力制御信号ＢＧが供給される。出力トランジスタＢＣＴのドレイン電極は、アノード電源線Ｌ１を介してアノード電源電位ＰＶＤＤに接続される。
初期化トランジスタＩＳＴのソース電極は、初期化電源線Ｌ４に接続される。初期化電源線Ｌ４には、初期化電位Ｖｉｎｉが供給される。初期化トランジスタＩＳＴのゲート電極は、初期化制御信号線Ｌ８に接続される。初期化制御信号線Ｌ８には、初期化制御信号ＩＧが供給される。すなわち、初期化トランジスタＩＳＴがオンになると、駆動トランジスタＤＲＴのゲート電極には、初期化トランジスタＩＳＴを介して初期化電源線Ｌ４が接続される。
画素選択トランジスタＳＳＴのソース電極は、映像信号線Ｌ２－１に接続される。映像信号線Ｌ２－１には、映像信号Ｖｓｉｇ１が供給される。画素選択トランジスタＳＳＴのゲート電極には、画素制御信号線Ｌ７が接続されている。画素制御信号線Ｌ７には、画素制御信号ＳＧが供給される。
リセットトランジスタＲＳＴのソース電極は、リセット電源線Ｌ３に接続される。リセット電源線Ｌ３には、リセット電源電位Ｖｒｓｔが供給される。リセットトランジスタＲＳＴのゲート電極は、リセット制御信号線Ｌ５に接続される。リセット制御信号線Ｌ５には、リセット制御信号ＲＧが供給される。リセットトランジスタＲＳＴのドレイン電極は、駆動トランジスタＤＲＴ及び出力トランジスタＢＣＴのソース－ドレイン間に接続される。リセットトランジスタＲＳＴのリセット動作により、駆動トランジスタＤＲＴを介して第１容量Ｃｓ１及び第２容量Ｃｓ２に保持された電圧がリセットされる。
駆動トランジスタＤＲＴのゲート電極とアノード接続電極２３との間に、第１容量Ｃｓ１が形成される。画素回路ＰＩＣＡは、第１容量Ｃｓ１及び第２容量Ｃｓ２により、駆動トランジスタＤＲＴの寄生容量とリーク電流とによるゲート電圧の変動を抑制することができる。
なお、以下の説明において、映像信号線Ｌ２、リセット電源線Ｌ３及び初期化電源線Ｌ４を信号線と表す場合がある。リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７及び初期化制御信号線Ｌ８をゲート線と表す場合がある。
駆動トランジスタＤＲＴのゲート電極には、映像信号Ｖｓｉｇ１（または、階調信号）に応じた電位が供給される。つまり、駆動トランジスタＤＲＴは、出力トランジスタＢＣＴを介して供給されたアノード電源電位ＰＶＤＤに基づいて、映像信号Ｖｓｉｇ１に応じた電流を第１発光素子３Ｒ－１に供給する。
第１画素回路ＰＩＣＡ－１と第２画素回路ＰＩＣＡ－２とは類似した構成を有する。リセット電源線Ｌ３、リセット制御信号線Ｌ５、出力制御信号線Ｌ６、画素制御信号線Ｌ７、初期化制御信号線Ｌ８、カソード電源線Ｌ１０は、第１画素回路ＰＩＣＡ－１と第２画素回路ＰＩＣＡ－２のそれぞれに接続される。
表示装置１において、駆動回路１２（図１参照）は、複数の画素行を、先頭行（例えば、図１中の表示領域ＡＡにおいて、最上部に位置する画素行）から順番に選択する。駆動ＩＣ２１０は、選択された画素行の副画素ＳＰＸに映像信号Ｖｓｉｇ（映像信号Ｖｓｉｇ１及び映像信号Ｖｓｉｇ２）を書き込み、発光素子３（第１発光素子３－１及び第２発光素子３－２）を発光させる。駆動ＩＣ２１０は、１水平走査期間ごとに、映像信号線Ｌ２に映像信号Ｖｓｉｇを供給し、リセット電源線Ｌ３にリセット電源電位Ｖｒｓｔを供給し、初期化電源線Ｌ４に初期化電位Ｖｉｎｉを供給する。表示装置１は、これらの動作が１フレームの画像ごとに繰り返される。
このような構成により、実施形態に係る表示装置１では、画素ＰＸは、第１領域ＡＡｓ１で、第１発光素子３－１及び第２発光素子３－２のそれぞれを第１画素回路ＰＩＣＡ－１及び第２画素回路ＰＩＣＡ－２を駆動させることができる。あるいは、第１画素回路ＰＩＣＡ－１及び第２画素回路ＰＩＣＡ－２は、第１発光素子３－１及び第２発光素子３－２のそれぞれの点灯状態を制御して、画素ＰＸ間の色ムラ（発光波長のばらつき）を抑制することができる。
なお、第１領域ＡＡｓ１で、発光素子３が未実装の実装電極２４Ｓでは、図３に示す画素回路ＰＩＣＡの発光素子３が設けられず、アノード接続電極２３とカソード電源線Ｌ１０との間が非接続となる。また、第２領域ＡＡｓ２及び第３領域ＡＡｓ３では、第１画素回路ＰＩＣＡ－１及び第２画素回路ＰＩＣＡ－２の一方に発光素子３（第３発光素子３－３又は第４発光素子３－４）が実装され、第１画素回路ＰＩＣＡ－１及び第２画素回路ＰＩＣＡ－２の他方には発光素子３が実装されない。
次に、表示装置１の断面構成について説明する。図４は、図２のＩＶ－ＩＶ’断面図である。図４に示すように、発光素子３は、アレイ基板２の上に設けられる。アレイ基板２は、基板２１、各種トランジスタ、各種配線及び各種絶縁膜を有する。基板２１は絶縁基板であり、例えば、ガラス基板、樹脂基板又は樹脂フィルム等が用いられる。
本明細書において、基板２１の表面に垂直な方向において、基板２１から発光素子３に向かう方向を「上側」又は単に「上」とする。また、発光素子３から基板２１に向かう方向を「下側」又は単に「下」とする。
基板２１の上にアンダーコート膜９１が設けられる。アンダーコート膜９１は、例えば、絶縁膜９１ａ、９１ｂ、９１ｃを有する３層積層構造である。絶縁膜９１ａはシリコン酸化膜であり、絶縁膜９１ｂはシリコン窒化膜であり、絶縁膜９１ｃはシリコン酸化膜である。
アンダーコート膜９１の構成は、図４に示すものに限定されない。例えば、アンダーコート膜９１は、単層膜あるいは２層積層膜であってもよく、４層以上積層されていてもよい。また、基板２１がガラス基板である場合、シリコン窒化膜は比較的密着性が良いため、基板２１上に直接シリコン窒化膜を形成してもよい。
遮光膜６５は、絶縁膜９１ａの上に設けられる。遮光膜６５は、半導体層６１と基板２１との間に設けられる。遮光膜６５により、半導体層６１のチャネル領域６１ａへの基板２１側からの光の侵入を抑制することができる。あるいは、遮光膜６５を導電性材料で形成して、所定の電位を与えることで、駆動トランジスタＤＲＴへのバックゲート効果を与えることができる。なお、遮光膜６５は、基板２１上に設けられ、遮光膜６５を覆って絶縁膜９１ａが設けられていてもよい。
駆動トランジスタＤＲＴは、基板２１の主面側でアンダーコート膜９１の上に設けられる。なお、図４では、発光素子３に対応して１つの駆動トランジスタＤＲＴを示しているが、画素回路ＰＩＣＡが有する出力トランジスタＢＣＴ、初期化トランジスタＩＳＴ、画素選択トランジスタＳＳＴ及びリセットトランジスタＲＳＴ（図３参照）も駆動トランジスタＤＲＴと同様の積層構造で形成される。
半導体層６１は、アンダーコート膜９１の上に設けられる。半導体層６１は、チャネル領域６１ａ、ソース領域６１ｂ、ドレイン領域６１ｃ及び低濃度不純物領域６１ｄを有する。低濃度不純物領域６１ｄは、チャネル領域６１ａとソース領域６１ｂとの間に設けられ、また、チャネル領域６１ａとドレイン領域６１ｃとの間に設けられる。
ゲート絶縁膜９２は、半導体層６１を覆ってアンダーコート膜９１の上に設けられる。ゲート絶縁膜９２は、例えばシリコン酸化膜である。ゲート電極６４は、ゲート絶縁膜９２の上に設けられる。また、ゲート電極６４と同層に第１配線６６が設けられる。ゲート電極６４及び第１配線６６は、例えば、モリブデンタングステン（ＭｏＷ）が用いられる。
図４に示す例では、駆動トランジスタＤＲＴは、ゲート電極６４が半導体層６１の上側に設けられたトップゲート構造である。ただし、これに限定されず、駆動トランジスタＤＲＴは、半導体層６１の下側にゲート電極６４が設けられたボトムゲート構造でもよく、半導体層６１の上側及び下側の両方にゲート電極６４が設けられたデュアルゲート構造でもよい。
層間絶縁膜９３は、ゲート電極６４を覆ってゲート絶縁膜９２の上に設けられる。層間絶縁膜９３は、例えば、シリコン窒化膜とシリコン酸化膜との積層構造を有する。ソース電極６２及びドレイン電極６３は、層間絶縁膜９３の上に設けられる。ソース電極６２は、ゲート絶縁膜９２及び層間絶縁膜９３に設けられたコンタクトホールを介して、ソース領域６１ｂに接続される。ドレイン電極６３は、ゲート絶縁膜９２及び層間絶縁膜９３に設けられたコンタクトホールを介して、ドレイン領域６１ｃに接続される。ソース電極６２には、引き回し配線となる第２配線６７が接続される。ソース電極６２、ドレイン電極６３及び第２配線６７は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）、チタン（Ｔｉ）の３層積層構造を採用することができる。
第２配線６７の一部は、第１配線６６と重なる領域に形成される。層間絶縁膜９３を介して対向する第１配線６６と第２配線６７とで、第１容量Ｃｓ１が形成される。また、第１配線６６は、半導体層６１の一部と重なる領域に形成される。第１容量Ｃｓ１は、ゲート絶縁膜９２を介して対向する半導体層６１と第１配線６６とで形成される容量も含む。
第１有機絶縁膜９４は、駆動トランジスタＤＲＴ及び第２配線６７を覆って層間絶縁膜９３の上に設けられる。第１有機絶縁膜９４としては感光性アクリル等の有機材料が用いられる。感光性アクリル等の有機材料は、ＣＶＤ等により形成される無機絶縁材料に比べ、配線段差のカバレッジ性や、表面の平坦性に優れる。
第１有機絶縁膜９４の上に、対向電極２５、容量絶縁膜９５、アノード接続電極２３の順に積層される。対向電極２５は、例えばＩＴＯ（Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）等の透光性を有する導電性材料で構成される。対向電極２５は、図示を省略するが、第１有機絶縁膜９４に設けられたコンタクトホールの底部でアノード電源線Ｌ１（図３参照）と接続される。対向電極２５と同層に接続電極２６ａが設けられる。接続電極２６ａは、第１有機絶縁膜９４に設けられたコンタクトホールＨ１の内部を覆って設けられ、コンタクトホールＨ１の底部で第２配線６７と接続される。
容量絶縁膜９５は、対向電極２５及び接続電極２６ａを覆って設けられ、コンタクトホールＨ１と重なる領域に開口を有する。容量絶縁膜９５は、例えば、シリコン窒化膜である。アノード接続電極２３は、容量絶縁膜９５を介して対向電極２５と対向する。アノード接続電極２３は、コンタクトホールＨ１を介して接続電極２６ａ及び第２配線６７と電気的に接続される。これにより、アノード接続電極２３は、駆動トランジスタＤＲＴと電気的に接続される。
アノード接続電極２３は、例えば、チタン（Ｔｉ）、アルミニウム（Ａｌ）の積層構造としている。ただし、これに限定されず、アノード接続電極２３は、モリブデン、チタンの金属のいずれか１つ以上を含む材料であってもよい。又は、アノード接続電極２３は、モリブデン、チタンのいずれか１つ以上を含む合金、又は透光性導電材料であってもよい。また、容量絶縁膜９５を介して対向するアノード接続電極２３と対向電極２５との間に第２容量Ｃｓ２が形成される。
第２有機絶縁膜９７は、アノード接続電極２３の上に設けられる。第２有機絶縁膜９７は、第１有機絶縁膜９４と同じ有機材料が用いられる。実装電極２４は、第２有機絶縁膜９７の上に設けられ、コンタクトホールＨ２を介してアノード接続電極２３と電気的に接続される。実装電極２４は、アノード接続電極２３と同様にチタン、アルミニウムの積層構造としている。ただし、実装電極２４は、アノード接続電極２３と異なる導電材料が用いられてもよい。また、第２有機絶縁膜９７は、第１有機絶縁膜９４と異なる有機材料が用いられてもよい。
発光素子３Ｒ、３Ｇ、３Ｂは、それぞれに対応する実装電極２４に実装される。各発光素子３は、アノード電極３３が実装電極２４に接するように実装される。各発光素子３のアノード電極３３と実装電極２４との間の接合部材２８は、両者の間で良好な導通が確保でき、かつアレイ基板２上の形成物を破損しないものであれば特に限定しない。接合部材２８は、例えば、はんだや導電ペーストである。アノード電極３３と実装電極２４との接合として、例えば低温溶融のはんだ材料を用いたリフロー工程や、導電ペーストを介して発光素子３をアレイ基板２上に載せた後に焼成結合する手法が挙げられる。
発光素子３は、半導体層３１、カソード電極３２及びアノード電極３３を有する。半導体層３１は、ｎ型クラッド層、活性層及びｐ型クラッド層が積層された構成を採用することができる。半導体層３１は、例えば、窒化ガリウム（ＧａＮ）、アルミニウムインジウム燐（ＡｌＩｎＰ）、窒化インジウムガリウム（ＩｎＧａＮ）等の化合物半導体が用いられる。半導体層３１は、発光素子３Ｒ、３Ｇ、３Ｂごとに異なる材料が用いられてもよい。また、活性層として、高効率化のために数原子層からなる井戸層と障壁層とを周期的に積層させた多重量子井戸構造（ＭＱＷ構造）が採用されてもよい。
複数の発光素子３の間に素子絶縁膜９８が設けられる。素子絶縁膜９８は樹脂材料で形成される。素子絶縁膜９８は、少なくとも発光素子３の側面を覆っており、発光素子３のカソード電極３２は、素子絶縁膜９８から露出する。素子絶縁膜９８の上面と、カソード電極３２の上面とが同一面を形成するように、素子絶縁膜９８は平坦に形成される。ただし、素子絶縁膜９８の上面の位置は、カソード電極３２の上面の位置と異なっていてもよい。
対向カソード電極２２は、複数の発光素子３及び素子絶縁膜９８を覆って、複数の発光素子３に電気的に接続される。対向カソード電極２２は、例えばＩＴＯ等の透光性を有する導電性材料が用いられる。これにより、発光素子３からの出射光を効率よく外部に取り出すことができる。対向カソード電極２２は、表示領域ＡＡに実装された複数の発光素子３のカソード電極３２と電気的に接続される。対向カソード電極２２は、表示領域ＡＡの外側に設けられたコンタクト部で、アレイ基板２側に設けられたカソード配線６０（図１参照）と接続される。
以上のように、表示素子として発光素子３を用いた表示装置１が構成される。なお、表示装置１は、必要に応じて対向カソード電極２２の上側に、オーバーコート層やカバー基板が積層されてもよい。さらに、表示装置１は、対向カソード電極２２の上側に、円偏光板やタッチパネル等を設けてもよい。
また、図４では、発光素子３の上部で対向カソード電極２２に接続されるフェースアップ構造を示した。ただし、これに限定されず、発光素子３は、アノード電極３３（ｐ型電極）及びカソード電極３２（ｎ型電極）が、アレイ基板２と対向して同一面側に設けられたフリップチップ型の発光素子であってもよい。
次に各領域の発光素子３の特性（ピーク発光波長及び発光波長ばらつき）について説明する。図５は、第１発光素子及び第２発光素子の波長ばらつきを示す表である。図６は、第１発光素子及び第２発光素子の、光の相対放射強度と、波長との関係を模式的に示すグラフである。図６では、発光素子３Ｒ、３Ｇ、３Ｂのうち、第１発光素子３Ｒ－１及び第２発光素子３Ｒ－２の光の相対放射強度を示す。
図５及び図６に示すように、第１領域ＡＡｓ１に設けられた第１発光素子３－１と、第２発光素子３－２とは異なるピーク発光波長を有する。ピーク発光波長は、発光素子３の光の放射強度が最大値を示す波長である。発光波長ばらつきは、複数の発光素子３のピーク発光波長の最大値（λ－ｍａｘ）と最小値（λ－ｍｉｎ）との差を示しており、「ピーク発光波長差」と表す場合もある。
図６に示すように、第１発光素子３Ｒ－１のピーク発光波長と、第２発光素子３Ｒ－２のピーク発光波長は異なる。図６に示す例では、第２発光素子３Ｒ－２のピーク発光波長は、第１発光素子３Ｒ－１のピーク発光波長よりも長い。また、第１発光素子３Ｒ－１の発光波長ばらつきは、｜Δλ（３Ｒ－１）｜で示す範囲である。第２発光素子３Ｒ－２の発光波長ばらつきは、｜Δλ（３Ｒ－２）｜で示す範囲である。第１発光素子３Ｒ－１の発光波長ばらつきと、第２発光素子３Ｒ－２の発光波長ばらつきは同程度である。
図５の表１に示すように、第１発光素子３Ｒ－１の発光波長ばらつき（｜Δλ（３Ｒ－１）｜）、及び、第２発光素子３Ｒ－２の発光波長ばらつき（｜Δλ（３Ｒ－２）｜）はいずれも２．５ｎｍ以下である。また、複数の第１発光素子３Ｒ－１及び複数の第２発光素子３Ｒ－２を含めた発光波長ばらつき（｜Δλ（３Ｒ－１２）｜は、３．５ｎｍ以下である。
図５に示すように緑色の光を出射する発光素子３Ｇ（第１発光素子３Ｇ－１と第２発光素子３Ｇ－２）、及び、青色の光を出射する発光素子３Ｂ（第１発光素子３Ｂ－１と第２発光素子３Ｂ－２）についても、同様の発光波長ばらつきの関係を有する。具体的には、第１発光素子３Ｇ－１の発光波長ばらつき（｜Δλ（３Ｇ－１）｜）及び第２発光素子３Ｇ－２の発光波長ばらつき（｜Δλ（３Ｇ－２）｜）はいずれも２．０ｎｍ以下である。また、複数の第１発光素子３Ｇ－１及び複数の第２発光素子３Ｇ－２を含めた発光波長ばらつき（｜Δλ（３Ｇ－１２）｜は、３．０ｎｍ以下である。
第１発光素子３Ｂ－１の発光波長ばらつき（｜Δλ（３Ｂ－１）｜）及び第２発光素子３Ｂ－２の発光波長ばらつき（｜Δλ（３Ｂ－２）｜）はいずれも３．５ｎｍ以下である。また、複数の第１発光素子３Ｂ－１及び複数の第２発光素子３Ｂ－２を含めた発光波長ばらつき（｜Δλ（３Ｂ－１２）｜は、５．０ｎｍ以下である。
第１領域ＡＡｓ１では、第１発光素子３－１及び第２発光素子３－２のそれぞれで、上記のピーク発光波長及び発光波長ばらつきを満たす素子が選択され、各画素ＰＸ（副画素ＳＰＸ）に実装される。これにより、第１領域ＡＡｓ１で各画素ＰＸの発光波長ばらつきを抑制することができる。また、各素子の階調ごとの輝度、色度などの情報に基づいて、第１領域ＡＡｓ１内で表示のばらつき（色ムラ）を抑制するように、第１発光素子３－１及び第２発光素子３－２のそれぞれの駆動を変更することもできる。
ＲＧＢごとに比較すると、赤色の光を出射する第１発光素子３Ｒ－１及び第２発光素子３Ｒ－２の発光波長ばらつきは、緑色の光を出射する第１発光素子３Ｇ－１及び第２発光素子３Ｇ－２の発光波長ばらつきよりも大きい。青色の光を出射する第１発光素子３Ｂ－１及び第２発光素子３Ｂ－２の発光波長ばらつきは、赤色の光を出射する第１発光素子３Ｒ－１及び第２発光素子３Ｒ－２の発光波長ばらつきよりも大きい。
このように人間の目の波長ごとの感度に応じて、ＲＧＢのそれぞれで発光波長ばらつきの範囲を設定することができる。
図７は、第１領域、第２領域及び第３領域間の各発光素子の波長ばらつきを示す表である。第２領域ＡＡｓ２の複数の第３発光素子３－３及び第３領域ＡＡｓ３の複数の第４発光素子３－４は、上述した第１発光素子３－１及び第２発光素子３－２の発光波長ばらつきに含まれない発光波長ばらつきの特性を有する素子である。つまり、第２領域ＡＡｓ２の第３発光素子３－３及び第３領域ＡＡｓ３の第４発光素子３－４は、第１領域ＡＡｓ１の第１発光素子３－１及び第２発光素子３－２に比べて発光波長ばらつきが大きい素子が選択される。
図７に示すように、第１領域ＡＡｓ１の複数の第１発光素子３Ｒ－１及び複数の第２発光素子３Ｒ－２と、第２領域ＡＡｓ２の複数の第３発光素子３Ｒ－３と、の発光波長ばらつき（｜Δλ（３Ｒ－１３）｜）は３．０ｎｍ以下である。第２領域ＡＡｓ２の複数の第３発光素子３Ｒ－３と、第３領域ＡＡｓ３の複数の第４発光素子３Ｒ－４と、の発光波長ばらつき（｜Δλ（３Ｒ－３４）｜）は３．０ｎｍ以下である。第１領域ＡＡｓ１の複数の第１発光素子３Ｒ－１及び複数の第２発光素子３Ｒ－２と、第３領域ＡＡｓ３の複数の第４発光素子３Ｒ－４と、の発光波長ばらつき（｜Δλ（３Ｒ－１４）｜）は３．５ｎｍ以下である。
図７に示すように緑色の光を出射する発光素子３Ｇ及び青色の光を出射する発光素子３Ｂについても、各領域間で同様の発光波長ばらつきの関係を有する。第１領域ＡＡｓ１の複数の第１発光素子３Ｇ－１及び複数の第２発光素子３Ｇ－２と、第２領域ＡＡｓ２の複数の第３発光素子３Ｇ－３と、の発光波長ばらつき（｜Δλ（３Ｇ－１３）｜）は２．５ｎｍ以下である。第２領域ＡＡｓ２の複数の第３発光素子３Ｇ－３と、第３領域ＡＡｓ３の複数の第４発光素子３Ｇ－４と、の発光波長ばらつき（｜Δλ（３Ｇ－３４）｜）は２．５ｎｍ以下である。第１領域ＡＡｓ１の複数の第１発光素子３Ｇ－１及び複数の第２発光素子３Ｇ－２と、第３領域ＡＡｓ３の複数の第４発光素子３Ｇ－４と、の発光波長ばらつき（｜Δλ（３Ｇ－１４）｜）は３．０ｎｍ以下である。
第１領域ＡＡｓ１の複数の第１発光素子３Ｂ－１及び複数の第２発光素子３Ｂ－２と、第２領域ＡＡｓ２の複数の第３発光素子３Ｂ－３と、の発光波長ばらつき（｜Δλ（３Ｂ－１３）｜）は４．０ｎｍ以下である。第２領域ＡＡｓ２の複数の第３発光素子３Ｂ－３と、第３領域ＡＡｓ３の複数の第４発光素子３Ｂ－４と、の発光波長ばらつき（｜Δλ（３Ｂ－３４）｜）は４．０ｎｍ以下である。第１領域ＡＡｓ１の複数の第１発光素子３Ｂ－１及び複数の第２発光素子３Ｂ－２と、第３領域ＡＡｓ３の複数の第４発光素子３Ｂ－４と、の発光波長ばらつき（｜Δλ（３Ｂ－１４）｜）は５．０ｎｍ以下である。
このように、本実施形態の表示装置１は、観察者の視野の中心に位置する第１領域ＡＡｓ１で、外縁側の第２領域ＡＡｓ２及び第３領域ＡＡｓ３よりも発光素子３の発光波長ばらつきが小さい。これにより、表示装置１は、第１領域ＡＡｓ１で複数の画素ＰＸの色ムラを抑制でき良好な表示特性を実現することができる。
言い換えると、本実施形態の表示装置１は、外縁側の第２領域ＡＡｓ２及び第３領域ＡＡｓ３で、発光素子３の配置密度、及び、発光波長ばらつきについて冗長性を有している。第２領域ＡＡｓ２及び第３領域ＡＡｓ３で、未実装の実装電極２４Ｓ上に所望の特性を有する発光素子３を実装することで、種々の表示特性に対応することができる。例えば、第２領域ＡＡｓ２及び第３領域ＡＡｓ３の一部の領域で、第１領域ＡＡｓ１と同等の表示特性を実現するようにカスタマイズすることもできる。あるいは、第１領域ＡＡｓ１、第２領域ＡＡｓ２及び第３領域ＡＡｓ３で、発光素子３の出射方向を異ならせてもよい。例えば、第１領域ＡＡｓ１では視野角を狭く設定し、第２領域ＡＡｓ２及び第３領域ＡＡｓ３の順に視野角を広く設定してもよい。
図８は、実施形態に係る表示装置の、リペア方法を説明するための説明図である。図８に示すように、発光素子３が実装電極２４に実装された後、点灯検査が行われる。点灯不良の発光素子３がある場合には、点灯不良の発光素子３と隣接する実装電極２４Ｓに、他の発光素子３を実装する。なお、図８では点灯不良の発光素子３にバツ印（Ｘ）を付けて示す。
例えば、第２領域ＡＡｓ２で、副画素ＳＰＸ－Ｂの第３発光素子３Ｂ－３が点灯不良である場合には、点灯不良の第３発光素子３Ｂ－３と第２方向Ｄｙに隣り合う実装電極２４Ｓに新たに第３発光素子３Ｂ－３が実装される。
このように、本実施形態の表示装置１では、各領域の画素ＰＸが未実装の実装電極２４Ｓを有し、リペア用の実装電極２４Ｓとして形成される。特に外縁側の第２領域ＡＡｓ２及び第３領域ＡＡｓ３で、第１領域ＡＡｓ１よりも発光素子３の配置密度が小さく、未実装の実装電極２４Ｓが多く設けられる。これにより、リペア用の発光素子３を実装する際の自由度が大きく、発光素子３のリペアを容易に行うことができる。
未実装の実装電極２４Ｓのそれぞれに画素回路ＰＩＣＡが接続されている場合には、リペア用の発光素子３を実装電極２４Ｓ上に実装するのみで、リペア用の発光素子３を駆動できる。ただしこれに限定されず、未実装の実装電極２４Ｓにあらかじめ画素回路ＰＩＣＡが接続されていない場合、すなわち実装電極２４Ｓに対応する画素回路ＰＩＣＡが存在せず、実装電極２４Ｓがフローティング状態で第２有機絶縁膜９７上に島状に設けられている場合には、リペア用の発光素子３が実装された実装電極２４Ｓと画素回路ＰＩＣＡとを接続する配線を形成することで、リペア用の発光素子３を駆動できる。例えば、図８に示すように、点灯不良の発光素子３（Ｘ）の実装電極２４と、リペア用の発光素子３が実装された実装電極２４Ｓとをメタライズ配線等で接続させるリペアが行われる。
図９は、実施形態に係る表示装置の製造方法を説明するためのフローチャートである。図９に示すように、表示装置の製造方法は、発光素子形成工程（ステップＳＴ１１からステップＳＴ１６）と、アレイ基板形成工程（ステップＳＴ１７からステップＳＴ２０）とを有する。
発光素子形成工程では、製造装置は、サファイア基板上に半導体層３１を形成する（ステップＳＴ１１）。具体的には、製造装置は、サファイア基板の一方の面に高抵抗層、ｎ型クラッド層、活性層、ｐ型クラッド層（図示は省略する）の順に成膜する。
次に、製造装置は、極性の異なるアノード電極３３及びカソード電極３２を形成する（ステップＳＴ１２）。なお、フリップチップ型の発光素子３では、アノード電極３３及びカソード電極３２を同じ工程（ステップＳＴ１２）で形成する。ただし、図４に示すようなフェースアップ構造の発光素子３の場合には、アノード電極３３及びカソード電極３２の一方（例えばアノード電極３３）が形成され、他方（例えばカソード電極３２）は、キャリア基板への転写後、あるいはアレイ基板２に実装後に形成されてもよい。
次に、検査装置は、各発光素子３の発光波長を検査する（ステップＳＴ１３）。検査装置は、例えばＰＬ（フォトルミネッセンス）検査やＥＬ（エレクトロルミネッセンス）検査により、発光素子３の活性層の結晶性や、発光波長の情報を取得する。また、検査装置は、得られた発光素子３の各種情報をマッピングする。
製造装置は、発光素子３の各種情報に基づいて、上述した各領域のピーク発光波長及び発光波長ばらつきの特性ごとに第１発光素子３－１、第２発光素子３－２、第３発光素子３－３及び第４発光素子３－４をランク分けする。いずれにも入らない発光素子３は、不良チップとして除去される。
次に、製造装置は、レーザリフトオフ等により、サファイア基板上の発光素子３をキャリア基板に転写する。詳細には、製造装置は、各色（ＲＧＢ）ごとに第１キャリア基板に第１発光素子３－１を転写する（ステップＳＴ１４）。製造装置は、各色（ＲＧＢ）ごとに第２キャリア基板に第２発光素子３－２を転写する（ステップＳＴ１５）。製造装置は、各色（ＲＧＢ）ごとに第３発光素子３－３及び第４発光素子３－４をそれぞれキャリア基板に転写する（ステップＳＴ１６）。
アレイ基板形成工程では、まず、製造装置は、基板２１に駆動トランジスタＤＲＴ等の各トランジスタ及び各配線を形成する（ステップＳＴ１７）。
次に、製造装置は、アレイ基板２に複数の実装電極２４及び実装電極２４Ｓを形成する（ステップＳＴ１８）。
次に、検査装置は、アレイ基板２に形成された画素回路ＰＩＣＡの検査を行う（ステップＳＴ１９）。ステップＳＴ１９では、例えば、画素回路ＰＩＣＡの各トランジスタの動作や、画素ＰＸ間のショートの有無が検査される。画素回路ＰＩＣＡに不良がある場合には、製造装置は、画素回路ＰＩＣＡのリペアを行う。あるいは、不良の画素回路ＰＩＣＡ及び実装電極２４の位置を記憶し、後述する発光素子３の転写工程で、不良の画素回路ＰＩＣＡ及び実装電極２４を避けて、他のリペア用の実装電極２４Ｓに実装してもよい。なお、画素回路ＰＩＣＡの検査工程は、上述した発光素子３の検査工程と同じ工程で行ってもよい。
次に、製造装置は、アレイ基板２に設けられた複数の実装電極２４、２４Ｓの上に、接合部材２８を形成する（ステップＳＴ２０）。
製造装置は、発光素子３が形成されたキャリア基板と、実装電極２４、２４Ｓ及び接合部材２８が形成されたアレイ基板２と、を対向配置して、圧力を印加して、発光素子３をキャリア基板からアレイ基板２に転写する（ステップＳＴ２１）。この際、ステップＳＴ１４、ＳＴ１５、ＳＴ１６で用意された第１発光素子３－１、第２発光素子３－２、第３発光素子３－３及び第４発光素子３－４は、それぞれ領域ごとにアレイ基板２に転写される。
駆動ＩＣ２１０（図１参照）は、画素ＰＸごとに各発光素子３のデータをメモリに格納する（ステップＳＴ２２）。各発光素子３のデータは、ステップＳＴ１３で取得された各発光素子３の特性と、ステップＳＴ２１で転写された各発光素子３の位置情報とが関連づけて記憶される。
駆動ＩＣ２１０（図１参照）は、ステップＳＴ２２で取得された情報に基づいて、第１発光素子３－１及び第２発光素子３－２に供給する駆動信号のパルス幅、電源電圧を決定する（ステップＳＴ２３）。これにより、第１領域ＡＡｓ１で各画素ＰＸの表示特性（ピーク発光波長）が揃うように、第１発光素子３－１及び第２発光素子３－２が駆動される。これにより、表示装置１は、視野の中心の第１領域ＡＡｓ１で、色ムラ等の発生を抑制して良好な表示特性を実現することができる。
以上、本発明の好適な実施の形態を説明したが、本発明はこのような実施の形態に限定されるものではない。実施の形態で開示された内容はあくまで一例にすぎず、本発明の趣旨を逸脱しない範囲で種々の変更が可能である。本発明の趣旨を逸脱しない範囲で行われた適宜の変更についても、当然に本発明の技術的範囲に属する。上述した各実施形態及び各変形例の要旨を逸脱しない範囲で、構成要素の種々の省略、置換及び変更のうち少なくとも１つを行うことができる。
１ 表示装置
２ アレイ基板
３、３Ｒ、３Ｇ、３Ｂ 発光素子
３－１、３Ｒ－１、３Ｇ－１、３Ｂ－１ 第１発光素子
３－２、３Ｒ－２、３Ｇ－２、３Ｂ－２ 第２発光素子
３－３、３Ｒ－３、３Ｇ－３、３Ｂ－３ 第３発光素子
３－４、３Ｒ－４、３Ｇ－４、３Ｂ－４ 第４発光素子
１２ 駆動回路
２１ 基板
２２ 対向カソード電極
２３ アノード接続電極
２４ 実装電極
２５ 対向電極
２８ 接合部材
３１ 半導体層
３２ カソード電極
３３ アノード電極
ＡＡ 表示領域
ＡＡｓ１ 第１領域
ＡＡｓ２ 第２領域
ＡＡｓ３ 第３領域
ＰＸ 画素
ＳＰＸ、ＳＰＸ－Ｒ、ＳＰＸ－Ｇ、ＳＰＸ－Ｂ 副画素

Claims (8)

  1. 基板と、
    前記基板に設けられた複数の画素と、
    複数の前記画素に設けられた複数の実装電極及び複数の発光素子と、
    前記基板の表示領域の中央部に設けられた第１領域と、
    前記基板の前記表示領域で、前記第１領域よりも前記基板の外縁側に設けられた第２領域と、を有し、
    前記第１領域で、１つの前記画素が有する複数の前記実装電極の数と、前記第２領域で、１つの前記画素が有する複数の前記実装電極の数は同じであり、
    前記第１領域で、１つの前記画素が有する複数の前記発光素子の数は、前記第２領域で、１つの前記画素が有する複数の前記発光素子の数よりも多い
    表示装置。
  2. 前記第１領域及び前記第２領域のそれぞれで、１つの前記画素が有する複数の前記実装電極の数は、複数の前記発光素子の数よりも多い
    請求項１に記載の表示装置。
  3. １つの前記画素で、前記実装電極はマトリクス状に配置される
    請求項１又は請求項２に記載の表示装置。
  4. 前記第１領域の隣り合う前記画素で、一方の前記画素の前記発光素子と、他方の前記画素の前記発光素子との間に、前記発光素子が未実装の前記実装電極は１つ配置され、
    前記第２領域の隣り合う前記画素で、一方の前記画素の前記発光素子と、他方の前記画素の前記発光素子との間に、前記発光素子が未実装の前記実装電極は複数配置される
    請求項１から請求項３のいずれか１項に記載の表示装置。
  5. 前記第１領域で、１つの前記画素は、第１発光素子と、前記第１発光素子と同色の光を出射し、かつ、前記第１発光素子と異なるピーク発光波長を有する第２発光素子と、を備え、
    前記第２領域の１つの前記画素は、前記第１発光素子及び前記第２発光素子と同色の光を出射する第３発光素子を備え、
    複数の前記第１発光素子の発光波長ばらつきは、複数の前記第３発光素子の発光波長ばらつきよりも小さい
    請求項１から請求項４のいずれか１項に記載の表示装置。
  6. 基板と、
    前記基板に設けられた複数の画素と、
    前記基板の表示領域の中央部に設けられた第１領域と、
    前記基板の前記表示領域で、前記第１領域よりも前記基板の外縁側に設けられた第２領域と、を有し、
    前記第１領域で、１つの前記画素は、第１発光素子と、前記第１発光素子と同色の光を出射し、かつ、前記第１発光素子と異なるピーク発光波長を有する第２発光素子と、を備え、
    前記第２領域の１つの前記画素は、前記第１発光素子及び前記第２発光素子と同色の光を出射する第３発光素子を備え、
    複数の前記第１発光素子の発光波長ばらつきは、複数の前記第３発光素子の発光波長ばらつきよりも小さい
    表示装置。
  7. 複数の前記第１発光素子は、赤色、緑色、青色にそれぞれ対応して設けられ、
    赤色の前記第１発光素子の発光波長ばらつきは、緑色の前記第１発光素子の発光波長ばらつきよりも大きく、
    青色の前記第１発光素子の発光波長ばらつきは、赤色の前記第１発光素子の発光波長ばらつきよりも大きい
    請求項５又は請求項６に記載の表示装置。
  8. 前記第１領域及び前記第２領域よりも前記基板の外縁側に設けられた第３領域、を有し、
    前記第３領域の１つの前記画素は、前記第１発光素子及び前記第２発光素子と同色の光を出射する第４発光素子を備え、
    複数の前記第１発光素子の発光波長ばらつきは、複数の前記第４発光素子の発光波長ばらつきよりも小さい
    請求項５から請求項７のいずれか１項に記載の表示装置。
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