JP2022190929A - Semiconductor device - Google Patents

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JP2022190929A
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洋平 岩橋
Yohei Iwahashi
龍太 鈴木
Ryuta Suzuki
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Toyota Motor Corp
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Abstract

To provide a semiconductor device that has a structure which can efficiently connect a first deep layer and a second deep layer to each other while suppressing an increase in on-resistance.SOLUTION: A semiconductor device comprises a connection part 4b to connect lines adjacent to each other in a stripe part 4a below a second deep layer 5. The connection part 4b is provided below the second deep layer 5 in this manner to surely connect the second deep layer 5 and a first deep layer 4 to each other, and thereby the first deep layer 4 can be fixed to a source potential. This allows appropriate exhibition of an electrical field restrictive effect for reducing an electrical field applied to the gate insulation film 11 by the first deep layer 4, thereby suppressing the breakdown of a gate insulation film 11. The connection part 4b can be formed below the second deep layer 5 in correspondence therewith to reduce a range narrowing a passage of current.SELECTED DRAWING: Figure 3

Description

本発明は、トレンチゲート構造の半導体素子を備えた半導体装置に関するものであり、特に半導体材料として炭化珪素（以下、ＳｉＣという）が用いられるＳｉＣ半導体装置に適用すると好適である。 The present invention relates to a semiconductor device having a semiconductor element with a trench gate structure, and is particularly suitable for application to a SiC semiconductor device using silicon carbide (hereinafter referred to as SiC) as a semiconductor material.

従来、ＳｉＣを用いたパワーデバイスとして、トレンチゲート構造のＭＯＳＦＥＴが知られている。トレンチゲート構造のＭＯＳＦＥＴでは、トレンチゲート構造を構成するためのトレンチの底部に電界集中が起こり、ゲート絶縁膜が容易に破壊されてしまうという問題がある。このため、特許文献１に示されるように、トレンチの底部での電界集中を緩和するために、トレンチの長手方向と交差する方向に沿って、トレンチ下部にストライプ状の第１ディープ層を形成している。また、第１ディープ層とベース領域とが第２ディープ層によって連結されており、ベース領域の表層部に形成されるコンタクト領域がソース電極に電気的に接続されることで、ベース領域および第２ディープ層を通じて第１ディープ層をソース電位に固定している。このような第１ディープ層を備えることで、高電界がゲート絶縁膜側に入り難くなるようにでき、ゲート絶縁膜の絶縁破壊を抑制することが可能となる。 MOSFETs with a trench gate structure have been known as power devices using SiC. A MOSFET with a trench gate structure has a problem that electric field concentration occurs at the bottom of the trench for forming the trench gate structure, and the gate insulating film is easily destroyed. For this reason, as shown in Patent Document 1, in order to alleviate the electric field concentration at the bottom of the trench, a stripe-shaped first deep layer is formed under the trench along a direction crossing the longitudinal direction of the trench. ing. Further, the first deep layer and the base region are connected by the second deep layer, and the contact region formed in the surface layer of the base region is electrically connected to the source electrode, thereby connecting the base region and the second deep layer. The first deep layer is fixed to the source potential through the deep layer. By providing such a first deep layer, it is possible to make it difficult for a high electric field to enter the gate insulating film side, and it is possible to suppress dielectric breakdown of the gate insulating film.

特開２０１９－４６９０８号公報Japanese Patent Application Laid-Open No. 2019-46908

特許文献１のような構造の半導体装置において、上記効果を十分に得るためには、第１ディープ層と第２ディープ層とが低抵抗で接続されていることが望ましい。 In the semiconductor device having the structure disclosed in Patent Document 1, it is desirable that the first deep layer and the second deep layer are connected with low resistance in order to sufficiently obtain the above effect.

しかしながら、製造上のばらつきによって第１ディープ層と第２ディープ層とが繋がらない、または、一部が繋がらず第１ディープ層と第２ディープ層との間が高抵抗になると十分な効果が得られない。このような不具合を回避するために、特許文献１においては、第１ディープ層を格子状に形成することで、第２ディープ層と繋がるようにしているが、第１ディープ層を単純に格子状にすると、電流の経路が狭くなり、ＭＯＳＦＥＴのオン抵抗が増大すると言う課題がある。 However, if the first deep layer and the second deep layer are not connected due to manufacturing variations, or if a portion of the layer is not connected and the resistance between the first deep layer and the second deep layer becomes high, a sufficient effect can be obtained. can't In order to avoid such a problem, in Patent Document 1, the first deep layer is formed in a lattice shape so as to be connected to the second deep layer. Then, there is a problem that the current path becomes narrower and the on-resistance of the MOSFET increases.

本発明は上記点に鑑みて、オン抵抗の増大を抑制しつつ、第１ディープ層と第２ディープ層とを効率よく接続することが可能な構造の半導体装置を提供することを目的とする。 In view of the above points, it is an object of the present invention to provide a semiconductor device having a structure capable of efficiently connecting a first deep layer and a second deep layer while suppressing an increase in on-resistance.

上記目的を達成するため、請求項１に記載の発明は、トレンチゲート構造の半導体素子を備えている半導体装置であって、第１または第２導電型の半導体層（１）と、半導体層の上に形成され、半導体層よりも低不純物濃度とされた第１導電型の第１層（２）と、第１層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられたストライプ部（４ａ）を有する第２導電型の第１ディープ層（４）、および、一方向を長手方向として第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、飽和電流抑制層の上に形成された第１導電型の第２層（６）と、第１ディープ層に接続され、前記一方向と交差する方向を長手方向として、複数本備えられた第２導電型の第２ディープ層（５）と、第２層の上に形成された第２導電型のベース領域（７）と、ベース領域の上に形成され、第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、ベース領域の上におけるソース領域と異なる位置および第２ディープ層の上に形成され、ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、ソース領域およびベース領域を貫通するゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、第２ディープ層の長手方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、ゲート電極を覆うと共にソース領域およびコンタクト領域を露出させるコンタクトホールが形成された層間絶縁膜（１３）と、コンタクトホールを通じて、ソース領域およびコンタクト領域に電気的に接続されたソース電極（１４）と、半導体層の裏面側に形成されたドレイン電極（１５）と、を含んでいる。そして、第２ディープ層は、トレンチゲート構造の複数本に対して１つもしくは複数備えられていて、隣り合うトレンチゲート構造の間に配置され、第１ディープ層は、第２ディープ層の下方に配置され、第２ディープ層と接続されると共に、第１ディープ層のストライプ部を構成する各ラインのうち隣り合うライン同士を接続する接続部（４ｂ）を備えている。 In order to achieve the above object, the invention according to claim 1 is a semiconductor device comprising a semiconductor element having a trench gate structure, comprising: a semiconductor layer (1) of a first or second conductivity type; a first conductive type first layer (2) formed thereon and having an impurity concentration lower than that of the semiconductor layer; A first deep layer (4) of a second conductivity type having a striped portion (4a), and a first deep layer (4) having a portion in which a plurality of deep layers are alternately arranged in a stripe shape with one direction as the longitudinal direction. a saturation current suppression layer (3, 4) including a JFET portion (3) of one conductivity type; a first conductivity type second layer (6) formed on the saturation current suppression layer; A plurality of second deep layers (5) of the second conductivity type connected and having a longitudinal direction that intersects the one direction, and a base region of the second conductivity type formed on the second layer (7), a first conductivity type source region (8) formed on the base region and having a first conductivity type impurity concentration higher than that of the first layer, and a position on the base region different from the source region and a contact region (9) formed on the second deep layer and having a second conductivity type impurity concentration higher than that of the base region; A gate insulating film (11) covering the inner wall surface of the trench and a gate electrode (12) arranged on the gate insulating film, and a plurality of An interlayer insulating film (13) having contact holes covering the gate electrode and exposing the source region and the contact region, and the source region and the contact region through the contact hole. It includes an electrically connected source electrode (14) and a drain electrode (15) formed on the back side of the semiconductor layer. One or a plurality of second deep layers are provided for a plurality of trench gate structures, and are arranged between adjacent trench gate structures, and the first deep layer is below the second deep layer. A connection portion (4b) is provided, is connected to the second deep layer, and connects adjacent lines among the lines constituting the stripe portion of the first deep layer.

このように、第２ディープ層の下方において、ストライプ部を構成する各ラインのうち隣り合うライン同士を接続するように接続部を備えている。このように、第２ディープ層の下方に接続部を備えているため、第２ディープ層と第１ディープ層とが確実に接続され、第１ディープ層をソース電位に固定できる。これにより、第１ディープ層によるゲート絶縁膜に掛かる電界を低下させる電界抑制効果を的確に発揮させられるなど、ゲート絶縁膜の破壊を抑制できる。 Thus, below the second deep layer, the connecting portion is provided so as to connect adjacent lines among the lines forming the stripe portion. Thus, since the connecting portion is provided below the second deep layer, the second deep layer and the first deep layer are reliably connected, and the first deep layer can be fixed at the source potential. As a result, it is possible to suppress the breakdown of the gate insulating film, for example, the electric field suppressing effect of reducing the electric field applied to the gate insulating film by the first deep layer can be exhibited accurately.

そして、このような接続部を第２ディープ層の下方に対応して形成していることから、特許文献１のように第１ディープ層を格子状に形成する場合と比較して電流の経路を狭くする範囲を少なくできる。したがって、オン抵抗の増大を抑制しつつ、第１ディープ層と第２ディープ層とを効率よく接続することが可能な構造のＳｉＣ半導体装置とすることが可能となる。 In addition, since such a connecting portion is formed corresponding to the lower portion of the second deep layer, the current path is reduced compared to the case where the first deep layer is formed in a grid pattern as in Patent Document 1. The range to be narrowed can be reduced. Therefore, it is possible to provide a SiC semiconductor device having a structure capable of efficiently connecting the first deep layer and the second deep layer while suppressing an increase in on-resistance.

なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。 It should be noted that the reference numerals in parentheses attached to each component etc. indicate an example of the correspondence relationship between the component etc. and specific components etc. described in the embodiments described later.

第１実施形態にかかるＳｉＣ半導体装置の断面構成を示す図である。It is a figure which shows the cross-sectional structure of the SiC semiconductor device concerning 1st Embodiment. 図１に示すＳｉＣ半導体装置の一部を示した斜視断面図である。FIG. 2 is a perspective cross-sectional view showing a part of the SiC semiconductor device shown in FIG. 1; 第１ディープ層および第２ディープ層のレイアウトを示した透過斜視図である。FIG. 4 is a see-through perspective view showing layouts of a first deep layer and a second deep layer; 第１ディープ層と第２ディープ層およびトレンチゲート構造のレイアウトを示した上面図である。FIG. 4 is a top view showing the layout of the first deep layer, the second deep layer and the trench gate structure; 図２に示すＳｉＣ半導体装置の製造工程を示す斜視断面図である。3 is a perspective cross-sectional view showing a manufacturing process of the SiC semiconductor device shown in FIG. 2; FIG. 図５Ａに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。5B is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device continued from FIG. 5A; FIG. 図５Ｂに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。FIG. 5C is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device following FIG. 5B; 図５Ｃに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。5D is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device following FIG. 5C; FIG. 図５Ｄに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。5D is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device following FIG. 5D; FIG. 図５Ｅに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。5F is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device following FIG. 5E; FIG. 図５Ｆに続くＳｉＣ半導体装置の製造工程を示す斜視断面図である。5F is a perspective cross-sectional view showing the manufacturing process of the SiC semiconductor device following FIG. 5F; FIG. 第２実施形態で説明するＳｉＣ半導体装置における第１ディープ層と第２ディープ層のレイアウトを示した透過斜視図である。FIG. 11 is a transparent perspective view showing the layout of the first deep layer and the second deep layer in the SiC semiconductor device described in the second embodiment; 第３実施形態で説明するＳｉＣ半導体装置における第１ディープ層と第２ディープ層のレイアウトを示した透過斜視図である。FIG. 12 is a transparent perspective view showing the layout of the first deep layer and the second deep layer in the SiC semiconductor device described in the third embodiment; 第４実施形態で説明するＳｉＣ半導体装置における第１ディープ層と第２ディープ層のレイアウトを示した透過斜視図である。FIG. 14 is a transparent perspective view showing the layout of the first deep layer and the second deep layer in the SiC semiconductor device described in the fourth embodiment;

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。 An embodiment of the present invention will be described below with reference to the drawings. In addition, in each of the following embodiments, portions that are the same or equivalent to each other will be described with the same reference numerals.

（第１実施形態）
第１実施形態について説明する。本実施形態では、半導体材料としてＳｉＣを用いたＳｉＣ半導体装置を例に挙げて説明するが、シリコン（Ｓｉ）などの他の半導体材料で構成される半導体装置としても良い。 (First embodiment)
A first embodiment will be described. In this embodiment, a SiC semiconductor device using SiC as a semiconductor material will be described as an example, but a semiconductor device made of other semiconductor materials such as silicon (Si) may be used.

本実施形態にかかるＳｉＣ半導体装置は、半導体素子として、図１および図２に示すトレンチゲート構造の反転型の縦型ＭＯＳＦＥＴが形成されたものである。これらの図に示す縦型ＭＯＳＦＥＴは、ＳｉＣ半導体装置のうちのセル領域に形成されており、そのセル領域を囲むように耐圧保持領域が形成されることでＳｉＣ半導体装置が構成されているが、ここでは縦型ＭＯＳＦＥＴのみ図示してある。なお、以下では、図１および図２に示すように、互いに直交する一方向をそれぞれＸ方向、Ｙ方向、Ｚ方向として説明する。具体的には、縦型ＭＯＳＦＥＴの奥行方向をＸ方向、Ｘ方向に対して交差する縦型ＭＯＳＦＥＴの幅方向をＹ方向、縦型ＭＯＳＦＥＴの厚み方向もしくは深さ方向、つまりＸＹ平面に対する法線方向をＺ方向とする。 In the SiC semiconductor device according to the present embodiment, the inverted vertical MOSFET of the trench gate structure shown in FIGS. 1 and 2 is formed as a semiconductor element. The vertical MOSFETs shown in these figures are formed in a cell region of the SiC semiconductor device, and the SiC semiconductor device is configured by forming a breakdown voltage holding region so as to surround the cell region. Only vertical MOSFETs are shown here. In the following description, as shown in FIGS. 1 and 2, one direction orthogonal to each other is defined as an X direction, a Y direction, and a Z direction, respectively. Specifically, the depth direction of the vertical MOSFET is the X direction, the width direction of the vertical MOSFET crossing the X direction is the Y direction, the thickness direction or depth direction of the vertical MOSFET, that is, the normal direction to the XY plane be the Z direction.

また、図２は、セル領域の一部を切り出して示した斜視断面図であるが、各部のレイアウトを見やすくするために、ＳｉＣ半導体装置の構成の一部を省略して示してある。 Also, FIG. 2 is a perspective cross-sectional view showing a part of the cell region cut out, but a part of the configuration of the SiC semiconductor device is omitted in order to make the layout of each part easier to see.

図１および図２に示されるように、ＳｉＣ半導体装置には、ＳｉＣからなるｎ＋型基板１が半導体基板として用いられている。ｎ＋型基板１の主表面上に、ｎ＋型基板１より低濃度とされたドリフト層の一部を構成するｎ－型層２が形成されている。ｎ＋型基板１は半導体層に相当し、ｎ－型層２は、第１導電型の第１層に相当する。 As shown in FIGS. 1 and 2, an SiC semiconductor device uses an n + -type substrate 1 made of SiC as a semiconductor substrate. On the main surface of n + -type substrate 1, n − -type layer 2 forming part of a drift layer having a concentration lower than that of n + -type substrate 1 is formed. The n + -type substrate 1 corresponds to a semiconductor layer, and the n − -type layer 2 corresponds to a first conductivity type first layer.

セル領域では、ｎ－型層２の上に、ＳｉＣからなるドリフト層の一部を構成するｎ型のＪＦＥＴ部３とｐ型の第１ディープ層４が形成されている。ｎ－型層２は、ｎ＋型基板１と反対側においてＪＦＥＴ部３と連結されている。 In the cell region, an n-type JFET portion 3 and a p-type first deep layer 4 forming part of a drift layer made of SiC are formed on the n − -type layer 2 . The n − -type layer 2 is connected to the JFET portion 3 on the side opposite to the n + -type substrate 1 .

ＪＦＥＴ部３と第１ディープ層４は、飽和電流抑制層を構成するものであり、共に、Ｙ方向を長手方向として延設され、Ｘ方向において交互に繰り返し並べられて配置されている。つまり、ｎ＋型基板１の主表面に対する法線方向から見て、ＪＦＥＴ部３の少なくとも一部と第１ディープ層４は、それぞれ複数のライン状、換言すればストライプ状とされ、それぞれが交互に並べられたレイアウトとされている。 The JFET portion 3 and the first deep layer 4 constitute a saturation current suppressing layer, both of which extend with the Y direction as their longitudinal direction, and are alternately and repeatedly arranged in the X direction. That is, when viewed from the direction normal to the main surface of n + -type substrate 1, at least a portion of JFET portion 3 and first deep layer 4 are formed in a plurality of lines, in other words, in stripes, alternately. It is considered to be a layout arranged in a row.

さらに、本実施形態では、第１ディープ層４を単にストライプ状に形成するだけでなく、図３および図４に示すように、Ｘ方向にも延設されていて、第１ディープ層４のうちストライプ状に配置された各ラインの隣り合うライン同士が接続されている。具体的には、第１ディープ層４は、後述する第２ディープ層５の下方と対応する位置にも形成されている。以下、第１ディープ層４のうちストライプ状に配置された部分をストライプ部４ａと言い、第２ディープ層５の下方に位置する部分を接続部４ｂと言う。 Furthermore, in this embodiment, the first deep layer 4 is not only formed in a stripe shape, but also extends in the X direction as shown in FIGS. Adjacent lines of each line arranged in stripes are connected to each other. Specifically, the first deep layer 4 is also formed at a position corresponding to the lower side of the second deep layer 5, which will be described later. Hereinafter, the stripe-shaped portion of the first deep layer 4 will be referred to as a stripe portion 4a, and the portion located below the second deep layer 5 will be referred to as a connection portion 4b.

なお、本実施形態の場合、ＪＦＥＴ部３が第１ディープ層４よりも下方まで形成されたものとされている。このため、ＪＦＥＴ部３のうちストライプ状とされている部分は第１ディープ層４の下方において連結した状態になっているが、ストライプ状とされている各部はそれぞれ複数の第１ディープ層４の間に配置された状態となっている。 In this embodiment, the JFET portion 3 is formed below the first deep layer 4 . For this reason, the stripe-shaped portions of the JFET portion 3 are connected below the first deep layer 4 , but each stripe-shaped portion is formed of a plurality of first deep layers 4 . It is placed in between.

第１ディープ層４は、ｐ型不純物層によって構成されており、深さ方向においてｐ型不純物濃度が一定とされている。上記したように、第１ディープ層４は、ストライプ部４ａと接続部４ｂとを有している。ストライプ部４ａの各ラインは一定幅とされ、等間隔に配置されている。また、接続部４ｂの幅については任意であるが、第１ディープ層４をイオン注入などで形成する際のマスク設計などを考慮すると、ストライプ部４ａの各ラインと同じ幅とすると好ましい。 The first deep layer 4 is composed of a p-type impurity layer and has a constant p-type impurity concentration in the depth direction. As described above, the first deep layer 4 has the stripe portion 4a and the connection portion 4b. Each line of the stripe portion 4a has a constant width and is arranged at regular intervals. The width of the connecting portion 4b is arbitrary, but it is preferable to make it the same width as each line of the stripe portion 4a in consideration of the mask design when forming the first deep layer 4 by ion implantation or the like.

接続部４ｂは、第２ディープ層５を第１ディープ層４と確実に接続するために備えられている。本実施形態では、接続部４ｂは、第２ディープ層５が形成された位置に形成されており、Ｚ方向から見た場合、接続部４ｂと第２ディープ層５とが重なって配置された状態となっている。接続部４ｂについては、第２ディープ層５の直下に配置されていると好ましいが、第１ディープ層４の形成用のマスクの位置ずれなどに起因して、第２ディープ層５と重なりつつも、若干形成位置がずれていても構わない。また、接続部４ｂについては、ストライプ部４ａと同時に形成しているためストライプ部４ａと同じ深さとなっているが、異なる深さ担っていても構わない。 The connecting portion 4 b is provided to reliably connect the second deep layer 5 with the first deep layer 4 . In this embodiment, the connecting portion 4b is formed at the position where the second deep layer 5 is formed, and when viewed from the Z direction, the connecting portion 4b and the second deep layer 5 are arranged to overlap each other. It has become. Although it is preferable that the connection portion 4b is arranged directly under the second deep layer 5, due to the positional deviation of the mask for forming the first deep layer 4, the connection portion 4b may overlap with the second deep layer 5, but , the formation position may be slightly deviated. Also, since the connection portion 4b is formed at the same time as the stripe portion 4a, it has the same depth as the stripe portion 4a, but it may have a different depth.

さらに、ＪＦＥＴ部３および第１ディープ層４の上には、ＳｉＣからなるドリフト層の一部を構成し、第１導電型の第２層に相当するｎ型層６が形成されている。ｎ型層６は、ｎ型不純物濃度がｎ－型層２と同じにされていても良いが、高くすることで縦型ＭＯＳＦＥＴのチャネルを通じて流れる電流がＹ方向に拡散できるようにすることができる。 Further, on the JFET portion 3 and the first deep layer 4, there is formed an n-type layer 6 which constitutes part of the drift layer made of SiC and corresponds to the second layer of the first conductivity type. The n-type layer 6 may have the same n-type impurity concentration as the n − -type layer 2, but by increasing the n-type impurity concentration, the current flowing through the channel of the vertical MOSFET can be diffused in the Y direction. .

なお、本実施形態では、ｎ－型層２とＪＦＥＴ部３およびｎ型層６によってドリフト層が構成されているが、ドリフト層の構成については任意であり、例えば、ｎ－型層２とｎ＋型基板１との間にバッファ層を備えた構造とすることもできる。 In this embodiment, the drift layer is composed of the n − -type layer 2, the JFET portion 3 and the n - type layer 6, but the configuration of the drift layer is arbitrary. A structure in which a buffer layer is provided between the + type substrate 1 can also be used.

ｎ型層６の上にはＳｉＣからなるｐ型ベース領域７が形成されている。また、ｐ型ベース領域７の上には、ＳｉＣからなるｎ＋型ソース領域８が形成されている。ｐ型ベース領域７は、第１ディープ層４よりもｐ型不純物濃度が低くされている。また、ｎ＋型ソース領域８は、ｎ型不純物濃度がｎ型層６よりも高濃度とされている。 A p-type base region 7 made of SiC is formed on the n-type layer 6 . An n + -type source region 8 made of SiC is formed on the p-type base region 7 . The p-type base region 7 has a lower p-type impurity concentration than the first deep layer 4 . The n + -type source region 8 has a higher n-type impurity concentration than the n-type layer 6 .

また、ｐ型ベース領域７上におけるｎ＋型ソース領域８と異なる位置などに、ｐ型ベース領域７よりもｐ型不純物濃度が高くされたコンタクト領域に相当するコンタクトｐ＋型層９が形成されている。本実施形態では、コンタクトｐ＋型層９は、Ｘ方向を長手方向とするライン状の部分（以下、連結層９ａという）と、それに対して交差するＹ方向を長手方向とするライン状の部分（以下、コンタクト部９ｂという）とによって構成されている。さらに、連結層９ａの下方には、ｐ型ベース領域７およびｎ型層６を貫通して第１ディープ層４に繋がる第２ディープ層５が形成されている。第２ディープ層５は、連結層９ａと共にＸ方向を長手方向としてライン状に形成されている。 A contact p + -type layer 9 corresponding to a contact region having a p-type impurity concentration higher than that of the p-type base region 7 is formed at a position different from the n + -type source region 8 on the p-type base region 7 . ing. In the present embodiment, the contact p + -type layer 9 has a line-shaped portion (hereinafter referred to as a coupling layer 9a) whose longitudinal direction is the X direction, and a line-shaped portion whose longitudinal direction is the Y direction that intersects with it. (hereinafter referred to as contact portion 9b). Furthermore, a second deep layer 5 that penetrates the p-type base region 7 and the n-type layer 6 and is connected to the first deep layer 4 is formed below the coupling layer 9a. The second deep layer 5 is formed in a line shape with the X direction as the longitudinal direction together with the connecting layer 9a.

連結層９ａおよび第２ディープ層５は、第１ディープ層４をソース電位に固定するために、第１ディープ層４と後述するソース電極１４とを連結させる役割を果たす。コンタクト部９ｂは、ｐ型ベース領域７をソース電位にする役割を果たす。なお、コンタクト部９ｂが第２ディープ層５に繋がっていれば、コンタクト部９ｂからｐ型ベース領域７および第２ディープ層５を介して第１ディープ層４をソース電位に固定できる。この場合には、連結層９ａについては必須ではないが、ここでは第２ディープ層５を広範囲にソース電極１４と連結させるために連結層９ａを備えてある。 The coupling layer 9a and the second deep layer 5 play a role of coupling the first deep layer 4 and a source electrode 14, which will be described later, in order to fix the first deep layer 4 to the source potential. The contact portion 9b serves to set the p-type base region 7 to a source potential. If the contact portion 9b is connected to the second deep layer 5, the first deep layer 4 can be fixed to the source potential from the contact portion 9b through the p-type base region 7 and the second deep layer 5. FIG. In this case, the connection layer 9a is not essential, but here the connection layer 9a is provided to connect the second deep layer 5 with the source electrode 14 extensively.

連結層９ａや第２ディープ層５および接続部４ｂの形成間隔は任意であるが、本実施形態では、後述する複数本のトレンチゲート構造の数本、例えば図４に示すように５本につき１つの間隔で連結層９ａや第２ディープ層５が形成され、これらがストライプ状に配置されている。連結層９ａおよび第２ディープ層５の幅については任意であるが、ここでは図１に示すように隣り合うトレンチゲート構造の間隔としている。勿論、連結層９ａを隣り合うトレンチゲート構造の間隔よりも狭く形成してあっても良い。また、第２ディープ層５の幅についても、隣り合うトレンチゲート構造の間隔以上としているが、その間隔より狭くされていても良い。また、コンタクト部９ｂの形成間隔も任意であるが、広すぎるとｐ型ベース領域７の中でコンタクト部９ｂまでの距離が長くなる部分が生じることから、ｐ型ベース領域７の全域を的確にソース電位にできる程度の形成間隔としている。加えて、コンタクト部９ｂが形成された部分においてチャネル密度を低下させることになるため、それを抑制できるようにコンタクト部９ｂの形成間隔を設定している。 The formation intervals of the coupling layer 9a, the second deep layer 5, and the connection portion 4b are arbitrary, but in the present embodiment, a plurality of trench gate structures to be described later, for example, one per five as shown in FIG. The connection layer 9a and the second deep layer 5 are formed at intervals of one and are arranged in a stripe pattern. Widths of the coupling layer 9a and the second deep layer 5 are arbitrary, but here, as shown in FIG. Of course, the connecting layer 9a may be formed narrower than the interval between adjacent trench gate structures. Also, the width of the second deep layer 5 is equal to or greater than the interval between the adjacent trench gate structures, but it may be narrower than the interval. Also, the interval between the contact portions 9b is arbitrary. The formation interval is such that the source potential can be obtained. In addition, since the channel density is lowered in the portion where the contact portion 9b is formed, the formation interval of the contact portion 9b is set so as to suppress it.

さらに、ｐ型ベース領域７およびｎ＋型ソース領域８を貫通してｎ型層６に達するように、所定幅かつ所定深さで形成されたゲートトレンチ１０が形成されている。このゲートトレンチ１０の側面と接するように上述したｐ型ベース領域７やｎ＋型ソース領域８さらには連結層９ａが配置されている。ゲートトレンチ１０は、図２のＹ方向を幅方向、ＪＦＥＴ部３や第１ディープ層４の長手方向と交差する方向、ここではＸ方向を長手方向、Ｚ方向を深さ方向とするライン状のレイアウトで形成されている。そして、図１、図２に示したように、ゲートトレンチ１０は、複数本がＹ方向に等間隔に配置されたストライプ状とされており、それぞれの間にｐ型ベース領域７およびｎ＋型ソース領域８が配置されている。ただし、第２ディープ層５が形成された領域においては、ゲートトレンチ１０の間のｐ型ベース領域７が第２ディープ層５に代えられている。 Further, a gate trench 10 having a predetermined width and a predetermined depth is formed to reach n-type layer 6 through p-type base region 7 and n + -type source region 8 . The p-type base region 7, the n + -type source region 8, and the coupling layer 9a are arranged so as to be in contact with the side surfaces of the gate trench 10. As shown in FIG. The gate trench 10 is formed in a linear shape with the Y direction in FIG. Layout is formed. As shown in FIGS. 1 and 2, the gate trenches 10 are formed in a striped shape in which a plurality of gate trenches 10 are arranged at regular intervals in the Y direction, with the p-type base region 7 and the n + -type gate trench 10 interposed therebetween. A source region 8 is arranged. However, in the region where the second deep layer 5 is formed, the p-type base region 7 between the gate trenches 10 is replaced with the second deep layer 5 .

なお、ここではｎ＋型基板１の主表面に対する法線方向から見て、つまり縦型ＭＯＳＦＥＴの上面視において、ゲートトレンチ１０がストライプ状となるようにしているが、ゲートトレンチ１０が少なくともストライプ状の部分を有した構造とされていれば良い。例えば、隣り合うライン状のゲートトレンチ１０の２本を１組として、その両端同士が半円状に繋がるようにゲートトレンチ１０をレイアウトしても良い。 Here, when viewed from the direction normal to the main surface of the n + -type substrate 1, that is, when the vertical MOSFET is viewed from above, the gate trenches 10 are arranged to have a striped shape. It is sufficient if the structure has a part of For example, the gate trenches 10 may be laid out so that two adjacent line-shaped gate trenches 10 are regarded as one pair and both ends thereof are connected in a semicircular shape.

ｐ型ベース領域７のうちゲートトレンチ１０の側面に位置する部分を、縦型ＭＯＳＦＥＴの作動時にｎ＋型ソース領域８とｎ型層６との間を繋ぐチャネル領域として、チャネル領域を含むゲートトレンチ１０の内壁面がゲート絶縁膜１１で覆われている。ゲート絶縁膜１１の表面にはドープドＰｏｌｙ－Ｓｉにて構成されたゲート電極１２が形成されており、これらゲート絶縁膜１１およびゲート電極１２がゲートトレンチ１０内に配置されることでトレンチゲート構造が構成されている。さらに、ゲート電極１２を覆うように層間絶縁膜１３が形成されている。層間絶縁膜１３は、ゲートトレンチ１０の外側に張り出していても良いが、ここではゲートトレンチ１０内に配置され、ゲートトレンチ１０がゲート絶縁膜１１とゲート電極１２および層間絶縁膜１３によって埋め尽くされている。 A portion of the p-type base region 7 located on the side surface of the gate trench 10 is used as a channel region connecting between the n + -type source region 8 and the n-type layer 6 during operation of the vertical MOSFET. An inner wall surface of 10 is covered with a gate insulating film 11 . A gate electrode 12 made of doped Poly-Si is formed on the surface of the gate insulating film 11, and the trench gate structure is formed by arranging the gate insulating film 11 and the gate electrode 12 in the gate trench 10. It is configured. Furthermore, an interlayer insulating film 13 is formed to cover the gate electrode 12 . Although the interlayer insulating film 13 may protrude outside the gate trench 10 , it is arranged in the gate trench 10 here, and the gate trench 10 is filled with the gate insulating film 11 , the gate electrode 12 and the interlayer insulating film 13 . ing.

また、図１に示すように、ｎ＋型ソース領域８の表面やゲート電極１２の表面には、層間絶縁膜１３を介してソース電極１４などが形成されている。なお、ソース電極１４は、層間絶縁膜１３上に形成されることでＳｉＣ部分と電気的に絶縁されているが、層間絶縁膜１３に形成されたコンタクトホールを通じて、ｎ＋型ソース領域８およびコンタクトｐ＋型層９と電気的に接触させられている。 Further, as shown in FIG. 1, a source electrode 14 and the like are formed on the surface of the n + -type source region 8 and the surface of the gate electrode 12 with an interlayer insulating film 13 interposed therebetween. The source electrode 14 is electrically insulated from the SiC portion by being formed on the interlayer insulating film 13 , but through the contact hole formed in the interlayer insulating film 13 , the n + -type source region 8 and the contact are connected. It is in electrical contact with p + -type layer 9 .

一方、ｎ＋型基板１の裏面側にはｎ＋型基板１と電気的に接続されたドレイン電極１５が形成されている。このような構造により、ｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴが構成されている。このような縦型ＭＯＳＦＥＴが複数セル配置されることでセル領域が構成されている。 On the other hand, a drain electrode 15 electrically connected to the n + -type substrate 1 is formed on the back side of the n + -type substrate 1 . With such a structure, a vertical MOSFET having an n-channel type inverted trench gate structure is formed. A cell region is configured by arranging a plurality of cells of such vertical MOSFETs.

このように構成される縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置は、例えば、ソース電圧Ｖｓを０Ｖ、ドレイン電圧Ｖｄを１～１．５Ｖとした状態で、ゲート電極１２に対して２０Ｖのゲート電圧Ｖｇを印加することで動作させられる。すなわち、ゲート電圧Ｖｇが印加されることにより、縦型ＭＯＳＦＥＴは、ゲートトレンチ１０に接する部分のｐ型ベース領域７にチャネル領域が形成され、ドレイン－ソース間に電流が流れるという動作を行う。 In a SiC semiconductor device having a vertical MOSFET configured in this manner, for example, a gate voltage Vg of 20 V is applied to the gate electrode 12 with a source voltage Vs of 0 V and a drain voltage Vd of 1 to 1.5 V. It is operated by applying voltage. That is, when the gate voltage Vg is applied, the vertical MOSFET performs an operation in which a channel region is formed in the p-type base region 7 in contact with the gate trench 10 and current flows between the drain and source.

このとき、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで低オン抵抗を図りつつ、低飽和電流を維持することが可能となっている。具体的には、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされていることから、次に示すような作動を行う。 At this time, the JFET portion 3 and the first deep layer 4 function as a saturation current suppressing layer, and by exhibiting a saturation current suppressing effect, it is possible to maintain a low saturation current while achieving a low on-resistance. . Specifically, since the striped portion of the JFET portion 3 and the first deep layer 4 are alternately and repeatedly formed, the following operation is performed.

まず、ドレイン電圧Ｖｄが例えば１～１．５Ｖのように通常作動時に印加される電圧である場合には、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層は、ＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも小さい幅しか伸びない。このため、ＪＦＥＴ部３内へ空乏層が伸びても電流経路が確保される。また、ＪＦＥＴ部３のｎ型不純物濃度をｎ－型層２よりも高くすれば、電流経路を低抵抗に構成できるため、低オン抵抗を図ることも可能となる。 First, when the drain voltage Vd is a voltage applied during normal operation, such as 1 to 1.5 V, the depletion layer extending from the first deep layer 4 side to the JFET portion 3 is a stripe of the JFET portion 3. It stretches to a width that is less than the width of the contoured portion. Therefore, even if the depletion layer extends into the JFET portion 3, a current path is secured. Further, if the n-type impurity concentration of the JFET portion 3 is made higher than that of the n − -type layer 2, the current path can be configured to have a low resistance, so that it is possible to achieve a low on-resistance.

また、負荷短絡などによってドレイン電圧Ｖｄが通常作動時の電圧よりも高くなると、第１ディープ層４側からＪＦＥＴ部３へ伸びる空乏層がＪＦＥＴ部３のうちストライプ状とされた部分の幅よりも伸びる。そして、ｎ型層６よりも先にＪＦＥＴ部３が即座にピンチオフされる。これにより、低飽和電流を維持することができ、負荷短絡等によるＳｉＣ半導体装置の耐量を向上することが可能となる。 Further, when the drain voltage Vd becomes higher than the voltage during normal operation due to a load short circuit or the like, the depletion layer extending from the first deep layer 4 side to the JFET portion 3 becomes wider than the striped portion of the JFET portion 3. extend. Then, the JFET portion 3 is immediately pinched off before the n-type layer 6 is pinched off. As a result, a low saturation current can be maintained, and the resistance of the SiC semiconductor device to load short circuits or the like can be improved.

このように、ＪＦＥＴ部３および第１ディープ層４が飽和電流抑制層として機能し、飽和電流抑制効果を発揮することで、低オン抵抗と低飽和電流を両立することができるＳｉＣ半導体装置とすることが可能となる。 In this way, the JFET portion 3 and the first deep layer 4 function as a saturation current suppressing layer and exhibit a saturation current suppressing effect, thereby providing a SiC semiconductor device capable of achieving both a low on-resistance and a low saturation current. becomes possible.

さらに、ＪＦＥＴ部３を挟み込むように第１ディープ層４を備えることで、ＪＦＥＴ部３のうちストライプ状とされた部分と第１ディープ層４とが交互に繰り返し形成された構造とされている。このため、ドレイン電圧Ｖｄが高電圧になったとしても、下方からｎ－型層２に伸びてくる空乏層の伸びが第１ディープ層４によって抑えられ、トレンチゲート構造に延伸することを防ぐことができる。したがって、ゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を発揮させられ、ゲート絶縁膜１１が破壊されることを抑制できるため、高耐圧で信頼性の高い素子とすることが可能となる。そして、このようにトレンチゲート構造への空乏層の延伸を防げるため、ｎ－型層２やＪＦＥＴ部３のｎ型不純物濃度を比較的濃くすることができ、低オン抵抗化を図ることが可能となる。 Furthermore, by providing the first deep layers 4 so as to sandwich the JFET portion 3, the structure is such that the striped portions of the JFET portion 3 and the first deep layers 4 are alternately and repeatedly formed. Therefore, even if the drain voltage Vd becomes a high voltage, the first deep layer 4 suppresses the extension of the depletion layer extending from below to the n − -type layer 2, thereby preventing extension to the trench gate structure. can be done. Therefore, the electric field suppressing effect of reducing the electric field applied to the gate insulating film 11 can be exerted, and the breakdown of the gate insulating film 11 can be suppressed. Since the depletion layer can be prevented from extending to the trench gate structure in this way, the n-type impurity concentration of the n − -type layer 2 and the JFET portion 3 can be made relatively high, and the on-resistance can be reduced. becomes.

よって、低オン抵抗かつ高信頼性の縦型ＭＯＳＦＥＴを有するＳｉＣ半導体装置とすることが可能となる。 Therefore, it is possible to provide a SiC semiconductor device having a vertical MOSFET with low on-resistance and high reliability.

なお、本実施形態のＳｉＣ半導体装置は、ゲート電圧Ｖｇを印加していないときには、チャネル領域が形成されていないため、ドレイン－ソース間に電流が流れないノーマリオフ型の半導体素子となる。また、ＪＦＥＴ部３については、ゲート電圧Ｖｇを印加していないときでもドレイン電圧Ｖｄが通常作動時の電圧よりも高くならないとピンチオフしないため、ノーマリオン型となる。 Note that the SiC semiconductor device of the present embodiment does not have a channel region when the gate voltage Vg is not applied, so it becomes a normally-off semiconductor device in which current does not flow between the drain and the source. Further, the JFET portion 3 is of a normally-on type because it does not pinch off unless the drain voltage Vd is higher than the voltage during normal operation even when the gate voltage Vg is not applied.

以上のような動作を行うためには、第１ディープ層４が的確にソース電位に固定されることが必要であるが、本実施形態では、連結層９ａおよび第２ディープ層５を通じて第１ディープ層４をソース電位に固定している。そして、第２ディープ層５の下方に接続部４ｂを備え、第２ディープ層５と第１ディープ層４とが確実に接続されるようにしていることから、第１ディープ層４を確実にソース電位に固定できる。このため、本実施形態のＳｉＣ半導体装置は、的確に上記のような動作を行うことができる。 In order to perform the above operation, the first deep layer 4 needs to be properly fixed to the source potential. Layer 4 is fixed at the source potential. Since the connecting portion 4b is provided below the second deep layer 5 and the second deep layer 5 and the first deep layer 4 are reliably connected, the first deep layer 4 can be reliably sourced. It can be fixed to an electric potential. Therefore, the SiC semiconductor device of the present embodiment can perform the above operations accurately.

次に、本実施形態にかかるｎチャネルタイプの反転型のトレンチゲート構造の縦型ＭＯＳＦＥＴを備えたＳｉＣ半導体装置の製造方法について、図５Ａ～図５Ｇに示す製造工程中の断面図を参照して説明する。 Next, a method for manufacturing a SiC semiconductor device including a vertical MOSFET having an n-channel type inverted trench gate structure according to the present embodiment will be described with reference to cross-sectional views during manufacturing steps shown in FIGS. 5A to 5G. explain.

〔図５Ａに示す工程〕
まず、半導体基板として、例えばＳｉＣで構成されるｎ＋型基板１を用意する。そして、図示しないＣＶＤ（chemical vapor deposition）装置を用いたエピタキシャル成長により、ｎ＋型基板１の主表面上にＳｉＣからなるｎ－型層２を形成する。このとき、ｎ＋型基板１の主表面上に予めｎ－型層２を成長させてある所謂エピ基板を用いても良い。さらに、ｎ－型層２の上にＳｉＣからなるＪＦＥＴ部３をエピタキシャル成長させる。 [Steps shown in FIG. 5A]
First, an n + -type substrate 1 made of SiC, for example, is prepared as a semiconductor substrate. Then, an n − -type layer 2 made of SiC is formed on the main surface of n + -type substrate 1 by epitaxial growth using a CVD (chemical vapor deposition) apparatus (not shown). At this time, a so-called epi-substrate in which an n − -type layer 2 is grown in advance on the main surface of the n + -type substrate 1 may be used. Furthermore, a JFET portion 3 made of SiC is epitaxially grown on the n − -type layer 2 .

〔図５Ｂに示す工程〕
ＪＦＥＴ部３の所定領域に第１ディープ層４を形成する。例えば、ＪＦＥＴ部３の表面に、酸化膜などで構成されるマスク１７を配置したのち、マスク１７をパターニングして第１ディープ層４の形成予定領域を開口させる。そして、ｐ型不純物をイオン注入し、ストライプ部４ａおよび接続部４ｂを同時に形成することで第１ディープ層４を形成する。その後、マスク１７を除去する。 [Steps shown in FIG. 5B]
A first deep layer 4 is formed in a predetermined region of the JFET portion 3 . For example, after disposing a mask 17 made of an oxide film or the like on the surface of the JFET portion 3, the mask 17 is patterned to open a region where the first deep layer 4 is to be formed. Then, the first deep layer 4 is formed by ion-implanting a p-type impurity and simultaneously forming the stripe portion 4a and the connection portion 4b. After that, the mask 17 is removed.

なお、ここでは、第１ディープ層４をイオン注入によって形成しているが、イオン注入以外の方法によってストライプ部４ａおよび接続部４ｂを含む第１ディープ層４を形成しても良い。例えば、ＪＦＥＴ部３を選択的に異方性エッチングして第１ディープ層４と対応する位置に凹部を形成し、この上にｐ型不純物層をエピタキシャル成長させたのち、ＪＦＥＴ部３の上に位置する部分においてｐ型不純物層を平坦化して第１ディープ層４を形成する。このように、第１ディープ層４をエピタキシャル成長によって形成することもできる。 Although the first deep layer 4 is formed by ion implantation here, the first deep layer 4 including the stripe portion 4a and the connection portion 4b may be formed by a method other than ion implantation. For example, the JFET portion 3 is selectively anisotropically etched to form a recess at a position corresponding to the first deep layer 4, and a p-type impurity layer is epitaxially grown thereon. A first deep layer 4 is formed by flattening the p-type impurity layer in the portion where the first deep layer 4 is formed. Thus, the first deep layer 4 can also be formed by epitaxial growth.

〔図５Ｃに示す工程〕
引き続き、図示しないＣＶＤ装置を用いて、ＪＦＥＴ部３および第１ディープ層４の上にｎ型ＳｉＣをエピタキシャル成長させることで、ｎ型層６を形成する。続けて、ｎ型層６の上にｐ型ベース領域７をエピタキシャル成長させる。 [Steps shown in FIG. 5C]
Subsequently, an n-type layer 6 is formed by epitaxially growing n-type SiC on the JFET portion 3 and the first deep layer 4 using a CVD apparatus (not shown). Subsequently, a p-type base region 7 is epitaxially grown on the n-type layer 6 .

〔図５Ｄに示す工程〕
ｐ型ベース領域７の上に第２ディープ層５と対応する位置を開口させた酸化膜などで構成されるマスク１８を形成する。そして、そのマスク１８を用いてｐ型不純物をイオン注入することで、第２ディープ層５を形成する。この後、マスク１８を除去する。 [Steps shown in FIG. 5D]
A mask 18 made of an oxide film or the like having an opening corresponding to the second deep layer 5 is formed on the p-type base region 7 . Then, the second deep layer 5 is formed by ion-implanting p-type impurities using the mask 18 . After that, the mask 18 is removed.

〔図５Ｅに示す工程〕
第２ディープ層５およびｐ型ベース領域７の上にｎ＋型ソース領域８をエピタキシャル成長させる。 [Steps shown in FIG. 5E]
An n + -type source region 8 is epitaxially grown on the second deep layer 5 and the p-type base region 7 .

〔図５Ｆに示す工程〕
ｎ＋型ソース領域８の上にコンタクトｐ＋型層９と対応する位置を開口させたマスク１９を形成する。そして、そのマスク１９を用いてｐ型不純物をイオン注入することで、連結層９ａおよびコンタクト部９ｂを含むコンタクトｐ＋型層９を形成する。この後、マスク１９を除去する。 [Steps shown in FIG. 5F]
A mask 19 having an opening corresponding to the contact p + -type layer 9 is formed on the n + -type source region 8 . By ion-implanting a p-type impurity using mask 19, contact p + -type layer 9 including coupling layer 9a and contact portion 9b is formed. After that, the mask 19 is removed.

〔図５Ｇに示す工程〕
ｎ＋型ソース領域８などの上に図示しないマスクを形成したのち、マスクのうちのゲートトレンチ１０の形成予定領域を開口させる。そして、マスクを用いてＲＩＥ等の異方性エッチングを行うことで、ゲートトレンチ１０を形成する。 [Steps shown in FIG. 5G]
After forming a mask (not shown) on the n + -type source region 8 and the like, a region of the mask where the gate trench 10 is to be formed is opened. Then, anisotropic etching such as RIE is performed using a mask to form the gate trench 10 .

その後、マスクを除去してから例えば酸化膜をデポジションすること、もしくは熱酸化を行うことによってゲート絶縁膜１１を形成し、ゲート絶縁膜１１によってゲートトレンチ１０の内壁面上およびｎ＋型ソース領域８の表面上を覆う。そして、ｐ型不純物もしくはｎ型不純物がドープされたＰｏｌｙ－Ｓｉをデポジションした後、これをエッチバックし、ゲートトレンチ１０内にＰｏｌｙ－Ｓｉを残すことでゲート電極１２を形成する。これにより、トレンチゲート構造が完成する。 Thereafter, after removing the mask, a gate insulating film 11 is formed by, for example, depositing an oxide film or performing thermal oxidation. Cover the surface of 8. Then, after depositing Poly-Si doped with p-type or n-type impurities, this is etched back to leave the Poly-Si in the gate trench 10 to form the gate electrode 12 . This completes the trench gate structure.

さらに、ゲート電極１２およびゲート絶縁膜１１の表面を覆うように、例えば酸化膜などによって構成される層間絶縁膜１３を形成する。そして、図示しないマスクを用いてｎ＋型ソース領域８およびコンタクトｐ＋型層９が露出するまで層間絶縁膜１３をエッチングし、コンタクトホールを形成すると共にゲートトレンチ１０内に層間絶縁膜１３を残す。 Further, an interlayer insulating film 13 made of, for example, an oxide film is formed so as to cover the surfaces of the gate electrode 12 and the gate insulating film 11 . Then, using a mask (not shown), the interlayer insulating film 13 is etched until the n + -type source region 8 and the contact p + -type layer 9 are exposed, forming a contact hole and leaving the interlayer insulating film 13 in the gate trench 10 . .

この後の工程については図示しないが、以下のような工程を行う。すなわち、層間絶縁膜１３の表面上に例えば複数の金属の積層構造により構成される電極材料を形成したのち、電極材料をパターニングすることでソース電極１４を形成する。さらに、ｎ＋型基板１の裏面側にドレイン電極１５を形成する。このようにして、本実施形態にかかるＳｉＣ半導体装置が完成する。 Although not shown, the following steps are performed. That is, after forming an electrode material composed of, for example, a laminated structure of a plurality of metals on the surface of the interlayer insulating film 13, the source electrode 14 is formed by patterning the electrode material. Furthermore, a drain electrode 15 is formed on the back side of the n + -type substrate 1 . Thus, the SiC semiconductor device according to this embodiment is completed.

以上説明したように、本実施形態のＳｉＣ半導体装置では、第２ディープ層５の下方において、ストライプ部４ａにおける隣り合う各ラインを接続するように接続部４ｂを備えている。このように、第２ディープ層５の下方に接続部４ｂを備えているため、第２ディープ層５と第１ディープ層４とが確実に接続され、第１ディープ層４をソース電位に固定できる。これにより、第１ディープ層４によるゲート絶縁膜１１に掛かる電界を低下させる電界抑制効果を的確に発揮させられるなど、ゲート絶縁膜１１の破壊を抑制できる。 As described above, the SiC semiconductor device of the present embodiment includes the connecting portion 4b below the second deep layer 5 so as to connect adjacent lines in the stripe portion 4a. Thus, since the connection part 4b is provided below the second deep layer 5, the second deep layer 5 and the first deep layer 4 are reliably connected, and the first deep layer 4 can be fixed at the source potential. . As a result, it is possible to suppress breakdown of the gate insulating film 11 , for example, the electric field suppressing effect of reducing the electric field applied to the gate insulating film 11 by the first deep layer 4 can be exhibited accurately.

そして、このような接続部４ｂを第２ディープ層５の下方に対応して形成していることから、特許文献１のように第１ディープ層４を格子状に形成する場合と比較して電流の経路を狭くする範囲を少なくできる。したがって、オン抵抗の増大を抑制しつつ、第１ディープ層４と第２ディープ層５とを効率よく接続することが可能な構造のＳｉＣ半導体装置とすることが可能となる。 Further, since such a connecting portion 4b is formed corresponding to the lower portion of the second deep layer 5, compared with the case where the first deep layer 4 is formed in a grid pattern as in Patent Document 1, the current flow is reduced. It is possible to reduce the range for narrowing the path of Therefore, it is possible to provide a SiC semiconductor device having a structure in which the first deep layer 4 and the second deep layer 5 can be efficiently connected while suppressing an increase in on-resistance.

（第２実施形態）
第２施形態について説明する。本実施形態は、第１実施形態に対して接続部４ｂのレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Second embodiment)
A second embodiment will be described. This embodiment differs from the first embodiment in the layout of the connecting portion 4b, and is otherwise the same as the first embodiment. Therefore, only different parts from the first embodiment will be described.

本実施形態では、図３に示すように、すべての第２ディープ層５の下方に接続部４ｂを配置するのではなく、図６に示したようにストライプ状に配置された第２ディープ層５の数本につき１つの割合で接続部４ｂを配置する。ここでは、隣り合う第２ディープ層５の間隔の整数倍の間隔で接続部４ｂが配置されるようにしている。 In this embodiment, as shown in FIG. 3, the connection portions 4b are not arranged below all the second deep layers 5, but the second deep layers 5 are arranged in stripes as shown in FIG. The connecting portion 4b is arranged at a rate of one for several of the . Here, the connecting portions 4b are arranged at an interval that is an integral multiple of the interval between the adjacent second deep layers 5. As shown in FIG.

このように、すべての第２ディープ層５の下方に接続部４ｂを配置しなくても、その一部の下方に接続部４ｂが備えられるようにしても良い。この場合、下方に接続部４ｂが形成されていない第２ディープ層５については、第１ディープ層４との接続が不十分になり得るが、少なくとも下方に接続部４ｂが形成された第２ディープ層５が第１ディープ層４と接続される。このため、第１ディープ層４を確実にソース電位に固定することが可能となる。また、接続部４ｂが形成された部分は電流の経路を狭くすることになるため、接続部４ｂを少なくする分、電流の経路を広くすることができ、よりオン抵抗の増大を抑制することが可能となる。 In this way, even if the connecting portions 4b are not arranged under all the second deep layers 5, the connecting portions 4b may be provided under some of them. In this case, the connection with the first deep layer 4 may be insufficient for the second deep layer 5 not having the connecting portion 4b formed thereunder, but at least the second deep layer 5 having the connecting portion 4b formed thereunder may not be sufficiently connected to the first deep layer 4. A layer 5 is connected with the first deep layer 4 . Therefore, it is possible to reliably fix the first deep layer 4 to the source potential. In addition, since the current path is narrowed in the portion where the connecting portion 4b is formed, the current path can be widened by reducing the number of the connecting portions 4b, and an increase in the on-resistance can be further suppressed. It becomes possible.

（第３実施形態）
第３施形態について説明する。本実施形態も、第１実施形態に対して接続部４ｂのレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Third embodiment)
A third embodiment will be described. This embodiment also differs from the first embodiment in the layout of the connecting portion 4b, and is otherwise the same as the first embodiment. Therefore, only the portions different from the first embodiment will be described.

本実施形態も、すべての第２ディープ層５の下方に接続部４ｂを配置するのではなく、図７に示すように、各第２ディープ層５の長手方向に沿って、隣り合うストライプ部４ａの間において接続部４ｂを形成する部分と形成しない部分とを交互に配置する。つまり、縦型ＭＯＳＦＥＴの上面視において、接続部４ｂが千鳥状に配置されるようにしている。 In this embodiment as well, instead of arranging the connecting portions 4b below all the second deep layers 5, as shown in FIG. A portion in which the connection portion 4b is formed and a portion in which the connection portion 4b is not formed are alternately arranged between the . In other words, when the vertical MOSFET is viewed from above, the connecting portions 4b are arranged in a zigzag pattern.

このように、すべての第２ディープ層５の下方に接続部４ｂを配置せず、その一部の下方に接続部４ｂが備えられる構造として、接続部４ｂを千鳥状に配置するようにしても良い。このようにしても、第２実施形態と同様の効果が得られる。 In this way, even if the connecting portions 4b are arranged in a zigzag manner as a structure in which the connecting portions 4b are provided below some of the second deep layers 5 without arranging the connecting portions 4b below all the second deep layers 5, good. Even in this way, the same effects as in the second embodiment can be obtained.

（第４実施形態）
第４施形態について説明する。本実施形態も、第１実施形態に対して接続部４ｂのレイアウトを変更したものであり、その他については第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。 (Fourth embodiment)
A fourth embodiment will be described. This embodiment also differs from the first embodiment in the layout of the connecting portion 4b, and is otherwise the same as the first embodiment. Therefore, only the portions different from the first embodiment will be described.

本実施形態も、すべての第２ディープ層５の下方に接続部４ｂを配置するのではなく、図８に示すように、複数の第２ディープ層５に対して１つの割合で接続部４ｂを配置している。また、接続部４ｂが備えられた第２ディープ層５の下方の全域に接続部４ｂを備えるのではなく、ストライプ部４ａを構成する複数のラインのうちの任意の１組もしくは複数組の隣り合う２つのラインの間にのみ接続部４ｂを備えている。 In this embodiment as well, instead of arranging the connecting portions 4b below all the second deep layers 5, as shown in FIG. are placed. Further, instead of providing the connecting portion 4b in the entire area below the second deep layer 5 provided with the connecting portion 4b, any one or a plurality of sets of adjacent lines among the plurality of lines forming the stripe portion 4a are provided. A connection 4b is provided only between two lines.

このように、すべての第２ディープ層５の下方に接続部４ｂを配置せず、その一部の下方に接続部４ｂが備えられる構造として、第３実施形態よりも更に接続部４ｂの配置面積を少なくした構造としても良い。 In this way, as a structure in which the connection portions 4b are not arranged under all the second deep layers 5 but are provided under some of them, the arrangement area of the connection portions 4b is larger than that of the third embodiment. may be reduced.

なお、このような構造とする場合でも、ストライプ部４ａを構成する各ラインが少なくとも１つ以上は接続部４ｂと接続されるようにすると好ましい。このようにすれば、少なくとも１つの接続部４ｂに接続されることで、すべてのストライプ部４ａを的確にソース電位に固定することが可能となる。 Even in such a structure, it is preferable that at least one or more of the lines forming the stripe portion 4a is connected to the connection portion 4b. In this way, all stripe portions 4a can be appropriately fixed to the source potential by being connected to at least one connection portion 4b.

（他の実施形態）
本開示は、上記した実施形態に準拠して記述されたが、当該実施形態に限定されるものではなく、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。 (Other embodiments)
Although the present disclosure has been described based on the above embodiment, it is not limited to the embodiment, and includes various modifications and modifications within the equivalent range. In addition, various combinations and configurations, as well as other combinations and configurations, including single elements, more, or less, are within the scope and spirit of this disclosure.

（１）上記第１実施形態では、ＪＦＥＴ部３を形成してからｐ型不純物をイオン注入することで第１ディープ層４を形成するようにした。これに対して、第１ディープ層４をｎ－型層２の上にエピタキシャル成長させたのち、ｎ型不純物をイオン注入することでＪＦＥＴ部３を形成しても良い。勿論、第１ディープ層４をエピタキシャル層の成長させたのちに、ＪＦＥＴ部３の形成予定領域において第１ディープ層４を除去し、ｎ型不純物層をエピタキシャル成長させ、さらにｎ型不純物層をエッチバックしてＪＦＥＴ部３を形成しても良い。 (1) In the first embodiment described above, the first deep layer 4 is formed by ion-implanting the p-type impurity after forming the JFET portion 3 . Alternatively, the JFET portion 3 may be formed by epitaxially growing the first deep layer 4 on the n − -type layer 2 and then implanting n-type impurity ions. Of course, after the first deep layer 4 is epitaxially grown, the first deep layer 4 is removed in the region where the JFET portion 3 is to be formed, an n-type impurity layer is epitaxially grown, and the n-type impurity layer is etched back. Alternatively, the JFET portion 3 may be formed.

（２）また、上記各実施形態では、複数のトレンチゲート構造に対して１つの割合で第２ディープ層５を形成したが、第２ディープ層５の形成間隔については任意であり、等間隔に形成していなくても良い。つまり、トレンチゲート構造の複数本に対して１つもしくは複数、第２ディープ層５が備えられた構造とすることができる。 (2) In each of the above-described embodiments, the second deep layers 5 are formed at a rate of one for a plurality of trench gate structures, but the formation intervals of the second deep layers 5 are arbitrary, and are evenly spaced. It does not have to be formed. That is, a structure in which one or a plurality of second deep layers 5 are provided for a plurality of trench gate structures can be employed.

（３）また、上記各実施形態では、半導体材料としてＳｉＣを用いる場合を例に挙げて説明したが、Ｓｉや他の化合物半導体を半導体材料として用いる半導体装置に対しても本発明を適用できる。 (3) In addition, in each of the above embodiments, the case of using SiC as a semiconductor material has been described as an example, but the present invention can also be applied to a semiconductor device using Si or other compound semiconductors as a semiconductor material.

（４）また、上記各実施形態では、第２ディープ層５をｐ型ベース領域７の表面からｐ型ベース領域７およびｎ型層６にイオン注入することによって形成している。また、連結層９ａおよびコンタクト部９ｂを同時に形成している。このような製造方法は、特に、ＳｉＣのように注入されたイオンが熱処理により拡散しない半導体材料を用いるような場合に有効である。熱処理によりイオンが拡散するＳｉなどの半導体材料を用いる場合には、連結層９ａとコンタクト部９ｂとを別々に形成することとし、ｎ＋型ソース領域８の表面に配置したマスクを用いて連結層９ａおよび第２ディープ層５を同時に形成するようにしても良い。また、連結層９ａおよび第２ディープ層５を別々に形成する場合、これらの幅が異なっていても良い。 (4) In each of the above embodiments, the second deep layer 5 is formed by implanting ions from the surface of the p-type base region 7 into the p-type base region 7 and the n-type layer 6 . Also, the connecting layer 9a and the contact portion 9b are formed at the same time. Such a manufacturing method is particularly effective when using a semiconductor material, such as SiC, in which implanted ions do not diffuse due to heat treatment. When using a semiconductor material such as Si in which ions diffuse by heat treatment, the coupling layer 9a and the contact portion 9b are separately formed, and the coupling layer is formed using a mask placed on the surface of the n + -type source region 8. 9a and the second deep layer 5 may be formed at the same time. Moreover, when the connection layer 9a and the second deep layer 5 are formed separately, their widths may be different.

また、第２ディープ層５をｐ型ベース領域７の表面からではなく、ｎ型層６の表面から形成し、ｐ型ベース領域７を介して連結層９ａに接続される構造とされていても良い。 Further, even if the second deep layer 5 is formed not from the surface of the p-type base region 7 but from the surface of the n-type layer 6 and is connected to the coupling layer 9a through the p-type base region 7, good.

（５）また、上記実施形態では、半導体層としてｎ＋型基板１を用意し、このｎ＋型基板１の上に第１層に相当するｎ－型層２をエピタキシャル成長させる構造を例に挙げた。しかしながら、これも一例を示したのであり、ｎ－型層２を半導体基板として用いて、その裏面側にイオン注入を行うことでｎ－型層２よりも高不純物濃度とされる半導体層を形成するようにしても良い。 (5) In the above embodiment, the n + -type substrate 1 is prepared as a semiconductor layer, and the n - -type layer 2 corresponding to the first layer is epitaxially grown on the n + -type substrate 1 as an example. rice field. However, this is also an example, and a semiconductor layer having a higher impurity concentration than the n − -type layer 2 is formed by using the n − -type layer 2 as a semiconductor substrate and implanting ions into the back side thereof. You can make it work.

（６）また、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプの縦型ＭＯＳＦＥＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプの縦型ＭＯＳＦＥＴとしても良い。また、上記説明では、半導体素子として縦型ＭＯＳＦＥＴを例に挙げて説明したが、同様の構造のＩＧＢＴに対しても本発明を適用することができる。ｎチャネルタイプのＩＧＢＴの場合、上記各実施形態に対してｎ＋型基板１の導電型をｎ型からｐ型に変更するだけであり、その他の構造や製造方法に関しては上記各実施形態と同様である。 (6) In addition, in each of the above embodiments, an n-channel type vertical MOSFET in which the first conductivity type is n-type and the second conductivity type is p-type has been described as an example. may be a p-channel type vertical MOSFET obtained by inverting . Further, in the above description, a vertical MOSFET is used as an example of a semiconductor element, but the present invention can also be applied to an IGBT having a similar structure. In the case of an n-channel type IGBT, the conductivity type of the n + -type substrate 1 is simply changed from n-type to p-type in each of the above-described embodiments, and other structures and manufacturing methods are the same as in each of the above-described embodiments. is.

１…ｎ＋型基板、３…ＪＦＥＴ部、４…第１ディープ層、４ａ…ストライプ部、
４ｂ…接続部、５…第２ディープ層、７…ｐ型ベース領域、８…ｎ＋型ソース領域
９…コンタクトｐ＋型層、９ａ…連結層、９ｂ…コンタクト部
１０…ゲートトレンチ、１１…ゲート絶縁膜、１２…ゲート電極、１３…層間絶縁膜
１４…ソース電極、１５…ドレイン電極 1... n + type substrate, 3... JFET part, 4... first deep layer, 4a... stripe part,
4b... Connection part 5... Second deep layer 7... P-type base region 8... n + -type source region 9... Contact p + -type layer 9a... Connection layer 9b... Contact part 10... Gate trench 11... Gate insulating film 12 Gate electrode 13 Interlayer insulating film 14 Source electrode 15 Drain electrode

Claims (6)

トレンチゲート構造の半導体素子を備えている半導体装置であって、
第１または第２導電型の半導体層（１）と、
前記半導体層の上に形成され、前記半導体層よりも低不純物濃度とされた第１導電型の第１層（２）と、
前記第１層の上に形成され、一方向を長手方向として複数本がストライプ状に並べられたストライプ部（４ａ）を有する第２導電型の第１ディープ層（４）、および、前記一方向を長手方向として前記第１ディープ層と交互に複数本がストライプ状に並べられた部分を有する第１導電型のＪＦＥＴ部（３）を含む飽和電流抑制層（３、４）と、
前記飽和電流抑制層の上に形成された第１導電型の第２層（６）と、
前記第１ディープ層に接続され、前記一方向と交差する方向を長手方向として、複数本備えられた第２導電型の第２ディープ層（５）と、
前記第２層の上に形成された第２導電型のベース領域（７）と、
前記ベース領域の上に形成され、前記第１層よりも第１導電型不純物濃度が高くされた第１導電型のソース領域（８）と、
前記ベース領域の上における前記ソース領域と異なる位置および前記第２ディープ層の上に形成され、前記ベース領域よりも第２導電型不純物濃度が高くされたコンタクト領域（９）と、
前記ソース領域および前記ベース領域を貫通するゲートトレンチ（１０）内に、該ゲートトレンチの内壁面を覆うゲート絶縁膜（１１）と該ゲート絶縁膜の上に配置されたゲート電極（１２）とを備えて構成され、前記第２ディープ層の長手方向と同方向を長手方向として複数本がストライプ状に並べられたトレンチゲート構造と、
前記ゲート電極を覆うと共に前記ソース領域および前記コンタクト領域を露出させるコンタクトホールが形成された層間絶縁膜（１３）と、
前記コンタクトホールを通じて、前記ソース領域および前記コンタクト領域に電気的に接続されたソース電極（１４）と、
前記半導体層の裏面側に形成されたドレイン電極（１５）と、を含み、
前記第２ディープ層は、前記トレンチゲート構造の複数本に対して１つもしくは複数備えられていて、隣り合う前記トレンチゲート構造の間に配置され、
前記第１ディープ層は、前記第２ディープ層の下方に配置され、前記第２ディープ層と接続されると共に、前記第１ディープ層の前記ストライプ部を構成する各ラインのうち隣り合うライン同士を接続する接続部（４ｂ）を備えている、半導体装置。 A semiconductor device comprising a semiconductor element having a trench gate structure,
a semiconductor layer (1) of first or second conductivity type;
a first conductivity type first layer (2) formed on the semiconductor layer and having an impurity concentration lower than that of the semiconductor layer;
a second conductivity type first deep layer (4) formed on the first layer and having a plurality of striped portions (4a) arranged in a stripe shape with one direction as a longitudinal direction; and the one direction. Saturation current suppression layers (3, 4) including first conductivity type JFET portions (3) having portions in which a plurality of lines are alternately arranged in stripes with the first deep layer in the longitudinal direction;
a first conductivity type second layer (6) formed on the saturation current suppression layer;
a plurality of second conductivity type second deep layers (5) connected to the first deep layer and having a longitudinal direction that intersects with the one direction;
a second conductivity type base region (7) formed on the second layer;
a first conductivity type source region (8) formed on the base region and having a first conductivity type impurity concentration higher than that of the first layer;
a contact region (9) formed on the base region at a position different from the source region and on the second deep layer and having a second conductivity type impurity concentration higher than that of the base region;
A gate insulating film (11) covering an inner wall surface of the gate trench and a gate electrode (12) arranged on the gate insulating film are formed in the gate trench (10) penetrating the source region and the base region. a trench gate structure in which a plurality of trench gate structures are arranged in stripes with the longitudinal direction being the same as the longitudinal direction of the second deep layer;
an interlayer insulating film (13) having a contact hole covering the gate electrode and exposing the source region and the contact region;
a source electrode (14) electrically connected to the source region and the contact region through the contact hole;
a drain electrode (15) formed on the back surface side of the semiconductor layer,
one or a plurality of the second deep layers are provided for a plurality of the trench gate structures, and are arranged between the adjacent trench gate structures;
The first deep layer is arranged below the second deep layer, is connected to the second deep layer, and connects adjacent lines among the lines forming the stripe portion of the first deep layer. A semiconductor device comprising a connecting portion (4b) for connection. 前記接続部は、前記第２ディープ層すべての下方に形成されている、請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein said connecting portion is formed below all of said second deep layer. 前記接続部は、前記第２ディープ層のうちの一部の下方にのみ形成されている、請求項１に記載の半導体装置。 2. The semiconductor device according to claim 1, wherein said connecting portion is formed only below a portion of said second deep layer. 前記第２ディープ層は、ストライプ状に配置されており、
前記接続部は、隣り合う前記第２ディープ層の間隔の整数倍の間隔で配置されている、請求項３に記載の半導体装置。 The second deep layer is arranged in stripes,
4. The semiconductor device according to claim 3, wherein said connecting portions are arranged at an interval that is an integral multiple of the interval between said adjacent second deep layers. 前記第２ディープ層は、ストライプ状に配置されており、
前記接続部は、前記第２ディープ層の長手方向に沿って、隣り合う前記第１ディープ層のうちの前記ストライプ部の間において、形成された部分と形成されていない部分とが交互に配置され、前記半導体素子の上面視において千鳥状に配置されている、請求項３に記載の半導体装置。 The second deep layer is arranged in stripes,
In the connecting portions, formed portions and non-formed portions are alternately arranged between the stripe portions of the adjacent first deep layers along the longitudinal direction of the second deep layer. 4. The semiconductor device according to claim 3, wherein said semiconductor elements are arranged in a zigzag pattern when viewed from above. 前記第２ディープ層は、ストライプ状に配置されており、
前記接続部は、前記第１ディープ層の前記ストライプ部を構成する各ラインのうちの任意の１組もしくは複数組の隣り合う２つのラインの間にのみ配置されている、請求項３に記載の半導体装置。 The second deep layer is arranged in stripes,
4. The connection part according to claim 3, wherein the connection part is arranged only between any one or a plurality of pairs of adjacent two lines among the lines constituting the stripe part of the first deep layer. semiconductor device.
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