JP2022187741A - 解析プログラム、解析方法及び解析装置 - Google Patents

解析プログラム、解析方法及び解析装置 Download PDF

Info

Publication number
JP2022187741A
JP2022187741A JP2021095903A JP2021095903A JP2022187741A JP 2022187741 A JP2022187741 A JP 2022187741A JP 2021095903 A JP2021095903 A JP 2021095903A JP 2021095903 A JP2021095903 A JP 2021095903A JP 2022187741 A JP2022187741 A JP 2022187741A
Authority
JP
Japan
Prior art keywords
circuit
scan
fault
analysis
test
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2021095903A
Other languages
English (en)
Inventor
大輔 丸山
Daisuke Maruyama
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP2021095903A priority Critical patent/JP2022187741A/ja
Priority to US17/676,886 priority patent/US11693054B2/en
Publication of JP2022187741A publication Critical patent/JP2022187741A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318536—Scan chain arrangements, e.g. connections, test bus, analog signals
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31712—Input or output aspects
    • G01R31/31713—Input or output interfaces for test, e.g. test pins, buffers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/31813—Test pattern generators
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318522—Test of Sequential circuits
    • G01R31/318525—Test of flip-flops or latches
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318544—Scanning methods, algorithms and patterns
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318577—AC testing, e.g. current testing, burn-in
    • G01R31/31858—Delay testing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00—Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/12—Timing analysis or timing optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Tests Of Electronic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

【課題】過少テストを回避するための回路の修正箇所を提示する。【解決手段】回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試み、対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析し、過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する処理をコンピュータに実行させる。【選択図】図６Ｄ

Description

本発明は、解析プログラム、解析方法及び解析装置に関する。
半導体集積回路（以下「ＬＳＩ」とも称する。）などの回路設計、製造では、微細化や高速化に伴い、遅延テストの重要性が高まっている。回路設計では、ＡＴＰＧ（Automatic Test Pat tern Generator）ツールを用いて自動でテストデータを生成して遅延テストなどのテストデータが生成される。この遅延テストの１つの方式として、スキャンシフト方式がある。スキャンシフト方式は、スキャンフリップフロップ（以下、「スキャンＦＦ」とも称する）をシリアル接続したシフト・レジスタを、スキャンシフト動作することで遅延テストを行う。
特開２０１２－９９０２８号公報 特開２００４－１８５５５０号公報 特開２０１０－２８６３８３号公報
スキャンシフト方式のテストでは、スキャンシフトに依存した過少テストが発生する場合があり、回路のどこを修正すれば過少テストを回避できるか、特定できない。
一つの側面では、過少テストを回避するための回路の修正箇所を提示できる解析プログラム、解析方法及び解析装置を提供することを目的とする。
第１の案では、コンピュータは、次の処理を実行する。コンピュータは、回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試みる。コンピュータは、対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析する。コンピュータは、過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する。
一つの側面では、過少テストを回避するための回路の修正箇所を提示できる。
図１は、実施例に係る回路解析・修正提示装置の機能構成を示すブロック図である。 図２は、遅延テストを説明する図である。 図３は、キャプチャ方式の遅延テストを説明する図である。 図４は、スキャンシフト方式の遅延テストを説明する図である。 図５Ａは、遅延テストにおける冗長故障の発生を説明する図である。 図５Ｂは、遅延テストにおける冗長故障の発生を説明する図である。 図６Ａは、実施例に係る解析部による解析を説明する図である。 図６Ｂは、実施例に係る解析部による解析を説明する図である。 図６Ｃは、実施例に係る解析部による解析を説明する図である。 図６Ｄは、実施例に係る解析部による解析を説明する図である。 図７は、実施例に係るテスト対象のパスの一例を示す図である。 図８Ａは、実施例に係る試験処理の手順の一例を示すフローチャートである。 図８Ｂは、実施例に係る原因解析処理の手順の一例を示すフローチャートである。 図８Ｃは、実施例に係る停止原因特定処理の手順の一例を示すフローチャートである。 図８Ｄは、実施例に係る励起原因特定処理の手順の一例を示すフローチャートである。 図８Ｅは、実施例に係る隣接関係特定処理の手順の一例を示すフローチャートである。 図８Ｆは、実施例に係る修正箇所掲示処理の手順の一例を示すフローチャートである。 図９Ａは、実施例に係る遅延テストの一例を説明する図である。 図９Ｂは、実施例に係る原因箇所データの一例を説明する図である。 図９Ｃは、実施例に係る原因箇所のカウント結果の一例を説明する図である。 図９Ｄは、実施例に係る回路の修正の一例を説明する図である。 図９Ｅは、実施例に係る拡張スキャン方式としたスキャンＦＦの一例を説明する図である。 図１０は、実施例に係る回路解析・修正提示装置と同様の機能を実現するコンピュータのハードウェア構成の一例を示す図である。
以下に、本願の開示する解析プログラム、解析方法及び解析装置の実施例を図面に基づいて詳細に説明する。なお、この実施例によりこの発明が限定されるものではない。
実施例に係る回路解析・修正提示装置１０の構成の一例について説明する。本実施例では、回路解析・修正提示装置１０が、本願の開示する解析装置に対応する。図１は、実施例に係る回路解析・修正提示装置１０の機能構成を示すブロック図である。ＬＳＩの回路設計、製造では、設計された回路に遅延テストなどの回路試験が実施される。回路解析・修正提示装置１０は、設計された回路において発生する冗長故障の解析と、回路修正箇所の提示を実施する装置である。回路解析・修正提示装置１０は、例えば、パーソナルコンピュータやサーバコンピュータなどのコンピュータなどである。回路解析・修正提示装置１０は、１台のコンピュータとして実装してもよく、また、複数台のコンピュータによるクラウドとして実装することもできる。本実施例では、回路解析・修正提示装置１０を１台のコンピュータとした場合を例として説明する。なお、回路解析・修正提示装置１０は、ＣＡＤ（Computer Aided Design）装置などの設計者による回路設計を支援する回路設計ソフトウェアが動作する設計装置であってもよい。また、回路解析・修正提示装置１０は、ネットワークを介して端末装置と通信可能に接続され、端末装置から各種の操作情報を受け付け、操作情報に応じた処理結果を端末装置に送信するサーバコンピュータであってもよい。図１に示すように、回路解析・修正提示装置１０は、入力部２０と、表示部２１と、記憶部２２と、制御部２３とを有する。なお、回路解析・修正提示装置１０は、上記の機器以外の他の機器を有してもよい。
入力部２０は、各種の情報を入力する入力デバイスである。入力部２０としては、マウスやキーボードなどの操作の入力を受け付ける入力デバイスが挙げられる。入力部２０は、各種の情報の入力を受付ける。例えば、入力部２０は、仮想的なハードウェアモデルに対する各種の操作の入力を受け付ける。入力部２０は、受け付けた操作内容を示す操作情報を制御部２３に入力する。
表示部２１は、各種情報を表示する表示デバイスである。表示部２１としては、ＬＣＤ（Liquid Crystal Display）やＣＲＴ（Cathode Ray Tube）などの表示デバイスが挙げられる。表示部２１は、各種情報を表示する。例えば、表示部２１は、操作画面など各種の画面を表示する。
記憶部２２は、ハードディスク、ＳＳＤ（Solid State Drive）、光ディスクなどの記憶装置である。なお、記憶部２２は、ＲＡＭ（Random Access Memory）、フラッシュメモリ、ＮＶＳＲＡＭ（Non Volatile Static Random Access Memory）などのデータを書き換え可能な半導体メモリであってもよい。
記憶部２２は、制御部２３で実行されるＯＳ（Operating System）や各種プログラムを記憶する。例えば、記憶部２２は、後述する試験処理を実行する解析プログラムを記憶する。さらに、記憶部２２は、制御部２３で実行されるプログラムで用いられる各種データを記憶する。例えば、記憶部２２は、回路データ３０と、原因箇所データ３１とを記憶する。
回路データ３０は、試験の対象となる回路に関する各種の情報を記憶したデータである。例えば、回路データ３０には、設計済みのＬＳＩの回路のデータが含まれる。回路データ３０が示す回路は、テスト対象とするパスの入力側と出力側にスキャンＦＦが接続され、スキャンＦＦをシリアルに接続することでシフト・レジスタを形成したスキャンチェーンが設けられる。スキャンチェーンは、回路の設計者がテスト対象とするパスに応じて設けてもよい。また、スキャンチェーンは、設計ツールやテストツールがテスト対象とするパスに応じて自動で配置してもよい。
原因箇所データ３１は、故障の原因箇所を記録したデータである。原因箇所データ３１の詳細は、後述する。
制御部２３は、回路解析・修正提示装置１０を制御するデバイスである。制御部２３としては、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）等の電子回路や、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）等の集積回路を採用できる。制御部２３は、各種の処理手順を規定したプログラムや制御データを格納するための内部メモリを有し、これらによって種々の処理を実行する。制御部２３は、各種のプログラムが動作することにより各種の処理部として機能する。例えば、制御部２３は、試験処理部４０と、解析部４１と、提示部４２とを有する。各種の処理部の一部又は全部の機能は、ＡＴＰＧツールなど、テストデータを生成するプログラムの機能であってもよい。
試験処理部４０は、回路試験の各種の処理を行う。本実施例では、試験処理部４０が、回路データ３０が示す回路に、スキャンシフト方式の遅延テストデータを生成する。試験処理部４０は、回路データ３０を読み込み、対象となる遅延故障に対するテストデータの生成を試みる。例えば、試験処理部４０は、回路データ３０が示す回路からテスト対象とする故障を順に選択する。試験処理部４０は、選択したテスト対象の故障に応じたテストデータを生成する。試験処理部４０は、生成したテストデータを、テスト対象の故障に対応したスキャンチェーンに入力してスキャンチェーンの各スキャンＦＦにテストデータを設定する。試験処理部４０は、スキャンチェーンの各スキャンＦＦからテスト対象の故障にテストデータを入力して、遅延テストを生成する。試験処理部４０は、各スキャンＦＦからテスト対象の故障に設けられたゲート回路に順にテストデータを伝搬させる。ゲート回路とは、ＡＮＤ回路、ＯＲ回路、ＮＯＲ回路などの論理演算を行う回路の総称である。
ここで、遅延テストを説明する。図２は、遅延テストを説明する図である。遅延テストなどの試験の対象となる回路は、テスト対象のパスの入力側と出力側にスキャンＦＦが接続される。以下、入力側のスキャンＦＦを「送りＦＦ」とも称し、出力側のスキャンＦＦを「受けＦＦ」とも称する。図２では、説明を簡略化するため、テスト対象のパス５０を１つのＮＡＮＤ回路５１としている。ＮＡＮＤ回路５１には、入力側にスキャンＦＦ５２が接続され、出力側にスキャンＦＦ５３が接続されている。図２では、スキャンＦＦ５２は、送りＦＦである。スキャンＦＦ５３は、受けＦＦである。
遅延テストでは、スキャンＦＦ間のパスの遅延が、システム規定内の遅延であるかを試験する。遅延テストでは、Ｓｃａｎ機能によって、送りＦＦでの変化発生、パス活性化の条件が設定される。遅延テストでは、テスト対象の回路が動作するシステム周波数に近い周波数で、送り、受けの２つのクロックをそれぞれ、送りＦＦ、受けＦＦに印加する。遅延テストでは、送りクロックによって送りＦＦで発生した変化（遷移）を、受けクロックによって受けＦＦでキャプチャする。遅延テストでは、Ｓｃａｎ機能によって、受けＦＦのキャプチャ値が観測される。例えば、図２の例では、送りクロックによってスキャンＦＦ５２で発生した０から１への変化が、パス５０のＮＡＮＤ回路５１を通過することで１から０の変化となり、受けクロックによってスキャンＦＦ５３で０がキャプチャされる。このとき、パス５０に規定以上の遅延があると点線の波形のように、スキャンＦＦ５３で正常動作と異なる１がキャプチャされるので、遅延故障が検出される。
遅延テストでは、例えば、回路に故障のテストデータを入力し、回路から出力されるデータを観測して故障が検出できるかをテストする。ところで、遅延テストでは、冗長故障が発生する場合がある。冗長故障とは、いかなるパターンのテストデータを用いてもその故障の影響を出力で観測することができない故障である。
遅延テスト等のテストの主なテスト方式には、キャプチャ方式と、スキャンシフト方式がある。キャプチャ方式は、ＬＯＣ（Launch Off Capture）方式やbroad side方式とも呼ばれる。キャプチャ方式は、ＬＯＳ（Launch Off Shift）方式や skewed load方式とも呼ばれる。
図３は、キャプチャ方式の遅延テストを説明する図である。図３には、スキャンＦＦ６０が示されている。スキャンＦＦ６０は、入出力端子として、「ＤＩ」、「ＳＩ」、「ＳＭ」、「ＣＫ」、「Ｑ」を有する。ＤIは、データ入力端子である。ＳＩは、スキャンデータ入力端子である。ＳＭは、スキャンモード入力端子である。ＣＫは、クロック入力端子である。Ｑは、データ出力端子である。スキャンＦＦ６０は、ＳＭにＯＦＦが設定された状態でＣＫにクロックが入力すると、ＤＩに入力したデータがＱから出力され、ＳＭにＯＮが設定された状態でＣＫにクロックが入力すると、ＳＩに入力したデータがＱから出力される。なお、スキャンＦＦは、以降についても同様の構成のため、個別の説明を省略する。
キャプチャ方式の遅延テストでは、スキャンＦＦ６０のＳＭにＯＦＦが設定され、テスト対象の回路の内部論理によりテストデータが生成されて、ＤＩに入力する。スキャンＦＦ６０は、ＣＫにクロックが入力すると、ＤＩに入力したデータをＱから出力する。図３では、スキャンＦＦ６０は、ＤＩに「１」が入力しており、ＣＫにクロックが入力すると、Ｑから「１」を出力する。
キャプチャ方式の変化発生は、システム動作と同じである。このため、キャプチャ方式のテスト時の冗長故障は、システム動作と同じである。よって、キャプチャ方式での冗長故障は、システム動作に影響しないので、テストは不要である。
図４は、スキャンシフト方式の遅延テストを説明する図である。図４には、入力側のスキャンＦＦ６０ａ、６０ｂが示されている。スキャンＦＦ６０ａ、６０ｂは、スキャンＦＦ６０ａのＱをスキャンＦＦ６０ｂのＳＩに接続することで、シリアルに接続されており、スキャンチェーンが構成されている。
スキャンシフト方式の遅延テストでは、スキャンＦＦ６０ｂのＳＭにＯＮが設定され、外部でテストデータが生成されてスキャンチェーンを介して各スキャンＦＦ６０ａ、６０ｂにテストデータが設定される。図４では、スキャンＦＦ６０ａがＱから「１」を出力しており、スキャンＦＦ６０ｂのＳＩに「１」を入力する。スキャンＦＦ６０ｂは、ＣＫにクロックが入力すると、Ｑから「１」を出力する。
スキャンシフト方式の変化発生は、システム動作と異なる。このため、スキャンシフト方式のテスト生成時の冗長故障は、システム動作とは異なる場合がある。
冗長故障の一例を説明する。図５Ａ及び図５Ｂは、遅延テストにおける冗長故障の発生を説明する図である。図５Ａ及び図５Ｂには、テスト対象のパス７０が簡略的に示されている。テスト対象のパス７０には、ゲート回路として、ＡＮＤ回路７１とＯＲ回路７２が設けられている。ＡＮＤ回路７１は、入力端子７１ｉ１、７１ｉ２と出力端子７１ｏを有する。ＯＲ回路７２は、入力端子７２ｉ１、７２ｉ２と出力端子７２ｏを有する。ＡＮＤ回路７１は、入力端子７１ｉ２にＯＲ回路７２の出力端子７２ｏが接続されている。スキャンシフト方式では、テスト対象のパス７０の入力側と出力側にスキャンＦＦが接続され、スキャンＦＦをシリアルに接続することでシフト・レジスタを形成したスキャンチェーンが設けられる。図５Ａ及び図５Ｂには、入力側のスキャンＦＦ６０ａ～６０ｃが示されている。スキャンＦＦ６０ａ～６０ｃは、シリアルに接続されており、スキャンチェーンが構成されている。図５Ａ及び図５Ｂでは、スキャンＦＦ６０ａのＱがスキャンＦＦ６０ｂのＳＩに接続され、スキャンＦＦ６０ｂのＱがスキャンＦＦ６０ｃのＳＩに接続されている。また、スキャンＦＦ６０ｂのＱがＯＲ回路７２の入力端子７２ｉ２に接続されている。スキャンＦＦ６０ｃのＱがＡＮＤ回路７１の入力端子７１ｉ１に接続されている。
スキャンシフト方式の遅延テストでは、テスト対象の故障に応じたテストデータが外部で生成されてスキャンチェーンを介して各スキャンＦＦ６０ａ～６０ｃにテストデータが設定される。例えば、図５Ａ及び図５Ｂに示すテスト対象のパス７０において、テスト対象の故障を、ＯＲ回路７２の入力端子７２ｉ２を０から１に遷移する遷移故障とする。この場合、遷移故障を発生させるため、スキャンＦＦ６０ａに「１」を設定し、スキャンＦＦ６０ｂに「０」を設定する。また、テストには関係ないが、例えば、スキャンＦＦ６０ｃに仮に「１」を設定する。図５Ａでは、スキャンＦＦ６０ａがＱから「１」を出力しており、スキャンＦＦ６０ｂのＳＩに「１」が入力する。また、スキャンＦＦ６０ｂがＱから「０」を出力しており、スキャンＦＦ６０ｃのＳＩ及びＯＲ回路７２の入力端子７２ｉ２に「０」が入力する。また、スキャンＦＦ６０ｃがＱから「１」を出力しており、ＡＮＤ回路７１の入力端子７１ｉ１に「１」が入力する。
遅延テストでは、テスト対象の回路が動作するシステム周波数に近い周波数で、送り、受けの２つのクロックをそれぞれ、送りＦＦ、受けＦＦに印加する。図５Ａの各スキャンＦＦ６０ａ～６０ｃは、クロックが入力すると、図５Ｂの状態に遷移する。図５Ｂでは、スキャンＦＦ６０ｂがＱから「１」を出力しており、スキャンＦＦ６０ｃのＳＩ及びＯＲ回路７２の入力端子７２ｉ２に「１」が入力する。また、スキャンＦＦ６０ｃがＱから「０」を出力しており、ＡＮＤ回路７１の入力端子７１ｉ１に「０」が入力する。
図５Ａから図５Ｂに遷移したことで、ＯＲ回路７２の入力端子７２ｉ２の入力を０から１に遷移する遷移故障が発生している。しかし、図５Ｂでは、ＯＲ回路７２の出力側のＡＮＤ回路７１の入力端子７１ｉ１に「０」が入力することで、ＯＲ回路７２の遷移故障の伝搬をＡＮＤ回路７１が閉鎖してしまう縮退故障が発生する。縮退故障とは、回路中の１本の信号線が０または１に固定されてしまう故障である。ＡＮＤ回路７１は、入力端子７１ｉ１に「０」が入力することで、入力端子７１ｉ２にＯＲ回路７２から、「０」、「１」の何れが入力しても、出力端子７１ｏの出力が「０」に固定されてしまう。このような縮退故障が発生すると、故障の影響を出力で観測できず、冗長故障となる。
つまり、キャプチャ方式での冗長故障は、システム動作に影響しないので、テストは不要である。一方、スキャンシフト方式での冗長故障は、システム動作に影響する可能性があるので、テストが必要である。
従って、スキャンシフト方式のテストにおいて、ある故障が冗長故障と判定された場合、その故障をテスト対象外にすると、本当は必要なテストが行われないという過少テストの問題が発生する。
図１に戻る。そこで、解析部４１は、対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析する。例えば、解析部４１は、入力したテストデータが冗長故障となった場合、過少テストとなるかを解析する。例えば、解析部４１は、冗長故障の原因となるデータを入力したスキャンフリップフロップを特定する。例えば、解析部４１は、テストデータが回路を伝搬する際に縮退故障が発生した箇所を特定し、縮退故障の原因となるデータを入力したスキャンフリップフロップを特定する。解析部４１は、特定したスキャンフリップフロップを原因箇所として原因箇所データ３１に記憶する。
提示部４２は、過少テストとなる場合、解析部４１による解析結果に基づき、過少テストを回避するための回路修正箇所を提示する。なお、提示部４２は、修正箇所を表示部２１に提示してもよく、外部装置の表示部に提示してもよい。例えば、提示部４２は、原因箇所データ３１に記憶された原因箇所別に、原因箇所をカウントし、カウント値の大きい順に原因箇所を掲示する。例えば、提示部４２は、原因箇所データ３１に原因箇所として記憶されたスキャンフリップフロップ別に、スキャンフリップフロップをカウントし、カウント値の大きい順に、スキャンフリップフロップを掲示する。
具体例を用いて解析部４１による解析を説明する。最初に、以下の説明で使用する語句の簡単な説明を行う。
ＵＰＳ（Unique Path Sensitization）とは、故障伝搬パスの候補が一意に求まるとき、故障を伝搬させる入力値を多入力端子のゲート回路に割り当てることである。
ＣＶ（Control Value）とは、その値だけでゲート回路の出力を制御する値である（例、多入力端子のＡＮＤ回路での０）。
ＮＣＶ（Non Control Value）とは、その値だけではゲート回路の出力を制御しない値である（例、多入力端子のＡＮＤ回路での１）。
図６Ａ～図６Ｄは、実施例に係る解析部４１による解析を説明する図である。図６Ａ～図６Ｄには、テスト対象のパス８０が簡略的に示されている。テスト対象のパス８０には、ゲート回路として、ＡＮＤ回路８１、８２とＯＲ回路８３が設けられている。ＡＮＤ回路８１は、入力端子８１ｉ１、８１ｉ２と出力端子８１ｏを有する。ＡＮＤ回路８２は、入力端子８２ｉ１、８２ｉ２と出力端子８２ｏを有する。ＯＲ回路８３は、入力端子８３ｉ１、８３ｉ２と出力端子８３ｏを有する。ＡＮＤ回路８２は、入力端子８２ｉ１にＡＮＤ回路８１の出力端子８１ｏが接続され、入力端子８２ｉ２にＯＲ回路８３の出力端子８３ｏが接続されている。スキャンシフト方式では、テスト対象のパス８０の入力側と出力側にスキャンＦＦが接続され、スキャンＦＦをシリアルに接続することでシフト・レジスタを形成したスキャンチェーンが設けられる。図６Ａ～図６Ｄには、入力側のスキャンＦＦ６０ａ～６０ｄが示されている。スキャンＦＦ６０ａ～６０ｄは、シリアルに接続されており、スキャンチェーンが構成されている。図６Ａ～図６Ｄでは、スキャンＦＦ６０ａのＱがスキャンＦＦ６０ｂのＳＩに接続され、スキャンＦＦ６０ｂのＱがスキャンＦＦ６０ｃのＳＩに接続され、スキャンＦＦ６０ｃのＱがスキャンＦＦ６０ｄのＳＩに接続されている。また、スキャンＦＦ６０ｂのＱがＯＲ回路８３の入力端子８３ｉ２にされている。スキャンＦＦ６０ｃのＱがＯＲ回路８３の入力端子８３ｉ１に接続されている。スキャンＦＦ６０ｄのＱがＡＮＤ回路８１の入力端子８１ｉ２に接続されている。
試験処理部４０は、キャンチェーンを介して各スキャンＦＦ６０ａ～６０ｄにテストデータを設定する。そして、試験処理部４０は、各スキャンＦＦ６０ａ～６０ｄにクロックを入力して各スキャンＦＦ６０ａ～６０ｄのデータを順に遷移させる。なお、データが「０」、「１」の何れでもよい場合、「Ｘ」と示す。
例えば、図６Ａでは、ＡＮＤ回路８２の入力端子８２ｉ２を０から１に遷移する遷移故障を発生させる。この場合、スキャンＦＦ６０ａを「１」から「Ｘ」に遷移させ、スキャンＦＦ６０ｂを「０」から「１」に遷移させ、スキャンＦＦ６０ｃを「０」から「０」に遷移させ、スキャンＦＦ６０ｄを「Ｘ」から「０」に遷移させる。これにより、ＯＲ回路８３は、入力端子８３ｉ２が「０」から「１」となり、入力端子８３ｉ１が「０」から「０」となって、出力端子８３ｏが「０」から「１」に遷移する。ＡＮＤ回路８１は、入力端子８１ｉ２が「Ｘ」から「０」となり、出力端子８１ｏが「Ｘ」から「０」に遷移する。ＡＮＤ回路８２は、入力端子８２ｉ１が「Ｘ」から「０」となるため、入力端子８２ｉ２が「０」から「１」となっても、出力端子８２ｏが「０」から「０」となり、故障を伝搬する故障伝搬パスの消滅する冗長故障が発生する。
試験処理部４０は、テスト中に回路に伝搬するデータの状態を管理しているので、回路のどこで故障伝搬が消滅したかを認識できる。試験処理部４０は、テスト中に、冗長故障が発生したか否かを判定する。試験処理部４０は、故障伝搬パスの消滅した場合、冗長故障が発生したと判定する。例えば、試験処理部４０がＡＴＰＧツールの機能を使用している場合、ＡＴＰＧツールにおいて、ＵＰＳが失敗した時に、冗長故障が発生したと判定する。「ＵＰＳの失敗」の発生は、ＡＴＰＧツールにおいて、故障励起、唯一パス活性化、といった必須な割り当てによる含意の結果、全ての故障伝搬パスが消滅したことで判定される。ＡＴＰＧツールは、含意が伝搬したゲート回路及び状態を適切に管理するので、どのゲート回路において故障伝搬が消滅したかを認識できる。
解析部４１は、入力したテストデータが冗長故障となった場合、過少テストとなるかを解析する。例えば、解析部４１は、冗長故障の原因となるデータを入力したスキャンＦＦを特定する。例えば、解析部４１は、テストデータが回路を伝搬する際に縮退故障が発生した箇所を特定し、縮退故障の原因となるデータを入力したスキャンＦＦを特定する。
例えば、図６Ａでは、ＡＮＤ回路８２の入力端子８２ｉ２の０遷移故障に対し、受け時刻でＡＮＤ回路８２の入力端子８２ｉ２以外の入力端子８２ｉ１にＣＶである０が含意されることで、ＵＰＳが失敗した状況を示している。図６Ａでは、ＡＮＤ回路８２において縮退故障が発生して冗長故障が発生している。
解析部４１は、ＡＮＤ回路８２において故障を伝搬する故障伝搬パスが消滅しており、縮退故障が発生していることから、ＡＮＤ回路８２を縮退故障が発生した箇所と特定する。解析部４１は、故障停止の原因となるスキャンＦＦを特定する。解析部４１は、受け時刻において、縮退故障が発生したゲート回路から当該ゲート回路の出力を決定する入力端子を順次バックトレースすることで故障停止の原因となるスキャンＦＦを特定する。受け時刻とは、故障伝搬パスが消滅した時刻であり、縮退故障が発生した時刻である。例えば、解析部４１は、図６Ｂに示すように、縮退故障の発生箇所と特定されたＡＮＤ回路８２から、途中のＡＮＤ回路８１にバックトレースを行う。解析部４１は、故障停止の原因のスキャンＦＦとして、スキャンＦＦ６０ｄを特定する。
また、解析部４１は、故障励起の原因となるスキャンＦＦを特定する。解析部４１は、送り時刻において、縮退故障が発生したゲート回路から、故障が伝搬した故障伝搬パスを順次バックトレースすることで故障励起の原因となるスキャンＦＦを特定する。送り時刻とは、故障伝搬パスが消滅する直前の故障伝搬パスが消滅していないデータ状態の時刻であり、故障が停止となる直前のデータ状態の時刻である。例えば、解析部４１は、図６Ｃに示すように、縮退故障の発生箇所と特定されたＡＮＤ回路８２から、故障が停止となる直前の遷移故障の０の状態のデータが伝搬した伝搬パスに沿ってＯＲ回路８３にバックトレースを行う。解析部４１は、故障励起の原因のスキャンＦＦとして、スキャンＦＦ６０ｂ、６０ｃを特定する。
解析部４１は、冗長故障の原因がスキャンシフトによるものかをと判定する。例えば、解析部４１は、スキャンチェーンにおいて、故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦとが隣接するかを判定する。解析部４１は、故障停止の原因のスキャンＦＦが一つの場合は当該故障停止の原因のスキャンＦＦからスキャンチェーンをバックトレースして、故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦとが隣接するかを判定する。また、解析部４１は、故障停止の原因のスキャンＦＦが複数の場合は全ての故障停止の原因のスキャンＦＦからスキャンチェーンをバックトレースして、故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦとが隣接するかを判定する。解析部４１は、スキャンチェーンにおいて、故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦとが隣接する場合、冗長故障の原因がスキャンシフトによるものであり、過少テストとなると判定する。解析部４１は、冗長故障の原因がスキャンシフトによるものであり、過少テストとなると判定した場合、隣接関係にある故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦを原因箇所として原因箇所データ３１に記憶する。例えば、解析部４１は、図６Ｄに示すように、故障停止の原因のスキャンＦＦ６０ｄと故障励起の原因のスキャンＦＦ６０ｃが隣接する場合、過少テストとなると判定する。解析部４１は、スキャンＦＦ６０ｄとスキャンＦＦ６０ｃを原因箇所として原因箇所データ３１に記憶する。
図７は、実施例に係るテスト対象のパス８０ａの一例を示す図である。図７は、故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦとが隣接関係に無い場合の例を示している。図７は、図６のテスト対象のパス８０の一部を変更したテスト対象のパス８０ａが簡略的に示されている。テスト対象のパス８０ａには、ゲート回路として、ＯＲ回路８４、８５がさらに設けられている。ＯＲ回路８４は、入力端子８４ｉ１、８４ｉ２と出力端子８４ｏを有する。ＯＲ回路８５は、入力端子８５ｉ１、８５ｉ２と出力端子８５ｏを有する。ＡＮＤ回路８２は、入力端子８２ｉ１にＡＮＤ回路８１の出力端子８１ｏが接続され、入力端子８２ｉ２にＯＲ回路８３の出力端子８３ｏが接続されている。また、ＯＲ回路８４は、入力端子８４ｉ２にＡＮＤ回路８２の出力端子８２ｏが接続されている。ＯＲ回路８５は、入力端子８５ｉ１にＡＮＤ回路８２の出力端子８２ｏが接続されている。スキャンシフト方式では、テスト対象のパス８０ａの入力側と出力側にスキャンＦＦが接続され、スキャンＦＦをシリアルに接続することでシフト・レジスタを形成したスキャンチェーンが設けられる。図７には、入力側のスキャンＦＦ６０ａ～６０ｄが示されている。スキャンＦＦ６０ａ～６０ｄは、シリアルに接続されており、スキャンチェーンが構成されている。図７では、スキャンＦＦ６０ａのＱがスキャンＦＦ６０ｂのＳＩに接続され、スキャンＦＦ６０ｂのＱがスキャンＦＦ６０ｃのＳＩに接続され、スキャンＦＦ６０ｃのＱがスキャンＦＦ６０ｄのＳＩに接続されている。また、スキャンＦＦ６０ａのＱがＯＲ回路８３の入力端子８３ｉ２に接続されている。スキャンＦＦ６０ｂのＱがＯＲ回路８３の入力端子８３ｉ１に接続されている。スキャンＦＦ６０ｄのＱがＡＮＤ回路８１の入力端子８１ｉ１、ＯＲ回路８４の入力端子８４ｉ１及びＯＲ回路８５の入力端子８５ｉ２に接続されている。
図７には、ＡＮＤ回路８２の入力端子８２ｉ２を０から１に遷移する遷移故障を発生させる場合のスキャンＦＦ６０ａ～６０ｄの状態の遷移の一例が示されている。図７では、ＡＮＤ回路８２の入力端子８２ｉ２が０から１に遷移する遷移故障が発生している。図７でも故障伝搬パスが消滅するので冗長故障が発生している。図７の場合、解析部４１は、故障停止の原因のスキャンＦＦをスキャンＦＦ６０ｄと特定する。また、解析部４１は、故障励起の原因のスキャンＦＦをスキャンＦＦ６０ａ、６０ｂと特定する。解析部４１は、スキャンＦＦ６０ａ、６０ｂとスキャンＦＦ６０ｄが隣接関係に無いため、冗長故障の原因がスキャンシフトによるものではない判定する。図７の冗長故障は、ＵＰＳによるスキャンＦＦ６０ａ～６０ｄへのデータの割り当てが原因であり、スキャンシフトが原因ではない。このような冗長故障に対するテストを行うことは過剰テストである。
次に、図８Ａ～図８Ｆを用いて、本実施例に係る回路解析・修正提示装置１０が回路に対して、遅延テストなどの回路試験や本開示の解析処理を行う試験処理の流れを説明する。図８Ａは、実施例に係る試験処理の手順の一例を示すフローチャートである。この試験処理は、所定のタイミング、例えば、管理者から試験の対象とする回路データ３０が指定され、試験開始を指示する所定操作が行われたタイミングで実行される。
図８Ａに示すように、試験処理部４０は、試験の対象とされた回路データ３０を読み込む（Ｓ１０）。試験処理部４０は、回路データ３０が示す回路からテスト対象の故障を選択する（Ｓ１１）。回路データ３０が示す回路は、テスト対象の故障の入力側と出力側にスキャンＦＦが接続され、スキャンＦＦをシリアルに接続することでシフト・レジスタを形成したスキャンチェーンが設けられる。
試験処理部４０は、選択されたテスト対象の故障に対してＵＰＳを行い、テスト対象のパスの多入力端子のゲート回路に、故障を伝搬させる入力値を割り当てる（Ｓ１２）。例えば、試験処理部４０は、テスト対象のパスの入力側の各スキャンＦＦに割り当てる入力値のテストデータを生成し、生成したテストデータをスキャンチェーンに入力してスキャンチェーンの各スキャンＦＦにテストデータの入力値を設定する。そして、試験処理部４０は、スキャンチェーンの各スキャンＦＦからテスト対象のパスにデータを入力して、遅延テストデータを生成する。試験処理部４０は、各スキャンＦＦからテスト対象のパスに設けられたゲート回路に順にデータを伝搬させる。
解析部４１は、ＵＰＳが成功したか否かを判定する（Ｓ１３）。例えば、解析部４１は、故障伝搬パスの消滅した場合、冗長故障が発生した場合、ＵＰＳが失敗したと判定する。
冗長故障が発生してＵＰＳが失敗した場合（Ｓ１３：Ｎｏ）、解析部４１は、冗長故障の原因を解析する原因解析処理を実施する（Ｓ１４）。
ここで、原因解析処理の流れを説明する。図８Ｂは、実施例に係る原因解析処理の手順の一例を示すフローチャートである。この原因解析処理は、試験処理のＳ１２から実行される。
図８Ｂに示すように、解析部４１は、故障停止の原因となるスキャンＦＦを特定する停止原因特定処理を実施する（Ｓ２０）。次に、解析部４１は、故障励起の原因となるスキャンＦＦを特定する励起原因特定処理を実施する（Ｓ２１）。次に、解析部４１は、故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦとが隣接するかを特定する隣接関係特定処理を実施し（Ｓ２２）、処理が終了すると、図８Ａに示した試験処理のＳ１５へ移行する。
次に、停止原因特定処理の流れを説明する。図８Ｃは、実施例に係る停止原因特定処理の手順の一例を示すフローチャートである。この停止原因特定処理は、図８Ｂに示した原因解析処理のＳ２０から実行される。
図８Ｃに示すように、解析部４１は、受け時刻において、故障停止が発生したゲート回路で入力する値がＣＶとなる入力端子をスタックに記憶する（Ｓ３０）。
解析部４１は、スタックから入力端子を１つ取り出し、取り出した入力端子から回路をバックトレースする（Ｓ３１）。
解析部４１は、バックトレースした結果、スキャンＦＦに到達したか否かを判定する（Ｓ３２）。スキャンＦＦに到達した場合（Ｓ３２：Ｙｅｓ）、解析部４１は、到達したスキャンＦＦを故障停止の原因のスキャンＦＦとして記憶する（Ｓ３３）。
一方、スキャンＦＦに到達しない場合（Ｓ３２：Ｎｏ）、解析部４１は、到達したゲート回路で入力する値がＣＶとなる入力端子がある場合、ＣＶとなる入力端子をスタックし、ＣＶとなる入力端子が無い場合、ＮＣＶとなる入力端子をスタックする（Ｓ３４）。
解析部４１は、スタックされた入力端子があるか否か判定する（Ｓ３５）。スタックされた入力端子がある場合（Ｓ３５：Ｙｅｓ）、上述のＳ３１へ移行する。
一方、スタックから入力端子が全て取り出され、スタックされた入力端子がない場合（Ｓ３５：Ｎｏ）、停止原因特定処理を終了し、図８Ｂに示した原因解析処理のＳ２１へ移行する。
次に、励起原因特定処理の流れを説明する。図８Ｄは、実施例に係る励起原因特定処理の手順の一例を示すフローチャートである。この励起原因特定処理は、図８Ｂに示した原因解析処理のＳ２１から実行される。
図８Ｄに示すように、解析部４１は、送り時刻において、故障停止が発生したゲート回路の故障が伝搬した入力端子をスタックに記憶する（Ｓ４０）。
解析部４１は、スタックから入力端子を１つ取り出し、入力端子から回路をバックトレースする（Ｓ４１）。
解析部４１は、バックトレースした結果、スキャンＦＦに到達したか否かを判定する（Ｓ４２）。スキャンＦＦに到達した場合（Ｓ４２：Ｙｅｓ）、解析部４１は、到達したスキャンＦＦを故障励起の原因のスキャンＦＦとして記憶する（Ｓ４３）。
一方、スキャンＦＦに到達しない場合（Ｓ４２：Ｎｏ）、解析部４１は、到達したゲート回路で入力する値がＣＶとなる入力端子がある場合、ＣＶとなる入力端子をスタックし、ＣＶとなる入力端子が無い場合、ＮＣＶとなる入力端子をスタックする（Ｓ４４）。
解析部４１は、スタックされた入力端子があるか否か判定する（Ｓ４５）。スタックされた入力端子がある場合（Ｓ４５：Ｙｅｓ）、上述のＳ４１へ移行する。
一方、スタックから入力端子が全て取り出され、スタックされた入力端子がない場合（Ｓ４５：Ｎｏ）、励起原因特定処理を終了し、図８Ｂに示した原因解析処理のＳ２２へ移行する。
次に、隣接関係特定処理の流れを説明する。図８Ｅは、実施例に係る隣接関係特定処理の手順の一例を示すフローチャートである。この隣接関係特定処理は、図８Ｂに示した原因解析処理のＳ２２から実行される。
図８Ｅに示すように、解析部４１は、原因フラグにＴｒｕｅをセットする（Ｓ５０）。原因フラグは、Ｔｒｕｅの場合、故障停止の原因がスキャンシフトによるものであり、Ｆａｌｓｅの場合、故障停止の原因がスキャンシフトによるものではないことを示す。
解析部４１は、記憶した全ての故障停止の原因のスキャンＦＦについて、それぞれスキャンチェーンを１段バックトレースする（Ｓ５１）。
解析部４１は、バックトレースした結果、何れかが記憶した故障励起の原因のスキャンＦＦに到達したか否かを判定する（Ｓ５２）。何れも故障励起の原因のスキャンＦＦに到達しない場合（Ｓ５２：Ｎｏ）、解析部４１は、原因フラグにＦａｌｓｅをセットし（Ｓ５３）、冗長故障の原因がスキャンシフトではないと判定する。
一方、何れかが故障励起の原因のスキャンＦＦに到達した場合（Ｓ５２：Ｙｅｓ）、解析部４１は、故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦを原因箇所として原因箇所データ３１に記憶する（Ｓ５４）。この場合、解析部４１は、原因フラグがＴｒｕｅのままため、冗長故障の原因がスキャンシフトによるものであり、過少テストとなると判定する。隣接関係特定処理は、Ｓ５３、Ｓ５４の後、処理を終了し、図８Ａに示した試験処理のＳ１５へ移行する。
図８Ａに戻る。ＵＰＳが成功した場合（Ｓ１３：Ｙｅｓ）及び原因解析処理が終了すると、試験処理部４０は、テスト対象の故障を全て選択したか否かを判定する（Ｓ１５）。未選択のテスト対象の故障がある場合（Ｓ１５：Ｎｏ）、上述したＳ１１へ移行する。
一方、テスト対象の故障を全て選択した場合（Ｓ１５：Ｙｅｓ）、提示部４２は、修正箇所を掲示する修正箇所掲示処理を実施し（Ｓ１６）、Ｓ１６の後、試験処理を終了する。
次に、修正箇所掲示処理の流れを説明する。図８Ｆは、実施例に係る修正箇所掲示処理の手順の一例を示すフローチャートである。この修正箇所掲示処理は、図８Ａに示した試験処理のＳ１６から実行される。
図８Ｆに示すように、提示部４２は、原因箇所データ３１に記憶された原因箇所別に、原因箇所をカウントする（Ｓ６０）。例えば、提示部４２は、原因箇所データ３１に原因箇所として記憶された、故障停止の原因のスキャンＦＦと故障励起の原因のスキャンＦＦの組別に、スキャンＦＦの組をカウントする。
提示部４２は、カウント値の順にカウント値と原因箇所をソートする（Ｓ６１）。例えば、提示部４２は、カウント値の順に、カウント値とスキャンＦＦの組をソートする。
提示部４２は、カウント値の大きい順に原因箇所を掲示する（Ｓ６２）。例えば、提示部４２は、カウント値の大きい順に、カウント値とスキャンＦＦの組を掲示し、修正箇所掲示処理を終了する。
次に、図９Ａ～図９Ｅを用いて、遅延テストの具体的な一例を説明する。図９Ａは、実施例に係る遅延テストの一例を説明する図である。図９Ａは、遅延テストの対象とされた回路９０の一例が示されている。回路９０は、ＡＤＲ９１を有する回路例である。ＡＤＲ９１は、Write Address Decoderである。ＡＤＲ９１は、データを入力する入力端子として、ＷＥ（Write Enable）、複数のＷＡ（Write Address）を有する。図９Ａでは、ＷＡ０、ＷＡ１、ＷＡ２を有する。ＡＤＲ９１は、ＷＡ０、ＷＡ１、ＷＡ２の入力に応じて、複数のＦＦ（フリップフロップ）が設けられた複数のライン９２から、書き込み対象のラインを選択する。例えば、ＡＤＲ９１は、ＷＡ０＝１でライン９２ａを書き込み対象のラインと選択する。ＡＤＲ９１は、ＷＥ＝１で、ＷＡにより選択されたライン９２に書き込みが行われる。
回路９０は、ＡＤＲ９１の入力側のスキャンＦＦ６０ａ～６０ｄが示されている。スキャンＦＦ６０ａ～６０ｄは、シリアルに接続されており、スキャンチェーンが構成されている。図９Ａでは、スキャンＦＦ６０ａのＱがスキャンＦＦ６０ｂのＳＩに接続され、スキャンＦＦ６０ｂのＱがスキャンＦＦ６０ｃのＳＩに接続され、スキャンＦＦ６０ｃのＱがスキャンＦＦ６０ｄのＳＩに接続されている。また、スキャンＦＦ６０ａのＱがＡＤＲ９１のＷＡ２に接続されている。スキャンＦＦ６０ｂのＱがＡＤＲ９１のＷＡ１に接続されている。スキャンＦＦ６０ｃのＱがＡＤＲ９１のＷＡ０に接続されている。スキャンＦＦ６０ｄのＱがＡＤＲ９１のＷＥに接続されている。
このような回路９０では、ＡＤＲ９１の組み合わせ回路内に仮定される遷移故障のうち、ＷＡ０を０から１に遷移する動作を要求する故障は、冗長故障となり、テスト生成が失敗する。なぜならば、ＷＡ０を０から１に遷移する故障は、スキャンＦＦ６０ｃのＱを０から１に変化させる。この場合、スキャンＦＦ６０ｄでは、ＱがＸから０に変化することになり、ＷＥがＸから０となる。これにより、ＡＤＲ９１は、受け時刻でＷＥ＝０となり、書き込みが停止する。このように、ＷＡ０を０から１に遷移する動作を要求する故障は、受けＦＦで故障の影響を出力で観測できない。そして、このようなテスト生成の失敗は、ＷＡ０が０から１に遷移する動作を含む故障で、繰り返し複数回発生する。例えば、ＷＡ０＝１の書き込みエントリではビット幅分発生する。
そこで、解析部４１は、入力したテストデータが冗長故障となった場合、過少テストとなるかを解析する。例えば、解析部４１は、ＡＤＲ９１のＷＡ０から、バックトレースを行い、故障停止の原因のスキャンＦＦとして、スキャンＦＦ６０ｃを特定する。また、解析部４１は、故障励起の原因となるスキャンＦＦを特定する。例えば、解析部４１は、ＡＤＲ９１のＷＥからバックトレースを行い、故障励起の原因のスキャンＦＦとして、スキャンＦＦ６０ｄを特定する。解析部４１は、スキャンＦＦ６０ｃとスキャンＦＦ６０ｄが隣接関係にあるため、冗長故障の原因がスキャンシフトによるものと判定する。解析部４１は、スキャンＦＦ６０ｃとスキャンＦＦ６０ｄを原因箇所として原因箇所データ３１に記憶する。
解析部４１は、テスト生成で生成したテストデータが冗長故障となるごとに、過少テストとなるかを解析し、過少テストとなる場合、原因箇所を原因箇所データ３１に記憶する。図９Ｂは、実施例に係る原因箇所データ３１の一例を説明する図である。例えば、ＷＡ０を０から１に遷移する動作を含む故障ｆ１、ｆ２、ｆ３のテスト生成に失敗した場合、原因箇所データ３１には、原因箇所であるスキャンＦＦ６０ｃとスキャンＦＦ６０ｄ（ＳＦＦ６０ｃ－ＳＦＦ６０ｄ）が原因箇所として記憶されている。
提示部４２は、解析部４１による解析結果に基づき、過少テストを回避するための回路修正箇所を提示する。例えば、提示部４２は、原因箇所データ３１に記憶された原因箇所別に、原因箇所をカウントし、カウント値の大きい順に原因箇所を掲示する。図９Ｃは、実施例に係る原因箇所のカウント結果の一例を説明する図である。図９Ｃは、原因箇所データ３１に記憶された原因箇所を、原因箇所別にカウントし、カウント値順にソートした結果である。図９Ｃでは、スキャンＦＦ６０ｃとスキャンＦＦ６０ｄ（ＳＦＦ６０ｃ－ＳＦＦ６０ｄ）のカウント値がＮとなっている。提示部４２は、原因箇所であるスキャンＦＦ６０ｃとスキャンＦＦ６０ｄは、カウント値がＮで最大であり、最初に修正すべき箇所として掲示される。
設計者は、提示された結果から、回路９０の修正すべき修正箇所を把握できる。また、設計者は、提示されたカウント値から、修正箇所の優先順位を判別できる。設計者は、回路９０の修正箇所を修正する。図９Ｄは、実施例に係る回路９０の修正の一例を説明する図である。図９Ｄでは、スキャンＦＦ６０ｃとスキャンＦＦ６０ｄの間にスキャンＦＦ６０ｅを追加する修正が行われている。すなわち、スキャンＦＦ６０ｅを挿入することで、冗長故障の原因となるスキャンＦＦ６０ｃとスキャンＦＦ６０ｄの隣接関係を解消している。なお、スキャンＦＦ６０ｄを拡張スキャン方式とする修正を行ってもよい。図９Ｅは、実施例に係る拡張スキャン方式としたスキャンＦＦの一例を説明する図である。拡張スキャン方式としたスキャンＦＦ６０ｄ１は、スキャンＦＦ６０ｄのＳＩに専用のスキャンＦＦ６０ｄ２が設けられている。スキャンＦＦ６０ｄのＳＩには、スキャンＦＦ６０ｄ２を介してデータが入力する。
これにより、ＷＡ０を０から１に遷移する動作を含む故障により、スキャンＦＦ６０ｃのＱを０から１に変化させる場合、スキャンＦＦ６０ｅのＱがＸから０に変化してスキャンＦＦ６０ｄが０で固定されなくなるため、冗長故障となることを防止できる。これにより、ＷＡ０を０から１に遷移する動作を含む故障のテストを実施でき、過少テストを回避できる。
このように、実施例に係る回路解析・修正提示装置１０（解析装置）は、回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試みる。回路解析・修正提示装置１０は、対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析する。回路解析・修正提示装置１０は、過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する。これにより、回路解析・修正提示装置１０は、過少テストを回避するための回路の修正箇所を提示できる。
また、回路データの回路は、テスト対象とするパスの入力側に接続されたスキャンフリップフロップをシリアル接続したスキャンチェーンが設けられている。回路解析・修正提示装置１０は、スキャンチェーンから回路データの回路にテストデータを入力する。回路解析・修正提示装置１０は、入力したテストデータが冗長故障となった場合、過少テストとなるかを解析する。これにより、回路解析・修正提示装置１０は、スキャンシフトに依存した過少テストを回避するための回路の修正箇所を提示できる。
また、回路解析・修正提示装置１０は、冗長故障の原因となるデータを入力したスキャンフリップフロップを特定し、特定したスキャンフリップフロップを原因箇所として記憶する。回路解析・修正提示装置１０は、記憶された原因箇所を回路修正箇所として提示する。これにより、回路解析・修正提示装置１０は、冗長故障の原因となったスキャンフリップフロップを回路修正箇所として提示できる。
また、回路解析・修正提示装置１０は、テストデータが回路を伝搬する際に縮退故障が発生した箇所を特定し、縮退故障の原因となるデータを入力したスキャンフリップフロップを特定する。これにより、回路解析・修正提示装置１０は、縮退故障の原因となるデータを入力したスキャンフリップフロップを回路修正箇所として提示できる。
また、回路解析・修正提示装置１０は、テストデータが回路を伝搬する際に縮退故障が発生したゲート回路を特定する。回路解析・修正提示装置１０は、特定したゲート回路から当該ゲート回路の出力を決定する入力端子を順次バックトレースすることで故障停止の原因のスキャンフリップフロップを特定する。また、回路解析・修正提示装置１０は、特定したゲート回路から前記テストデータの伝搬パスを順次バックトレースすることで故障励起の原因のスキャンフリップフロップを特定する。回路解析・修正提示装置１０は、スキャンチェーンにおいて、故障停止の原因のスキャンフリップフロップと故障励起の原因のスキャンフリップフロップとが隣接する場合、過少テストとなると判定する。これにより、回路解析・修正提示装置１０は、過少テストとなるかを適切に判定できる。
また、回路解析・修正提示装置１０は、過少テストの原因箇所別に、原因箇所をカウントし、カウント値の大きい順に原因箇所を、回路修正箇所として提示する。これにより、回路解析・修正提示装置１０は、回路修正箇所の並びから回路修正箇所の優先順位を判別させることができる。
さて、これまで開示の装置に関する実施例について説明したが、開示の技術は上述した実施例以外にも、種々の異なる形態にて実施されてよいものである。そこで、以下では、本発明に含まれる他の実施例を説明する。
例えば、上記の実施例では、試験処理では、テストデータが冗長故障となった場合、過少テストとなるかを解析し、過少テストとなる場合、過少テストを回避するための回路修正箇所を提示する場合を例に説明したが、開示の装置はこれに限定されない。例えば、試験処理では、冗長故障とならないテストデータについて遅延テストなどのテストを実施してもよい。また、試験処理では、動的故障圧縮に適用してもよい。
を行ってもよい。
また、図示した装置の各構成要素は機能概念的なものであり、必ずしも物理的に図示の如く構成されていることを要しない。すなわち、各装置の分散・統合の具体的状態は図示のものに限られず、その全部または一部を、各種の負荷や使用状況などに応じて、任意の単位で機能的または物理的に分散・統合して構成することができる。例えば、試験処理部４０、解析部４１及び提示部４２の各処理部が適宜統合または分割されてもよい。また、各処理部にて行なわれる各処理機能は、その全部または任意の一部が、ＣＰＵおよび当該ＣＰＵにて解析実行されるプログラムにて実現され、あるいは、ワイヤードロジックによるハードウェアとして実現され得る。
次に、上記実施例に示した回路解析・修正提示装置１０と同様の機能を実現するコンピュータのハードウェア構成の一例について説明する。図１０は、実施例に係る回路解析・修正提示装置１０と同様の機能を実現するコンピュータのハードウェア構成の一例を示す図である。
図１０に示すように、コンピュータ３００は、各種演算処理を実行するＣＰＵ３０１と、ユーザからのデータの入力を受け付ける入力装置３０２と、ディスプレイ３０３とを有する。また、コンピュータ３００は、有線または無線ネットワークを介して、外部装置等との間でデータの授受を行う通信装置３０４と、インタフェース装置３０５とを有する。また、コンピュータ３００は、各種情報を一時記憶するＲＡＭ３０６と、ハードディスク装置３０７とを有する。そして、各装置３０１～３０７は、バス３０８に接続される。
ハードディスク装置３０７は、試験処理を実行する解析プログラム３０７ａを有する。また、ＣＰＵ３０１は、解析プログラム３０７ａを読み出してＲＡＭ３０６に展開する。
解析プログラム３０７ａは、解析プロセス３０６ａとして機能する。解析プロセス３０６ａの処理は、試験処理部４０、解析部４１及び提示部４２の処理に対応する。
なお、解析プログラム３０７ａについては、必ずしも最初からハードディスク装置３０７に記憶させておかなくても良い。例えば、コンピュータ３００に挿入されるフレキシブルディスク（ＦＤ）、ＣＤ－ＲＯＭ、ＤＶＤ、光磁気ディスク、ＩＣカードなどの「可搬用の物理媒体」に各プログラムを記憶させておく。そして、コンピュータ３００が各プログラム３０７ａ～３０７ｄを読み出して実行するようにしてもよい。
なお、以上の実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試み、
対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析し、
過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する
処理をコンピュータに実行させることを特徴とする解析プログラム。
（付記２）前記回路データの回路は、テスト対象とするパスの入力側に接続されたスキャンフリップフロップをシリアル接続したスキャンチェーンが設けられ、
前記テストデータの生成を試みる処理は、前記スキャンチェーンから前記回路データの回路に前記テストデータを入力し、
前記解析する処理は、入力した前記テストデータが冗長故障となった場合、過少テストとなるかを解析する
処理をコンピュータに実行させることを特徴とする付記１に記載の解析プログラム。
（付記３）前記解析する処理は、冗長故障の原因となるデータを入力したスキャンフリップフロップを特定し、特定したスキャンフリップフロップを原因箇所として記憶する処理を含み、
前記提示する処理は、記憶された原因箇所を回路修正箇所として提示する
処理を含むことを特徴とする付記２に記載の解析プログラム。
（付記４）前記解析する処理は、前記テストデータが前記回路を伝搬する際に縮退故障が発生した箇所を特定し、縮退故障の原因となるデータを入力したスキャンフリップフロップを特定する処理を含むことを特徴とする付記３に記載の解析プログラム。
（付記５）前記解析する処理は、前記テストデータが前記回路を伝搬する際に縮退故障が発生したゲート回路を特定し、特定したゲート回路から当該ゲート回路の出力を決定する入力端子を順次バックトレースすることで故障停止の原因のスキャンフリップフロップを特定すると共に、特定したゲート回路から前記テストデータの伝搬パスを順次バックトレースすることで故障励起の原因のスキャンフリップフロップを特定し、前記スキャンチェーンにおいて、前記故障停止の原因のスキャンフリップフロップと前記故障励起の原因のスキャンフリップフロップとが隣接する場合、過少テストとなると判定する処理を含む
ことを特徴とする付記２～４の何れか１つに記載の解析プログラム。
（付記６）前記提示する処理は、過少テストの原因箇所別に、原因箇所をカウントし、カウント値の大きい順に原因箇所を、回路修正箇所として提示する
処理を含むことを特徴とする付記１～５の何れか１つに記載の解析プログラム。
（付記７）回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試み、
対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析し、
過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する
処理をコンピュータが実行することを特徴とする解析方法。
（付記８）前記回路データの回路は、テスト対象とするパスの入力側に接続されたスキャンフリップフロップをシリアル接続したスキャンチェーンが設けられ、
前記テストデータの生成を試みる処理は、前記スキャンチェーンから前記回路データの回路に前記テストデータを入力し、
前記解析する処理は、入力した前記テストデータが冗長故障となった場合、過少テストとなるかを解析する
処理を含むことを特徴とする付記７に記載の解析方法。
（付記９）前記解析する処理は、冗長故障の原因となるデータを入力したスキャンフリップフロップを特定し、特定したスキャンフリップフロップを原因箇所として記憶する処理を含み、
前記提示する処理は、記憶された原因箇所を回路修正箇所として提示する
処理を含むことを特徴とする付記８に記載の解析方法。
（付記１０）前記解析する処理は、前記テストデータが前記回路を伝搬する際に縮退故障が発生した箇所を特定し、縮退故障の原因となるデータを入力したスキャンフリップフロップを特定する処理を含むことを特徴とする付記９に記載の解析方法。
（付記１１）前記解析する処理は、前記テストデータが前記回路を伝搬する際に縮退故障が発生したゲート回路を特定し、特定したゲート回路から当該ゲート回路の出力を決定する入力端子を順次バックトレースすることで故障停止の原因のスキャンフリップフロップを特定すると共に、特定したゲート回路から前記テストデータの伝搬パスを順次バックトレースすることで故障励起の原因のスキャンフリップフロップを特定し、前記スキャンチェーンにおいて、前記故障停止の原因のスキャンフリップフロップと前記故障励起の原因のスキャンフリップフロップとが隣接する場合、過少テストとなると判定する処理を含む
ことを特徴とする付記８～１０の何れか１つに記載の解析方法。
（付記１２）前記提示する処理は、過少テストの原因箇所別に、原因箇所をカウントし、カウント値の大きい順に原因箇所を、回路修正箇所として提示する
処理を含むことを特徴とする付記７～１１の何れか１つに記載の解析方法。
（付記１３）回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試みる試験処理部と、
前記試験処理部による処理の結果、対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析する解析部と、
過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する掲示部と、
を有することを特徴とする解析装置。
（付記１４）前記回路データの回路は、テスト対象とするパスの入力側に接続されたスキャンフリップフロップをシリアル接続したスキャンチェーンが設けられ、
前記試験処理部は、前記スキャンチェーンから前記回路データの回路に前記テストデータを入力し、
前記解析部は、入力した前記テストデータが冗長故障となった場合、過少テストとなるかを解析する
ことを特徴とする付記１３に記載の解析装置。
（付記１５）前記解析部は、冗長故障の原因となるデータを入力したスキャンフリップフロップを特定し、特定したスキャンフリップフロップを原因箇所として記憶し、
前記掲示部は、記憶された原因箇所を回路修正箇所として提示する
ことを特徴とする付記１４に記載の解析装置。
（付記１６）前記解析部は、前記テストデータが前記回路を伝搬する際に縮退故障が発生した箇所を特定し、縮退故障の原因となるデータを入力したスキャンフリップフロップを特定することを特徴とする付記１５に記載の解析装置。
（付記１７）前記解析部は、前記テストデータが前記回路を伝搬する際に縮退故障が発生したゲート回路を特定し、特定したゲート回路から当該ゲート回路の出力を決定する入力端子を順次バックトレースすることで故障停止の原因のスキャンフリップフロップを特定すると共に、特定したゲート回路から前記テストデータの伝搬パスを順次バックトレースすることで故障励起の原因のスキャンフリップフロップを特定し、前記スキャンチェーンにおいて、前記故障停止の原因のスキャンフリップフロップと前記故障励起の原因のスキャンフリップフロップとが隣接する場合、過少テストとなると判定する
ことを特徴とする付記１４～１６の何れか１つに記載の解析装置。
（付記１８）前記掲示部は、過少テストの原因箇所別に、原因箇所をカウントし、カウント値の大きい順に原因箇所を、回路修正箇所として提示する
処理を含むことを特徴とする付記１３～１７の何れか１つに記載の解析装置。
（付記１９）プロセッサと、
前記プロセッサに動作可能に接続されたメモリと
を備えた解析装置であって、前記プロセッサは、
回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試み、
対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析し、
過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する
処理を実行することを特徴とする解析装置。
１０ 回路解析・修正提示装置
２０ 入力部
２１ 表示部
２２ 記憶部
２３ 制御部
３０ 回路データ
３１ 原因箇所データ
４０ 試験処理部
４１ 解析部
４２ 提示部

Claims (8)

  1. 回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試み、
    対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析し、
    過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する
    処理をコンピュータに実行させることを特徴とする解析プログラム。
  2. 前記回路データの回路は、テスト対象とするパスの入力側に接続されたスキャンフリップフロップをシリアル接続したスキャンチェーンが設けられ、
    前記テストデータの生成を試みる処理は、前記スキャンチェーンから前記回路データの回路に前記テストデータを入力し、
    前記解析する処理は、入力した前記テストデータが冗長故障となった場合、過少テストとなるかを解析する
    処理を含むことを特徴とする請求項１に記載の解析プログラム。
  3. 前記解析する処理は、冗長故障の原因となるデータを入力したスキャンフリップフロップを特定し、特定したスキャンフリップフロップを原因箇所として記憶する処理を含み、
    前記提示する処理は、記憶された原因箇所を回路修正箇所として提示する
    処理を含むことを特徴とする請求項２に記載の解析プログラム。
  4. 前記解析する処理は、前記テストデータが前記回路を伝搬する際に縮退故障が発生した箇所を特定し、縮退故障の原因となるデータを入力したスキャンフリップフロップを特定する処理を含むことを特徴とする請求項３に記載の解析プログラム。
  5. 前記解析する処理は、前記テストデータが前記回路を伝搬する際に縮退故障が発生したゲート回路を特定し、特定したゲート回路から当該ゲート回路の出力を決定する入力端子を順次バックトレースすることで故障停止の原因のスキャンフリップフロップを特定すると共に、特定したゲート回路から前記テストデータの伝搬パスを順次バックトレースすることで故障励起の原因のスキャンフリップフロップを特定し、前記スキャンチェーンにおいて、前記故障停止の原因のスキャンフリップフロップと前記故障励起の原因のスキャンフリップフロップとが隣接する場合、過少テストとなると判定する処理を含む
    ことを特徴とする請求項２～４の何れか１つに記載の解析プログラム。
  6. 前記提示する処理は、過少テストの原因箇所別に、原因箇所をカウントし、カウント値の大きい順に原因箇所を、回路修正箇所として提示する
    処理を含むことを特徴とする請求項１～５の何れか１つに記載の解析プログラム。
  7. 回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試み、
    対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析し、
    過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する
    処理をコンピュータが実行することを特徴とする解析方法。
  8. 回路データを読み込み、対象となる遅延故障に対するテストデータの生成を試みる試験処理部と、
    前記試験処理部による処理の結果、対象とした遅延故障が冗長故障となった場合、過少テストとなるかを解析する解析部と、
    過少テストとなる場合、解析結果に基づき、過少テストを回避するための回路修正箇所を提示する掲示部と、
    を有することを特徴とする解析装置。
JP2021095903A 2021-06-08 2021-06-08 解析プログラム、解析方法及び解析装置 Pending JP2022187741A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2021095903A JP2022187741A (ja) 2021-06-08 2021-06-08 解析プログラム、解析方法及び解析装置
US17/676,886 US11693054B2 (en) 2021-06-08 2022-02-22 Computer-readable recording medium storing analysis program, analysis method, and analysis device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2021095903A JP2022187741A (ja) 2021-06-08 2021-06-08 解析プログラム、解析方法及び解析装置

Publications (1)

Publication Number Publication Date
JP2022187741A true JP2022187741A (ja) 2022-12-20

Family

ID=84286068

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021095903A Pending JP2022187741A (ja) 2021-06-08 2021-06-08 解析プログラム、解析方法及び解析装置

Country Status (2)

Country Link
US (1) US11693054B2 (ja)
JP (1) JP2022187741A (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2022187741A (ja) * 2021-06-08 2022-12-20 富士通株式会社 解析プログラム、解析方法及び解析装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1132749B1 (en) * 1992-03-27 2005-05-04 Matsushita Electric Industrial Co., Ltd. Method and apparatus for generating test sequence
US5602856A (en) * 1993-04-06 1997-02-11 Nippon Telegraph And Telephone Corporation Test pattern generation for logic circuits with reduced backtracking operations
US5657240A (en) * 1995-05-01 1997-08-12 Nec Usa, Inc. Testing and removal of redundancies in VLSI circuits with non-boolean primitives
JP2004185550A (ja) 2002-12-06 2004-07-02 Matsushita Electric Ind Co Ltd 半導体集積回路のテスト容易化設計方法および装置
US7840865B2 (en) * 2007-03-23 2010-11-23 Mentor Graphics Corporation Built-in self-test of integrated circuits using selectable weighting of test patterns
JP5032395B2 (ja) * 2008-05-16 2012-09-26 川崎マイクロエレクトロニクス株式会社 テスト条件の生成方法およびテスト条件生成装置
JP5270458B2 (ja) 2009-06-12 2013-08-21 ルネサスエレクトロニクス株式会社 故障箇所推定装置
JP2012099028A (ja) 2010-11-04 2012-05-24 Panasonic Corp 半導体集積回路の設計装置及び設計方法
US10234502B1 (en) * 2016-03-09 2019-03-19 Mentor Graphics Corporation Circuit defect diagnosis based on sink cell fault models
US10060978B2 (en) * 2016-06-21 2018-08-28 International Business Machines Corporation Implementing prioritized compressed failure defects for efficient scan diagnostics
US10795751B2 (en) * 2017-03-03 2020-10-06 Mentor Graphics Corporation Cell-aware diagnostic pattern generation for logic diagnosis
US10657207B1 (en) * 2017-05-07 2020-05-19 Mentor Graphics Corporation Inter-cell bridge defect diagnosis
JP2022187741A (ja) * 2021-06-08 2022-12-20 富士通株式会社 解析プログラム、解析方法及び解析装置

Also Published As

Publication number Publication date
US11693054B2 (en) 2023-07-04
US20220390516A1 (en) 2022-12-08

Similar Documents

Publication Publication Date Title
US10794952B2 (en) Product performance test binning
US7870519B2 (en) Method for determining features associated with fails of integrated circuits
US8543966B2 (en) Test path selection and test program generation for performance testing integrated circuit chips
US8407636B2 (en) Clock domain crossing verification support
US5583787A (en) Method and data processing system for determining electrical circuit path delays
US10657207B1 (en) Inter-cell bridge defect diagnosis
US7228262B2 (en) Semiconductor integrated circuit verification system
JP4636989B2 (ja) 遅延解析装置、遅延解析方法、遅延解析プログラム、および記録媒体
US7139948B2 (en) Method for determining the impact on test coverage of scan chain parallelization by analysis of a test set for independently accessible flip-flops
Appello et al. System-level test: State of the art and challenges
US10060978B2 (en) Implementing prioritized compressed failure defects for efficient scan diagnostics
US8347260B2 (en) Method of designing an integrated circuit based on a combination of manufacturability, test coverage and, optionally, diagnostic coverage
JP2022187741A (ja) 解析プログラム、解析方法及び解析装置
US10359471B2 (en) Implementing decreased scan data interdependence for compressed patterns in on product multiple input signature register (OPMISR) through scan skewing
US8490040B2 (en) Disposition of integrated circuits using performance sort ring oscillator and performance path testing
US20140304672A1 (en) Hierarchical Testing Architecture Using Core Circuit with Pseudo-Interfaces
US20170131354A1 (en) Scheme for Masking Output of Scan Chains in Test Circuit
KR20080021853A (ko) 메모리 셀프테스트 비교용 회로 및 상기 메모리 셀프테스트비교용 회로를 구비하는 ｓｏｃ
US7500165B2 (en) Systems and methods for controlling clock signals during scan testing integrated circuits
US20110270599A1 (en) Method for testing integrated circuit and semiconductor memory device
CN114461558A (zh) 一种提高ate设备通信效率的通信方法、装置及测试机系统
US6978408B1 (en) Generating array bit-fail maps without a tester using on-chip trace arrays
JP2004317505A (ja) プログラム、記憶媒体、テストパターン作成方法及び装置
US20050024074A1 (en) Method and apparatus for characterizing an electronic circuit
US11169909B2 (en) Flexible test program generation by altering previously used resources

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20240307