JP2022167605A - 半導体モジュール - Google Patents

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semiconductor
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main wiring
main
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領太 小島
Ryota Kojima
晃弘 山口
Akihiro Yamaguchi
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Toyota Motor Corp
Mirise Technologies Corp
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Denso Corp
Toyota Motor Corp
Mirise Technologies Corp
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Abstract

【課題】放熱性を確保しつつ、ノイズの影響を抑制できる半導体モジュールを提供する。【解決手段】基板１００の一面配線１１１は、筐体２００と電気的に接続される一面グランド配線Ｇ１、および半導体パッケージ１１～１４と接続された他面配線１１２と接続される一面主配線Ｐ１、Ｎ１を有する構成とする。基板１００の一面１００ａには、半導体パッケージ１１～１４と対向する部分において、一面グランド配線Ｇ１と一面主配線Ｐ１、Ｎ１との間にＹコンデンサＹ１～Ｙ４を配置する。そして、対向する半導体パッケージ１１～１４およびＹコンデンサＹ１～Ｙ４は、流れる電流の向きが反対となるように配置する。【選択図】図２

Description

本発明は、半導体チップを有する半導体パッケージが基板に搭載された半導体モジュールに関するものである。
従来より、半導体チップを有する半導体パッケージが基板に搭載された半導体モジュールが提案されている（例えば、特許文献１参照）。具体的には、この半導体モジュールでは、基板としてのプリント基板に開口部が形成されていると共に開口部に金属板が配置されており、半導体パッケージが金属板と熱的に接続されるように配置されている。なお、半導体チップには、トランジスタ等の半導体素子が形成されている。そして、半導体モジュールは、放熱性を確保できるように、金属板が筐体に接続されて構成されている。
２０１７－７９２６８号公報
ところで、このような半導体モジュールでは、ノイズの影響を抑制することも望まれている。
本発明は上記点に鑑み、ノイズの影響を抑制できる半導体モジュールを提供することを目的とする。
上記目的を達成するための請求項１では、基板（１００）に半導体パッケージ（１１～１４）が配置された半導体モジュールであって、一面（１００ａ）および一面と反対側の他面（１００ｂ）を有し、一面に形成された一面配線（１１１）および他面に形成された他面配線（１１２）を有する基板と、スイッチング素子（Ｑ１～Ｑ４）が形成された半導体チップ（３０）を有すると共に半導体チップと電気的に接続されるパッド（６１～６３）を有し、パッドが他面配線と接続される状態で基板に配置される半導体パッケージと、半導体パッケージと熱的に接続される状態で基板が固定される筐体（２００）と、を備え、基板の一面配線は、筐体と電気的に接続される一面グランド配線（Ｇ１）、および半導体パッケージと接続された他面配線と接続される一面主配線（Ｐ１、Ｎ１）を有し、基板の一面には、半導体パッケージと対向する部分において、一面グランド配線と一面主配線との間にＹコンデンサ（Ｙ１～Ｙ４）が配置されており、対向する半導体パッケージおよびＹコンデンサは、流れる電流の向きが反対となるように配置されている。
これによれば、Ｙコンデンサが配置されているため、コモンモードノイズの影響を低減できる。また、対向する半導体パッケージおよびＹコンデンサは、電流の流れる向きが反対となるように配置されている。このため、流れる電流によって発生する磁界を互いに相殺でき、寄生インダクタンスを低減することによりスイッチングサージを低減してノイズが発生することを抑制できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における電力変換装置の回路図である。 第１実施形態における半導体モジュールの断面図である。 プリント基板の一面側における挿通孔近傍の平面模式図である。 プリント基板の他面側における挿通孔近傍の平面模式図である。 半導体パッケージの断面図である。 半導体パッケージの平面図である。 １次電流の大きさを示すタイミングチャートである。 入力コンデンサとＹコンデンサとの共振周波数がスイッチング周波数に対して偶数倍である場合の共振電流を示すタイミングチャートである。 入力コンデンサとＹコンデンサとの共振周波数がスイッチング周波数に対して奇数倍である場合の共振電流を示すタイミングチャートである。 第３実施形態におけるコモンモード電流を示す回路図である。 第４実施形態におけるプリント基板の一面側の平面模式図である。 第４実施形態におけるプリント基板の他面側の平面模式図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態の半導体モジュールについて、図面を参照しつつ説明する。なお、本実施形態の半導体モジュールは、直流電流を電圧の異なる直流電流に変換するＤＣ－ＤＣコンバータを構成するのに利用されると好適であり、例えば、電気自動車に搭載されるＤＣ－ＤＣコンバータを構成するのに利用されると好適である。
まず、本実施形態の半導体モジュールを適用して構成した電力変換装置の回路構成について、図１を参照しつつ説明する。なお、本実施形態では、高電圧バッテリＢＨからの直流高電圧を低電圧に変換して補機バッテリＢＬを充電する電力変換装置を説明する。補機バッテリＢＬとは、例えば、電力変換装置が車両に搭載される場合にはオーディオ等に使用される車載機器用のバッテリである。
本実施形態の電力変換装置は、直流高電圧を高周波の交流に変換する１次側の半導体部品としての４個の１次側トランジスタＱ１～Ｑ４、および４個のＹコンデンサＹ１～Ｙ４を備えている。また、電力変換装置は、交流を降圧する磁気部品としてのメイントランスＴを備えている。さらに、電力変換装置は、低圧となった交流電圧を整流する２次側の半導体部品としての２次側トランジスタＱ５、Ｑ６、整流後の直流電圧を平滑にする磁気部品としてのチョークコイルＣＣ、および平滑コンデンサＣＯを備えている。なお、図１中では、２個の２次側トランジスタＱ５、Ｑ６が図示されているが、実際には、それぞれの２次側トランジスタＱ５、Ｑ６が並列に２つずつ配置されている。
１次側トランジスタＱ１～Ｑ４は、具体的には後述するが、例えば、高速動作が可能な横型構造の窒化ガリウム（以下では、単にＧａＮともいう）系半導体を用いて構成されている。また、特に限定されるものではないが、本実施形態では、２次側トランジスタＱ５、Ｑ６もＧａＮ系半導体を用いて構成されている。そして、１次側トランジスタＱ１～Ｑ４および２次側トランジスタＱ５、Ｑ６は、それぞれゲート電極、ソース電極、ドレイン電極を有している。
以下では、４個の１次側トランジスタＱ１～Ｑ４を区別する場合には、第１～第４トランジスタＱ１～Ｑ４ともいう。また、以下では、４個のＹコンデンサＹ１～Ｙ４を区別する場合には、第１～第４ＹコンデンサＹ１～Ｙ４ともいう。なお、本実施形態では、第１～第４トランジスタＱ１～Ｑ４がスイッチング素子に相当する。また、第１～第４ＹコンデンサＹ１～Ｙ４は、具体的には後述するが、本実施形態では複数個が並列に配置されている。
まず、電力変換装置における１次側の構成について説明する。第１～第４トランジスタＱ１～Ｑ４は、高電圧バッテリＢＨの正極端子に接続される第１主配線Ｐと、高電圧バッテリＢＨの負極端子に接続される第２主配線Ｎとの間に配置されている。具体的には、第１～第４トランジスタＱ１～Ｑ４は、第１主配線Ｐと第２主配線Ｎとの間において、２つのレグを構成するように配置されている。詳しくは、第１トランジスタＱ１と第３トランジスタＱ３とが第１電極配線Ｅ１を介して直列に接続されて配置されていると共に、第２トランジスタＱ２と第４トランジスタＱ４とが第２電極配線Ｅ２を介して直列に接続されて配置されている。第１、第３トランジスタＱ１、Ｑ３は、レグの上アーム素子を構成する第１トランジスタＱ１のドレイン電極が第１主配線Ｐと接続され、レグの下アーム素子を構成する第３トランジスタＱ３のソース電極が第２主配線Ｎと接続されている。第２、第４トランジスタＱ２、Ｑ４は、レグの上アーム素子を構成する第２トランジスタＱ２のドレイン電極が第１主配線Ｐと接続され、レグの下アーム素子を構成する第４トランジスタＱ４のソース電極が第２主配線Ｎと接続されている。そして、第１～第４トランジスタＱ１～Ｑ４は、直列に接続された第１トランジスタＱ１および第３トランジスタＱ３と、直列に接続された第２トランジスタＱ２および第４トランジスタＱ４とが並列に配置されている。
第１、第３トランジスタＱ１、Ｑ３のゲート電極は、第１、第３調整抵抗Ｒ１、Ｒ３および第１、第３ゲート接続配線Ｍ１、Ｍ３を介して第１パルストランス回路ＰＴ１と接続されている。第２、第４トランジスタＱ２、Ｑ４のゲート電極は、第２、第４調整抵抗Ｒ２、Ｒ４および第２、第４ゲート接続配線Ｍ２、Ｍ４を介して第２パルストランス回路ＰＴ２と接続されている。
第１、第２パルストランス回路ＰＴ１、ＰＴ２は、制御回路ＳＣと接続されており、制御回路ＳＣからの制御信号に基づいて、第１～第４トランジスタＱ１～Ｑ４のゲート電極に印加するゲート電圧を調整する。なお、図１では省略しているが、後述の図３Ｂに示されるように、第１、第２パルストランス回路ＰＴ１、ＰＴ２は、第１～第４トランジスタＱ１～Ｑ４のソース電極とも接続されている。
第１トランジスタＱ１のソース電極と第３トランジスタＱ３のドレイン電極との間には、第１電極配線Ｅ１と接続される第１出力配線Ｌ１が配置されている。第２トランジスタＱ２のソース電極と第４トランジスタＱ４のドレイン電極との間には、第２電極配線Ｅ２と接続される第２出力配線Ｌ２が配置されている。そして、これら第１出力配線Ｌ１および第２出力配線Ｌ２は、後述する１次巻線Ｔ１と接続される。
第１～第４ＹコンデンサＹ１～Ｙ４は、第１主配線Ｐと第２主配線Ｎとの間において、第１ＹコンデンサＹ１と第３ＹコンデンサＹ３とが直列に接続されて配置されていると共、第２ＹコンデンサＹ２と第４ＹコンデンサＹ４とが直列に接続されて配置されている。そして、第１ＹコンデンサＹ１と第３ＹコンデンサＹ３との間の接続点、および第２ＹコンデンサＹ２と第４ＹコンデンサＹ４との接続点は、グランド配線Ｇを介してグランドに接続されている。本実施形態では、後述するように、グランド配線Ｇは筐体２００に電気的に接続されてグランド電位とされる。
また、高電圧バッテリＢＨと第１～第４トランジスタＱ１～Ｑ４および第１～第４ＹコンデンサＹ１～Ｙ４との間には、入力コンデンサＩＣが配置されている。
以上が電力変換装置における１次側の構成である。メイントランスＴは、１次巻線Ｔ１、２次巻線Ｔ２、コアＣを有して構成される。そして、１次巻線Ｔ１は、一端側が第１出力配線Ｌ１と接続され、他端側が第２出力配線Ｌ２と接続されている。
次に、電力変換装置における２次側の構成について説明する。２次巻線Ｔ２は、中間タップＴ３を有する構成とされており、中間タップＴ３がグランドに接続されている。また、２次巻線Ｔ２の一端側と外部出力線Ｌ３との間には、２次側トランジスタＱ５が配置され、２次巻線Ｔ２の他端側と外部出力線Ｌ３との間には、２次側トランジスタＱ６が配置されている。なお、２次側トランジスタＱ５、Ｑ６の各ゲート電極は、第１～第４トランジスタＱ１～Ｑ４の各ゲート電極と同様に、第５、第６調整抵抗Ｒ５、Ｒ６を介して第３パルストランス回路ＰＴ３と接続されている。そして、第３パルストランス回路ＰＴ３は、制御回路ＳＣと接続されており、制御回路ＳＣからの制御信号に基づいて、第５、第６トランジスタＱ５、Ｑ６のゲート電極に印加するゲート電圧を調整する。
さらに、外部出力線Ｌ３には、２次側トランジスタＱ５と２次側トランジスタＱ６との間の接続点よりも補機バッテリＢＬ側に、チョークコイルＣＣが配置されている。また、チョークコイルＣＣと補機バッテリＢＬとの間には、グランドと接続される平滑コンデンサＣＯが配置されている。
以上が本実施形態における電力変換装置の構成である。このような電力変換装置では、高電圧バッテリＢＨの高電圧は、１次巻線Ｔ１と２次巻線Ｔ２との巻数比が適宜調整されると共に第１～第４トランジスタＱ１～Ｑ４のオン、オフが制御されることにより、１次巻線Ｔ１を流れる１次電流が調整されることで所望の電圧に降圧されて補機バッテリＢＬに充電される。
次に、上記電力変換装置を構成する半導体モジュールの構成について、図２、図３Ａ、および図３Ｂを参照して説明する。なお、図２中のプリント基板１００は、図３Ａおよび図３Ｂ中のII－II線に沿った断面図に相当している。
本実施形態の半導体モジュールは、第１～第４トランジスタＱ１～Ｑ４や第１～第４ＹコンデンサＹ１～Ｙ４等の上記電力変換装置を構成する各部がプリント基板１００に搭載されて構成されている。そして、半導体モジュールは、プリント基板１００が筐体２００に固定されて構成されている。
以下では、半導体モジュールのうちの第１～第４トランジスタＱ１～Ｑ４が備えられる第１～第４半導体パッケージ１１～１４および第１～第４ＹコンデンサＹ１～Ｙ４の配置関係を主に説明する。なお、電力変換装置におけるメイントランスＴや２次側の構成部材等は、図２とは別断面に適宜形成、配置されている。また、本実施形態の半導体モジュールは、図２に示されるように、筐体２００のうちのプリント基板１００と反対側に、放熱性を向上させるための冷却部材３００が配置されている。冷却部材３００は、例えば、配管に冷却水等を流すことで構成される。
まず、本実施形態の第１トランジスタＱ１が備えられる第１半導体パッケージ１１の構成について、図４Ａおよび図４Ｂを参照しつつ説明する。なお、第２～第４トランジスタＱ２～Ｑ４が備えられる第２～第４半導体パッケージ１２～１４の構成は、第１半導体パッケージ１１の構成と同様である。また、図４Ａは、図４Ｂ中のIVA－IVA線に沿った断面図に相当している。
第１半導体パッケージ１１は、絶縁放熱基板２０、半導体チップ３０、封止部材４０、各パッド６１～６３等を備える構成とされている。
絶縁放熱基板２０は、窒化ケイ素（ＳｉＮ）や窒化アルミニウム（ＡＬＮ）等で構成され、一面２０ａおよび一面２０ａと反対の他面２０ｂを有する板状とされている。そして、絶縁放熱基板２０は、一面２０ａに銅等で構成される接続配線２１が形成されている。なお、接続配線２１は、厚さが１０～１００μｍ程度とされている。
半導体チップ３０は、本実施形態では、シリコンで構成されるシリコン基板３１上に、窒化ガリウムを含む半導体層３２が積層された半導体基板３３を用いて構成されている。言い換えると、半導体チップ３０は、いわゆるＧａＮ－ｏｎ－Ｓｉで構成される半導体基板３３を用いて構成されている。そして、半導体チップ３０は、表面３０ａ側が半導体層３２で構成され、裏面３０ｂ側がシリコン基板３１で構成されている。
なお、本実施形態の窒化ガリウムを含む半導体層３２は、窒化ガリウム（ＧａＮ）層および窒化アルミニウムガリウム（ＡｌＧａＮ）層等のエピタキシャル層が積層されて構成されている。そして、本実施形態では、窒化ガリウム層と窒化アルミニウムガリウム層との界面に２次元電子ガス（すなわち、２ＤＥＧ）が構成されている。
半導体チップ３０には、特に図示しないが、表面３０ａ側に、第１トランジスタＱ１におけるドレイン電極、ソース電極、ゲート電極が形成されている。そして、本実施形態の半導体チップ３０には、第１トランジスタＱ１として、２次元電子ガスを利用してドレイン電極とソース電極との間に電流を流す高電子移動度トランジスタが形成されている。つまり、半導体チップ３０は、第１トランジスタＱ１として、半導体基板３３の面方向に電流を流す横型のトランジスタが形成されている。
また、半導体チップ３０には、裏面３０ｂ側に裏面電極３４が形成されている。そして、裏面電極３４は、具体的には後述するが、第１トランジスタＱ１におけるソース電極と電気的に接続されている。これにより、本実施形態の半導体チップ３０は、電流コラプスが抑制されるようになっている。
以上が本実施形態の半導体チップ３０の構成である。そして、半導体チップ３０は、裏面電極３４が絶縁放熱基板２０と対向する状態で、絶縁放熱基板２０に形成された接続配線２１上に接合部材５０を介して配置されている。この際、半導体チップ３０は、絶縁放熱基板２０の他面２０ｂと絶縁された状態で配置される。接合部材５０は、銀スズ（ＡｇＳｎ）を主成分とする焼結体等の導電性部材で構成されている。このため、裏面電極３４は、接合部材５０を介して接続配線２１と電気的に接続されている。なお、接続配線２１は、絶縁放熱基板２０の一面２０ａに対する法線方向から視たとき、半導体チップ３０を配置した際に半導体チップ３０よりも突き出すように形成されている。
封止部材４０は、半導体チップ３０を封止しつつ絶縁放熱基板２０と接合されるように、絶縁放熱基板２０上に配置されている。但し、封止部材４０は、絶縁放熱基板２０の他面２０ｂを露出させるように、絶縁放熱基板２０上に配置されている。本実施形態の封止部材４０は、半導体チップ３０の側面を封止する側面封止部材４１と、半導体チップ３０の表面３０ａ側を封止する一面封止部材４２とを有しており、それぞれ液晶ポリマやエポキシ樹脂等の樹脂部材で構成されている。
封止部材４０上には、ドレインパッド６１、ソースパッド６２、ゲートパッド６３が形成されている。本実施形態では、第１半導体パッケージ１１は、絶縁放熱基板２０の一面２０ａに対する法線方向から視たとき、２組の相対する第１～第４辺１１ａ～１１ｄを有する平面略矩形状となるように構成されている。そして、ドレインパッド６１、ソースパッド６２、ゲートパッド６３は、絶縁放熱基板２０の一面２０ａに対する法線方向から視たとき、次のように配置されている。
すなわち、ドレインパッド６１は、第２辺１１ｂ側から第４辺１１ｄ側に向かって延びる平面矩形状とされており、第１辺１１ａ側に配置されている。ソースパッド６２は、第２辺１１ｂ側から第４辺１１ｄ側に向かって延びる平面矩形状とされており、第３辺１１ｃ側に配置されている。なお、本実施形態のソースパッド６２は、平面矩形状とされた部分から第３辺１１ｃの中心部に向かって突出した突出部６２ａを有する構成とされている。
ゲートパッド６３は、本実施形態では、第１ゲートパッド６３ａおよび第２ゲートパッド６３ｂを有している。そして、第１ゲートパッド６３ａは、第２辺１１ｂと第３辺１１ｃとが連結される角部に配置され、第２ゲートパッド６３ｂは、第３辺１１ｃと第４辺１１ｄとが連結される角部に配置されている。より詳しくは、第１ゲートパッド６３ａおよび第２ゲートパッド６３ｂは、ソースパッド６２の突出部６２ａを挟むように配置されている。なお、図４Ｂでは、後述する保護膜７０を省略して示してある。また、本実施形態では、ドレインパッド６１およびソースパッド６２が第１パッドおよび第２パッドに相当する。
そして、封止部材４０には、半導体チップ３０の側方において、側面封止部材４１と一面封止部材４２とを貫通して接続配線２１を露出させる第１貫通孔４３が形成されている。第１貫通孔４３には、接続配線２１とソースパッド６２とを電気的に接続する第１貫通電極４４が配置されている。
また、一面封止部材４２には、ソース電極を露出させる第２貫通孔４５が形成されている。そして、第２貫通孔４５には、ソース電極とソースパッド６２とを電気的に接続する第２貫通電極４６が配置されている。これにより、第１半導体パッケージ１１では、ソース電極が、第２貫通電極４６、ソースパッド６２、第１貫通電極４４を介して裏面電極３４と電気的に接続される。
また、特に図示しないが、図４Ａとは別断面において、一面封止部材４２には、ドレイン電極を露出させる貫通孔が形成されている。そして、この貫通孔には、ドレイン電極とドレインパッド６１とを電気的に接続する貫通電極が配置されている。同様に、特に図示しないが、図４Ａとは別断面において、一面封止部材４２には、ゲート電極を露出させる貫通孔が形成されている。そして、この貫通孔には、ゲート電極とゲートパッド６３とを電気的に接続する貫通電極が配置されている。なお、本実施形態では、上記のように、ゲートパッド６３として第１ゲートパッド６３ａおよび第２ゲートパッド６３ｂが形成されている。そして、第１ゲートパッド６３ａおよび第２ゲートパッド６３ｂは、それぞれ貫通電極を介してゲート電極と電気的に接続されている。
また、第１半導体パッケージ１１の表面３０ａには、ドレインパッド６１、ソースパッド６２、ゲートパッド６３の所定箇所を露出させるコンタクトホール７０ａが形成された保護膜７０が配置されている。
以上が本実施形態における第１半導体パッケージ１１の構成である。なお、第２～第４半導体パッケージ１１～１４は、上記のように、第１半導体パッケージ１１と同様の構成とされている。このような第１～第４半導体パッケージ１１～１４は、プリント基板１００に配置する際、ゲートパッド６３においては、第１ゲートパッド６３ａおよび第２ゲートパッド６３ｂのいずれか一方をプリント基板１００の配線と接続すればよい。このため、第１～第４半導体パッケージ１１～１４を同様の構成とでき、プリント基板１００側の配線自由度を向上できる。
プリント基板１００は、図２に示されるように、一面１００ａおよび一面１００ａと反対側の他面１００ｂを有している。そして、プリント基板１００は、一面１００ａに一面配線１１１が形成されていると共に他面１００ｂに他面配線１１２が形成されている。また、特に図示しないが、プリント基板１００は、内層に、内層配線が形成されている。プリント基板１００には、所定箇所において、一面配線１１１、他面配線１１２、および内層配線を適宜電気的に接続するようにスルーホール電極１１３が形成されている。
本実施形態のプリント基板１００では、図２および図３Ａに示されるように、一面配線１１１として、一面グランド配線Ｇ１、一面第１主配線Ｐ１、一面第２主配線Ｎ１が形成されている。具体的には、一面グランド配線Ｇ１は、プリント基板１００の面方向における一方向に沿って配置されている。そして、一面第１主配線Ｐ１および一面第２主配線Ｎ１は、一面グランド配線Ｇ１の延設方向に沿って配置されていると共に、一面グランド配線Ｇ１を挟むように配置されている。また、本実施形態の一面第１主配線Ｐ１は、延設方向における一端部にて折り曲げられている。同様に、本実施形態の一面第２主配線Ｎ１は、延設方向における一端部にて折り曲げられ、折り曲げられた部分が一面第１主配線Ｐ１の折り曲げられた部分と対向する部分まで延設されている。
また、プリント基板１００には、筐体２００と締結されるための締結部材１２０が挿通される挿通孔１１４がプリント基板１００を貫通するように形成されている。具体的には、挿通孔１１４は、一面グランド配線Ｇ１を貫通するように形成されている。そして、挿通孔１１４の壁面には、特に図示しないが、金属膜が配置されている。なお、図３Ａ等では、締結部材１２０を省略して示してある。
プリント基板１００の他面１００ｂには、図２および図３Ｂに示されるように、他面配線１１２として、他面第１主配線Ｐ２、他面第２主配線Ｎ２、第１電極配線Ｅ１、第２電極配線Ｅ２、第１～第４ゲート接続配線Ｍ１～Ｍ４、第１～第４ソース接続配線Ｓ１～Ｓ４が形成されている。また、プリント基板１００の他面１００ｂには、他面配線１１２として、挿通孔１１４の周囲に他面グランド配線Ｇ２が形成されている。なお、一面グランド配線Ｇ１および他面グランド配線Ｇ２は、挿通孔１１４に配置される締結部材１２０や、挿通孔１１４に形成された金属膜を介して電気的に接続されている。これにより、上記グランド配線Ｇが構成される。
他面第１主配線Ｐ２は、一面第１主配線Ｐ１と対向する位置に形成されている。そして、プリント基板１００には、一面第１主配線Ｐ１と他面第１主配線Ｐ２とを電気的に接続するスルーホール電極１１３が形成されている。これにより、上記第１主配線Ｐが構成される。
他面第２主配線Ｎ２は、一面第２主配線Ｎ１と対向する位置に形成されている。そして、プリント基板１００には、一面第２主配線Ｎ１と他面第２主配線Ｎ２とを電気的に接続するスルーホール電極１１３が形成されている。これにより、上記第２主配線Ｎが構成される。
第１電極配線Ｅ１は、他面第１主配線Ｐ２と他面第２主配線Ｎ２との間に配置されている。第２電極配線Ｅ２は、他面第１主配線Ｐ２と他面第２主配線Ｎ２との間に配置されていると共に、挿通孔１１４を挟んで第１電極配線Ｅ１と反対側に配置されている。つまり、第１電極配線Ｅ１および第２電極配線Ｅ２は、挿通孔１１４を挟むように配置されている。
そして、プリント基板１００の他面１１０ｂには、第１～第４半導体パッケージ１１～１４がはんだ等の導電性部材を介して配置されている。なお、図３Ｂ中の第１～第４半導体パッケージ１１～１４における各パッド６１、６２、６３ａ、６３ｂは、保護膜７０から露出する部分を示している。
具体的には、第１半導体パッケージ１１（すなわち、第１トランジスタＱ１）は、ソースパッド６２が第１電極配線Ｅ１と接続されると共に、ドレインパッド６１が他面第１主配線Ｐ２と接続されるように配置されている。第２半導体パッケージ１２（すなわち、第２トランジスタＱ２）は、ソースパッド６２が第２電極配線Ｅ２と接続されると共に、ドレインパッド６１が他面第１主配線Ｐ２と接続されるように配置されている。第３半導体パッケージ１３（第３トランジスタＱ３）は、ソースパッド６２が他面第２主配線Ｎ２と接続されると共に、ドレインパッド６１が第１電極配線Ｅ１と接続されるように配置されている。第４半導体パッケージ１４（すなわち、第４トランジスタＱ４）は、ソースパッド６２が他面第２主配線Ｎ２と接続されると共に、ドレインパッド６１が第２電極配線Ｅ２と接続されるように配置されている。
また、プリント基板１００には、第１電極配線Ｅ１と接続されるように第１出力配線Ｌ１が形成され、第２電極配線Ｅ２と接続されるように第２出力配線Ｌ２が形成されている。本実施形態では、第１出力配線Ｌ１は、プリント基板１００の内層配線で構成され、プリント基板１００の内部に形成されたスルーホール電極を介して第１電極配線Ｅ１と電気的に接続される。同様に、第２出力配線Ｌ２は、プリント基板１００の内層配線で構成され、プリント基板１００の内部に形成されたスルーホール電極を介して第２電極配線Ｅ２と電気的に接続されている。
また、第１出力配線Ｌ１は、プリント基板１００の一面１００ａに対する法線方向（以下では、単に法線方向ともいう）において、第１電極配線Ｅ１における挿通孔１１４側の部分から引き出されている。第２出力配線Ｌ２は、法線方向において、第２電極配線Ｅ２における挿通孔１１４側の部分から引き出されている。なお、法線方向においてとは、言い換えると、法線方向から視たときということもできる。
第１～第４ゲート接続配線Ｍ１～Ｍ４は、各半導体パッケージ１１～１４のゲートパッド６３と接続されるように配置されている。具体的には、第１、第３半導体パッケージ１１、１３は、第２ゲートパッド６３ｂが挿通孔１１４側に位置し、第１ゲートパッド６３ａが挿通孔１１４と反対側の外側に位置するように配置されている。また、第２、第４半導体パッケージ１２、１４は、第１ゲートパッド６３ａが挿通孔１１４側に位置し、第２ゲートパッド６３ｂが挿通孔１１４と反対側に位置するように配置されている。
そして、第１、第３ゲート接続配線Ｍ１、Ｍ３は、第１電極配線Ｅ１のうちの挿通孔１１４側と反対側に延びるように引き出されている。つまり、第１、第３ゲート接続配線Ｍ１、Ｍ３は、法線方向において、第１出力配線Ｌ１と反対側に引き出されている。また、第２、第４ゲート接続配線Ｍ２、Ｍ４は、第２電極配線Ｅ２のうちの挿通孔１１４側と反対側に延びるように引き出されている。つまり、第２、第４ゲート接続配線Ｍ２、Ｍ４は、法線方向において、第２出力配線Ｌ２と反対側に延びるように引き出されている。
このように、本実施形態では上記のように２つのゲートパッド６３ａ、６３ｂを備えることにより、法線方向において、挿通孔１１４や第１、第２出力配線Ｌ１、Ｌ２と反対側からゲート接続配線Ｍ１～Ｍ４を容易に引き出すことができる。このため、プリント基板１００側の配線自由度を向上できる。
また、第１ソース接続配線Ｓ１は、第１電極配線Ｅ１のうちの挿通孔１１４側と反対側に延びるように引き出されている。第３ソース接続配線Ｓ３は、他面第２主配線Ｎ２のうちの挿通孔１１４側と反対側に延びるように引き出されている。また、第２ソース接続配線Ｓ２は、第２電極配線Ｅ２のうちの挿通孔１１４側と反対側に延びるように引き出されている。第４ソース接続配線Ｓ３は、他面第２主配線Ｎ２のうちの挿通孔１１４側と反対側に延びるように引き出されている。
さらに、本実施形態では、第１～第４ゲート接続配線Ｍ１～Ｍ４および第１～第４ソース接続配線Ｓ１～Ｓ４は、法線方向において、一面第１主配線Ｐ１または他面第２主配線Ｎ２と重なる部分では、これらと直交するように配置されている。本実施形態では、法線方向において、第１、第３ゲート接続配線Ｍ１、Ｍ３および第１、第３ソース接続配線Ｓ１、Ｓ３が一面第２主配線Ｎ１と重なる。このため、第１、第３ゲート接続配線Ｍ１、Ｍ３および第１、第３ソース接続配線Ｓ１、Ｓ３は、法線方向において、一面第２主配線Ｎ１と直交するように配置されている。
プリント基板１００の一面１００ａには、図２および図３Ａに示されるように、第１～第４ＹコンデンサＹ１～Ｙ４が配置されている。具体的には、第１ＹコンデンサＹ１は、第１半導体パッケージ１１と対向する位置において、一面グランド配線Ｇ１と一面第１主配線Ｐ１とを接続するように、３個配置されている。第２ＹコンデンサＹ２は、第２半導体パッケージ１２と対向する位置において、一面グランド配線Ｇ１と一面第１主配線Ｐ１とを接続するように、３個配置されている。第３ＹコンデンサＹ３は、第３半導体パッケージ１３と対向する位置において、一面グランド配線Ｇ１と一面第２主配線Ｎ１とを接続するように、３個配置されている。第４ＹコンデンサＹ４は、第４半導体パッケージ１４と対向する位置において、一面グランド配線Ｇ１と一面第２主配線Ｎ１とを接続するように、３個配置されている。
また、第１～第４半導体パッケージ１１～１４および第１～第４ＹコンデンサＹ１～Ｙ４は、対向する部分において、図２中の矢印Ａおよび矢印Ｂで示すように、電流が流れる方向が反対となるように配置されている。言い換えると、プリント基板１００は、対向する第１～第４半導体パッケージ１１～１４および第１～第４ＹコンデンサＹ１～Ｙ４において、電流が流れる方向が反対となるように、一面配線１１１、他面配線１１２、スルーホール電極１１３が形成されている。
なお、第１～第４ＹコンデンサＹ１～Ｙ４は、例えば、セラミックコンデンサ等のチップコンデンサで構成されている。そして、本実施形態では、第１～第４ＹコンデンサＹ１～Ｙ４は、それぞれ３個が並列となるように配置されている。
また、本実施形態では、プリント基板１００の一面１００ａにおいて、一面第１主配線Ｐ１と一面第２主配線Ｎ１とを接続するように入力コンデンサＩＣが配置されている。また、プリント基板１００の他面１００ｂにおいて、他面第１主配線Ｐ２と他面第２主配線Ｎ２とを接続するように入力コンデンサＩＣが配置されている。
そして、このように第１～第４半導体パッケージ１１～１４や第１～第４ＹコンデンサＹ１～Ｙ４が配置されたプリント基板１００は、次のように筐体２００に固定される。すなわち、プリント基板１００は、挿通孔１１４にネジ等で構成される締結部材１２０が挿通され、当該締結部材１２０が筐体２００に締結されることで筐体２００に固定される。これにより、一面グランド配線Ｇ１および他面グランド配線Ｇ２が筐体２００と電気的に接続されてグランド電位とされる。
より詳しくは、プリント基板１００は、他面１００ｂが筐体２００と対向する状態で筐体２００に固定されている。また、プリント基板１００は、第１～第４半導体パッケージ１１～１４における絶縁放熱基板２０の他面２０ｂが放熱部材１３０を介して筐体２００と接合されるように、筐体２００に固定される。これにより、第１～第４半導体パッケージ１１～１４の熱を効率的に筐体２００へ放出できる。なお、放熱部材１３０は、熱伝導率の高いグリス等が用いられる。また、筐体２００には、筐体２００の面方向に対する法線方向に突出した突出部２０１が設けられている。そして、プリント基板１００は、他面グランド配線Ｇ２が突出部２０１と接触する（すなわち、電気的に接続される）ように、筐体２００に固定される。
以上が本実施形態における電力変換装置を構成する半導体モジュールの構成である。なお、メイントランスＴや２次側の構成部材等は、図２とは別断面において、プリント基板１００に形成される配線等で構成されたり、外付部材等によって構成される。
そして、このような半導体モジュールを用いて上記電力変換装置を構成した場合、１次巻線Ｔ１を流れる１次電流は、第１～第４トランジスタＱ１～Ｑ４のオン、オフが制御されることによって調整される。この際、本実施形態では、第１～第４トランジスタＱ１～Ｑ４およびグランドと接続されるように、第１～第４ＹコンデンサＹ１～Ｙ４を配置している。このため、コモンモードノイズの影響を低減できる。
また、第１～第４ＹコンデンサＹ１～Ｙ４は、第１～第４半導体パッケージ１１～１４（すなわち、第１～第４トランジスタＱ１～Ｑ４）とプリント基板１００を挟んで対向するように配置されている。そして、第１～第４半導体パッケージ１１～１４と第１～第４ＹコンデンサＹ１～Ｙ４は、電流の流れる向きが反対となるように配置されている。したがって、対向する第１～第４半導体パッケージ１１～１４と各ＹコンデンサＹ１～Ｙ４との間において、流れる電流によって発生する磁界を互いに相殺でき、寄生インダクタンスを低減することによりスイッチングサージを低減してノイズが発生することを抑制できる。
以上説明した本実施形態によれば、第１～第４トランジスタＱ１～Ｑ４とグランドとの間に第１～第４ＹコンデンサＹ１～Ｙ４を配置している。このため、コモンモードノイズの影響を低減できる。
また、本実施形態では、第１～第４ＹコンデンサＹ１～Ｙ４は、第１～第４半導体パッケージ１１～１４（すなわち、第１～第４トランジスタＱ１～Ｑ４）とプリント基板１００を挟んで対向するように配置されている。第１～第４半導体パッケージ１１～１４と第１～第４ＹコンデンサＹ１～Ｙ４は、電流の流れる向きが反対となるように配置されている。したがって、対向する第１～第４半導体パッケージ１１～１４と各ＹコンデンサＹ１～Ｙ４との間において、流れる電流によって発生する磁界を互いに相殺でき、寄生インダクタンスを低減することによりスイッチングサージを低減してノイズが発生することを抑制できる。
さらに、本実施形態では、第１～第４半導体パッケージ１１～１４が筐体２００と熱的に接続されるようにプリント基板１００が筐体２００に固定されている。このため、第１～第４半導体パッケージ１１～１４の熱を筐体２００へ効率的に放出できる。
（１）本実施形態では、第１～第４半導体パッケージ１１～１４は、半導体チップ３０と各パッド６１～６３とが第２貫通電極４６を介して電気的に接続されている。このため、例えば、半導体チップ３０と各パッド６１～６３とがボンディングワイヤ等を介して接続されている場合と比較して、接続部となる部分の長さを短くでき、寄生インダクタンスの低減を図ることができる。
（２）本実施形態では、半導体チップ３０は、面方向に電流を流す横型のスイッチング素子が形成されて構成されている。このため、第１～第４半導体パッケージ１１～１４においても面方向に電流が流れ、当該電流によって発生する磁界と、第１～第４ＹコンデンサＹ１～Ｙ４を流れる電流によって発生する磁界とを相殺し易くできる。
（３）本実施形態では、半導体チップ３０は、シリコン基板３１上に、窒化ガリウムを含む半導体層３２が積層された半導体基板３３を用いて構成されている。このため、高速動作が可能なスイッチング素子を構成できる。さらに、シリコン基板３１の上に窒化ガリウムを含む半導体層３２を積層するため、窒化ガリウムを含む半導体層３２のみで半導体基板３３を構成する場合と比較して、量産化し易く、コストの低減を図ることができる。
（４）本実施形態では、第１～第４半導体パッケージ１１～１４は、絶縁放熱基板２０の一面２０ａ上に半導体チップ３０が配置されて構成されており、半導体チップ３０と絶縁放熱基板２０の他面２０ｂとが絶縁されている。そして、第１～第４半導体パッケージ１１～１４は、絶縁放熱基板２０の他面２０ｂが筐体２００と放熱部材１３０を介して接続される。このため、放熱部材１３０を薄くしても筐体２００と半導体チップ３０等との絶縁性を確保できる。また、放熱部材１３０は、半導体チップ３０と絶縁放熱基板２０の他面２０ｂとが絶縁されているため、例えば、導電性部材等を利用することもでき、材料の選択性を向上できる。
（５）本実施形態では、第１～第４半導体パッケージ１１～１４と筐体２００との間に放熱部材１３０が配置されている。このため、第１～第４半導体パッケージ１１～１４の熱を効果的に筐体２００へ放出できる。
（６）本実施形態では、第１～第４ＹコンデンサＹ１～Ｙ４は、それぞれ複数個が並列に接続されている。このため、等価直列抵抗（すなわち、ＥＳＲ）に起因する損失を低減できる。
（７）本実施形態では、第１、第３ゲート接続配線Ｍ１、Ｍ３は、法線方向において、第１出力配線Ｌ１と反対側に引き出されている。第２、第４ゲート接続配線Ｍ２、Ｍ４は、法線方向において、第２出力配線Ｌ２と反対側に引き出されている。このため、各ゲート接続配線Ｍ１～Ｍ４と各出力配線Ｌ１、Ｌ２とが干渉することを抑制でき、各ゲート電圧にノイズが重畳して各トランジスタＱ１～Ｑ４が誤作動することを抑制できる。また、第１～第４ゲート接続配線Ｍ１～Ｍ４は、法線方向において、一面第１主配線Ｐ１または他面第２主配線Ｎ２と重なる部分では、これらと直交するように配置されている。このため、各ゲート接続配線Ｍ１～Ｍ４と各一面主配線Ｐ１、Ｎ１とが干渉することを抑制でき、各ゲート電圧にノイズが重畳して各トランジスタＱ１～Ｑ４が誤作動することを抑制できる。
（８）本実施形態では、グランド配線Ｇが締結部材１２０を介して筐体２００に電気的に接続されている。このため、締結部材１２０がグランド配線Ｇと異なる部分に配置されている場合と比較して、筐体２００にプリント基板１００を固定しつつ、グランド配線Ｇを筐体２００と電気的に接続することができ、小型化を図ることができる。
（第２実施形態）
第２実施形態について説明する。本実施形態は、第１実施形態に対し、入力コンデンサＩＣと第１～第４ＹコンデンサＹ１～Ｙ４との共振周波数を規定したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
まず、上記のような電力変換装置では、主配線Ｐに流れる１次電流は、第１～第４トランジスタＱ１～Ｑ４のオン、オフによって制御される。例えば、図５Ａに示されるように１次電流を流す場合、第１～第４トランジスタＱ１～Ｑ４は、時点Ｔ１にて、第１、第４トランジスタＱ１、Ｑ４がオンされ、第２、第３トランジスタＱ２、Ｑ３がオフされる。時点Ｔ２において、第２トランジスタＱ２がオンされ、第４トランジスタＱ４がオフされる。時点Ｔ３において、第１トランジスタＱ１がオフされ、第３トランジスタＱ３がオンされる。時点Ｔ４において、第４トランジスタＱ４がオンされ、第２トランジスタＱ２がオフされる。そして、時点Ｔ５以降は、時点Ｔ１～時点４以降と同様に、第１～第４トランジスタＱ１～Ｑ４のオン、オフが制御される。
この場合、入力コンデンサＩＣと第１～第４ＹコンデンサＹ１～Ｙ４との共振周波数（以下では、単に共振周波数ともいう）が特に規定されていない場合、共振電流が増加することでノイズが大きくなる可能性がある。ここで、第１トランジスタＱ１～Ｑ４がオンされてから次にオンされるまでの周期をスイッチング周期とする。本実施形態では、例えば、時点Ｔ１から時点Ｔ５までの期間がスイッチング周期となる。そして、スイッチング周波数は、スイッチング周期の逆数で示される。
この場合、図５Ｂに示されるように、共振周波数がスイッチング周波数の偶数倍である場合、１次電流が立ち上がる毎に新たな新共振電流が発生する。そして、新共振電流が加算される前の共振電流を前共振電流とし、前共振電流と新共振電流との和を総共振電流とすると、総共振電流は、１次電流が立ち上がる毎に新共振電流が加算されるため、次第に増加する。なお、図５Ｂでは、総共振電流を実線で示し、新共振電流を破線で示し、前共振電流を一点鎖線で示しており、後述の図５Ｃにおいても同様である。
一方、図５Ｃに示されるように、共振周波数がスイッチング周波数の奇数倍である場合においても、１次電流が立ち上がる毎に新たな新共振電流が発生する。しかしながら、この場合は、前共振電流に対して新共振電流が加算される期間と、前共振電流と新共振電流とが相殺される期間とが交互に発生する。このため、共振周波数がスイッチング周波数の奇数倍である場合では、総共振電流が大きくなり難い。
したがって、本実施形態では、共振周波数がスイッチング周波数の奇数倍となるように、第１～第４ＹコンデンサＹ１～Ｙ４の容量が調整されている。
以上説明した本実施形態によれば、プリント基板１００を挟み、第１～第４トランジスタＱ１～Ｑ４と対向するように第１～第４ＹコンデンサＹ１～Ｙ４が配置されている。第１～第４半導体パッケージ１１～１４と第１～第４ＹコンデンサＹ１～Ｙ４は、電流の流れる向きが反対となるように配置されている。このため、上記第１実施形態と同様の効果を得ることができる。
（１）本実施形態では、入力コンデンサＩＣと第１～第４ＹコンデンサＹ１～Ｙ４との共振周波数は、第１～第４トランジスタＱ１～Ｑ４に対するスイッチング周波数の奇数倍とされている。このため、共振電流が増加することを抑制でき、１次電流に共振電流が重畳して発生するノイズの増加を抑制できる。
（第３実施形態）
第３実施形態について説明する。本実施形態は、第１実施形態に対し、プリント基板１００に形成される各配線１１１、１１２の長さを規定したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
まず、上記のような電力変換装置では、図６に示されるように、第１出力配線Ｌ１とグランドとの間に浮遊容量Ｃｐが構成され、浮遊容量Ｃｐを介して第１、第２コモンモード電流Ｉ１、Ｉ２が流れる。具体的には、第１コモンモード電流Ｉ１は、浮遊容量Ｃｐとグランド配線Ｇとの間に配置された第１トランジスタＱ１および第１ＹコンコンデンサＹ１を流れる。第２コモンモード電流Ｉ２は、浮遊容量Ｃｐとグランド配線Ｇとの間に配置された第３トランジスタＱ３および第３ＹコンデンサＹ３を流れる。この場合、第１コモンモード電流Ｉ１の大きさと第２コモンモード電流Ｉ２の大きさとが異なると、一方が大きくなることでコモンモードノイズが大きくなる。
このため、本実施形態では、プリント基板１００における一面配線１１１、他面配線１１２、スルーホール電極１１３は、次のように形成されている。すなわち、第１コモンモード電流Ｉ１が流れる配線１１１、１１２およびスルーホール電極１１３の長さの和と、第２コモンモード電流Ｉ２が流れる配線１１１、１１２およびスルーホール電極１１３の長さの和とが等しくなるように形成されている。
言い換えると、第１出力配線Ｌ１と一面グランド配線Ｇ１の挿通孔１１４との間を電気的に接続する配線１１１、１１２、およびスルーホール電極１１３が次のように形成されている。すなわち、第１出力配線Ｌ１と一面グランド配線Ｇ１の挿通孔１１４との間を電気的に接続する配線１１１、１１２において、他面第１主配線Ｐ２および一面第１主配線Ｐ１を通る長さの和は、他面第２主配線Ｎ２および一面第２主配線Ｎ１を通る長さの和と等しくされている。つまり、第１半導体パッケージ１１および第１ＹコンデンサＹ１と接続される配線１１１、１１２の長さの和は、第３半導体パッケージ１３および第３ＹコンデンサＹ３と接続される配線１１１、１１２の長さの和と等しくされている。なお、一面配線１１１と他面配線１１２とを接続する各スルーホール電極１１３は、それぞれ長さが等しくされている。
ここで、第１コモンモード電流Ｉ１が流れる配線１１１、１１２の長さの和は、次の長さの和となる。すなわち、第１コモンモード電流Ｉ１が流れる配線１１１の長さは、一面グランド配線Ｇ１における挿通孔１１４と第１ＹコンデンサＹ１と接続される部分の間の長さを含んでいる。但し、本実施形態では、第１ＹコンデンサＹ１が３個配置されている。このため、一面グランド配線Ｇ１における挿通孔１１４と第１ＹコンデンサＹ１と接続される部分の間の長さとは、平均長さのことである。また、第１コモンモード電流Ｉ１が流れる配線１１１の長さは、一面第１主配線Ｐ１のうちの第１ＹコンデンサＹ１と接続される部分と、スルーホール電極１１３と接続される部分との間の長さを含んでいる。また、第１コモンモード電流Ｉ１が流れる配線１１２の長さは、他面第１主配線Ｐ２のうちの第１半導体パッケージ１１と接続される部分と、スルーホール電極１１３と接続される部分との間の長さを含んでいる。第１コモンモード電流Ｉ１が流れる配線１１２の長さは、第１電極配線Ｅ１のうちの第１半導体パッケージ１１と接続される部分と第１出力配線Ｌ１との間の長さを含んでいる。そして、第１コモンモード電流Ｉ１が流れる配線１１１、１１２の長さの和は、これらの長さの和となる。
同様に、第２コモンモード電流Ｉ２が流れる配線１１１、１１２の長さの和は、次の長さの和となる。すなわち、第２コモンモード電流Ｉ２が流れる配線１１１の長さは、一面グランド配線Ｇ１における挿通孔１１４と第３ＹコンデンサＹ３と接続される部分の間の長さを含んでいる。但し、本実施形態では、第３ＹコンデンサＹ３が３個配置されている。このため、一面グランド配線Ｇ１における挿通孔１１４と第３ＹコンデンサＹ３と接続される部分の間の長さとは、平均長さのことである。また、第２コモンモード電流Ｉ２が流れる配線１１１の長さは、一面第２主配線Ｎ１のうちの第３ＹコンデンサＹ３と接続される部分と、スルーホール電極１１３と接続される部分との間の長さを含んでいる。また、第２コモンモード電流Ｉ２が流れる配線１１２の長さは、他面第２主配線Ｎ２のうちの第３半導体パッケージ１３と接続される部分と、スルーホール電極１１３と接続される部分との間の長さを含んでいる。第２コモンモード電流Ｉ２が流れる配線１１２の長さは、第１電極配線Ｅ１のうちの第３半導体パッケージ１３と接続される部分と第１出力配線Ｌ１との間の長さを含んでいる。そして、第２コモンモード電流Ｉ２が流れる配線１１１、１１２の長さの和は、これらの長さの和となる。
なお、図６では、第１出力配線Ｌ１とグランドとの間の浮遊容量Ｃｐのみを示しているが、実際には、第２出力配線Ｌ２とグランドとの間にも浮遊容量Ｃｐが構成されている。そして、この浮遊容量Ｃｐとグランド配線Ｇとの間において、第２トランジスタＱ２および第２ＹコンデンサＹ２にコモンモード電流が流れると共に、第４トランジスタＱ４と第４ＹコンデンサＹ４にコモンモード電流が流れる。
このため、特に図示しないが、プリント基板１００における一面配線１１１、他面配線１１２、スルーホール電極１１３は、第２出力配線Ｌ２と一面グランド配線Ｇ１の挿通孔１１４との間を電気的に接続する部分において、次のように形成されている。すなわち、第２半導体パッケージ１２および第２ＹコンデンサＹ２と接続される配線１１１、１１２およびスルーホール電極１１３の長さの和は、第４半導体パッケージ１４および第４ＹコンデンサＹ４と接続される配線１１１、１１２およびスルーホール電極１１３の長さの和と等しくされている。
以上説明した本実施形態によれば、プリント基板１００を挟み、第１～第４トランジスタＱ１～Ｑ４と対向するように第１～第４ＹコンデンサＹ１～Ｙ４が配置されている。第１～第４半導体パッケージ１１～１４と第１～第４ＹコンデンサＹ１～Ｙ４は、電流の流れる向きが反対となるように配置されている。このため、上記第１実施形態と同様の効果を得ることができる。
（１）本実施形態では、第１出力配線Ｌ１と一面グランド配線Ｇ１の挿通孔１１４との間を電気的に接続する配線１１１、１１２、およびスルーホール電極１１３が次のように形成されている。すなわち、第１半導体パッケージ１１および第１ＹコンデンサＹ１と接続される配線１１１、１１２およびスルーホール電極１１３の長さの和は、第３半導体パッケージ１３および第３ＹコンデンサＹ３と接続される配線１１１、１１２およびスルーホール電極１１３の長さの和と等しくされている。また、第２半導体パッケージ１２および第２ＹコンデンサＹ２と接続される配線１１１、１１２およびスルーホール電極１１３の長さの和は、第４半導体パッケージ１４および第４ＹコンデンサＹ４と接続される配線１１１、１１２およびスルーホール電極１１３の長さの和と等しくされている。このため、コモンモード電流を均等に流すことでコモンモード電流が大きくなることを抑制でき、ノイズ抑制の効果を向上できる。
（第４実施形態）
第４実施形態について説明する。本実施形態は、第１実施形態に対し、挿通孔１１４を形成する位置を変更したものである。その他に関しては、第１実施形態と同様であるため、ここでは説明を省略する。
本実施形態のプリント基板１００は、図７Ａおよび図７Ｂに示されるように、挿通孔１１４は、法線方向において、第１～第４半導体パッケージ１１～１４で囲まれる領域Ｒの外側に形成されている。なお、上記第１実施形態等では、挿通孔１１４は、法線方向において、第１～第４半導体パッケージ１１～１４で囲まれる領域Ｒの内側に形成されている。
本実施形態では、挿通孔１１４は、プリント基板１００の一面１００ａ側では、一面第１主配線Ｐ１を挟んで一面第２主配線Ｎ１と反対側に配置形成されている。また、一面第１主配線Ｐ１は、延設方向に配列されるように、２つに分割されている。そして、一面グランド配線Ｇ１は、延設方向に配列された２つの一面第１主配線Ｐ１の間を通って挿通孔１１４まで引き延ばされていると共に挿通孔１１４の周囲にも形成されている。なお、一面第１主配線Ｐ１が分断された部分は、スルーホール電極１１３および他面第１主配線Ｐ２を介して電気的に接続されている。
そして、上記のように挿通孔１１４が形成されるため、プリント基板１００の他面１００ｂ側では、挿通孔１１４は、他面第１主配線Ｐ２を挟んで他面第２主配線Ｎ２と反対側に形成された状態となる。
また、本実施形態では、上記第１実施形態と比較すると、挿通孔１１４が領域Ｒの外側に形成されているため、第１電極配線Ｅ１および第２電極配線Ｅ２は、次のように形成されている。すなわち、上記第１実施形態と比較すると、第１電極配線Ｅ１における第１半導体パッケージ１１と第３半導体パッケージ１３とを接続する部分の長さが短くされている。また、上記第１実施形態と比較すると、第２電極配線Ｅ２における第２半導体パッケージ１２と第４半導体パッケージ１４とを接続する部分の長さが短くされている。
以上説明した本実施形態によれば、プリント基板１００を挟み、第１～第４トランジスタＱ１～Ｑ４と対向するように第１～第４ＹコンデンサＹ１～Ｙ４が配置されている。第１～第４半導体パッケージ１１～１４と第１～第４ＹコンデンサＹ１～Ｙ４は、電流の流れる向きが反対となるように配置されている。このため、上記第１実施形態と同様の効果を得ることができる。
（１）本実施形態では、プリント基板１００の一面１００ａ側では、挿通孔１１４が第１～第４半導体パッケージ１１～１４で囲まれる領域Ｒよりも外側に形成されている。このため、挿通孔１１４が第１～第４半導体パッケージ１１～１４で囲まれる領域Ｒの内側に配置されている場合と比較して、次のようにできる。すなわち、第１電極配線Ｅ１における第１半導体パッケージ１１と第３半導体パッケージ１３とを接続する部分の長さを短くし易くできると共に、第２電極配線Ｅ２における第２半導体パッケージ１２と第４半導体パッケージ１４とを接続する部分の長さを短くし易くできる。したがって、各レグにおける上アーム素子と下アーム素子とを接続する配線の長さを短くし易くなり、寄生インダクタンスを小さくすることでスイッチングサージを小さくできる。
なお、本実施形態では、プリント基板１００の一面１００ａ側では、一面第１主配線Ｐ１を挟んで一面グランド配線Ｇ１と反対側に挿通孔１１４を形成する例に説明したが、挿通孔１１４が形成される場所は適宜変更可能である。例えば、挿通孔１１４は、一面第２主配線Ｎ１を挟んで一面グランド配線Ｇ１と反対側に形成されていてもよい。また、挿通孔１１４は、プリント基板１００の他面１１０ｂ側において、第２、第４半導体パッケージ１２、１４を挟んで第１、第３半導体パッケージ１１、１３と反対側となる部分に形成されていてもよい。同様に、挿通孔１１４は、プリント基板１００の他面１１０ｂ側において、第１、第３半導体パッケージ１１、１３を挟んで第２、第４半導体パッケージ１２、１４と反対側となる部分に形成されていてもよい。さらに、挿通孔１１４は、１個ではなく、複数が形成されていてもよい。
（他の実施形態）
本開示は、実施形態に準拠して記述されたが、本開示は当該実施形態や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
上記各実施形態において、第１～第４半導体パッケージ１１～１４は、半導体チップ３０の裏面電極３４と接続配線２１との間に樹脂部材が配置され、当該樹脂部材に形成された貫通電極を介して電気的に接続されるようにしてもよい。
上記各実施形態において、半導体チップ３０に形成されるスイッチング素子は適宜変更可能であり、スイッチング素子として、ＩＧＢＴ（Insulated Gate Bipolar Transistor）素子等が形成されていてもよい。また、半導体チップ３０に形成されるスイッチング素子は、半導体基板３３の厚さ方向に電流が流れる縦型のスイッチング素子とされていてもよい。
上記各実施形態において、半導体チップ３０における半導体基板３３は、シリコン基板３１のみで形成されていてもよいし、窒化ガリウムを含む半導体層３２のみで構成されていてもよい。また、半導体基板３３は、炭化珪素基板を用いて構成されていてもよいし、他の化合物半導体基板を用いて構成されていてもよい。
上記各実施形態において、第１～第４ＹコンデンサＹ１～Ｙ４は、それぞれ複数個が直列に接続されるように配置されていてもよい。これによれば、直列に接続されたＹコンデンサの一部が故障したとしても、他のＹコンデンサによって短絡することを抑制でき、耐久性の向上を図ることができる。
上記各実施形態では、第１～第４半導体パッケージ１１～１４のゲートパッド６３として、第１ゲートパッド６３ａおよび第２ゲートパッド６３ｂを有する例を説明した。しかしながら、第１～第４半導体パッケージ１１～１４のゲートパッド６３は、１つのみとされていてもよい。この場合は、プリント基板１００側の配線の形状を調整すればよい。また、第１～第４半導体パッケージ１１～１４は、全てが同じ構成ではなく、１部が別の構成とされていてもよい。例えば、第１～第４半導体パッケージ１１～１４は、１部が第１ゲートパッド６３ａおよび第２ゲートパッド６３ｂを有する構成とされ、残りが第２ゲートパッド６３ｂを有さない構成とされていてもよい。
上記各実施形態において、入力コンデンサＩＣは、プリント基板１００の一面１００ａ側または他面１００ｂ側の一方のみに配置されていてもよい。また、入力コンデンサＩＣは、プリント基板１００とは別の部材に備えられ、半導体モジュールを用いて電力変換装置を構成した際に備えられるようにしてもよい。
上記第２実施形態において、第１～第４ＹコンデンサＹ１～Ｙ４は、入力コンデンサＩＣとの共振周波数がスイッチング周波数に対して偶数倍となる構成とされていてもよい。
そして、上記各実施形態を適宜組み合わせてもよい。例えば、上記第２実施形態を上記第３、第４実施形態に組み合わせ、第１～第４ＹコンデンサＹ１～Ｙ４の共振周波数を調整するようにしてもよい。上記第３実施形態を上記第４実施形態に組み合わせ、配線１１１、１１２の長さを調整するようにしてもよい。また、上記各実施形態を組み合わせたもの同士をさらに組み合わせてもよい。
１１～１４ 半導体パッケージ
３０ 半導体チップ
１００ プリント基板
１００ａ 一面
１００ｂ 他面
１１１ 一面配線
１１２ 他面配線
Ｑ１～Ｑ４ スイッチング素子
Ｙ１～Ｙ４ Ｙコンデンサ

Claims (12)

  1. 基板（１００）に半導体パッケージ（１１～１４）が配置された半導体モジュールであって、
    一面（１００ａ）および前記一面と反対側の他面（１００ｂ）を有し、前記一面に形成された一面配線（１１１）および前記他面に形成された他面配線（１１２）を有する前記基板と、
    スイッチング素子（Ｑ１～Ｑ４）が形成された半導体チップ（３０）を有すると共に前記半導体チップと電気的に接続されるパッド（６１～６３）を有し、前記パッドが前記他面配線と接続される状態で前記基板に配置される前記半導体パッケージと、
    前記半導体パッケージと熱的に接続される状態で前記基板が固定される筐体（２００）と、を備え、
    前記基板の一面配線は、前記筐体と電気的に接続される一面グランド配線（Ｇ１）、および前記半導体パッケージと接続された他面配線と接続される一面主配線（Ｐ１、Ｎ１）を有し、
    前記基板の一面には、前記半導体パッケージと対向する部分において、前記一面グランド配線と前記一面主配線との間にＹコンデンサ（Ｙ１～Ｙ４）が配置されており、
    対向する前記半導体パッケージおよび前記Ｙコンデンサは、流れる電流の向きが反対となるように配置されている半導体モジュール。
  2. 前記半導体パッケージは、前記半導体チップと前記パッドとが貫通電極（４６）を介して電気的に接続されている請求項１に記載の半導体モジュール。
  3. 前記半導体チップは、半導体基板（３３）を用いて構成され、前記スイッチング素子として、前記半導体基板の面方向に電流を流す横型のスイッチング素子が形成されている請求項１または２に記載の半導体モジュール。
  4. 前記半導体チップにおける前記半導体基板は、シリコン基板（３１）上に、窒化ガリウムを含む半導体層（３２）が積層されて構成されている請求項３に記載の半導体モジュール。
  5. 前記半導体パッケージは、一面（２０ａ）および前記一面と反対側の他面（２０ｂ）を有し、前記一面側に前記半導体チップが配置される絶縁放熱基板（２０）を有し、
    前記絶縁放熱基板の他面は、前記半導体チップと絶縁されていると共に前記筐体と接続される請求項１ないし４のいずれか１つに記載の半導体モジュール。
  6. 前記半導体パッケージにおける前記絶縁放熱基板の他面と前記筐体との間には、放熱部材（１３０）が配置されている請求項５に記載の半導体モジュール。
  7. 前記Ｙコンデンサは、チップコンデンサであり、複数個が並列に接続された状態で配置されている、または複数個が直列に接続された状態で配置されている請求項１ないし６のいずれか１つに記載の半導体モジュール。
  8. 前記Ｙコンデンサは、前記スイッチング素子および前記Ｙコンデンサと並列に配置される入力コンデンサ（ＩＣ）との共振周波数が、前記スイッチング素子におけるスイッチング周波数に対して奇数倍となるように構成されている請求項１ないし７のいずれか１つに記載の半導体モジュール。
  9. 前記半導体パッケージは、前記パッドとして、第１パッド（６１）および第２パッド（６２）と、前記第１パッドと前記第２パッドとの間に流れる電流を制御する電圧が印加されるゲートパッド（６３）を有する構成とされ、
    前記基板の一面主配線は、一面第１主配線（Ｐ１）および一面第２主配線（Ｎ１）を有し、
    前記基板の他面配線は、前記ゲートパッドと接続されるゲート接続配線（Ｍ１～Ｍ４）および前記第１パッドまたは前記第２パッドと接続される電極配線（Ｅ１、Ｅ２）を有し、
    前記基板には、前記電極配線と接続される出力配線（Ｌ１、Ｌ２）が形成されており、
    前記出力配線および前記ゲート接続配線は、前記基板の一面に対する法線方向において、反対側に引き出されており、
    前記ゲート接続配線は、前記基板の一面に対する法線方向にて前記一面第１主配線または前記一面第２主配線と重なる部分において、重なる前記一面第１主配線または前記一面第２主配線と直交する状態で形成されている請求項１ないし８のいずれか１つに記載の半導体モジュール。
  10. 前記基板には、前記一面グランド配線が形成されている部分において前記基板を貫通する挿通孔（１１４）が形成されており、
    前記一面グランド配線は、前記挿通孔に配置されて前記筐体に締結される締結部材（１２０）を介して前記筐体と電気的に接続されている請求項１ないし９のいずれか１つに記載の半導体モジュール。
  11. 前記基板の一面主配線は、一面第１主配線（Ｐ１）および一面第２主配線（Ｎ１）を有し、
    前記基板の他面配線は、前記一面第１主配線と対向する位置に配置されて前記一面第１主配線と電気的に接続される他面第１主配線（Ｐ２）、前記一面第２主配線と対向する位置に配置されて前記一面第２主配線と電気的に接続される他面第２主配線（Ｎ２）、および電極配線（Ｅ１、Ｅ２）を有し、
    前記基板には、前記電極配線と接続される出力配線（Ｌ１、Ｌ２）が形成されており、
    前記半導体パッケージは、複数備えられ、前記他面第１主配線と前記電極配線との間に前記半導体パッケージ（１１、１２）が配置されていると共に、前記他面第２主配線と前記電極配線との間に前記半導体パッケージ（１３、１４）が配置され、
    前記Ｙコンデンサは、複数備えられ、前記基板の一面側のうちの前記半導体パッケージと対向する部分において、前記一面第１主配線と前記一面グランド配線との間に前記Ｙコンデンサ（Ｙ１、Ｙ２）が配置されていると共に、前記一面第２主配線と前記一面グランド配線との間に前記Ｙコンデンサ（Ｙ３、Ｙ４）が配置されており、
    前記出力配線と、前記一面グランド配線に形成された挿通孔との間を電気的に接続する前記一面配線および前記他面配線とにおいて、前記他面第１主配線および前記一面第１主配線を通る長さの和と、前記他面第２主配線および前記一面第２主配線を通る長さの和とが等しくされている請求項１０に記載の半導体モジュール。
  12. 前記半導体パッケージは、複数備えられ、
    前記挿通孔は、前記基板の一面に対する法線方向において、前記半導体パッケージが配置される部分で囲まれる領域（Ｒ）の外側に配置されている請求項１０または１１に記載の半導体モジュール。
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