JP2022147609A - コントローラ - Google Patents

Abstract

【課題】複数のＣＰＵコアのうち一部のコアで実行される処理に不具合があったとしても、制御対象機器を継続して制御する。【解決手段】実施形態のコントローラは、メモリと、通信インタフェースと、複数のコアを有するプロセッサと、を備える。何れかのコアが、外部の制御対象機器から受信した、入出力データを、メモリに記憶させ、第１コアが、入出力データを用いて、制御対象機器を制御する制御データを生成し、第２コアが、入出力データを用いて、制御データを生成し、第１コアが生成した制御データと第２コアが生成した制御データとを比較し、一致する場合、第１コアまたは第２コアが生成した制御データを制御対象機器へ出力し、一致しない場合、制御データを生成したコアの中で優先度の高いコアが生成した制御データまたは過去に出力した制御データを制御対象機器へ出力する出力処理を実行する。【選択図】図１

Description

本実施形態は、コントローラに関する。

外部の制御対象機器を制御する、複数のＣＰＵコアを含むプロセッサを備えるコントローラがある。このコントローラでは、コントローラ機能コアが、制御対象機器から取得したＩ／ＯデータからＩ／Ｏ部分データを抽出し、コンピュータ機能ＣＰＵコアが、当該Ｉ／Ｏ部分データを表示し、表示した結果に基づく制御データを保存する。

国際公開第２０１８／０７４５９０号

上記のようなコントローラは、制御対象機器を継続して制御する必要があり、コントローラが備える、複数のＣＰＵコアのうち一部のコアで実行される処理に不具合があったとしても継続して制御することが望まれる。
することが望まれる。

そこで、本発明は、上記事情に鑑みてなされたものであり、複数のＣＰＵコアのうち一部のコアで実行される処理に不具合があったとしても、制御対象機器を継続して制御することができるコントローラを提供することを目的とする。

実施形態のコントローラは、メモリと、通信インタフェースと、複数のコアを有するプロセッサと、を備える。複数のコアのうち何れかのコアが、通信インタフェースが外部の制御対象機器から受信した、制御対象機器の制御結果を含む入出力データを、メモリの第１記憶領域および第２記憶領域の各々に記憶させ、複数のコアのうち第１コアが、メモリの第１記憶領域に記憶された入出力データを用いて、制御対象機器を制御する制御データを生成し、複数のコアのうち第２コアが、第２記憶領域に記憶された入出力データを用いて、制御データを生成し、複数のコアのうち何れかのコアが、第１コアが生成した制御データと第２コアが生成した制御データとを比較し、双方の制御データが一致する場合、第１コアが生成した制御データまたは第２コアが生成した制御データを、通信インタフェースへ出力し、通信インタフェースが当該制御データを制御対象機器へ出力し、双方の制御データが一致しない場合、制御データを生成したコアの中で優先度の高い第１コアまたは第２コアが生成した制御データまたは過去に出力した制御データを通信インタフェースへ出力し、通信インタフェースが当該制御データを制御対象機器へ出力する出力処理を実行する。

図１は、第１の実施形態にかかるソフトＰＬＣを実行するＰＬＣである安全コントローラ１の構成の一例を示す図である。 図２は、第１の実施形態にかかる安全コントローラ１による制御用データの出力処理の流れの一例を示すフローチャートである。 図３は、第２の実施形態にかかる安全コントローラ１の構成の一例を示す図である。 図４は、第３の実施形態にかかる安全コントローラ１の構成の一例を示す図である。 図５は、第４の実施形態にかかる安全コントローラ１の構成の一例を示す図である。

以下、添付の図面を用いて、本実施形態にかかるコントローラについて説明する。

（第１の実施形態）
図１は、第１の実施形態にかかるソフトＰＬＣを実行するＰＬＣである安全コントローラ１の構成の一例を示す図である。本実施形態にかかるソフトＰＬＣ（Programmable Logic Controller）は、バルブやセンサ等の外部の制御対象機器２を制御するソフトウェアである。図１に示すように、安全コントローラ１は、複数のコアを有するＣＰＵ（Central Processing Unit）等のプロセッサ１０と、メインメモリ２０と、制御対象機器２との通信を可能とするネットワークカード等の通信インタフェース３０と、フラッシュメモリ４０とを有する。

メインメモリ２０（メモリの一例）は、Ｉ／Ｏメモリ２０１（第１記憶領域の一例）と、Ｉ／Ｏメモリ２０１とは異なるＩ／Ｏメモリ２０２（第２記憶領域の一例）と、を有する。

フラッシュメモリ４０は、各種プログラム（ソフトウェア）を記憶する。具体的に、フラッシュメモリ４０は、記憶プログラム４０１、生成プログラム４０２、および出力プログラム４０３を記憶する。安全コントローラ１は、通信インタフェース３０を介して、図示しないプログラムを保持する装置から各種プログラムを受信し、各種プログラムをフラッシュメモリ４０へ記憶させる。各プログラムの詳細は後述する。なお、フラッシュメモリ４０以外の記憶手段（例えば、ＲＯＭ（Read Only Memory）やストレージデバイス等）が、上記各種プログラムを記憶するようにしてもよい。

通信インタフェース３０は、有線または無線により、制御対象機器２または監視装置３とデータを送受信するインタフェースである。

プロセッサ１０は、複数のＣＰＵ（Central Processing Unit）コアを有し、当該ＣＰＵコア上でプログラムを実行することによって、制御対象機器２を制御するマルチコアプロセッサである。具体的には、プロセッサ１０は、複数のＣＰＵコアのうちいずれかにより実行される１つのＯＳ（Operating System）によって、プログラムを動作させる。本実施形態では、プロセッサ１０は、プログラムを実行するＣＰＵコアとして、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２を有する。なお、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２は、プログラムを含むコンテナを実行するようにしてもよい。

コントローラ機能ＣＰＵコア１０１（第１コアの一例）は、記憶プログラム４０１を実行する。記憶プログラム４０１は、制御対象機器２（制御対象機器の一例）とＩ／Ｏメモリ２０１との間で制御対象機器２から受信するＩ／Ｏデータ（入出力データの一例）を転送するプログラムである。言い換えると、記憶プログラム４０１を実行することでコントローラ機能ＣＰＵコア１０１は、制御対象機器２から受信したＩ／ＯデータをＩ／Ｏメモリ２０１へ記憶させる。Ｉ／Ｏデータは、制御対象機器２の制御結果を含む、所謂、生データであり、入力データの一例である。

また、上記記憶プログラム４０１を実行することで、コントローラ機能ＣＰＵコア１０１は、制御対象機器２とＩ／Ｏメモリ２０２との間で制御対象機器２から受信するＩ／Ｏデータを転送する。

また、コントローラ機能ＣＰＵコア１０１は、制御対象機器２とＩ／Ｏメモリ２０１との間、または、制御対象機器２とＩ／Ｏメモリ２０２との間で転送するＩ／Ｏデータや後述する制御用データ（制御データの一例）を一時的に記憶するＩ／Ｏバッファ１０１ａを有する。本実施形態では、記憶プログラム４０１は、メインメモリ２０に記憶されるＩ／Ｏメモリマップを用いて、Ｉ／Ｏメモリ２０１およびＩ／Ｏメモリ２０２に対するＩ／Ｏデータ等の保存および読み出しを行うようにしてもよい。ここで、Ｉ／Ｏメモリマップは、Ｉ／Ｏメモリ２０１およびＩ／Ｏメモリ２０２の記憶領域のうち、Ｉ／Ｏデータ等を記憶する領域のアドレスを示す。

また、コントローラ機能ＣＰＵコア１０１は、生成プログラム４０２を含むコンテナを実行する。例えば、コントローラ機能ＣＰＵコア１０１は、プロセッサ１０において実行されるＯＳ上に仮想マシンを実現し、当該仮想マシン上で汎用のＯＳを実行し、その汎用のＯＳによって生成プログラム４０２を動作させる。生成プログラム４０２は、Ｉ／Ｏメモリ２０１から読み出したＩ／Ｏデータに基づいて、制御用データを生成したり、保存したりする制御処理や、当該Ｉ／Ｏデータに基づいたデータを、安全コントローラ１が有する表示部に表示する表示処理等の処理を実行するプログラムである。生成プログラム４０２は、例えば、上述のソフトＰＬＣやラダープログラム等である。本実施形態では、制御用データは、制御対象機器２に対する制御指示やＩ／Ｏデータに異常が検出されたことを示すアラームデータを含む。

コントローラ機能ＣＰＵコア１０１は、生成プログラム４０２を実行することで、Ｉ／Ｏデータに基づいた制御用データを生成する。また、コントローラ機能ＣＰＵコア１０１は、後述する制御用データの比較処理をする。

コントローラ機能ＣＰＵコア１０２（第２コアの一例）は、コントローラ機能ＣＰＵコア１０１と同様、生成プログラム４０２を含むコンテナを実行する。当該生成プログラム４０２を実行するコントローラ機能ＣＰＵコア１０２は、Ｉ／Ｏメモリ２０２から読み出したＩ／Ｏデータに基づいてＩ／Ｏデータに基づいた制御用データを生成する。

また、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を含むコンテナを実行する。出力プログラム４０３は、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２が生成した制御用データを比較する比較処理を実行し、比較した結果に基づいて制御用データを通信インタフェース３０へ出力するプログラムである。

例えば、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１が生成した制御用データをＩ／Ｏメモリ２０１から読み出し、コントローラ機能ＣＰＵコア１０２が生成した制御用データをＩ／Ｏメモリ２０２から読み出す。そして、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、Ｉ／Ｏメモリ２０１から読み出した制御用データと、Ｉ／Ｏメモリ２０２から読み出した制御用データとを比較することで一致するか否かを判定する。

コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、比較した結果、双方の制御用データが一致していると判定した場合、いずれかの制御用データを、通信インタフェース３０へ出力する。通信インタフェース３０は、当該制御用データを制御対象機器２へ送信する。このように、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、双方の制御用データが一致していると判定した場合、いずれかの制御用データを、通信インタフェース３０を介して制御対象機器２へ送信する。また、コントローラ機能ＣＰＵコア１０２は、上記制御対象機器２へ送信する制御用データをＩ／Ｏメモリ２０１へ記憶させておく。このように、安全コントローラ１では、生成した制御用データを記憶しておく。

コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、比較した結果、双方の制御用データが一致していないと判定した場合、Ｉ／Ｏメモリ２０１に記憶している過去に生成した制御用データを、通信インタフェース３０へ出力する。そして、通信インタフェース３０は、当該過去に生成した制御用データを制御対象機器２へ送信する。これにより、安全コントローラ１は、過去に生成した制御用データを制御対象機器２へ送信する。

また、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、比較した結果、双方の制御用データが一致していないと判定した場合、比較した結果として、制御データを生成するコアの中で優先度の高いコントローラ機能ＣＰＵコア（例えば、コントローラ機能ＣＰＵコア１０１）の制御データを通信インタフェース３０へ出力し、通信インタフェース３０が、制御用データを制御対象機器２へ送信するようにしてもよい。

また、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、比較した結果、双方の制御用データが一致していないと判定した場合、比較した結果として、双方の制御用データが一致しないことを示すデータを、通信インタフェース３０へ出力する。そして、通信インタフェース３０は、制御用データが一致しないことを示すデータを監視装置３へ送信する。このように、安全コントローラ１は、制御用データが一致しないことを示すデータを監視装置３へ送信する。

続いて、図２を用いて、本実施形態にかかる安全コントローラ１による制御用データの出力処理の流れの一例について説明する。

図２は、第１の実施形態にかかる安全コントローラ１による制御用データの出力処理の流れの一例を示すフローチャートである。

コントローラ機能ＣＰＵコア１０１は、記憶プログラム４０１を実行することで、制御対象機器２から通信インタフェース３０が受信したＩ／ＯデータをＩ／Ｏメモリ２０１へ記憶させる。また、コントローラ機能ＣＰＵコア１０１は、記憶プログラム４０１を実行することで、当該Ｉ／ＯデータをＩ／Ｏメモリ２０２へも記憶させる（ステップＳ１）。

続いて、コントローラ機能ＣＰＵコア１０１は、生成プログラム４０２を実行することで、Ｉ／Ｏメモリ２０１から読み出したＩ／Ｏデータに基づいて、制御用データを生成し、コントローラ機能ＣＰＵコア１０２は、生成プログラム４０２を実行することで、Ｉ／Ｏメモリ２０２から読み出したＩ／Ｏデータに基づいて、制御用データを生成する（ステップＳ２）。

続いて、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２が生成した制御用データを比較する比較処理を実行する（ステップＳ３）。

比較した結果、制御用データが一致すると判定した場合（ステップＳ４：Ｙｅｓ）、コントローラ機能ＣＰＵコア１０１は、上記出力プログラム４０３を実行することで、比較した結果として、いずれかの制御用データを、通信インタフェース３０を介して、制御対象機器２へ送信する（ステップＳ５）。

また、比較した結果、制御用データが一致しないと判定した場合（ステップＳ４：Ｎｏ）、コントローラ機能ＣＰＵコア１０１は、上記出力プログラム４０３を実行することで、Ｉ／Ｏメモリ２０１に記憶している過去に生成した制御用データまたは制御データを生成するコアの中で優先度の高いコントローラ機能ＣＰＵコアの制御データ（異常時用制御用データ）を、通信インタフェース３０へ出力し、通信インタフェース３０は、過去に生成した制御用データを制御対象機器２へ送信する（ステップＳ６）。

そして、コントローラ機能ＣＰＵコア１０１は、上記出力プログラム４０３を実行することで、比較した結果として、双方の制御用データが一致しないことを示すデータを、通信インタフェース３０へ出力し、通信インタフェース３０は、当該制御用データが一致しないことを示すデータを監視装置３へ送信する（ステップＳ７）。

このように、第１の実施形態にかかる安全コントローラ１によれば、コントローラ機能ＣＰＵコア１０１が、生成プログラム４０２を実行することで、Ｉ／Ｏメモリ２０１から読み出したＩ／Ｏデータに基づいて、制御用データを生成し、コントローラ機能ＣＰＵコア１０２が、生成プログラム４０２を実行することで、Ｉ／Ｏメモリ２０２から読み出したＩ／Ｏデータに基づいて、制御用データを生成し、コントローラ機能ＣＰＵコア１０１が、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２の各々が生成した制御データを比較して、比較した結果、一致すると判定した場合、いずれかの制御データを通信インタフェース３０へ出力する。また、コントローラ機能ＣＰＵコア１０１が、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２の各々が生成した制御データを比較して、比較した結果、一致しないと判定した場合、優先度の高いコントローラ機能ＣＰＵコアの制御データまたは過去に生成した制御データを通信インタフェース３０へ出力する。

このように、安全コントローラ１は、各コントローラ機能ＣＰＵコアが、同一の入力データで、同一のプログラムを実行した結果を比較して、一致しないと判定した場合でも、優先度の高いコントローラ機能ＣＰＵコアの制御データまたは過去に生成した制御データを通信インタフェース３０へ出力するので、複数のＣＰＵコアのうち一部のコアで実行される処理に不具合があったとしても、制御対象機器を継続して制御することができる。

また、第１の実施形態にかかる安全コントローラ１のコントローラ機能ＣＰＵコア１０１は、コントローラ機能ＣＰＵコア１０１が、出力プログラム４０３を実行することで、制御用データを比較した結果、制御用データが一致しないと判定した場合に、双方の制御用データが一致しないことを示すデータを、通信インタフェース３０へ出力する。また、通信インタフェース３０は、当該双方の制御用データが一致しないことを示すデータを監視装置３へ送信する。このように、コントローラ機能ＣＰＵコア１０１は、ＣＰＵコアの一部が実行する処理が正常に動作していないことを示すデータを監視装置３へ出力することで、当該監視装置３のユーザに、安全コントローラ１のＣＰＵコアの少なくとも一部が実行する処理が適切になされていないことを知らせることができる。

（第２の実施形態）
第１の実施形態では、コントローラ機能ＣＰＵコア１０１が、記憶プログラム４０１および出力プログラム４０３を実行することで、制御対象機器２とＩ／Ｏメモリ２０１との間、または、制御対象機器２とＩ／Ｏメモリ２０２との間でデータを転送する場合について述べた。本実施形態では、プロセッサ１０が、コントローラ機能ＣＰＵコア１０１とは別に、記憶プログラム４０１および出力プログラム４０３を実行するＣＰＵコアをさらに備える例を説明する。

図３は、第２の実施形態にかかる安全コントローラ１の構成の一例を示す図である。プロセッサ１０は、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２に加えて、Ｉ／Ｏ管理用ＣＰＵコア１０５（第３コアの一例）を備える。

Ｉ／Ｏ管理用ＣＰＵコア１０５は、記憶プログラム４０１を実行する。記憶プログラム４０１を実行することでＩ／Ｏ管理用ＣＰＵコア１０５は、制御対象機器２から受信したＩ／ＯデータをＩ／Ｏメモリ２０１へ記憶させる。

また、上記記憶プログラム４０１を実行することで、Ｉ／Ｏ管理用ＣＰＵコア１０５は、制御対象機器２とＩ／Ｏメモリ２０２との間で制御対象機器２から受信するＩ／Ｏデータを転送する。

また、Ｉ／Ｏ管理用ＣＰＵコア１０５は、上記記憶プログラム４０１および出力プログラム４０３を実行することで、制御対象機器２とＩ／Ｏメモリ２０１との間、または、制御対象機器２とＩ／Ｏメモリ２０２との間で転送する制御用データおよびＩ／Ｏデータを一時的に記憶するＩ／Ｏバッファ１０５ａを有する。

また、Ｉ／Ｏ管理用ＣＰＵコア１０５は、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２が生成した制御用データを比較する比較処理を実行し、比較した結果に基づいて制御用データを通信インタフェース３０へ出力する。

第２の実施形態にかかる安全コントローラ１のプロセッサ１０では、Ｉ／Ｏ管理用ＣＰＵコア１０５が、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２が生成した制御用データを比較する比較処理を実行し、比較した結果に基づいて制御用データを通信インタフェース３０へ出力する。このように、コントローラ機能ＣＰＵコア１０１ではなく、Ｉ／Ｏ管理用ＣＰＵコア１０５が、制御用データの比較処理を実行することで、処理負荷を適切に分散させることができる。

（第３の実施形態）
第１の実施形態では、プロセッサ１０が、２つのコントローラ機能ＣＰＵコアを備え、メインメモリ２０が、２つのＩ／Ｏメモリを備える場合について述べた。本実施形態では、プロセッサ１０が、３つのコントローラ機能ＣＰＵコアを備え、メインメモリ２０が、３つのコントローラ機能ＣＰＵコアを備える例を説明する。

図４は、第３の実施形態にかかる安全コントローラ１の構成の一例を示す図である。メインメモリ２０は、Ｉ／Ｏメモリ２０１およびＩ／Ｏメモリ２０２に加えて、Ｉ／Ｏメモリ２０１およびＩ／Ｏメモリ２０２とは異なるＩ／Ｏメモリ２０３（第３記憶領域の一例）をさらに有する。

プロセッサ１０は、コントローラ機能ＣＰＵコア１０１およびコントローラ機能ＣＰＵコア１０２に加えて、コントローラ機能ＣＰＵコア１０３（第４コアの一例）をさらに有する。

上記記憶プログラム４０１を実行することで、コントローラ機能ＣＰＵコア１０１は、制御対象機器２とＩ／Ｏメモリ２０３との間で、制御対象機器２から受信するＩ／Ｏデータを転送する。

コントローラ機能ＣＰＵコア１０３は、コントローラ機能ＣＰＵコア１０２と同様、生成プログラム４０２を実行する。当該生成プログラム４０２を実行するコントローラ機能ＣＰＵコア１０３は、Ｉ／Ｏメモリ２０３から読み出したＩ／Ｏデータに基づいて、制御用データを生成したり、保存したりする制御処理や、当該Ｉ／Ｏデータに基づいたデータを、コントローラが有する表示部に表示する表示処理等の処理を実行する。

コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１、コントローラ機能ＣＰＵコア１０２、およびコントローラ機能ＣＰＵコア１０３が生成した制御用データを比較する比較処理を実行し、比較した結果に基づくデータを出力する。

コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、上記比較処理の結果、全ての制御用データが一致していると判定した場合、比較した結果として、いずれかの制御用データを、通信インタフェース３０へ出力する。また、コントローラ機能ＣＰＵコア１０１は、上記通信インタフェース３０へ出力する制御用データをＩ／Ｏメモリ２０１へ記憶させておく。

コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、上記比較処理の結果、コントローラ機能ＣＰＵコア１０１、コントローラ機能ＣＰＵコア１０２、およびコントローラ機能ＣＰＵコア１０３の何れか一のコアが生成した制御データのみ相違すると判定した場合、比較した結果として、上記一のコアとは異なるコアが生成した制御用データを通信インタフェース３０へ出力する。

コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、上記比較処理の結果、コントローラ機能ＣＰＵコア１０１、コントローラ機能ＣＰＵコア１０２、およびコントローラ機能ＣＰＵコア１０３が生成した制御データが、全て相違すると判定した場合、比較した結果として、Ｉ／Ｏメモリ２０１に記憶している過去に生成した制御用データを、通信インタフェース３０へ出力する。

第３の実施形態にかかる安全コントローラ１のプロセッサ１０では、コントローラ機能ＣＰＵコア１０３が、生成プログラム４０２を実行することで、Ｉ／Ｏメモリ２０３から読み出したＩ／Ｏデータに基づいて、制御用データを生成する。また、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１、コントローラ機能ＣＰＵコア１０２、およびコントローラ機能ＣＰＵコア１０３が生成した制御用データを比較する比較処理を実行し、比較した結果に基づいて制御用データを出力する。このように、コントローラ機能ＣＰＵコア１０１は、３つのＣＰＵコアによる制御用データを比較して、比較した結果に基づいて制御用データを出力する。この場合、コントローラ機能ＣＰＵコア１０１が、出力プログラム４０３を実行することで、２つのＣＰＵコアによる制御用データが一致して、他のＣＰＵコアによる制御用データが異なる場合には、多数決に基づき優先する制御用データを出力することができる。

また、コントローラ機能ＣＰＵコア１０１は、出力プログラム４０３を実行することで、上記比較処理の結果、コントローラ機能ＣＰＵコア１０１、コントローラ機能ＣＰＵコア１０２、およびコントローラ機能ＣＰＵコア１０３の何れか一のコアが生成した制御データのみ相違すると判定した場合、上記一のコアとは異なるコアが生成した制御データを通信インタフェース３０へ出力する。このように、コントローラ機能ＣＰＵコア１０１は、一のＣＰＵコアの制御用データが異なる場合でも、正常に動作していると考えられるＣＰＵコアの制御用データを用いて制御対象機器２を制御することができる。

（第４の実施形態）
第３の実施形態では、コントローラ機能ＣＰＵコア１０１が、記憶プログラム４０１および出力プログラム４０３を実行することで、制御対象機器２とＩ／Ｏメモリ２０１との間、制御対象機器２とＩ／Ｏメモリ２０２との間、および制御対象機器２とＩ／Ｏメモリ２０３との間でデータを転送する場合について述べた。本実施形態では、プロセッサ１０が、コントローラ機能ＣＰＵコア１０１とは別に、記憶プログラム４０１および出力プログラム４０３を実行するＣＰＵコアをさらに備える例を説明する。

図５は、第４の実施形態にかかる安全コントローラ１の構成の一例を示す図である。プロセッサ１０は、コントローラ機能ＣＰＵコア１０１、コントローラ機能ＣＰＵコア１０２およびコントローラ機能ＣＰＵコア１０３に加えて、Ｉ／Ｏ管理用ＣＰＵコア１０５を備える。

Ｉ／Ｏ管理用ＣＰＵコア１０５は、記憶プログラム４０１を実行する。記憶プログラム４０１を実行することでＩ／Ｏ管理用ＣＰＵコア１０５は、制御対象機器２から受信したＩ／ＯデータをＩ／Ｏメモリ２０１へ記憶させる。

また、上記記憶プログラム４０１を実行することで、Ｉ／Ｏ管理用ＣＰＵコア１０５は、制御対象機器２とＩ／Ｏメモリ２０２との間で制御対象機器２から受信するＩ／Ｏデータを転送する。さらに、上記記憶プログラム４０１を実行することで、Ｉ／Ｏ管理用ＣＰＵコア１０５は、制御対象機器２とＩ／Ｏメモリ２０３との間で制御対象機器２から受信するＩ／Ｏデータを転送する。

また、Ｉ／Ｏ管理用ＣＰＵコア１０５は、制御対象機器２とＩ／Ｏメモリ２０１との間、制御対象機器２とＩ／Ｏメモリ２０２との間、および制御対象機器２とＩ／Ｏメモリ２０３との間で転送する、制御用データおよびＩ／Ｏデータを一時的に記憶するＩ／Ｏバッファ１０５ａを有する。

また、Ｉ／Ｏ管理用ＣＰＵコア１０５は、出力プログラム４０３を実行することで、コントローラ機能ＣＰＵコア１０１、コントローラ機能ＣＰＵコア１０２、およびコントローラ機能ＣＰＵコア１０３が生成した制御用データを比較する比較処理を実行し、比較した結果に基づいて制御用データを出力する。

第４の実施形態にかかる安全コントローラ１のプロセッサ１０では、Ｉ／Ｏ管理用ＣＰＵコア１０５が、コントローラ機能ＣＰＵコア１０１、コントローラ機能ＣＰＵコア１０２、およびコントローラ機能ＣＰＵコア１０３が生成した制御用データを比較する比較処理を実行し、比較した結果に基づくデータを出力する。このように、コントローラ機能ＣＰＵコア１０１ではなく、Ｉ／Ｏ管理用ＣＰＵコア１０５が、制御用データの比較処理を実行することで、処理負荷を適切に分散させることができる。

以上、本開示のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１…安全コントローラ、２…制御対象機器、３…監視装置、１０…プロセッサ、２０…メインメモリ、３０…通信インタフェース、１０１…コントローラ機能ＣＰＵコア、１０２…コントローラ機能ＣＰＵコア、１０３…コントローラ機能ＣＰＵコア、１０５…Ｉ／Ｏ管理用ＣＰＵコア、２０１…Ｉ／Ｏメモリ、２０２…Ｉ／Ｏメモリ、２０３…Ｉ／Ｏメモリ。

Claims (5)

1. 第１記憶領域および第２記憶領域を有するメモリと、複数のコアを有するプロセッサと、通信インタフェースと、を備え、
   前記複数のコアのうち何れかのコアが、前記通信インタフェースが外部の制御対象機器から受信した、前記制御対象機器の制御結果を含む入出力データを、前記メモリの第１記憶領域および第２記憶領域の各々に記憶させ、
   前記複数のコアのうち第１コアが、前記メモリの第１記憶領域に記憶された前記入出力データを用いて、前記制御対象機器を制御する制御データを生成し、
   前記複数のコアのうち第２コアが、前記第２記憶領域に記憶された前記入出力データを用いて、前記制御データを生成し、
   前記複数のコアのうち何れかのコアが、前記第１コアが生成した制御データと前記第２コアが生成した制御データとを比較し、双方の制御データが一致する場合、前記第１コアが生成した制御データまたは前記第２コアが生成した制御データを、前記通信インタフェースへ出力し、前記通信インタフェースが当該制御データを前記制御対象機器へ出力し、双方の制御データが一致しない場合、前記制御データを生成したコアの中で優先度の高い前記第１コアまたは前記第２コアが生成した制御データまたは過去に出力した制御データを前記通信インタフェースへ出力し、前記通信インタフェースが当該制御データを前記制御対象機器へ出力する出力処理を実行する、コントローラ。
2. 前記複数のコアのうち、前記第１コアおよび前記第２コアとは異なる第３コアが、前記出力処理を実行する、請求項１に記載のコントローラ。
3. 前記複数のコアのうち何れかのコアが、前記入出力データを前記メモリの第３記憶領域に記憶させ、
   前記複数のコアのうち前記第１コアおよび前記第２コアとは異なる第４コアが、前記第３記憶領域に記憶される前記入出力データを用いて、前記制御データを生成し、
   前記複数のコアのうち何れかのコアが、前記第１コア、前記第２コア、および前記第４コアの各々が生成した制御データを比較する、請求項１または２に記載のコントローラ。
4. 前記複数のコアのうち何れかのコアが、前記第１コア、前記第２コア、および前記第４コアが生成した制御データを比較した結果、一の制御データのみ相違する場合、他の制御データを前記通信インタフェースへ出力する、請求項３に記載のコントローラ。
5. 前記複数のコアのうち何れかのコアが、前記複数のコアの各々が生成した前記制御データを比較した結果、一致しない場合、一致しないことを示すデータを前記通信インタフェースへ出力し、前記通信インタフェースは、前記一致しないことを示すデータを、前記コントローラを監視する監視装置へ出力する、
   請求項１から４の何れか一項に記載のコントローラ。

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